JPH118282A - Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置 - Google Patents
Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置Info
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- JPH118282A JPH118282A JP15855497A JP15855497A JPH118282A JP H118282 A JPH118282 A JP H118282A JP 15855497 A JP15855497 A JP 15855497A JP 15855497 A JP15855497 A JP 15855497A JP H118282 A JPH118282 A JP H118282A
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Abstract
(57)【要約】
【課題】 本発明は、ＭＯＳＦＥＴデバイスのチャンネ
ル抵抗が、広範囲のゲート長に対して線形性を示すとい
う周知の特性を利用して、ＭＯＳＦＥＴデバイスのゲー
ト長の測定を容易かつ高精度に行う。 【解決手段】 レチクル上でのゲート長が異なる複数の
ＭＯＳＦＥＴデバイスのチャンネル抵抗の実測値の、ゲ
ート長に対する特性を最小自乗法により線形近似した直
線をゲートバイアス毎に求め、ある特定のレチクル上ゲ
ート長のＭＯＳＦＥＴデバイスのチャンネル抵抗の実測
値が、対応する前記直線に対してまんべんなく近づくよ
うにレチクル上でのゲート長を補正し、そのゲート長補
正をレチクル上でのゲート長の異なる全てのＭＯＳＦＥ
Ｔデバイスに対して行うことにより、レチクル上でのゲ
ート長の異なる複数のＭＯＳＦＥＴデバイスのゲート長
を、一括して容易かつ高精度に測定することができる。
ル抵抗が、広範囲のゲート長に対して線形性を示すとい
う周知の特性を利用して、ＭＯＳＦＥＴデバイスのゲー
ト長の測定を容易かつ高精度に行う。 【解決手段】 レチクル上でのゲート長が異なる複数の
ＭＯＳＦＥＴデバイスのチャンネル抵抗の実測値の、ゲ
ート長に対する特性を最小自乗法により線形近似した直
線をゲートバイアス毎に求め、ある特定のレチクル上ゲ
ート長のＭＯＳＦＥＴデバイスのチャンネル抵抗の実測
値が、対応する前記直線に対してまんべんなく近づくよ
うにレチクル上でのゲート長を補正し、そのゲート長補
正をレチクル上でのゲート長の異なる全てのＭＯＳＦＥ
Ｔデバイスに対して行うことにより、レチクル上でのゲ
ート長の異なる複数のＭＯＳＦＥＴデバイスのゲート長
を、一括して容易かつ高精度に測定することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴデバ
イスのゲート長の測定方法および測定装置に関する。
イスのゲート長の測定方法および測定装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩ設計において使用される回
路シミュレーション用の評価用ＭＯＳＦＥＴデバイスで
は、ドレイン電流モデルを記述するモデルパラメータの
形状依存性を、広範囲のゲートバイアスに対して正確に
モデル化するために、ゲート長の正確な値を得ることが
非常に重要である。
路シミュレーション用の評価用ＭＯＳＦＥＴデバイスで
は、ドレイン電流モデルを記述するモデルパラメータの
形状依存性を、広範囲のゲートバイアスに対して正確に
モデル化するために、ゲート長の正確な値を得ることが
非常に重要である。
【０００３】従来のＭＯＳＦＥＴのゲート長測定方法と
しては、ＢＶＤＳＳを評価する方法がある（特開平０４
−０２５１４８号公報参照）。この方法について図９、
図１０を用いて説明する。図９はＮＭＯＳのトランジス
タの場合にＢＶＤＳＳを測定する方法を示す断面略図で
あって、ソースに０Ｖ、ゲートに０Ｖの電圧を印加し、
ドレイン電流が１μＡになったときのドレイン電圧をＢ
ＶＤＳＳと定義し、このＢＶＤＳＳを測定する。
しては、ＢＶＤＳＳを評価する方法がある（特開平０４
−０２５１４８号公報参照）。この方法について図９、
図１０を用いて説明する。図９はＮＭＯＳのトランジス
タの場合にＢＶＤＳＳを測定する方法を示す断面略図で
あって、ソースに０Ｖ、ゲートに０Ｖの電圧を印加し、
ドレイン電流が１μＡになったときのドレイン電圧をＢ
ＶＤＳＳと定義し、このＢＶＤＳＳを測定する。
【０００４】このようにして測定したＢＶＤＳＳの値
が、図１０で示すようにゲート長に比例することから、
レチクル上でのゲート長の寸法が異なる種々のＭＯＳＦ
ＥＴデバイスのＢＶＤＳＳを測定することにより、各Ｍ
ＯＳＦＥＴデバイスのゲート長を決定するようになって
いた。
が、図１０で示すようにゲート長に比例することから、
レチクル上でのゲート長の寸法が異なる種々のＭＯＳＦ
ＥＴデバイスのＢＶＤＳＳを測定することにより、各Ｍ
ＯＳＦＥＴデバイスのゲート長を決定するようになって
いた。
【０００５】
【発明が解決しようとする課題】上述した従来のＢＶＤ
ＳＳの測定によるゲート長測定方法の第１の問題点は、
高ゲートバイアスのときのゲート長を正確に測定できな
いことである。その理由は、ＢＶＤＳＳの測定による方
法においては、ゲートバイアスをゼロ近傍としたときの
ドレイン電流の測定結果からゲート長を見積もっている
ため、高ゲートバイアスの場合においては原理的にゲー
ト長を正確に測定することができない。したがってＢＶ
ＤＳＳにより測定したゲート長を使用する場合には、Ｍ
ＯＳＦＥＴデバイスのドレイン電流モデルを記述するモ
デルパラメータの形状依存性を、広範囲のゲートバイア
スに対して正確にモデル化することができないという欠
点がある。
ＳＳの測定によるゲート長測定方法の第１の問題点は、
高ゲートバイアスのときのゲート長を正確に測定できな
いことである。その理由は、ＢＶＤＳＳの測定による方
法においては、ゲートバイアスをゼロ近傍としたときの
ドレイン電流の測定結果からゲート長を見積もっている
ため、高ゲートバイアスの場合においては原理的にゲー
ト長を正確に測定することができない。したがってＢＶ
ＤＳＳにより測定したゲート長を使用する場合には、Ｍ
ＯＳＦＥＴデバイスのドレイン電流モデルを記述するモ
デルパラメータの形状依存性を、広範囲のゲートバイア
スに対して正確にモデル化することができないという欠
点がある。
【０００６】第２の問題点は、特にゲート長が短い場合
には、測定したゲート長のばらつきが大きくなるという
ことである。その理由は、リソグラフィのばらつきのた
めであり、ＢＶＤＳＳにより測定したＭＯＳＦＥＴデバ
イスのゲート長には、そのばらつきが含まれているため
である。
には、測定したゲート長のばらつきが大きくなるという
ことである。その理由は、リソグラフィのばらつきのた
めであり、ＢＶＤＳＳにより測定したＭＯＳＦＥＴデバ
イスのゲート長には、そのばらつきが含まれているため
である。
【０００７】本発明の目的は、ＭＯＳＦＥＴデバイスに
おいて、広範囲のゲートバイアスに適合するゲート長を
正確に測定することが可能であり、さらに、レチクル上
の設計上のゲート長が異なる全てのＭＯＳＦＥＴデバイ
スの各ゲート長を、正確にかつ一括して測定可能な、ゲ
ート長測定方法とその装置を提供することにある。
おいて、広範囲のゲートバイアスに適合するゲート長を
正確に測定することが可能であり、さらに、レチクル上
の設計上のゲート長が異なる全てのＭＯＳＦＥＴデバイ
スの各ゲート長を、正確にかつ一括して測定可能な、ゲ
ート長測定方法とその装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＭＯＳＦＥＴデ
バイスのゲート長測定方法は、ＭＯＳＦＥＴデバイスの
チャンネル抵抗が、広範囲にわたるゲート長に対して線
形性を示すという周知の電気的特性を利用して、ＭＯＳ
ＦＥＴデバイスのチャンネル抵抗を測定することによっ
てそのデバイスのゲート長を測定することを特徴として
いる。
バイスのゲート長測定方法は、ＭＯＳＦＥＴデバイスの
チャンネル抵抗が、広範囲にわたるゲート長に対して線
形性を示すという周知の電気的特性を利用して、ＭＯＳ
ＦＥＴデバイスのチャンネル抵抗を測定することによっ
てそのデバイスのゲート長を測定することを特徴として
いる。
【０００９】そのゲート長の測定方法は次に述べる通り
である。すなわち、レチクル上でのゲート長が異なる複
数のＭＯＳＦＥＴデバイスの、各ＭＯＳＦＥＴデバイス
のチャネル抵抗を所定のゲートバイアス毎に測定し、所
定のゲートバイアス毎に、複数のＭＯＳＦＥＴデバイス
のゲート長と、チャンネル抵抗との関係を表わす線形近
似直線を求め、特定のゲート長を有するＭＯＳＦＥＴデ
バイスのチャンネル抵抗の実測値が、全ての近似直線に
近づくように特定のゲート長を有するＭＯＳＦＥＴデバ
イスのゲート長を補正し、さらにゲート長が異なる複数
のＭＯＳＦＥＴデバイスの全てのチャンネル抵抗の実測
値が、全ての近似直線に近づくようにゲート長が異なる
複数のＭＯＳＦＥＴデバイスのゲート長を補正すること
により、全てのレチクル上のゲート長が異なる複数のＭ
ＯＳＦＥＴデバイスのゲート長さを一括して測定するも
のである。
である。すなわち、レチクル上でのゲート長が異なる複
数のＭＯＳＦＥＴデバイスの、各ＭＯＳＦＥＴデバイス
のチャネル抵抗を所定のゲートバイアス毎に測定し、所
定のゲートバイアス毎に、複数のＭＯＳＦＥＴデバイス
のゲート長と、チャンネル抵抗との関係を表わす線形近
似直線を求め、特定のゲート長を有するＭＯＳＦＥＴデ
バイスのチャンネル抵抗の実測値が、全ての近似直線に
近づくように特定のゲート長を有するＭＯＳＦＥＴデバ
イスのゲート長を補正し、さらにゲート長が異なる複数
のＭＯＳＦＥＴデバイスの全てのチャンネル抵抗の実測
値が、全ての近似直線に近づくようにゲート長が異なる
複数のＭＯＳＦＥＴデバイスのゲート長を補正すること
により、全てのレチクル上のゲート長が異なる複数のＭ
ＯＳＦＥＴデバイスのゲート長さを一括して測定するも
のである。
【００１０】上述のＭＯＳＦＥＴデバイスのゲート長測
定方法において、所定のゲートバイアス毎に、ゲート長
とチャンネル抵抗との関係を表わす線形近似直線を求め
る方法には、最小自乗法を使用することが好適である。
定方法において、所定のゲートバイアス毎に、ゲート長
とチャンネル抵抗との関係を表わす線形近似直線を求め
る方法には、最小自乗法を使用することが好適である。
【００１１】さらに特定のゲート長を有するＭＯＳＦＥ
Ｔデバイスのチャンネル抵抗の実測値が、実測値に対応
する線形近似直線に近づくようにゲート長を補正する
際、チャンネル抵抗の実測値と、特定のゲート長におけ
る線形近似直線上のチャンネル抵抗との差を取り、抵抗
値の差の全てを、ゲートバイアスの大小に応じた重み関
数を考慮して重ね合わせた値から、ゲート長の誤差を算
定してゲート長を補正することにより、正しいゲート長
が得られる。
Ｔデバイスのチャンネル抵抗の実測値が、実測値に対応
する線形近似直線に近づくようにゲート長を補正する
際、チャンネル抵抗の実測値と、特定のゲート長におけ
る線形近似直線上のチャンネル抵抗との差を取り、抵抗
値の差の全てを、ゲートバイアスの大小に応じた重み関
数を考慮して重ね合わせた値から、ゲート長の誤差を算
定してゲート長を補正することにより、正しいゲート長
が得られる。
【００１２】さらにまた、特定のゲート長を有するＭＯ
ＳＦＥＴデバイスのチャンネル抵抗の実測値が、対応す
る線形近似直線に近づくようにゲート長を補正する際、
ゲート長の値を変動させて誤差を計算し、誤差の値が最
小となるゲート長をもって、補正されたゲート長とする
ことにより、より正確なゲート長が得られる。
ＳＦＥＴデバイスのチャンネル抵抗の実測値が、対応す
る線形近似直線に近づくようにゲート長を補正する際、
ゲート長の値を変動させて誤差を計算し、誤差の値が最
小となるゲート長をもって、補正されたゲート長とする
ことにより、より正確なゲート長が得られる。
【００１３】本発明のＭＯＳＦＥＴデバイスのゲート長
の測定装置は、レチクル上のゲート長Ｌが異なる複数の
ＭＯＳＦＥＴデバイスの、ドレイン電流Ｉｄ対ゲート電
圧Ｖｇ特性およびドレイン電流Ｉｄ対ドレイン電圧Ｖｄ
特性を測定する電気特性測定部と、ドレイン電流Ｉｄ対
ゲート電圧Ｖｇ特性のデータが、ゲート長Ｌが異なる複
数のＭＯＳＦＥＴデバイス毎にしきい値電圧を求め、さ
らにドレイン電流Ｉｄ対ドレイン電圧Ｖｄ特性のデータ
から、複数のＭＯＳＦＥＴデバイス毎にチャンネル抵抗
Ｒｄ０を求めて、ゲートバイアス毎のチャンネル抵抗Ｒ
ｄ０対ゲート長Ｌ特性のデータを算出するＲｄ０−Ｌ特
性計算処理部と、ゲートバイアス毎のチャンネル抵抗Ｒ
ｄ０対ゲート長Ｌ特性のデータからゲート長補正値を算
出する、ゲート長補正処理部を備えている。
の測定装置は、レチクル上のゲート長Ｌが異なる複数の
ＭＯＳＦＥＴデバイスの、ドレイン電流Ｉｄ対ゲート電
圧Ｖｇ特性およびドレイン電流Ｉｄ対ドレイン電圧Ｖｄ
特性を測定する電気特性測定部と、ドレイン電流Ｉｄ対
ゲート電圧Ｖｇ特性のデータが、ゲート長Ｌが異なる複
数のＭＯＳＦＥＴデバイス毎にしきい値電圧を求め、さ
らにドレイン電流Ｉｄ対ドレイン電圧Ｖｄ特性のデータ
から、複数のＭＯＳＦＥＴデバイス毎にチャンネル抵抗
Ｒｄ０を求めて、ゲートバイアス毎のチャンネル抵抗Ｒ
ｄ０対ゲート長Ｌ特性のデータを算出するＲｄ０−Ｌ特
性計算処理部と、ゲートバイアス毎のチャンネル抵抗Ｒ
ｄ０対ゲート長Ｌ特性のデータからゲート長補正値を算
出する、ゲート長補正処理部を備えている。
【００１４】以上説明したように本発明は、チャンネル
抵抗の実測値を広範囲のゲートバイアスにおいて合わせ
込むことにより、レチクル上のゲート長を補正するよう
にしたため、広範囲のゲートバイアスにわたって、まん
べんなく適合するＭＯＳＦＥＴデバイスのゲート長を正
確に測定できる。さらにまた最小自乗法を用いて線形近
似した直線を求めて、全てのＭＯＳＦＥＴデバイスのゲ
ート長がゲートバイアスに対してまんべんなく近づくよ
うに補正することにより、ゲート長が最小のＭＯＳＦＥ
Ｔデバイスおよびその付近のＭＯＳＦＥＴデバイスを含
む、ゲート長が異なるデバイス全てにわたって、実際の
ゲート長を正確にかつ一括して測定することができる。
抵抗の実測値を広範囲のゲートバイアスにおいて合わせ
込むことにより、レチクル上のゲート長を補正するよう
にしたため、広範囲のゲートバイアスにわたって、まん
べんなく適合するＭＯＳＦＥＴデバイスのゲート長を正
確に測定できる。さらにまた最小自乗法を用いて線形近
似した直線を求めて、全てのＭＯＳＦＥＴデバイスのゲ
ート長がゲートバイアスに対してまんべんなく近づくよ
うに補正することにより、ゲート長が最小のＭＯＳＦＥ
Ｔデバイスおよびその付近のＭＯＳＦＥＴデバイスを含
む、ゲート長が異なるデバイス全てにわたって、実際の
ゲート長を正確にかつ一括して測定することができる。
【００１５】
【発明の実施の形態】次に、本発明のＭＯＳＦＥＴのゲ
ート長測定方法について図面を参照して説明する。本発
明は、ＭＯＳＦＥＴデバイスのチャンネル抵抗が、広範
囲のゲート長に対して線形性を示すという周知の電気的
特性を利用して、ゲート長を測定することを特徴とす
る。
ート長測定方法について図面を参照して説明する。本発
明は、ＭＯＳＦＥＴデバイスのチャンネル抵抗が、広範
囲のゲート長に対して線形性を示すという周知の電気的
特性を利用して、ゲート長を測定することを特徴とす
る。
【００１６】ここでチャンネル抵抗とは、
【００１７】
【数１】 で定義される量であって、Ｉｄｓはドレイン−ソース間
を流れる電流、Ｖｄｓはドレイン−ソース間の電圧を表
わす。
を流れる電流、Ｖｄｓはドレイン−ソース間の電圧を表
わす。
【００１８】図１は本発明の一実施の形態を示すブロッ
ク図である。本発明のＭＯＳＦＥＴのゲート長測定方法
は、図１の１で示されるように、レチクル上でのゲート
長が異なる複数のＭＯＳＦＥＴデバイスに対して、レチ
クル上での各ゲート長に対するチャンネル抵抗を所定の
ゲートバイアス毎に求め、それらの実測値の特性から、
所定のゲートバイアス毎に線形近似した直線を求めてお
き、次に図１の２で示されるように、特定のレチクル上
ゲート長のＭＯＳＦＥＴデバイスのチャンネル抵抗の実
測値を所定のゲートバイアス毎に求め、その実測値が前
に求めた対応する全てのゲートバイアスの線形近似した
直線に対して近づくようにゲート長を補正し、さらに図
１の５で示されるようにレチクル上でのゲート長が異な
る複数のＭＯＳＦＥＴデバイス全てに対してチャンネル
抵抗の実測値を所定のゲートバイアス毎に求め、上述の
ゲート長の補正を行って、レチクル上でのゲート長の異
なる複数のＭＯＳＦＥＴデバイスのゲート長を一括して
測定するものである。
ク図である。本発明のＭＯＳＦＥＴのゲート長測定方法
は、図１の１で示されるように、レチクル上でのゲート
長が異なる複数のＭＯＳＦＥＴデバイスに対して、レチ
クル上での各ゲート長に対するチャンネル抵抗を所定の
ゲートバイアス毎に求め、それらの実測値の特性から、
所定のゲートバイアス毎に線形近似した直線を求めてお
き、次に図１の２で示されるように、特定のレチクル上
ゲート長のＭＯＳＦＥＴデバイスのチャンネル抵抗の実
測値を所定のゲートバイアス毎に求め、その実測値が前
に求めた対応する全てのゲートバイアスの線形近似した
直線に対して近づくようにゲート長を補正し、さらに図
１の５で示されるようにレチクル上でのゲート長が異な
る複数のＭＯＳＦＥＴデバイス全てに対してチャンネル
抵抗の実測値を所定のゲートバイアス毎に求め、上述の
ゲート長の補正を行って、レチクル上でのゲート長の異
なる複数のＭＯＳＦＥＴデバイスのゲート長を一括して
測定するものである。
【００１９】本発明はさらに、図１の１で示されるゲー
ト長が異なる複数のＭＯＳＦＥＴデバイスの、チャンネ
ル抵抗の実測値対レチクル上でのゲート長の特性を、図
２に示すように、ゲートバイアス毎に最小自乗法により
求めた線形近似した直線で表わしている。
ト長が異なる複数のＭＯＳＦＥＴデバイスの、チャンネ
ル抵抗の実測値対レチクル上でのゲート長の特性を、図
２に示すように、ゲートバイアス毎に最小自乗法により
求めた線形近似した直線で表わしている。
【００２０】さらに本発明は、図１の２で示されるよう
に、特定のレチクル上ゲート長を有するＭＯＳＦＥＴデ
バイスの、所定のゲートバイアス毎に測定したチャンネ
ル抵抗の実測値を、対応する前記直線に近づけるように
ゲート長を補正する際、図１の３に示すように、チャン
ネル抵抗の実測値毎に、その実測値と特定のレチクル上
ゲート長における前記直線上のチャンネル抵抗値との差
をとり、これにゲートバイアスに応じた重み関数によっ
て重ね合わせた値からゲート長の誤差関数を決めるよう
になっている。
に、特定のレチクル上ゲート長を有するＭＯＳＦＥＴデ
バイスの、所定のゲートバイアス毎に測定したチャンネ
ル抵抗の実測値を、対応する前記直線に近づけるように
ゲート長を補正する際、図１の３に示すように、チャン
ネル抵抗の実測値毎に、その実測値と特定のレチクル上
ゲート長における前記直線上のチャンネル抵抗値との差
をとり、これにゲートバイアスに応じた重み関数によっ
て重ね合わせた値からゲート長の誤差関数を決めるよう
になっている。
【００２１】さらに本発明は、図１の２で示される特定
のレチクル上ゲート長を有するＭＯＳＦＥＴデバイスの
チャンネル抵抗の実測値を、対応する前記直線に近づけ
るようにゲート長を補正する際、図１の４に示すよう
に、レチクル上のゲート長を変動させて誤差関数を計算
し、その値が最小になるところのゲート長をもってゲー
ト長の測定値と定めるようになっている。
のレチクル上ゲート長を有するＭＯＳＦＥＴデバイスの
チャンネル抵抗の実測値を、対応する前記直線に近づけ
るようにゲート長を補正する際、図１の４に示すよう
に、レチクル上のゲート長を変動させて誤差関数を計算
し、その値が最小になるところのゲート長をもってゲー
ト長の測定値と定めるようになっている。
【００２２】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図２は、レチクル上での設計上のゲー
ト長Ｌが異なる複数のＭＯＳＦＥＴデバイスの、チャン
ネル抵抗Ｒｄ０の実測値のレチクル上でのゲート長Ｌ
１，・・・，Ｌｎに対する特性から、最小自乗法により
表わした線形近似した直線をゲートバイアス毎に示した
線図である。
詳細に説明する。図２は、レチクル上での設計上のゲー
ト長Ｌが異なる複数のＭＯＳＦＥＴデバイスの、チャン
ネル抵抗Ｒｄ０の実測値のレチクル上でのゲート長Ｌ
１，・・・，Ｌｎに対する特性から、最小自乗法により
表わした線形近似した直線をゲートバイアス毎に示した
線図である。
【００２３】図２において、Ｌ１，Ｌｎは、レチクル上
での設計上のゲート長が異なる複数のＭＯＳＦＥＴデバ
イスのうち、それぞれ最小のものと最大もののゲート長
を表わしている。
での設計上のゲート長が異なる複数のＭＯＳＦＥＴデバ
イスのうち、それぞれ最小のものと最大もののゲート長
を表わしている。
【００２４】次に、この図２で示されるチャンネル抵抗
Ｒｄ０とレチクル上でのゲート長Ｌの特性から、本発明
の図１の２と５の手段を用いて、レチクル上でのゲート
長が異なる複数のＭＯＳＦＥＴデバイスのゲート長の測
定を、自動的に行うための処理手順について説明する。
Ｒｄ０とレチクル上でのゲート長Ｌの特性から、本発明
の図１の２と５の手段を用いて、レチクル上でのゲート
長が異なる複数のＭＯＳＦＥＴデバイスのゲート長の測
定を、自動的に行うための処理手順について説明する。
【００２５】図３は、この自動化処理の処理手順を示す
フローチャートである。図３において、まずレチクル上
でのゲート長が異なる複数のＭＯＳＦＥＴデバイスのう
ち、ゲート長が最小のＭＯＳＦＥＴのゲート長Ｌ１の測
定を行うために、図３の６で示すように、レチクル上で
のゲート長がＬ１近傍での変動量をＬと定義し、ＬにＬ
１をセットする。図４は、図２のＬ１近傍を拡大した図
である。
フローチャートである。図３において、まずレチクル上
でのゲート長が異なる複数のＭＯＳＦＥＴデバイスのう
ち、ゲート長が最小のＭＯＳＦＥＴのゲート長Ｌ１の測
定を行うために、図３の６で示すように、レチクル上で
のゲート長がＬ１近傍での変動量をＬと定義し、ＬにＬ
１をセットする。図４は、図２のＬ１近傍を拡大した図
である。
【００２６】図４で示されるように、チャンネル抵抗の
実測値を線形近似した直線に近づける場合、レチクル上
のゲート長Ｌの補正値は、一般にゲートバイアス毎にに
異なるので、レチクル上のゲート長の補正値の最小値
（１ｍｉｎ）、最大値（１ｍａｘ）を求め、１ｍｉｎ≦
Ｌ≦１ｍａｘの範囲をＬ１近傍でＬを変動させる範囲と
定める（図３の７）。
実測値を線形近似した直線に近づける場合、レチクル上
のゲート長Ｌの補正値は、一般にゲートバイアス毎にに
異なるので、レチクル上のゲート長の補正値の最小値
（１ｍｉｎ）、最大値（１ｍａｘ）を求め、１ｍｉｎ≦
Ｌ≦１ｍａｘの範囲をＬ１近傍でＬを変動させる範囲と
定める（図３の７）。
【００２７】次にＬ１近傍の１ｍｉｎ≦Ｌ≦１ｍａｘの
範囲においてＬを変動させ、チャンネル抵抗の実測値毎
に前記線形近似した直線におけるチャンネル抵抗値との
差を取り、これに図６に示す重み関数ｆ（Ｖｅ）からゲ
ートバイアスＶｅに対応した重みを求めて、図５に示す
誤差関数の式によって誤差を計算する。
範囲においてＬを変動させ、チャンネル抵抗の実測値毎
に前記線形近似した直線におけるチャンネル抵抗値との
差を取り、これに図６に示す重み関数ｆ（Ｖｅ）からゲ
ートバイアスＶｅに対応した重みを求めて、図５に示す
誤差関数の式によって誤差を計算する。
【００２８】チャンネル抵抗の測定誤差は、高ゲートバ
イアス側が低ゲートバイアス側より小さいため、全ての
ゲートバイアスで合わせ込みをする際に、高ゲートバイ
アス側に重みをおいて合わせ込みを行うことは、精度よ
くゲート長を測定するために意味がある。そこで、本実
施例では、図６に示すような低ゲートバイアス側で重み
が小さく、高ゲートバイアス側で重みが大きくなるよう
な、重み関数を設定して誤差関数の計算を行う。こうし
て計算された誤差ＥＲＲと、Ｌ１近傍の変動量Ｌとの特
性の一例を図７に示す。誤差関数が最小の値を取るとき
の変動量Ｌの値ｌｏｐｔをもって、レチクル上のゲート
長がＬ１のときのゲート長の測定値と決める。
イアス側が低ゲートバイアス側より小さいため、全ての
ゲートバイアスで合わせ込みをする際に、高ゲートバイ
アス側に重みをおいて合わせ込みを行うことは、精度よ
くゲート長を測定するために意味がある。そこで、本実
施例では、図６に示すような低ゲートバイアス側で重み
が小さく、高ゲートバイアス側で重みが大きくなるよう
な、重み関数を設定して誤差関数の計算を行う。こうし
て計算された誤差ＥＲＲと、Ｌ１近傍の変動量Ｌとの特
性の一例を図７に示す。誤差関数が最小の値を取るとき
の変動量Ｌの値ｌｏｐｔをもって、レチクル上のゲート
長がＬ１のときのゲート長の測定値と決める。
【００２９】図３の１０において、レチクル上のゲート
長が異なるＭＯＳＦＥＴのうち、次にゲート長が大きい
ＭＯＳＦＥＴのレチクル上のゲート長の変動量Ｌを設定
し、図３の１１でこの変動量Ｌが最大のＭＯＳＦＥＴの
値Ｌｎを越えているかどうか判定し、越えていなければ
図３の７から９までの処理を繰り返し、ゲート長の測定
を行う。越えていればゲート長の測定を終了する。
長が異なるＭＯＳＦＥＴのうち、次にゲート長が大きい
ＭＯＳＦＥＴのレチクル上のゲート長の変動量Ｌを設定
し、図３の１１でこの変動量Ｌが最大のＭＯＳＦＥＴの
値Ｌｎを越えているかどうか判定し、越えていなければ
図３の７から９までの処理を繰り返し、ゲート長の測定
を行う。越えていればゲート長の測定を終了する。
【００３０】（実施例２）次に実施例２として本発明の
ゲート長測定方法の手法を利用したゲート長測定装置に
ついて説明する。この実施例２ではチャンネル抵抗をＲ
ｄ０、レチクル上でのゲート長をＬと呼ぶ。
ゲート長測定方法の手法を利用したゲート長測定装置に
ついて説明する。この実施例２ではチャンネル抵抗をＲ
ｄ０、レチクル上でのゲート長をＬと呼ぶ。
【００３１】図８は、本発明を利用したゲート長測定装
置を示すブロック図である。このゲート長測定装置１３
は、電気特性測定部１４、Ｒｄ０−Ｌ特性計算処理部１
６、ゲート長補正処理部１８から構成されている。
置を示すブロック図である。このゲート長測定装置１３
は、電気特性測定部１４、Ｒｄ０−Ｌ特性計算処理部１
６、ゲート長補正処理部１８から構成されている。
【００３２】電気特性測定部１４は、測定器１２に接続
され、Ｌの異なる複数のＭＯＳＦＥＴデバイスの、Ｉｄ
−Ｖｇ特性、Ｉｄ−Ｖｄ特性を測定し、Ｌの異なるＭＯ
ＳＦＥＴ毎にそれらの測定データ１５を取り込む。
され、Ｌの異なる複数のＭＯＳＦＥＴデバイスの、Ｉｄ
−Ｖｇ特性、Ｉｄ−Ｖｄ特性を測定し、Ｌの異なるＭＯ
ＳＦＥＴ毎にそれらの測定データ１５を取り込む。
【００３３】Ｒｄ０−Ｌ特性計算処理部１６は、取り込
んだＩｄ−Ｖｇ特性のデータからＬの異なるＭＯＳＦＥ
Ｔデバイス毎にしきい値電圧を求め、さらにＩｄ−Ｖｄ
特性のデータより各チャンネル抵抗の実測値を求め、ゲ
ートバイアス毎のＲｄ０−Ｌ特性のデータ１７を求め
る。
んだＩｄ−Ｖｇ特性のデータからＬの異なるＭＯＳＦＥ
Ｔデバイス毎にしきい値電圧を求め、さらにＩｄ−Ｖｄ
特性のデータより各チャンネル抵抗の実測値を求め、ゲ
ートバイアス毎のＲｄ０−Ｌ特性のデータ１７を求め
る。
【００３４】これらのゲートバイアスごとのＲｄ０−Ｌ
特性のデータより、ゲート長補正処理部１８が、図３で
示したゲート長測定を自動化した処理手順にしたがって
Ｌの異なるＭＯＳＦＥＴデバイスのゲート長を測定す
る。
特性のデータより、ゲート長補正処理部１８が、図３で
示したゲート長測定を自動化した処理手順にしたがって
Ｌの異なるＭＯＳＦＥＴデバイスのゲート長を測定す
る。
【００３５】
【発明の効果】以上説明したように本発明では、チャン
ネル抵抗の実測値を広範囲のゲートバイアスにおいて合
わせ込むことにより、レチクル上の設計上のゲート長の
異なるＭＯＳＦＥＴデバイスのゲート長を補正するよう
にしたため、広範囲のゲートバイアスにわたって、まん
べんなく適合するゲート長を正確に測定できるという効
果がある。これによりＭＯＳＦＥＴのドレイン電流モデ
ルを記述するモデルパラメータの形状依存性を、広範囲
のゲートバイアスに対して正確にモデル化することが可
能となる。
ネル抵抗の実測値を広範囲のゲートバイアスにおいて合
わせ込むことにより、レチクル上の設計上のゲート長の
異なるＭＯＳＦＥＴデバイスのゲート長を補正するよう
にしたため、広範囲のゲートバイアスにわたって、まん
べんなく適合するゲート長を正確に測定できるという効
果がある。これによりＭＯＳＦＥＴのドレイン電流モデ
ルを記述するモデルパラメータの形状依存性を、広範囲
のゲートバイアスに対して正確にモデル化することが可
能となる。
【００３６】さらにまた本発明では、チャンネル抵抗と
ゲート長の線形性を利用し、チャンネル抵抗の実測値
の、レチクル上にゲート長に対する特性を、最小自乗法
により線形近似した直線を求めて、全てのＭＯＳＦＥＴ
デバイスのゲート長が、ゲートバイアスに対してまんべ
んなく近づくように補正し、その結果補正されたゲート
長は、リソグラフィによるばらつきを自動的に補正した
値として得られるから、レチクル上のゲート長が最小の
ＭＯＳＦＥＴデバイスおよびその付近のＭＯＳＦＥＴデ
バイスを含む、設計値のゲート長が異なるＭＯＳＦＥＴ
デバイス全てにわたって、実際のゲート長を正確にかつ
一括して測定することができるという効果がある。
ゲート長の線形性を利用し、チャンネル抵抗の実測値
の、レチクル上にゲート長に対する特性を、最小自乗法
により線形近似した直線を求めて、全てのＭＯＳＦＥＴ
デバイスのゲート長が、ゲートバイアスに対してまんべ
んなく近づくように補正し、その結果補正されたゲート
長は、リソグラフィによるばらつきを自動的に補正した
値として得られるから、レチクル上のゲート長が最小の
ＭＯＳＦＥＴデバイスおよびその付近のＭＯＳＦＥＴデ
バイスを含む、設計値のゲート長が異なるＭＯＳＦＥＴ
デバイス全てにわたって、実際のゲート長を正確にかつ
一括して測定することができるという効果がある。
【００３７】これにより基準になる最小のＭＯＳＦＥＴ
デバイスのゲート長およびその他のＭＯＳＦＥＴデバイ
スのゲート長を、正確かつ一括して測定できるため、Ｍ
ＯＳＦＥＴのドレイン電流モデルを記述するモデルパラ
メータの形状依存性を、正確にモデル化することが可能
になる。
デバイスのゲート長およびその他のＭＯＳＦＥＴデバイ
スのゲート長を、正確かつ一括して測定できるため、Ｍ
ＯＳＦＥＴのドレイン電流モデルを記述するモデルパラ
メータの形状依存性を、正確にモデル化することが可能
になる。
【図１】本発明のＭＯＳＦＥＴデバイスのゲート長測定
方法のブロック図である。
方法のブロック図である。
【図２】本発明におけるチャンネル抵抗とゲート長の特
性を示した線図である。
性を示した線図である。
【図３】本発明によるゲート長測定の処理手順のフロー
チャートである。
チャートである。
【図４】図２のゲート長Ｌ１近傍を拡大した線図であ
る。
る。
【図５】誤差関数の計算式である。
【図６】重み関数の一例を表わす線図である。
【図７】ゲート長Ｌ１近傍での相対誤差の一例を表わす
線図である。
線図である。
【図８】本発明によるゲート長測定装置のブロック図で
ある。
ある。
【図９】従来技術によるゲート長測定方法を示す断面略
図である。
図である。
【図１０】従来技術によるゲート長測定方法においてＢ
ＶＤＳＳがゲート長に対して線形性を示す線図である。
ＶＤＳＳがゲート長に対して線形性を示す線図である。
１ チャンネル抵抗対ゲート長特性の線形近似直線を
バイアス毎に求める工程 ２ 特定のゲート長デバイスのゲート長を補正する工
程 ３ 重み関数を考慮したチャンネル抵抗の差から誤差
関数を決める工程 ４ 誤差関数の最小値からゲート長を決める工程 ５ 全てのデバイスのゲート長を補正する工程 ６ 変動量Ｌに最小のゲート長をセットする工程 ７ 変動量Ｌの範囲を決定する工程 ８ 誤差関数計算工程 ９ 誤差関数の特性からゲート長を測定する工程 １０ 変動量Ｌに最大のゲート長をセットする工程 １１ 変動量ＬとＬｎとの比較工程 １２ 測定器 １３ ゲート長測定装置 １４ 電気特性測定部 １５ 電気特性Ｉｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性の測
定データ １６ Ｒｄ０−Ｌ特性計算処理部 １７ Ｒｄ０−Ｌ特性の測定データ １８ ゲート長補正処理部
バイアス毎に求める工程 ２ 特定のゲート長デバイスのゲート長を補正する工
程 ３ 重み関数を考慮したチャンネル抵抗の差から誤差
関数を決める工程 ４ 誤差関数の最小値からゲート長を決める工程 ５ 全てのデバイスのゲート長を補正する工程 ６ 変動量Ｌに最小のゲート長をセットする工程 ７ 変動量Ｌの範囲を決定する工程 ８ 誤差関数計算工程 ９ 誤差関数の特性からゲート長を測定する工程 １０ 変動量Ｌに最大のゲート長をセットする工程 １１ 変動量ＬとＬｎとの比較工程 １２ 測定器 １３ ゲート長測定装置 １４ 電気特性測定部 １５ 電気特性Ｉｄ−Ｖｇ特性、Ｉｄ−Ｖｄ特性の測
定データ １６ Ｒｄ０−Ｌ特性計算処理部 １７ Ｒｄ０−Ｌ特性の測定データ １８ ゲート長補正処理部
Claims (6)
- 【請求項１】 ＭＯＳＦＥＴデバイスのゲート長の測定
方法であって、 ＭＯＳＦＥＴデバイスのチャンネル抵抗を測定すること
によって該デバイスのゲート長を決定する、ＭＯＳＦＥ
Ｔデバイスのゲート長測定方法。 - 【請求項２】 レチクル上でのゲート長が異なる複数の
ＭＯＳＦＥＴデバイスの、各チャンネル抵抗を所定のゲ
ートバイアス毎に測定し、 該所定のゲートバイアス毎に、前記複数のＭＯＳＦＥＴ
デバイスの前記ゲート長と、前記チャンネル抵抗との関
係を表わす線形近似直線を求め、 特定の前記ゲート長を有するＭＯＳＦＥＴデバイスのチ
ャンネル抵抗の実測値が、全ての前記近似直線に近づく
ように前記特定のゲート長を有するＭＯＳＦＥＴデバイ
スの該ゲート長を補正し、 さらに前記ゲート長が異なる複数のＭＯＳＦＥＴデバイ
スの全てのチャンネル抵抗の実測値が、全ての前記近似
直線に近づくように前記ゲート長が異なる複数のＭＯＳ
ＦＥＴデバイスの該ゲート長を補正することにより、 全ての前記レチクル上でのゲート長が異なる複数のＭＯ
ＳＦＥＴデバイスのゲート長を一括して測定する、請求
項１に記載のＭＯＳＦＥＴデバイスのゲート長測定方
法。 - 【請求項３】 前記所定のゲートバイアス毎に、前記ゲ
ート長と前記チャンネル抵抗との関係を表わす前記線形
近似直線を求める方法において、 最小自乗法を使用して該線形近似直線を求める、請求項
２に記載のＭＯＳＦＥＴデバイスのゲート長測定方法。 - 【請求項４】 特定の前記ゲート長を有するＭＯＳＦＥ
Ｔデバイスのチャンネル抵抗の実測値が、該実測値に対
応する前記線形近似直線に近づくように前記ゲート長を
補正する際、 前記チャンネル抵抗の実測値と、前記ゲート長における
前記線形近似直線上のチャンネル抵抗との差を取り、 該抵抗値の差の全てを、ゲートバイアスの大小に応じた
重み関数を考慮して重ね合わせた値から、ゲート長の誤
差を算定して前記ゲート長を補正する、請求項２に記載
のＭＯＳＦＥＴデバイスのゲート長測定方法。 - 【請求項５】 特定の前記ゲート長を有するＭＯＳＦＥ
Ｔデバイスのチャンネル抵抗の実測値が、対応する前記
線形近似直線に近づくように前記ゲート長を補正する
際、 前記ゲート長の値を変動させて前記誤差を計算し、該誤
差の値が最小となるゲート長をもって、補正されたゲー
ト長とする、請求項４に記載のＭＯＳＦＥＴデバイスの
ゲート長測定方法。 - 【請求項６】 ＭＯＳＦＥＴデバイスのゲート長の測定
装置であって、 レチクル上のゲート長Ｌが異なる複数のＭＯＳＦＥＴデ
バイスの、ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性およ
びドレイン電流Ｉｄ対ドレイン電圧Ｖｄ特性を測定する
電気特性測定部と、 前記ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性のデータか
ら、前記ゲート長Ｌが異なる複数のＭＯＳＦＥＴデバイ
ス毎にしきい値電圧を求め、さらに前記ドレイン電流Ｉ
ｄ対ドレイン電圧Ｖｄ特性のデータから、前記複数のＭ
ＯＳＦＥＴデバイス毎にチャンネル抵抗Ｒｄ０を求め
て、ゲートバイアス毎のチャンネル抵抗Ｒｄ０対ゲート
長Ｌ特性のデータを算出するＲｄ０−Ｌ特性計算処理部
と、 前記ゲートバイアス毎のチャンネル抵抗Ｒｄ０対ゲート
長Ｌ特性のデータからゲート長補正値を算出する、ゲー
ト長補正処理部とを有する、ＭＯＳＦＥＴデバイスのゲ
ート長測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15855497A JP3204298B2 (ja) | 1997-06-16 | 1997-06-16 | Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15855497A JP3204298B2 (ja) | 1997-06-16 | 1997-06-16 | Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118282A true JPH118282A (ja) | 1999-01-12 |
| JP3204298B2 JP3204298B2 (ja) | 2001-09-04 |
Family
ID=15674251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15855497A Expired - Fee Related JP3204298B2 (ja) | 1997-06-16 | 1997-06-16 | Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204298B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106896307A (zh) * | 2017-01-18 | 2017-06-27 | 浙江大学 | 一种碳化硅mosfet导通电阻特性的建模方法 |
| WO2018056068A1 (ja) * | 2016-09-21 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の動作方法、並びに製造方法 |
| WO2021203782A1 (zh) * | 2020-04-08 | 2021-10-14 | 山东交通学院 | 一种连续t梁桥墩顶连续段波纹管连接装置及使用方法 |
-
1997
- 1997-06-16 JP JP15855497A patent/JP3204298B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018056068A1 (ja) * | 2016-09-21 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の動作方法、並びに製造方法 |
| US10629618B2 (en) | 2016-09-21 | 2020-04-21 | Sony Semiconductor Solutions Corporation | Semiconductor device, operation method of semiconductor device, and manufacturing method of semiconductor device |
| CN106896307A (zh) * | 2017-01-18 | 2017-06-27 | 浙江大学 | 一种碳化硅mosfet导通电阻特性的建模方法 |
| WO2021203782A1 (zh) * | 2020-04-08 | 2021-10-14 | 山东交通学院 | 一种连续t梁桥墩顶连续段波纹管连接装置及使用方法 |
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| Publication number | Publication date |
|---|---|
| JP3204298B2 (ja) | 2001-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |