JPH1174945A - パラレルデータスキュー検出回路 - Google Patents
パラレルデータスキュー検出回路Info
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- JPH1174945A JPH1174945A JP23575297A JP23575297A JPH1174945A JP H1174945 A JPH1174945 A JP H1174945A JP 23575297 A JP23575297 A JP 23575297A JP 23575297 A JP23575297 A JP 23575297A JP H1174945 A JPH1174945 A JP H1174945A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】 パラレル転送データ間のスキューを検出する
とともに、そのスキューを補正して、同時に処理される
べきパラレル転送データを同期して出力することができ
るパラレルデータスキュー検出回路を提供する。 【解決手段】 １つの立ち上がりを有するサンプル信号
ＤＩＮ０〜ＤＩＮ１２は、シリアルに接続された複数の
シフトレジスタ３１ａ〜３１ｅを順繰りに通過する。全
てのデータチャネルＣＨ１〜ＣＨ１２でサンプル信号が
入力されると、その時点でサンプル信号が出力されたシ
フトレジスタ３１ａ〜３１ｅが記憶される。記憶された
シフトレジスタ３１ａ〜３１ｅを通過するデータ信号は
スキューが補正されてＯＲ回路３６から出力される。
とともに、そのスキューを補正して、同時に処理される
べきパラレル転送データを同期して出力することができ
るパラレルデータスキュー検出回路を提供する。 【解決手段】 １つの立ち上がりを有するサンプル信号
ＤＩＮ０〜ＤＩＮ１２は、シリアルに接続された複数の
シフトレジスタ３１ａ〜３１ｅを順繰りに通過する。全
てのデータチャネルＣＨ１〜ＣＨ１２でサンプル信号が
入力されると、その時点でサンプル信号が出力されたシ
フトレジスタ３１ａ〜３１ｅが記憶される。記憶された
シフトレジスタ３１ａ〜３１ｅを通過するデータ信号は
スキューが補正されてＯＲ回路３６から出力される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のデータチャ
ネルを通じてパラレルに送られてくるデータ信号を受信
する受信装置に関し、特に、パラレル転送データ間のス
キュー（時間ずれ）を検出するパラレルデータスキュー
検出回路に関する。
ネルを通じてパラレルに送られてくるデータ信号を受信
する受信装置に関し、特に、パラレル転送データ間のス
キュー（時間ずれ）を検出するパラレルデータスキュー
検出回路に関する。
【０００２】
【従来の技術】例えばコンピュータの分野では、より多
くのデータを同時に転送すべく、複数の銅線や光ケーブ
ルを用いてパラレルにデータ信号を転送するパラレル伝
送方式は広く知られている。
くのデータを同時に転送すべく、複数の銅線や光ケーブ
ルを用いてパラレルにデータ信号を転送するパラレル伝
送方式は広く知られている。
【０００３】
【発明が解決しようとする課題】こうしたパラレル伝送
方式では、発信側のシステムクロックに同期して一斉に
パラレル転送データが発信されても、受信側の全てのデ
ータチャネルで同時にパラレル転送データを受信すると
は限らない。いわゆるスキューが発生する。
方式では、発信側のシステムクロックに同期して一斉に
パラレル転送データが発信されても、受信側の全てのデ
ータチャネルで同時にパラレル転送データを受信すると
は限らない。いわゆるスキューが発生する。
【０００４】特に、データ転送に光ケーブルを用いる場
合、光ケーブル内のデータ信号の伝送速度や、光信号を
電気信号に変換するフォトディテクタの変換処理速度に
基づいて、同時に処理されるべきパラレル転送データ信
号間にスキューが発生しやすい。こうしたスキューは、
光ケーブルが長くなればなるほど大きくなると考えられ
る。
合、光ケーブル内のデータ信号の伝送速度や、光信号を
電気信号に変換するフォトディテクタの変換処理速度に
基づいて、同時に処理されるべきパラレル転送データ信
号間にスキューが発生しやすい。こうしたスキューは、
光ケーブルが長くなればなるほど大きくなると考えられ
る。
【０００５】本発明は、上記実状に鑑みてなされたもの
で、パラレル転送データ間のスキューを検出するととも
に、そのスキューを補正して、同時に処理されるべきパ
ラレル転送データを同期して出力することができるパラ
レルデータスキュー検出回路を提供することを目的とす
る。
で、パラレル転送データ間のスキューを検出するととも
に、そのスキューを補正して、同時に処理されるべきパ
ラレル転送データを同期して出力することができるパラ
レルデータスキュー検出回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、シリアルに接続された複数のシフ
トレジスタを有して互いにパラレルに配置され、サンプ
ル信号が通過する複数のデータチャネルと、所定のタイ
ミングでタイミング信号を発生するタイミング信号発生
回路と、各データチャネルごとに、タイミング信号の発
生時にサンプル信号が到達したシフトレジスタを記憶す
るスキュー記憶回路とを備えることを特徴とするパラレ
ルデータスキュー検出回路が提供される。このパラレル
データスキュー検出回路によれば、受信したサンプル信
号を順送りするシフトレジスタの中から、タイミング信
号の発生時にサンプル信号が到達したシフトレジスタを
特定することによって、シフトレジスタから出力される
サンプル信号をデータチャネルから同時に出力させるこ
とができる。その結果、パラレル転送データのスキュー
を検出することが可能となる。
に、本発明によれば、シリアルに接続された複数のシフ
トレジスタを有して互いにパラレルに配置され、サンプ
ル信号が通過する複数のデータチャネルと、所定のタイ
ミングでタイミング信号を発生するタイミング信号発生
回路と、各データチャネルごとに、タイミング信号の発
生時にサンプル信号が到達したシフトレジスタを記憶す
るスキュー記憶回路とを備えることを特徴とするパラレ
ルデータスキュー検出回路が提供される。このパラレル
データスキュー検出回路によれば、受信したサンプル信
号を順送りするシフトレジスタの中から、タイミング信
号の発生時にサンプル信号が到達したシフトレジスタを
特定することによって、シフトレジスタから出力される
サンプル信号をデータチャネルから同時に出力させるこ
とができる。その結果、パラレル転送データのスキュー
を検出することが可能となる。
【０００７】前記サンプル信号は、任意のデータ値に立
ち上がる少なくとも１つのエッジと、このエッジに続い
て前記データ値を維持するデータ値維持部とを備えるこ
とが望ましい。前記スキュー記憶回路は、サンプル信号
のエッジに基づいてシフトレジスタを追跡することがで
きるのである。エッジによって立ち上がったデータ値が
維持される限り、各データチャネルでは１つのシフトレ
ジスタが特定されることとなる。
ち上がる少なくとも１つのエッジと、このエッジに続い
て前記データ値を維持するデータ値維持部とを備えるこ
とが望ましい。前記スキュー記憶回路は、サンプル信号
のエッジに基づいてシフトレジスタを追跡することがで
きるのである。エッジによって立ち上がったデータ値が
維持される限り、各データチャネルでは１つのシフトレ
ジスタが特定されることとなる。
【０００８】前記タイミング信号発生回路は、全ての前
記データチャネルに前記サンプル信号が入力された際
に、前記サンプル信号が到達した前記シフトレジスタを
特定させるタイミング信号を発生することができる。そ
の結果、全てのデータチャネルに入力されたサンプル信
号は全てのデータチャネルから同時に出力されることが
できる。この場合、タイミング信号発生回路には、前記
スキュー記憶回路をリセットするリセット信号が入力さ
れてもよい。リセット信号を用いることによってパラレ
ルデータスキュー検出回路は初期化される。
記データチャネルに前記サンプル信号が入力された際
に、前記サンプル信号が到達した前記シフトレジスタを
特定させるタイミング信号を発生することができる。そ
の結果、全てのデータチャネルに入力されたサンプル信
号は全てのデータチャネルから同時に出力されることが
できる。この場合、タイミング信号発生回路には、前記
スキュー記憶回路をリセットするリセット信号が入力さ
れてもよい。リセット信号を用いることによってパラレ
ルデータスキュー検出回路は初期化される。
【０００９】また、パラレルデータスキュー検出回路
は、前記シフトレジスタの個数によって定義されるスキ
ュー検出期間内に、全ての前記データチャネルに前記サ
ンプル信号が入力されたことを検出して完了信号を出力
する処理完了検出回路をさらに備えてもよい。この完了
信号によって、スキュー検出期間内にスキューが検出さ
れたことが確認されることとなる。
は、前記シフトレジスタの個数によって定義されるスキ
ュー検出期間内に、全ての前記データチャネルに前記サ
ンプル信号が入力されたことを検出して完了信号を出力
する処理完了検出回路をさらに備えてもよい。この完了
信号によって、スキュー検出期間内にスキューが検出さ
れたことが確認されることとなる。
【００１０】さらに、パラレルデータスキュー検出回路
は、前記処理完了検出回路が前記完了信号を出力しなか
った場合に、前記サンプル信号が全ての前記シフトレジ
スタを通過した前記データチャネルを特定する未完了チ
ャネル検出回路をさらに備えてもよい。かかる構成によ
れば、スキュー期間内にスキューが完全には検出されな
かった場合、その原因となったデータチャネルを特定す
ることが可能となる。
は、前記処理完了検出回路が前記完了信号を出力しなか
った場合に、前記サンプル信号が全ての前記シフトレジ
スタを通過した前記データチャネルを特定する未完了チ
ャネル検出回路をさらに備えてもよい。かかる構成によ
れば、スキュー期間内にスキューが完全には検出されな
かった場合、その原因となったデータチャネルを特定す
ることが可能となる。
【００１１】さらにまた、パラレルデータスキュー検出
回路は、前記データチャネルごとに、送られてくるデー
タ信号を前記記憶されたシフトレジスタから出力させる
ゲート回路を備えてもよい。したがって、一旦サンプル
信号によって各データチャネルでシフトレジスタが記憶
されると、後続するデータ信号は、そのシフトレジスタ
を通過することによって全てのデータチャネルで同期化
されることとなる。その結果、パラレル転送データ間の
スキューは補正される。
回路は、前記データチャネルごとに、送られてくるデー
タ信号を前記記憶されたシフトレジスタから出力させる
ゲート回路を備えてもよい。したがって、一旦サンプル
信号によって各データチャネルでシフトレジスタが記憶
されると、後続するデータ信号は、そのシフトレジスタ
を通過することによって全てのデータチャネルで同期化
されることとなる。その結果、パラレル転送データ間の
スキューは補正される。
【００１２】さらにまた、前記データチャネルは、光信
号を電気信号に変換する光変換回路に接続されてもよ
い。その結果、光ファイバといった媒体を通過してきて
スキューが生じたパラレル転送データに対してスキュー
補正を実施することが可能となる。
号を電気信号に変換する光変換回路に接続されてもよ
い。その結果、光ファイバといった媒体を通過してきて
スキューが生じたパラレル転送データに対してスキュー
補正を実施することが可能となる。
【００１３】
【発明の実施の形態】以下、添付図面を参照しつつ本発
明の一実施形態を説明する。
明の一実施形態を説明する。
【００１４】図１は、パラレルなデータ転送を用いたコ
ンピュータシステムの一例を示す。このコンピュータシ
ステム１０は、入出力装置１１から任意のデータを取り
出してそのデータを処理するホストコンピュータ１２を
備える。入出力装置１１としては、例えば、磁気テープ
制御装置や、複数のディスクドライブを備えたファイル
制御装置が挙げられる。ホストコンピュータ１２と入出
力装置１１とは、この場合、例えば１２心光ファイバリ
ボン（テープファイバ）１３によって互いに接続され
る。ホストコンピュータ１２が出力する電気信号は、光
送受信モジュール１４で光信号に変換され、光ファイバ
リボン１３を通じて入出力装置１１に転送される。入出
力装置１１では、転送されてきた光信号が同じく光送受
信モジュール１５で電気信号に変換され、処理される。
反対に、入出力装置１１側の光送受信モジュール１５で
光信号に変換されたデータ信号は、ホストコンピュータ
１２側の光送受信モジュール１４で電気信号に復元さ
れ、ホストコンピュータ１２によって処理される。各光
送受信モジュール１４は、ホストコンピュータ１２や入
出力装置１１に内蔵されていても着脱自在に装着されて
いてもよい。ホストコンピュータ１２は、ディスプレイ
１６を通じた視覚表示や、キーボード１７やマウス（図
示せず）を通じた入力操作を通じて操作されることとな
る。
ンピュータシステムの一例を示す。このコンピュータシ
ステム１０は、入出力装置１１から任意のデータを取り
出してそのデータを処理するホストコンピュータ１２を
備える。入出力装置１１としては、例えば、磁気テープ
制御装置や、複数のディスクドライブを備えたファイル
制御装置が挙げられる。ホストコンピュータ１２と入出
力装置１１とは、この場合、例えば１２心光ファイバリ
ボン（テープファイバ）１３によって互いに接続され
る。ホストコンピュータ１２が出力する電気信号は、光
送受信モジュール１４で光信号に変換され、光ファイバ
リボン１３を通じて入出力装置１１に転送される。入出
力装置１１では、転送されてきた光信号が同じく光送受
信モジュール１５で電気信号に変換され、処理される。
反対に、入出力装置１１側の光送受信モジュール１５で
光信号に変換されたデータ信号は、ホストコンピュータ
１２側の光送受信モジュール１４で電気信号に復元さ
れ、ホストコンピュータ１２によって処理される。各光
送受信モジュール１４は、ホストコンピュータ１２や入
出力装置１１に内蔵されていても着脱自在に装着されて
いてもよい。ホストコンピュータ１２は、ディスプレイ
１６を通じた視覚表示や、キーボード１７やマウス（図
示せず）を通じた入力操作を通じて操作されることとな
る。
【００１５】図２に示すように、光送受信モジュール１
４、１５は、供給されるシステムクロックに同期してレ
ーザアレイ２０を点滅（強度変調）させるレーザドライ
バ２１を備える。レーザアレイ２０は、例えば１２ビッ
ト（クロック信号１ビット、データ信号１１ビット）の
パラレルデータＤＡＴＡＩｎに基づいてビットごとに電
気信号を光信号に変換するレーザ素子を備えている。各
レーザ素子の点滅は、光コネクタ２２を通じて光ファイ
バリボン１３で対応する各心に送出される。その一方
で、各心から光コネクタ２２を通じて受信される光の点
滅信号は、光変換回路としてのフォトディテクタアレイ
２３で電気信号に変換される。変換された電気信号は、
受信回路２４で増幅処理された後、１２ビットのパラレ
ルデータＤＡＴＡＯｕｔとしてホストコンピュータ１２
または入出力装置１１に供給される。受信回路２４は、
例えばプリアンプ２４ａやメインアンプ２４ｂ、コンパ
レータ２４ｃ、ドライバ２４ｄから構成されればよい。
４、１５は、供給されるシステムクロックに同期してレ
ーザアレイ２０を点滅（強度変調）させるレーザドライ
バ２１を備える。レーザアレイ２０は、例えば１２ビッ
ト（クロック信号１ビット、データ信号１１ビット）の
パラレルデータＤＡＴＡＩｎに基づいてビットごとに電
気信号を光信号に変換するレーザ素子を備えている。各
レーザ素子の点滅は、光コネクタ２２を通じて光ファイ
バリボン１３で対応する各心に送出される。その一方
で、各心から光コネクタ２２を通じて受信される光の点
滅信号は、光変換回路としてのフォトディテクタアレイ
２３で電気信号に変換される。変換された電気信号は、
受信回路２４で増幅処理された後、１２ビットのパラレ
ルデータＤＡＴＡＯｕｔとしてホストコンピュータ１２
または入出力装置１１に供給される。受信回路２４は、
例えばプリアンプ２４ａやメインアンプ２４ｂ、コンパ
レータ２４ｃ、ドライバ２４ｄから構成されればよい。
【００１６】図３に示すように、受信回路２４は、本発
明の一実施形態に係るパラレルデータスキュー検出回路
３０を備える。このパラレルデータスキュー検出回路３
０は、光ファイバリボン１３の各心から受け取ったビッ
トごとのデータ信号ＤＩＮ０〜ＤＩＮ１１が通過する複
数（この場合１２本）のデータチャネルＣＨ１〜ＣＨ１
２を備える。各データチャネルＣＨ１〜ＣＨ１２は同一
の構成を有するので、ここでは、代表して第１データチ
ャネルＣＨ１の構成を説明する。
明の一実施形態に係るパラレルデータスキュー検出回路
３０を備える。このパラレルデータスキュー検出回路３
０は、光ファイバリボン１３の各心から受け取ったビッ
トごとのデータ信号ＤＩＮ０〜ＤＩＮ１１が通過する複
数（この場合１２本）のデータチャネルＣＨ１〜ＣＨ１
２を備える。各データチャネルＣＨ１〜ＣＨ１２は同一
の構成を有するので、ここでは、代表して第１データチ
ャネルＣＨ１の構成を説明する。
【００１７】データチャネルＣＨ１には、シリアルに接
続された複数のシフトレジスタ３１ａ〜３１ｅから構成
されるシフトレジスタ群３１が接続される。各シフトレ
ジスタ３１ａ〜３１ｅは、サンプリングクロック発生回
路から供給されるサンプリングクロックＣＬＫに同期し
て、取り込んだデータ信号ＤＩＮ０を順次出力する。こ
のとき、サンプリングクロックＣＬＫは、システムクロ
ックや、データ伝送信号に含まれるクロックとは異な
る。
続された複数のシフトレジスタ３１ａ〜３１ｅから構成
されるシフトレジスタ群３１が接続される。各シフトレ
ジスタ３１ａ〜３１ｅは、サンプリングクロック発生回
路から供給されるサンプリングクロックＣＬＫに同期し
て、取り込んだデータ信号ＤＩＮ０を順次出力する。こ
のとき、サンプリングクロックＣＬＫは、システムクロ
ックや、データ伝送信号に含まれるクロックとは異な
る。
【００１８】シフトレジスタ群３１にはスキュー記憶回
路３３が接続される。このスキュー記憶回路３３は、シ
フトレジスタ３１ａ〜３１ｅごとに、入力側のデータ値
と出力側のデータ値とを互いに比較し、両者が異なる場
合にハイレベル信号を出力する排他的ＯＲ回路３４ａ〜
３４ｅを備える。この比較の結果、シフトレジスタ群３
１の中から、入力側と異なるデータ値のデータ信号を出
力したシフトレジスタ３１ａ〜３１ｅが特定される。
路３３が接続される。このスキュー記憶回路３３は、シ
フトレジスタ３１ａ〜３１ｅごとに、入力側のデータ値
と出力側のデータ値とを互いに比較し、両者が異なる場
合にハイレベル信号を出力する排他的ＯＲ回路３４ａ〜
３４ｅを備える。この比較の結果、シフトレジスタ群３
１の中から、入力側と異なるデータ値のデータ信号を出
力したシフトレジスタ３１ａ〜３１ｅが特定される。
【００１９】各排他的ＯＲ回路３４ａ〜３４ｅには、ス
キュー記憶指令信号ＤＥＴが供給された際に、その時点
でハイレベル信号を出力している排他的ＯＲ回路３４ａ
〜３４ｅを特定する論理ゲート回路３５ａ〜３５ｅが接
続される。論理ゲート回路３５ａ〜３５ｅの出力はＯＲ
回路３６に供給される。スキュー記憶指令信号ＤＥＴ
は、後述するようにタイミング信号発生回路３７から出
力される。
キュー記憶指令信号ＤＥＴが供給された際に、その時点
でハイレベル信号を出力している排他的ＯＲ回路３４ａ
〜３４ｅを特定する論理ゲート回路３５ａ〜３５ｅが接
続される。論理ゲート回路３５ａ〜３５ｅの出力はＯＲ
回路３６に供給される。スキュー記憶指令信号ＤＥＴ
は、後述するようにタイミング信号発生回路３７から出
力される。
【００２０】次に、この実施形態に係るパラレルデータ
スキュー検出回路３０の動作を説明する。ホストコンピ
ュータ１２と入出力装置１１との間では、１ＧＨｚのデ
ータ伝送速度でデータのやり取りが行われるものと仮定
する。ホストコンピュータ１２および入出力装置１１の
電源が投入されていることを確認した後、ホストコンピ
ュータ１２の使用者は、ディスプレイ１６の表示で操作
を確認しながら、キーボード１７からスキュー検出動作
の実行指令を入力する。こうしたスキュー検出動作の実
行は、コンピュータシステム１０が設置された際に行わ
れてもよく、ホストコンピュータ１２が立ち上げられる
度に行われてもよい。また、使用者からの実行指令を待
たずにホストコンピュータ１２の立ち上げ時に自動的に
スキュー検出動作を実行させてもよい。さらに、ホスト
コンピュータ１２の自動制御に基づいて、スキュー検出
動作を周期的に実行させるようにしてもよい。
スキュー検出回路３０の動作を説明する。ホストコンピ
ュータ１２と入出力装置１１との間では、１ＧＨｚのデ
ータ伝送速度でデータのやり取りが行われるものと仮定
する。ホストコンピュータ１２および入出力装置１１の
電源が投入されていることを確認した後、ホストコンピ
ュータ１２の使用者は、ディスプレイ１６の表示で操作
を確認しながら、キーボード１７からスキュー検出動作
の実行指令を入力する。こうしたスキュー検出動作の実
行は、コンピュータシステム１０が設置された際に行わ
れてもよく、ホストコンピュータ１２が立ち上げられる
度に行われてもよい。また、使用者からの実行指令を待
たずにホストコンピュータ１２の立ち上げ時に自動的に
スキュー検出動作を実行させてもよい。さらに、ホスト
コンピュータ１２の自動制御に基づいて、スキュー検出
動作を周期的に実行させるようにしてもよい。
【００２１】実行指令が入力されると、ホストコンピュ
ータ１２は、光送受信モジュール１４のパラレルデータ
スキュー検出回路３０にリセット信号を供給するととも
に、スキュー検出動作の開始を知らせる信号を入出力装
置１１に向けて出力する。スキュー検出動作の開始を知
らせる信号としては、例えば、システムの電源を投入し
た際にかけられるパワーオンリセットが挙げられる。こ
のパワーオンリセットは、データ伝送路とは異なる電源
制御用経路（図示せず）を介してホストコンピュータ１
２から入出力装置１１に伝送される。入出力装置１１で
は、その信号に応じて、光送受信モジュール１５のパラ
レルデータスキュー検出回路３０にリセット信号が供給
される。これらのリセット信号によって、全ての論理ゲ
ート回路３５ａ〜３５ｅはリセットされる。加えて、タ
イミング信号発生回路３７にリセット信号Ｅｎａｂｌｅ
が入力されると、タイミング信号発生回路３７は動作を
開始する。
ータ１２は、光送受信モジュール１４のパラレルデータ
スキュー検出回路３０にリセット信号を供給するととも
に、スキュー検出動作の開始を知らせる信号を入出力装
置１１に向けて出力する。スキュー検出動作の開始を知
らせる信号としては、例えば、システムの電源を投入し
た際にかけられるパワーオンリセットが挙げられる。こ
のパワーオンリセットは、データ伝送路とは異なる電源
制御用経路（図示せず）を介してホストコンピュータ１
２から入出力装置１１に伝送される。入出力装置１１で
は、その信号に応じて、光送受信モジュール１５のパラ
レルデータスキュー検出回路３０にリセット信号が供給
される。これらのリセット信号によって、全ての論理ゲ
ート回路３５ａ〜３５ｅはリセットされる。加えて、タ
イミング信号発生回路３７にリセット信号Ｅｎａｂｌｅ
が入力されると、タイミング信号発生回路３７は動作を
開始する。
【００２２】続いて、ホストコンピュータ１２は、入出
力装置１１に向けてサンプル信号を出力する。このサン
プル信号は、例えば、図４のＤＩＮ０から明らかなよう
に、任意のデータ値に立ち上がる１つのエッジ４０と、
このエッジ４０に続いてそのデータ値を維持するデータ
値維持部４１とを備えていることが好ましい。データ値
維持部４１は、受信側のパラレルデータスキュー検出回
路内で各データチャネルの伝送経路が確定するまで持続
される。スキュー補正に必要とされる時間は回路設計に
よって明確にされることから、データ値維持部４１の持
続時間は予め所定値に決定されることができる。例えば
ＨＩＰＰＩ−６４００−ＰＨ Ｒｅｖ０．５の提案によ
れば、データ値維持部４１の持続時間は１４ｎｓに設定
されている。
力装置１１に向けてサンプル信号を出力する。このサン
プル信号は、例えば、図４のＤＩＮ０から明らかなよう
に、任意のデータ値に立ち上がる１つのエッジ４０と、
このエッジ４０に続いてそのデータ値を維持するデータ
値維持部４１とを備えていることが好ましい。データ値
維持部４１は、受信側のパラレルデータスキュー検出回
路内で各データチャネルの伝送経路が確定するまで持続
される。スキュー補正に必要とされる時間は回路設計に
よって明確にされることから、データ値維持部４１の持
続時間は予め所定値に決定されることができる。例えば
ＨＩＰＰＩ−６４００−ＰＨ Ｒｅｖ０．５の提案によ
れば、データ値維持部４１の持続時間は１４ｎｓに設定
されている。
【００２３】いま、入出力装置１１では、第１データチ
ャネルＣＨ１のサンプル信号到着に遅れること３ｎｓで
第２データチャネルＣＨ２にサンプル信号が到着すると
仮定する。ここでは、第３〜第１２データチャネルＣＨ
３〜ＣＨ１２でも、第１、第２データチャネルＣＨ１、
ＣＨ２のいずれかと同期してサンプル信号が到着するも
のとみなす。
ャネルＣＨ１のサンプル信号到着に遅れること３ｎｓで
第２データチャネルＣＨ２にサンプル信号が到着すると
仮定する。ここでは、第３〜第１２データチャネルＣＨ
３〜ＣＨ１２でも、第１、第２データチャネルＣＨ１、
ＣＨ２のいずれかと同期してサンプル信号が到着するも
のとみなす。
【００２４】各データチャネルＣＨ１〜ＣＨ１２では、
各シフトレジスタ３１ａ〜３１ｅがサンプリングクロッ
クＣＬＫの速度１ＧＨｚ（周期Ｔ＝１ｎｓ）に同期して
ローレベルのデータ信号を出力している。サンプル信号
が到着すると、図４に示すように、１番目のシフトレジ
スタ３１ａの入力側（ＤＩＮ０に相当）ではデータ信号
が立ち上がり、出力側ではデータ信号はローレベルのま
まである。その結果、１番目の排他的ＯＲ回路３４ａは
１ｎｓのハイレベルパルス信号を発する。次のサンプリ
ングクロックＣＬＫ周期ではこのシフトレジスタ３１ａ
がハイレベル信号を出力する。したがって、２番目の排
他的ＯＲ回路３４ｂでは、シフトレジスタ３１ｂの入力
側のハイレベル信号と出力側のローレベル信号とが互い
に比較され、同様に、排他的ＯＲ回路３４ｂが１ｎｓの
ハイレベルパルス信号を発する。このような動作が繰り
返される結果、サンプル信号が出力されたシフトレジス
タ３１ａ〜３１ｅが順次特定されていく。
各シフトレジスタ３１ａ〜３１ｅがサンプリングクロッ
クＣＬＫの速度１ＧＨｚ（周期Ｔ＝１ｎｓ）に同期して
ローレベルのデータ信号を出力している。サンプル信号
が到着すると、図４に示すように、１番目のシフトレジ
スタ３１ａの入力側（ＤＩＮ０に相当）ではデータ信号
が立ち上がり、出力側ではデータ信号はローレベルのま
まである。その結果、１番目の排他的ＯＲ回路３４ａは
１ｎｓのハイレベルパルス信号を発する。次のサンプリ
ングクロックＣＬＫ周期ではこのシフトレジスタ３１ａ
がハイレベル信号を出力する。したがって、２番目の排
他的ＯＲ回路３４ｂでは、シフトレジスタ３１ｂの入力
側のハイレベル信号と出力側のローレベル信号とが互い
に比較され、同様に、排他的ＯＲ回路３４ｂが１ｎｓの
ハイレベルパルス信号を発する。このような動作が繰り
返される結果、サンプル信号が出力されたシフトレジス
タ３１ａ〜３１ｅが順次特定されていく。
【００２５】タイミング信号発生回路３７は、全てのデ
ータチャネルＣＨ１〜ＣＨ１２にサンプル信号が入力さ
れた際に、サンプリングクロックＣＬＫの立下がりに同
期して１ｎｓの間ハイレベルを持続するスキュー記憶指
令信号ＤＥＴを各論理ゲート回路３５ａ〜３５ｅに供給
する。各論理ゲート回路３５ａ〜３５ｅでは、対応する
排他的ＯＲ回路３４ａ〜３４ｅからハイレベル信号が供
給されている間にこのスキュー記憶指令信号ＤＥＴを受
信すると、サンプル信号が出力された１つのシフトレジ
スタ３１ａ〜３１ｅを記憶する。すなわち、論理ゲート
回路３５ａ〜３５ｅは、記憶されたシフトレジスタ３１
ａ〜３１ｅの出力をＯＲ回路３６に供給させるデータ経
路を確立する。
ータチャネルＣＨ１〜ＣＨ１２にサンプル信号が入力さ
れた際に、サンプリングクロックＣＬＫの立下がりに同
期して１ｎｓの間ハイレベルを持続するスキュー記憶指
令信号ＤＥＴを各論理ゲート回路３５ａ〜３５ｅに供給
する。各論理ゲート回路３５ａ〜３５ｅでは、対応する
排他的ＯＲ回路３４ａ〜３４ｅからハイレベル信号が供
給されている間にこのスキュー記憶指令信号ＤＥＴを受
信すると、サンプル信号が出力された１つのシフトレジ
スタ３１ａ〜３１ｅを記憶する。すなわち、論理ゲート
回路３５ａ〜３５ｅは、記憶されたシフトレジスタ３１
ａ〜３１ｅの出力をＯＲ回路３６に供給させるデータ経
路を確立する。
【００２６】この場合、図４から明らかなように、第１
データチャネルＣＨ１では、スキュー記憶指令信号ＤＥ
Ｔが出力された際に、４番目の排他的ＯＲ回路３４ｄが
ハイレベルパルス信号を出力していることから、４番目
の論理ゲート回路３５ｄがデータ経路を確立する。すな
わち、３番目のシフトレジスタ３１ｃが記憶されて、こ
の３番目のシフトレジスタ３１ｃからの出力がＯＲ回路
３６を通じてデータ信号ＤＯＵＴ０として出力される。
その一方で、第２データチャネルＣＨ２では、スキュー
記憶指令信号ＤＥＴが出力された際に、１番目の排他的
ＯＲ回路３４ａがハイレベルパルス信号を出力してい
る。したがって、ＤＩＮ１はそのまま１番目の論理ゲー
ト回路３５ａを通過してＯＲ回路３６に至る。ＯＲ回路
３６は、受け取ったデータ信号ＤＩＮ１をデータ信号Ｄ
ＯＵＴ１として出力する。
データチャネルＣＨ１では、スキュー記憶指令信号ＤＥ
Ｔが出力された際に、４番目の排他的ＯＲ回路３４ｄが
ハイレベルパルス信号を出力していることから、４番目
の論理ゲート回路３５ｄがデータ経路を確立する。すな
わち、３番目のシフトレジスタ３１ｃが記憶されて、こ
の３番目のシフトレジスタ３１ｃからの出力がＯＲ回路
３６を通じてデータ信号ＤＯＵＴ０として出力される。
その一方で、第２データチャネルＣＨ２では、スキュー
記憶指令信号ＤＥＴが出力された際に、１番目の排他的
ＯＲ回路３４ａがハイレベルパルス信号を出力してい
る。したがって、ＤＩＮ１はそのまま１番目の論理ゲー
ト回路３５ａを通過してＯＲ回路３６に至る。ＯＲ回路
３６は、受け取ったデータ信号ＤＩＮ１をデータ信号Ｄ
ＯＵＴ１として出力する。
【００２７】以上のように、第１データチャネルＣＨ１
では、第２データチャネルＣＨ２からデータ信号ＤＯＵ
Ｔ１が出力されるまで、３つのシフトレジスタ３１ａ〜
３１ｃで各々データ信号ＤＩＮ０が１ｎｓの間保持され
て、図４に示すように、第１および第２データチャネル
ＣＨ１、ＣＨ２から同時にデータ信号ＤＯＵＴ０、ＤＯ
ＵＴ１が出力されることとなる。こうして３ｎｓのスキ
ューが補正されたデータ転送経路が記憶される。その後
にデータ信号が送られてきても、記憶された論理ゲート
回路３５ｄをデータ信号が通過することによって、スキ
ューが補正されたパラレル転送データが得られる。
では、第２データチャネルＣＨ２からデータ信号ＤＯＵ
Ｔ１が出力されるまで、３つのシフトレジスタ３１ａ〜
３１ｃで各々データ信号ＤＩＮ０が１ｎｓの間保持され
て、図４に示すように、第１および第２データチャネル
ＣＨ１、ＣＨ２から同時にデータ信号ＤＯＵＴ０、ＤＯ
ＵＴ１が出力されることとなる。こうして３ｎｓのスキ
ューが補正されたデータ転送経路が記憶される。その後
にデータ信号が送られてきても、記憶された論理ゲート
回路３５ｄをデータ信号が通過することによって、スキ
ューが補正されたパラレル転送データが得られる。
【００２８】こうして光送受信モジュール１５側のスキ
ュー補正動作が実行されると、続いて、入出力装置１１
側からサンプル信号がホストコンピュータ１２側の光送
受信モジュール１４に送られる。前述と同様に、光送受
信モジュール１４でもスキュー補正動作が実行され、そ
の後、ホストコンピュータ１２側でもスキューが補正さ
れたパラレル転送データが得られることとなる。
ュー補正動作が実行されると、続いて、入出力装置１１
側からサンプル信号がホストコンピュータ１２側の光送
受信モジュール１４に送られる。前述と同様に、光送受
信モジュール１４でもスキュー補正動作が実行され、そ
の後、ホストコンピュータ１２側でもスキューが補正さ
れたパラレル転送データが得られることとなる。
【００２９】図５は他の実施形態に係るパラレルデータ
スキュー検出回路４５を示す。図５には、説明を簡略化
するために４本のデータチャネルＣＨ１〜ＣＨ４が示さ
れる。各データチャネルＣＨ１〜ＣＨ４は、前述と同様
に、６個のシフトレジスタ（フリップフロップ）３１ａ
〜３１ｆから構成されるシフトレジスタ群３１と、サン
プル信号を出力したシフトレジスタ３１ａ〜３１ｆを抽
出する排他的ＯＲ回路３４ａ〜３４ｆとを備えている。
最後のシフトレジスタ３１ｆからの出力ＮＧ０〜ＮＧ３
は制御回路４６に送り込まれる。パラレルデータスキュ
ー検出回路４５に入力されるデータ信号ＤＩＮ０〜ＤＩ
Ｎ３は、事前に、フリップフロップ４７の働きによっ
て、サンプリングクロック発生回路４８から供給される
サンプリングクロックＣＬＫに合わせ込まれる。
スキュー検出回路４５を示す。図５には、説明を簡略化
するために４本のデータチャネルＣＨ１〜ＣＨ４が示さ
れる。各データチャネルＣＨ１〜ＣＨ４は、前述と同様
に、６個のシフトレジスタ（フリップフロップ）３１ａ
〜３１ｆから構成されるシフトレジスタ群３１と、サン
プル信号を出力したシフトレジスタ３１ａ〜３１ｆを抽
出する排他的ＯＲ回路３４ａ〜３４ｆとを備えている。
最後のシフトレジスタ３１ｆからの出力ＮＧ０〜ＮＧ３
は制御回路４６に送り込まれる。パラレルデータスキュ
ー検出回路４５に入力されるデータ信号ＤＩＮ０〜ＤＩ
Ｎ３は、事前に、フリップフロップ４７の働きによっ
て、サンプリングクロック発生回路４８から供給される
サンプリングクロックＣＬＫに合わせ込まれる。
【００３０】各論理ゲート回路３５ａ〜３５ｆは、タイ
ミング信号発生回路３７が出力するスキュー記憶指令信
号ＤＥＴの受領に応じて、排他的ＯＲ回路３４ａ〜３４
ｆからの出力をたたき出すフリップフロップ４９ａ〜４
９ｆと、フリップフロップ４９ａ〜４９ｆが出力するハ
イレベル信号の受領に応じて動作状態が維持される論理
（ＡＮＤ）回路５０ａ〜５０ｆとから構成される。論理
回路５０ａ〜５０ｆでは、一方の端子にシフトレジスタ
３５ａ〜３５ｆの入力信号と同一の信号が入力され、他
方の端子には、フリップフロップ４９ａ〜４９ｆの出力
が入力される。
ミング信号発生回路３７が出力するスキュー記憶指令信
号ＤＥＴの受領に応じて、排他的ＯＲ回路３４ａ〜３４
ｆからの出力をたたき出すフリップフロップ４９ａ〜４
９ｆと、フリップフロップ４９ａ〜４９ｆが出力するハ
イレベル信号の受領に応じて動作状態が維持される論理
（ＡＮＤ）回路５０ａ〜５０ｆとから構成される。論理
回路５０ａ〜５０ｆでは、一方の端子にシフトレジスタ
３５ａ〜３５ｆの入力信号と同一の信号が入力され、他
方の端子には、フリップフロップ４９ａ〜４９ｆの出力
が入力される。
【００３１】各データチャネルＣＨ１〜ＣＨ４のＯＲ回
路３６の出力ＤＯＵＴ０〜ＤＯＵＴ３は処理完了検出回
路５１に入力される。この処理完了検出回路５１は、タ
イミング信号発生回路３７からスキュー記憶指令信号Ｄ
ＥＴが出力された時点で、全てのＯＲ回路３６からハイ
レベル信号を受け取ると、ＯＫ信号（完了信号）を制御
回路４６に供給する。
路３６の出力ＤＯＵＴ０〜ＤＯＵＴ３は処理完了検出回
路５１に入力される。この処理完了検出回路５１は、タ
イミング信号発生回路３７からスキュー記憶指令信号Ｄ
ＥＴが出力された時点で、全てのＯＲ回路３６からハイ
レベル信号を受け取ると、ＯＫ信号（完了信号）を制御
回路４６に供給する。
【００３２】なお、前述の実施形態と同様な機能を発揮
する構成には前述と同一の参照符号が付される。
する構成には前述と同一の参照符号が付される。
【００３３】いま、データ伝送速度１ＧＨｚのデータ信
号に対してスキュー補正動作を実行する場合を考える。
例えば、サンプリングクロックＣＬＫでは周期Ｔ＝１ｎ
ｓ（速度１ＧＨｚ）が設定されていると仮定すると、シ
フトレジスタ群３１では１ｎｓごとにデータ信号が順送
りされることとなる。したがって、入力されるデータ信
号ＤＩＮ０〜ＤＩＮ３は、最高で６ｎｓの間シフトレジ
スタ群３１で保留される。このパラレルデータスキュー
検出回路４５では、最高で６ｎｓのスキューを補正する
ことができることとなる。ここでは、この時間をスキュ
ー検出期間と定義する。
号に対してスキュー補正動作を実行する場合を考える。
例えば、サンプリングクロックＣＬＫでは周期Ｔ＝１ｎ
ｓ（速度１ＧＨｚ）が設定されていると仮定すると、シ
フトレジスタ群３１では１ｎｓごとにデータ信号が順送
りされることとなる。したがって、入力されるデータ信
号ＤＩＮ０〜ＤＩＮ３は、最高で６ｎｓの間シフトレジ
スタ群３１で保留される。このパラレルデータスキュー
検出回路４５では、最高で６ｎｓのスキューを補正する
ことができることとなる。ここでは、この時間をスキュ
ー検出期間と定義する。
【００３４】図５を参照しつつ、スキューの大きさがス
キュー検出期間を超えた場合を考える。この場合、スキ
ュー検出期間内に全てのデータチャネルＣＨ１〜ＣＨ４
でサンプル信号を受信することはなく、したがって、処
理完了検出回路５１からＯＫ信号は出力されない。この
状態が制御回路４６によって検知されると、制御回路４
６は、どのデータチャネルＣＨ１〜ＣＨ４にサンプル信
号が速く到着しすぎたかを探しにいく。すなわち、スキ
ュー検出期間が終了した時点でハイレベルのデータ信号
ＮＧ０〜ＮＧ３を出力しているデータチャネルＣＨ１〜
ＣＨ４を探し出す。ハイレベルのデータ信号ＮＧ０〜Ｎ
Ｇ４は、全てのデータチャネルＣＨ１〜ＣＨ４にサンプ
ル信号が到着していないにも拘わらずシフトレジスタ群
３１を通過してしまったサンプル信号を示していること
から、サンプル信号が早く到着しすぎたデータチャネル
ＣＨ１〜ＣＨ４が特定されるのである。ここで、制御回
路４６は、本発明に係る未完了チャネル検出回路として
機能することとなる。
キュー検出期間を超えた場合を考える。この場合、スキ
ュー検出期間内に全てのデータチャネルＣＨ１〜ＣＨ４
でサンプル信号を受信することはなく、したがって、処
理完了検出回路５１からＯＫ信号は出力されない。この
状態が制御回路４６によって検知されると、制御回路４
６は、どのデータチャネルＣＨ１〜ＣＨ４にサンプル信
号が速く到着しすぎたかを探しにいく。すなわち、スキ
ュー検出期間が終了した時点でハイレベルのデータ信号
ＮＧ０〜ＮＧ３を出力しているデータチャネルＣＨ１〜
ＣＨ４を探し出す。ハイレベルのデータ信号ＮＧ０〜Ｎ
Ｇ４は、全てのデータチャネルＣＨ１〜ＣＨ４にサンプ
ル信号が到着していないにも拘わらずシフトレジスタ群
３１を通過してしまったサンプル信号を示していること
から、サンプル信号が早く到着しすぎたデータチャネル
ＣＨ１〜ＣＨ４が特定されるのである。ここで、制御回
路４６は、本発明に係る未完了チャネル検出回路として
機能することとなる。
【００３５】次に、図６を参照しつつ、第１データチャ
ネルＣＨ１でサンプル信号がフリップフロップ４７に到
着してから遅れること２５０ｐｓで、第２データチャネ
ルＣＨ２のフリップフロップ４７にサンプル信号が到着
する場合を考える。第１データチャネルＣＨ１では、フ
リップフロップ４７によってサンプリングクロックＣＬ
Ｋに同期したサンプル信号ＤＩＮ０が１番目のシフトレ
ジスタ３１ａに入力されるとともに、タイミング信号発
生回路３７にも入力される。この時点で排他的ＯＲ回路
３１ａがハイレベルのパルス信号を出力する。第２デー
タチャネルＣＨ２では、同じくサンプリングクロックＣ
ＬＫに同期したサンプル信号ＤＩＮ１が１周期遅れて１
番目のシフトレジスタ３１ａおよびタイミング信号発生
回路３７に入力される。
ネルＣＨ１でサンプル信号がフリップフロップ４７に到
着してから遅れること２５０ｐｓで、第２データチャネ
ルＣＨ２のフリップフロップ４７にサンプル信号が到着
する場合を考える。第１データチャネルＣＨ１では、フ
リップフロップ４７によってサンプリングクロックＣＬ
Ｋに同期したサンプル信号ＤＩＮ０が１番目のシフトレ
ジスタ３１ａに入力されるとともに、タイミング信号発
生回路３７にも入力される。この時点で排他的ＯＲ回路
３１ａがハイレベルのパルス信号を出力する。第２デー
タチャネルＣＨ２では、同じくサンプリングクロックＣ
ＬＫに同期したサンプル信号ＤＩＮ１が１周期遅れて１
番目のシフトレジスタ３１ａおよびタイミング信号発生
回路３７に入力される。
【００３６】サンプル信号ＤＩＮ０、ＤＩＮ１がタイミ
ング信号発生回路３７に入力されると、全データチャネ
ルのサンプル信号がタイミング信号発生回路３７に入力
されたことになり、タイミング信号発生回路３７はスキ
ュー記憶指令信号ＤＥＴを出力する。スキュー記憶指令
信号ＤＥＴは、各データチャネルＣＨ１〜ＣＨ４の論理
ゲート回路３５ａ〜３５ｆのフリップフロップ４９ａ〜
４９ｆのクロック端子に入力される。これにより、第１
データチャネルＣＨ１では、論理ゲート回路３５ｂのフ
リップフロップ４９ｂから排他的ＯＲ回路３４ｂの出力
「１」が叩き出されて論理回路５０ｂに入力される。同
時に、他のフリップフロップ４９ａ、４９ｃ〜４９ｆか
ら論理「０」が叩き出されて対応する論理回路５０ａ、
５０ｃ〜５０ｆに入力される。また、第２データチャネ
ルＣＨ２では、論理ゲート回路３５ａのフリップフロッ
プ４９ａから排他的ＯＲ回路３４ａの出力「１」が叩き
出されて論理回路５０ａに入力される。同時に、他のフ
リップフロップ４９ｂ〜４９ｆから論理「０」が叩き出
されて対応する論理回路５０ｂ〜５０ｆに入力される。
各データチャネルのフリップフロップ４９ａ、４９ｂ
は、リセットがかかるまで出力状態を維持する。したが
って、第１データチャネルＣＨ１ではシフトレジスタ３
１ａの出力のみがＯＲ回路３６に現れ、第２データチャ
ネルＣＨ２ではフリップフロップ４７の出力（シフトレ
ジスタ３１ａへの入力）のみがＯＲ回路３６に現れる。
ング信号発生回路３７に入力されると、全データチャネ
ルのサンプル信号がタイミング信号発生回路３７に入力
されたことになり、タイミング信号発生回路３７はスキ
ュー記憶指令信号ＤＥＴを出力する。スキュー記憶指令
信号ＤＥＴは、各データチャネルＣＨ１〜ＣＨ４の論理
ゲート回路３５ａ〜３５ｆのフリップフロップ４９ａ〜
４９ｆのクロック端子に入力される。これにより、第１
データチャネルＣＨ１では、論理ゲート回路３５ｂのフ
リップフロップ４９ｂから排他的ＯＲ回路３４ｂの出力
「１」が叩き出されて論理回路５０ｂに入力される。同
時に、他のフリップフロップ４９ａ、４９ｃ〜４９ｆか
ら論理「０」が叩き出されて対応する論理回路５０ａ、
５０ｃ〜５０ｆに入力される。また、第２データチャネ
ルＣＨ２では、論理ゲート回路３５ａのフリップフロッ
プ４９ａから排他的ＯＲ回路３４ａの出力「１」が叩き
出されて論理回路５０ａに入力される。同時に、他のフ
リップフロップ４９ｂ〜４９ｆから論理「０」が叩き出
されて対応する論理回路５０ｂ〜５０ｆに入力される。
各データチャネルのフリップフロップ４９ａ、４９ｂ
は、リセットがかかるまで出力状態を維持する。したが
って、第１データチャネルＣＨ１ではシフトレジスタ３
１ａの出力のみがＯＲ回路３６に現れ、第２データチャ
ネルＣＨ２ではフリップフロップ４７の出力（シフトレ
ジスタ３１ａへの入力）のみがＯＲ回路３６に現れる。
【００３７】このようにして、前述と同様に、第１デー
タチャネルＣＨ１では、タイミング信号発生回路３７が
出力するスキュー記憶指令信号ＤＥＴに基づいて、１番
目のシフトレジスタ３１ａの出力がＯＲ回路３６に供給
されるデータ経路が確立され、第２データチャネルＣＨ
２では同じくフリップフロップ４７の出力がＯＲ回路３
６に供給されるデータ経路が確立される。２つのデータ
経路はパラレルデータスキュー補正回路４５に記憶され
る。
タチャネルＣＨ１では、タイミング信号発生回路３７が
出力するスキュー記憶指令信号ＤＥＴに基づいて、１番
目のシフトレジスタ３１ａの出力がＯＲ回路３６に供給
されるデータ経路が確立され、第２データチャネルＣＨ
２では同じくフリップフロップ４７の出力がＯＲ回路３
６に供給されるデータ経路が確立される。２つのデータ
経路はパラレルデータスキュー補正回路４５に記憶され
る。
【００３８】続いて、図７に示すように、データ信号Ａ
〜Ｅが第１および第２データチャネルＣＨ１、ＣＨ２に
送られてくると、各データチャネルＣＨ１、ＣＨ２のシ
フトレジスタ群３１では、データ信号Ａ〜Ｅを順送りに
する。第１データチャネルＣＨ１では１番目のシフトレ
ジスタ３１ａからの出力が記憶されたデータ経路に乗せ
られる一方、第２データチャネルＣＨ２ではフリップフ
ロップ４７からの出力が記憶されたデータ経路に乗せら
れることから、第１および第２データチャネルＣＨ１、
ＣＨ２から同時に各データ信号Ａ〜Ｅが出力されること
となる。その結果、２５０ｐｓのスキューは補正され
る。
〜Ｅが第１および第２データチャネルＣＨ１、ＣＨ２に
送られてくると、各データチャネルＣＨ１、ＣＨ２のシ
フトレジスタ群３１では、データ信号Ａ〜Ｅを順送りに
する。第１データチャネルＣＨ１では１番目のシフトレ
ジスタ３１ａからの出力が記憶されたデータ経路に乗せ
られる一方、第２データチャネルＣＨ２ではフリップフ
ロップ４７からの出力が記憶されたデータ経路に乗せら
れることから、第１および第２データチャネルＣＨ１、
ＣＨ２から同時に各データ信号Ａ〜Ｅが出力されること
となる。その結果、２５０ｐｓのスキューは補正され
る。
【００３９】ただし、図６および図８を比較すると明ら
かなように、サンプリングクロックＣＬＫに対するサン
プル信号のクロックの時間ずれと、サンプリングクロッ
クＣＬＫに対するデータ信号のクロックの時間ずれは必
ずしも一致するとは限らない。したがって、図８に示す
ように、サンプリングクロックＣＬＫを基準とした場
合、サンプル信号とは異なる時期にスキューが現れる場
合が生じる。この場合には、図７と同様に２５０ｐｓの
スキューでありながら、１ｎｓのスキューが補正しきれ
ないままパラレルデータスキュー補正回路４５から出力
されることとなる。
かなように、サンプリングクロックＣＬＫに対するサン
プル信号のクロックの時間ずれと、サンプリングクロッ
クＣＬＫに対するデータ信号のクロックの時間ずれは必
ずしも一致するとは限らない。したがって、図８に示す
ように、サンプリングクロックＣＬＫを基準とした場
合、サンプル信号とは異なる時期にスキューが現れる場
合が生じる。この場合には、図７と同様に２５０ｐｓの
スキューでありながら、１ｎｓのスキューが補正しきれ
ないままパラレルデータスキュー補正回路４５から出力
されることとなる。
【００４０】以上のことから、サンプリングクロック信
号ＣＬＫの周期Ｔすなわち速度はスキュー補正の誤差を
生じさせる原因となることが分かる。サンプリングクロ
ック信号ＣＬＫの速度が速ければ速いほど誤差は縮小さ
れることとなる。ただし、サンプリングクロック信号Ｃ
ＬＫの速度が速くなればシフトレジスタ群３１に含まれ
るシフトレジスタの個数を増加させる必要が出てくる。
十分なスキュー検出期間を確保するためである。その結
果、サンプリングクロックＣＬＫの速度は、パラレル転
送データのデータ伝送速度の最低限２倍よりも大きくと
ることが望まれる。
号ＣＬＫの周期Ｔすなわち速度はスキュー補正の誤差を
生じさせる原因となることが分かる。サンプリングクロ
ック信号ＣＬＫの速度が速ければ速いほど誤差は縮小さ
れることとなる。ただし、サンプリングクロック信号Ｃ
ＬＫの速度が速くなればシフトレジスタ群３１に含まれ
るシフトレジスタの個数を増加させる必要が出てくる。
十分なスキュー検出期間を確保するためである。その結
果、サンプリングクロックＣＬＫの速度は、パラレル転
送データのデータ伝送速度の最低限２倍よりも大きくと
ることが望まれる。
【００４１】図９は、周期Ｔ＝１ｎｓのサンプリングク
ロックＣＬＫに代えて、周期Ｔ＝２５０ｐｓ（速度４Ｇ
Ｈｚ）のサンプリングクロックＣＬＫを用いてスキュー
補正動作を実行した場合のタイミングチャートを示す。
この場合には、シフトレジスタ群３１では２５０ｐｓご
とにデータ信号が順送りされることとなる。したがっ
て、１．５ｎｓのスキュー検出期間が設定されている。
このスキュー検出期間を長くするには、シフトレジスタ
群３１に含まれるシフトレジスタの個数を増加させれば
よい。例えば、前述と同様に６ｎｓのスキュー検出期間
を確保したければ、各シフトレジスタ群３１に２４個の
シフトレジスタを含ませればよい。
ロックＣＬＫに代えて、周期Ｔ＝２５０ｐｓ（速度４Ｇ
Ｈｚ）のサンプリングクロックＣＬＫを用いてスキュー
補正動作を実行した場合のタイミングチャートを示す。
この場合には、シフトレジスタ群３１では２５０ｐｓご
とにデータ信号が順送りされることとなる。したがっ
て、１．５ｎｓのスキュー検出期間が設定されている。
このスキュー検出期間を長くするには、シフトレジスタ
群３１に含まれるシフトレジスタの個数を増加させれば
よい。例えば、前述と同様に６ｎｓのスキュー検出期間
を確保したければ、各シフトレジスタ群３１に２４個の
シフトレジスタを含ませればよい。
【００４２】次に、図９に示すように、前述と同様に第
１データチャネルＣＨ１のサンプル信号到着に遅れるこ
と２５０ｐｓで第２データチャネルＣＨ２にサンプル信
号が到着する場合を想定する。パラレルデータスキュー
検出回路４５では、前述と同様に、第１データチャネル
ＣＨ１のシフトレジスタ３１ａの出力がＯＲ回路３６に
供給されるデータ経路と、第２データチャネルＣＨ２の
フリップフロップ４７の出力がＯＲ回路３６に供給され
るデータ経路とが確立される。これら２つのデータ経路
がパラレルデータスキュー補正回路４５に記憶される。
１データチャネルＣＨ１のサンプル信号到着に遅れるこ
と２５０ｐｓで第２データチャネルＣＨ２にサンプル信
号が到着する場合を想定する。パラレルデータスキュー
検出回路４５では、前述と同様に、第１データチャネル
ＣＨ１のシフトレジスタ３１ａの出力がＯＲ回路３６に
供給されるデータ経路と、第２データチャネルＣＨ２の
フリップフロップ４７の出力がＯＲ回路３６に供給され
るデータ経路とが確立される。これら２つのデータ経路
がパラレルデータスキュー補正回路４５に記憶される。
【００４３】続いて、図１０および図１１に示すよう
に、データ信号Ａ〜Ｅが第１および第２データチャネル
ＣＨ１、ＣＨ２に送られてくると、フリップフロップ４
７でサンプリングクロックＣＬＫに合わせ込まれたデー
タ信号Ａ〜Ｅがパラレルデータスキュー検出回路４５に
入力される。その結果、図１０に示すように、サンプリ
ングクロックＣＬＫに対するパラレル転送データのクロ
ックの時間ずれがサンプル信号のクロックの時間ずれと
一致する場合には、第１および第２データチャネルＣＨ
１、ＣＨ２から同時にデータ信号Ａ〜Ｅが出力され、図
１１に示すように、パラレル転送データのクロックの時
間ずれがサンプル信号のクロックの時間ずれとは一致し
ない場合には、２５０ｐｓのスキューが補正しきれない
ままデータ信号Ａ〜Ｅが出力されることとなる。すなわ
ち、このパラレルデータスキュー検出回路４５でも、サ
ンプリングクロックＣＬＫの速度２５０ｐｓ以下のスキ
ューを補正することが保証されるものではない。ただ
し、１ｎｓのデータクロックに対して、２５０ｐｓ程度
のスキューが残存していても、後段のデータ処理に悪影
響を及ぼすものではない。
に、データ信号Ａ〜Ｅが第１および第２データチャネル
ＣＨ１、ＣＨ２に送られてくると、フリップフロップ４
７でサンプリングクロックＣＬＫに合わせ込まれたデー
タ信号Ａ〜Ｅがパラレルデータスキュー検出回路４５に
入力される。その結果、図１０に示すように、サンプリ
ングクロックＣＬＫに対するパラレル転送データのクロ
ックの時間ずれがサンプル信号のクロックの時間ずれと
一致する場合には、第１および第２データチャネルＣＨ
１、ＣＨ２から同時にデータ信号Ａ〜Ｅが出力され、図
１１に示すように、パラレル転送データのクロックの時
間ずれがサンプル信号のクロックの時間ずれとは一致し
ない場合には、２５０ｐｓのスキューが補正しきれない
ままデータ信号Ａ〜Ｅが出力されることとなる。すなわ
ち、このパラレルデータスキュー検出回路４５でも、サ
ンプリングクロックＣＬＫの速度２５０ｐｓ以下のスキ
ューを補正することが保証されるものではない。ただ
し、１ｎｓのデータクロックに対して、２５０ｐｓ程度
のスキューが残存していても、後段のデータ処理に悪影
響を及ぼすものではない。
【００４４】以上２つの実施形態を説明してきたが、本
発明はこれら実施形態に限定されるものではなく、例え
ばワークステーションやパソコンといった任意の２つの
入出力装置間でデータ転送を実施する場合に本発明を用
いることもできる。また、パラレル転送データは１２ビ
ッや４ビットに限られるものではない。さらに、データ
転送には光ケーブル以外の媒体を用いてもよいことはも
ちろんのことである。
発明はこれら実施形態に限定されるものではなく、例え
ばワークステーションやパソコンといった任意の２つの
入出力装置間でデータ転送を実施する場合に本発明を用
いることもできる。また、パラレル転送データは１２ビ
ッや４ビットに限られるものではない。さらに、データ
転送には光ケーブル以外の媒体を用いてもよいことはも
ちろんのことである。
【００４５】
【発明の効果】以上のように本発明によれば、シリアル
に接続された複数のシフトレジスタを各データチャネル
に介在させることによって、パラレル転送データのスキ
ューを検出したり補正したりすることが可能となる。
に接続された複数のシフトレジスタを各データチャネル
に介在させることによって、パラレル転送データのスキ
ューを検出したり補正したりすることが可能となる。
【図１】 パラレル転送データを扱うコンピュータシス
テムの概略構成を示す図である。
テムの概略構成を示す図である。
【図２】 光送受信モジュールの概略構成を示す図であ
る。
る。
【図３】 本発明の一実施形態に係るパラレルデータス
キュー検出回路の概略構成を示す図である。
キュー検出回路の概略構成を示す図である。
【図４】 パラレルデータスキュー検出回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】 本発明の他の実施形態に係るパラレルデータ
スキュー検出回路の概略構成を示す図である。
スキュー検出回路の概略構成を示す図である。
【図６】 サンプル信号に基づいて、パラレルデータス
キュー検出回路がデーチャネル間のスキューを検出する
動作を示すタイミングチャートである。
キュー検出回路がデーチャネル間のスキューを検出する
動作を示すタイミングチャートである。
【図７】 データ信号が入力された際に、パラレルデー
タスキュー検出回路がデータチャネル間のスキューを補
正してデータ信号を出力する動作を示すタイミングチャ
ートである。
タスキュー検出回路がデータチャネル間のスキューを補
正してデータ信号を出力する動作を示すタイミングチャ
ートである。
【図８】 サンプリングクロックに対してスキューの同
期性が崩れたデータ信号が入力された際に、パラレルデ
ータスキュー検出回路がデータチャネル間のスキューを
補正してデータ信号を出力する動作を示すタイミングチ
ャートである。
期性が崩れたデータ信号が入力された際に、パラレルデ
ータスキュー検出回路がデータチャネル間のスキューを
補正してデータ信号を出力する動作を示すタイミングチ
ャートである。
【図９】 サンプル信号に基づいて、パラレルデータス
キュー検出回路がデーチャネル間のスキューを検出する
動作を示すタイミングチャートである。
キュー検出回路がデーチャネル間のスキューを検出する
動作を示すタイミングチャートである。
【図１０】 データ信号が入力された際に、パラレルデ
ータスキュー検出回路がデータチャネル間のスキューを
補正してデータ信号を出力する動作を示すタイミングチ
ャートである。
ータスキュー検出回路がデータチャネル間のスキューを
補正してデータ信号を出力する動作を示すタイミングチ
ャートである。
【図１１】 サンプリングクロックに対してスキューの
同期性が崩れたデータ信号が入力された際に、パラレル
データスキュー検出回路がデータチャネル間のスキュー
を補正してデータ信号を出力する動作を示すタイミング
チャートである。
同期性が崩れたデータ信号が入力された際に、パラレル
データスキュー検出回路がデータチャネル間のスキュー
を補正してデータ信号を出力する動作を示すタイミング
チャートである。
２３ 光変換回路としてのフォトディテクタアレイ、３
０，４５ パラレルデータスキュー検出回路、３１ シ
フトレジスタ群、３１ａ〜３１ｅ シフトレジスタ、３
３ スキュー記憶回路、３７ タイミング信号発生回
路、４６ 未完了チャネル検出回路としての制御回路、
５１ 処理完了検出回路、ＣＨ１〜ＣＨ１２ データチ
ャネル。
０，４５ パラレルデータスキュー検出回路、３１ シ
フトレジスタ群、３１ａ〜３１ｅ シフトレジスタ、３
３ スキュー記憶回路、３７ タイミング信号発生回
路、４６ 未完了チャネル検出回路としての制御回路、
５１ 処理完了検出回路、ＣＨ１〜ＣＨ１２ データチ
ャネル。
Claims (8)
- 【請求項１】 シリアルに接続された複数のシフトレジ
スタを有して互いにパラレルに配置され、サンプル信号
が通過する複数のデータチャネルと、所定のタイミング
でタイミング信号を発生するタイミング信号発生回路
と、各データチャネルごとに、タイミング信号の発生時
にサンプル信号が到達したシフトレジスタを記憶するス
キュー記憶回路とを備えることを特徴とするパラレルデ
ータスキュー検出回路。 - 【請求項２】 請求項１に記載のパラレルデータスキュ
ー検出回路において、前記サンプル信号は、任意のデー
タ値に立ち上がる少なくとも１つのエッジと、このエッ
ジに続いて前記データ値を維持するデータ値維持部とを
備えることを特徴とするパラレルデータスキュー検出回
路。 - 【請求項３】 請求項１または２に記載のパラレルデー
タスキュー検出回路において、前記タイミング信号発生
回路は、全ての前記データチャネルに前記サンプル信号
が入力された際に、前記サンプル信号が到達した前記シ
フトレジスタを特定させるタイミング信号を発生するこ
とを特徴とするパラレルデータスキュー検出回路。 - 【請求項４】 請求項３に記載のパラレルデータスキュ
ー検出回路において、前記タイミング信号発生回路に
は、前記スキュー記憶回路をリセットするリセット信号
が入力されることを特徴とするパラレルデータスキュー
検出回路。 - 【請求項５】 請求項１〜４のいずれかに記載のパラレ
ルデータスキュー検出回路において、前記シフトレジス
タの個数によって定義されるスキュー検出期間内に、全
ての前記データチャネルに前記サンプル信号が入力され
たことを検出して完了信号を出力する処理完了検出回路
をさらに備えることを特徴とするパラレルデータスキュ
ー検出回路。 - 【請求項６】 請求項５に記載のパラレルデータスキュ
ー検出回路において、前記処理完了検出回路が前記完了
信号を出力しなかった場合に、前記サンプル信号が全て
の前記シフトレジスタを通過した前記データチャネルを
特定する未完了チャネル検出回路をさらに備えることを
特徴とするパラレルデータスキュー検出回路。 - 【請求項７】 請求項１〜６のいずれかに記載のパラレ
ルデータスキュー検出回路において、前記データチャネ
ルごとに、送られてくるデータ信号を前記記憶されたシ
フトレジスタから出力させるゲート回路を備えることを
特徴とするパラレルデータスキュー検出回路。 - 【請求項８】 請求項１〜７のいずれかに記載のパラレ
ルデータスキュー検出回路において、前記データチャネ
ルは、光信号を電気信号に変換する光変換回路に接続さ
れることを特徴とするパラレルデータスキュー検出回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575297A JP3387379B2 (ja) | 1997-09-01 | 1997-09-01 | パラレルデータスキュー検出回路 |
| DE19809189A DE19809189B4 (de) | 1997-09-01 | 1998-03-04 | Paralleldatenzeitunsicherheitsdetektionsschaltung |
| US09/035,924 US6079035A (en) | 1997-09-01 | 1998-03-06 | Parallel data skew detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575297A JP3387379B2 (ja) | 1997-09-01 | 1997-09-01 | パラレルデータスキュー検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174945A true JPH1174945A (ja) | 1999-03-16 |
| JP3387379B2 JP3387379B2 (ja) | 2003-03-17 |
Family
ID=16990714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23575297A Expired - Fee Related JP3387379B2 (ja) | 1997-09-01 | 1997-09-01 | パラレルデータスキュー検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6079035A (ja) |
| JP (1) | JP3387379B2 (ja) |
| DE (1) | DE19809189B4 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| US6920576B2 (en) * | 2001-05-31 | 2005-07-19 | Koninklijke Philips Electronics N.V. | Parallel data communication having multiple sync codes |
| JP2006202281A (ja) * | 2005-01-10 | 2006-08-03 | Samsung Electronics Co Ltd | Ｐｃｉイクスプレスのバイトスキュー補償方法及びこのためのｐｃｉイクスプレス物理階層受信機 |
| US7441139B2 (en) * | 2005-08-24 | 2008-10-21 | Fujitsu Limited | Skew adjusting circuit and method for parallel signals |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3758953B2 (ja) * | 2000-07-21 | 2006-03-22 | 富士通株式会社 | スキュー補正装置 |
| WO2002054648A2 (en) * | 2000-12-30 | 2002-07-11 | Vitesse Semiconductor Corporation | Data de-skew method and system |
| US20020093986A1 (en) * | 2000-12-30 | 2002-07-18 | Norm Hendrickson | Forward data de-skew method and system |
| US6965651B1 (en) * | 2001-05-11 | 2005-11-15 | Micrel, Inc. | Method and apparatus for delay adjustment and channel reordering in baseband communication receiving system |
| US7036037B1 (en) * | 2002-08-13 | 2006-04-25 | Cypress Semiconductor Corp. | Multi-bit deskewing of bus signals using a training pattern |
| US7359407B1 (en) * | 2002-08-27 | 2008-04-15 | Cypress Semiconductor Corp. | Data interface that is configurable into separate modes of operation for sub-bit de-skewing of parallel-fed data signals |
| JP2004127147A (ja) * | 2002-10-07 | 2004-04-22 | Hitachi Ltd | デスキュー回路およびそれを用いたディスクアレイ制御装置 |
| JP4467233B2 (ja) * | 2002-12-24 | 2010-05-26 | 株式会社日立製作所 | 位相調整装置、位相調整方法および高速並列信号用スキュー補正装置 |
| US7774096B2 (en) | 2003-12-31 | 2010-08-10 | Kimberly-Clark Worldwide, Inc. | Apparatus for dispensing and identifying product in washrooms |
| US7783380B2 (en) * | 2003-12-31 | 2010-08-24 | Kimberly-Clark Worldwide, Inc. | System and method for measuring, monitoring and controlling washroom dispensers and products |
| US7726599B2 (en) * | 2003-12-31 | 2010-06-01 | Kimberly-Clark Worldwide, Inc. | Apparatus and method for dispensing sheet material |
| US7936793B2 (en) * | 2005-04-01 | 2011-05-03 | Freescale Semiconductor, Inc. | Methods and apparatus for synchronizing data transferred across a multi-pin asynchronous serial interface |
| US7587640B2 (en) * | 2005-09-27 | 2009-09-08 | Agere Systems Inc. | Method and apparatus for monitoring and compensating for skew on a high speed parallel bus |
| US7546494B2 (en) * | 2006-08-03 | 2009-06-09 | Avalon Microelectronics Inc. | Skew-correcting apparatus using dual loopback |
| US7536579B2 (en) * | 2006-08-03 | 2009-05-19 | Avalon Microelectronics, Inc. | Skew-correcting apparatus using iterative approach |
| US7760836B2 (en) * | 2006-08-03 | 2010-07-20 | Avalon Microelectronics, Inc. | Skew-correcting apparatus using external communications element |
| JP5736674B2 (ja) * | 2010-06-09 | 2015-06-17 | 富士通株式会社 | 半導体集積回路 |
| CA2973690C (en) | 2015-01-30 | 2022-05-03 | Kimberly-Clark Worldwide, Inc. | Method and system for determining usage and authentication of a paper product in a dispenser |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186415A (ja) * | 1983-04-08 | 1984-10-23 | テクトロニクス・インコ−ポレイテツド | スキユ−検出器 |
| US4833346A (en) * | 1985-08-22 | 1989-05-23 | International Business Machines Corporation | Switched threshold comparator for a fiber-optic receiver |
| US5157530A (en) * | 1990-01-18 | 1992-10-20 | International Business Machines Corporation | Optical fiber system |
| US5436908A (en) * | 1992-06-17 | 1995-07-25 | National Semiconductor Corporation | Common edge output skew detection circuit |
| JP2694807B2 (ja) * | 1993-12-16 | 1997-12-24 | 日本電気株式会社 | データ伝送方式 |
| US5524218A (en) * | 1993-12-23 | 1996-06-04 | Unisys Corporation | Dedicated point to point fiber optic interface |
-
1997
- 1997-09-01 JP JP23575297A patent/JP3387379B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-04 DE DE19809189A patent/DE19809189B4/de not_active Expired - Fee Related
- 1998-03-06 US US09/035,924 patent/US6079035A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| US6557110B2 (en) | 1998-02-16 | 2003-04-29 | Nippon Telegraph And Telephone Corporation | Channel-to-channel skew compensation apparatus |
| US6920576B2 (en) * | 2001-05-31 | 2005-07-19 | Koninklijke Philips Electronics N.V. | Parallel data communication having multiple sync codes |
| JP2006202281A (ja) * | 2005-01-10 | 2006-08-03 | Samsung Electronics Co Ltd | Ｐｃｉイクスプレスのバイトスキュー補償方法及びこのためのｐｃｉイクスプレス物理階層受信機 |
| US7434114B2 (en) | 2005-01-10 | 2008-10-07 | Samsung Electronics, Co., Ltd. | Method of compensating for a byte skew of PCI express and PCI express physical layer receiver for the same |
| US7441139B2 (en) * | 2005-08-24 | 2008-10-21 | Fujitsu Limited | Skew adjusting circuit and method for parallel signals |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19809189A1 (de) | 1999-03-04 |
| DE19809189B4 (de) | 2006-05-04 |
| US6079035A (en) | 2000-06-20 |
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