JPH1174284A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1174284A JPH1174284A JP23193797A JP23193797A JPH1174284A JP H1174284 A JPH1174284 A JP H1174284A JP 23193797 A JP23193797 A JP 23193797A JP 23193797 A JP23193797 A JP 23193797A JP H1174284 A JPH1174284 A JP H1174284A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- region
- contact portion
- insulating film
- boundary
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- Pending
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- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 半導体装置のコンタクト部の形成において、
コンタクト抵抗を増加させることなくコンタクト部の平
面投影面積の縮小化が図れるようにする。 【解決手段】 素子形成領域５を電気的に分離するよう
に素子分離絶縁膜であるＬＯＣＯＳ酸化膜７が形成され
た半導体基板１を用い、ＬＯＣＯＳ酸化膜７と、素子形
成領域５に形成されたコレクタ領域９との境界の部分
に、この境界に沿う状態でＬＯＣＯＳ酸化膜の一部を除
去することにより下部開孔部２２ｂを形成し、下部開孔
部２２ｂの内部に導電材料を埋め込んで半導体基板１上
に形成されるコレクタ電極２７と接続する第２コンタク
ト部２６の下部コンタクト部２６ｂを形成する。
コンタクト抵抗を増加させることなくコンタクト部の平
面投影面積の縮小化が図れるようにする。 【解決手段】 素子形成領域５を電気的に分離するよう
に素子分離絶縁膜であるＬＯＣＯＳ酸化膜７が形成され
た半導体基板１を用い、ＬＯＣＯＳ酸化膜７と、素子形
成領域５に形成されたコレクタ領域９との境界の部分
に、この境界に沿う状態でＬＯＣＯＳ酸化膜の一部を除
去することにより下部開孔部２２ｂを形成し、下部開孔
部２２ｂの内部に導電材料を埋め込んで半導体基板１上
に形成されるコレクタ電極２７と接続する第２コンタク
ト部２６の下部コンタクト部２６ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板内に形成された導電部と半導
体基板上に形成された導電部とを接続するコンタクト部
の形成に適用される半導体装置の製造方法に関する。
法に関し、特に半導体基板内に形成された導電部と半導
体基板上に形成された導電部とを接続するコンタクト部
の形成に適用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法では、例え
ば半導体装置の一つである２層ポリシリコン（Poly−Ｓ
ｉ）構造のＮＰＮ型バイポーラトランジスタを製造する
場合、以下のようなプロセスでコンタクト部および素子
の配線（電極）を形成している。
ば半導体装置の一つである２層ポリシリコン（Poly−Ｓ
ｉ）構造のＮＰＮ型バイポーラトランジスタを製造する
場合、以下のようなプロセスでコンタクト部および素子
の配線（電極）を形成している。
【０００３】まず図１０に示すように、予め半導体基板
１１１に、素子を形成する領域（以下、素子形成領域と
記す）を電気的に分離する素子分離絶縁膜１１２を形成
し、素子形成領域にＮ+ 型の埋め込み層１１３、Ｎ- 型
のコレクタ層１１４、Ｎ+ 型のコレクタ取り出し層１１
５、Ｐ型の真性ベース領域１１６、Ｐ+ 型の外部ベース
領域１１７、Ｎ+ 型のエミッタ領域１１８を形成してお
く。またこれとともに、半導体基板１１１上にＰ+ 型の
Poly−Ｓｉからなるベース取り出し層１１９を第１絶縁
膜１２０を介して形成し、さらにベース取り出し層１１
９の上層に第２絶縁膜１２１を介してＮ+ 型のPoly−Ｓ
ｉからなるエミッタ取り出し層１２２を形成しておく。
１１１に、素子を形成する領域（以下、素子形成領域と
記す）を電気的に分離する素子分離絶縁膜１１２を形成
し、素子形成領域にＮ+ 型の埋め込み層１１３、Ｎ- 型
のコレクタ層１１４、Ｎ+ 型のコレクタ取り出し層１１
５、Ｐ型の真性ベース領域１１６、Ｐ+ 型の外部ベース
領域１１７、Ｎ+ 型のエミッタ領域１１８を形成してお
く。またこれとともに、半導体基板１１１上にＰ+ 型の
Poly−Ｓｉからなるベース取り出し層１１９を第１絶縁
膜１２０を介して形成し、さらにベース取り出し層１１
９の上層に第２絶縁膜１２１を介してＮ+ 型のPoly−Ｓ
ｉからなるエミッタ取り出し層１２２を形成しておく。
【０００４】そして、第２絶縁膜１２１に、ベース取り
出し層１２２に達する開孔部１２３と、コレクタ取り出
し層１１５に達する開孔部１２４とを形成する。次い
で、第２絶縁膜１２１上にエミッタ取り出し層１２２を
覆いかつ開孔部１２３、１２４を埋め込む状態で配線材
料膜を形成し、配線材料膜をパターニングしてベース取
り出し層１１９に接続するコンタクト部１２５およびベ
ース電極１２６と、エミッタ取り出し層１２２に接続す
るエミッタ電極１２７と、コレクタ取り出し層１１５に
接続するコンタクト部１２８およびコレクタ電極１２９
とを形成している。
出し層１２２に達する開孔部１２３と、コレクタ取り出
し層１１５に達する開孔部１２４とを形成する。次い
で、第２絶縁膜１２１上にエミッタ取り出し層１２２を
覆いかつ開孔部１２３、１２４を埋め込む状態で配線材
料膜を形成し、配線材料膜をパターニングしてベース取
り出し層１１９に接続するコンタクト部１２５およびベ
ース電極１２６と、エミッタ取り出し層１２２に接続す
るエミッタ電極１２７と、コレクタ取り出し層１１５に
接続するコンタクト部１２８およびコレクタ電極１２９
とを形成している。
【０００５】
【発明が解決しようとする課題】ところで、半導体装置
において、素子の配線と素子のその他の導電部とのコン
タクト抵抗は、素子の直列抵抗に影響する。よって素子
の高速化、省電力化のためには、十分にコンタクト抵抗
を小さくする必要がある。一方、近年においては素子の
微細化が進展しており、これに伴ってコンタクト部の面
積の縮小化も進められている。
において、素子の配線と素子のその他の導電部とのコン
タクト抵抗は、素子の直列抵抗に影響する。よって素子
の高速化、省電力化のためには、十分にコンタクト抵抗
を小さくする必要がある。一方、近年においては素子の
微細化が進展しており、これに伴ってコンタクト部の面
積の縮小化も進められている。
【０００６】しかしながら、コンタクト抵抗はコンタク
ト面積に略反比例する。しかも上記したように従来の半
導体装置の製造方法では、図１０に示す例えばコレクタ
取り出し層１１５とコレクタ電極１２９とのコンタクト
部１２８のように、半導体基板１１０の平坦な表面にて
コレクタ取り出し層１１５と接続するようにコンタクト
部１２８が形成される。つまり、コンタクト部１２８の
平面投影面の面積とコンタクト部１２８のコレクタ取り
出し層１１５とのコンタクト面積とが略同じに形成され
る。したがって、コンタクト部１２８の面積の縮小化に
伴ってコンタクト抵抗が増加するという不都合が発生す
る。
ト面積に略反比例する。しかも上記したように従来の半
導体装置の製造方法では、図１０に示す例えばコレクタ
取り出し層１１５とコレクタ電極１２９とのコンタクト
部１２８のように、半導体基板１１０の平坦な表面にて
コレクタ取り出し層１１５と接続するようにコンタクト
部１２８が形成される。つまり、コンタクト部１２８の
平面投影面の面積とコンタクト部１２８のコレクタ取り
出し層１１５とのコンタクト面積とが略同じに形成され
る。したがって、コンタクト部１２８の面積の縮小化に
伴ってコンタクト抵抗が増加するという不都合が発生す
る。
【０００７】このコンタクト抵抗の増加は、例えば、バ
イポーラトランジスタのエミッタ層とエミッタ電極との
コンタクト部では素子の電流容量を制限し、ベース領域
とベース電極とのコンタクト部では素子の高速化の妨げ
になり、コレクタ領域とコレクタ電極とのコンタクト部
では飽和電圧を高くする等の影響を与え、これらの影響
は全て素子特性を劣化させる要因となる。またコンタク
ト抵抗の増加は、バイポーラトランジスタだけでなく、
その他のあらゆる素子の特性に悪影響を及ぼす。
イポーラトランジスタのエミッタ層とエミッタ電極との
コンタクト部では素子の電流容量を制限し、ベース領域
とベース電極とのコンタクト部では素子の高速化の妨げ
になり、コレクタ領域とコレクタ電極とのコンタクト部
では飽和電圧を高くする等の影響を与え、これらの影響
は全て素子特性を劣化させる要因となる。またコンタク
ト抵抗の増加は、バイポーラトランジスタだけでなく、
その他のあらゆる素子の特性に悪影響を及ぼす。
【０００８】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明に係る半導体装置の製造方法は、素子
を形成する領域を電気的に分離する状態で素子分離絶縁
膜が形成された半導体基板を用い、この素子分離絶縁膜
と素子を形成する領域との境界の部分に、当該境界に沿
う状態で素子分離絶縁膜の一部を除去することにより開
孔部を形成し、開孔部の内部に導電材料を埋め込んでコ
ンタクト部を形成する。
するために本発明に係る半導体装置の製造方法は、素子
を形成する領域を電気的に分離する状態で素子分離絶縁
膜が形成された半導体基板を用い、この素子分離絶縁膜
と素子を形成する領域との境界の部分に、当該境界に沿
う状態で素子分離絶縁膜の一部を除去することにより開
孔部を形成し、開孔部の内部に導電材料を埋め込んでコ
ンタクト部を形成する。
【０００９】上記発明では、素子分離絶縁膜と素子を形
成する領域との境界の部分に、この境界に沿う状態で素
子分離絶縁膜の一部を除去することにより開孔部を形成
するため、素子を形成する領域の上記素子分離絶縁膜と
の境界の部分が深さ方向に露出した開孔部が得られる。
この結果、開孔部の入口の面積よりも素子を形成する領
域の露出面積が大きい開孔部が形成されることから、開
孔部に導電材料を埋め込むことにより、実際には平面投
影面積よりも素子を形成する領域とのコンタクト面積が
大きいコンタクト部が得られる。よって、コンタクト部
の素子を形成する領域とのコンタクト抵抗を低減するこ
とが可能になる。また素子分離絶縁膜の一部を除去する
ことにより上記コンタクト部を形成するため、このコン
タクト部の形成による素子を形成する領域の面積の増加
が抑えられる。
成する領域との境界の部分に、この境界に沿う状態で素
子分離絶縁膜の一部を除去することにより開孔部を形成
するため、素子を形成する領域の上記素子分離絶縁膜と
の境界の部分が深さ方向に露出した開孔部が得られる。
この結果、開孔部の入口の面積よりも素子を形成する領
域の露出面積が大きい開孔部が形成されることから、開
孔部に導電材料を埋め込むことにより、実際には平面投
影面積よりも素子を形成する領域とのコンタクト面積が
大きいコンタクト部が得られる。よって、コンタクト部
の素子を形成する領域とのコンタクト抵抗を低減するこ
とが可能になる。また素子分離絶縁膜の一部を除去する
ことにより上記コンタクト部を形成するため、このコン
タクト部の形成による素子を形成する領域の面積の増加
が抑えられる。
【００１０】
【発明の実施の形態】次に、本発明に係る半導体装置の
製造方法の実施形態を図面に基づいて説明する。図１は
本発明の第１実施形態を工程順に示す図であり、２層ポ
リシリコン（Poly−Ｓｉ）構造のＮＰＮ型バイポーラト
ランジスタ（以下、ＮＰＮＴｒと記す）からなる素子の
製造において、特にコレクタ領域とコレクタ電極とを接
続するコンタクト部の形成に請求項１，２の発明を適用
した例を示したものである。この実施形態に係るＮＰＮ
Ｔｒの製造方法では、まず上記コンタクト部の形成の前
までの図１（ａ）〜（ｅ）に示す工程を、既存の技術に
よって行う。
製造方法の実施形態を図面に基づいて説明する。図１は
本発明の第１実施形態を工程順に示す図であり、２層ポ
リシリコン（Poly−Ｓｉ）構造のＮＰＮ型バイポーラト
ランジスタ（以下、ＮＰＮＴｒと記す）からなる素子の
製造において、特にコレクタ領域とコレクタ電極とを接
続するコンタクト部の形成に請求項１，２の発明を適用
した例を示したものである。この実施形態に係るＮＰＮ
Ｔｒの製造方法では、まず上記コンタクト部の形成の前
までの図１（ａ）〜（ｅ）に示す工程を、既存の技術に
よって行う。
【００１１】すなわち、まず図１（ａ）に示すように、
Ｐ型のＳｉ基板２を用い、従来の技術によってＮＰＮＴ
ｒを形成する領域（以下、素子形成領域と記す）５内の
Ｓｉ基板２の表面側にＮ+ 型の埋め込み層３を形成す
る。次いでＳｉ基板２上に、例えば、抵抗率が０．３Ω
ｃｍ〜５Ωｃｍ程度、厚さが０．５μｍ〜２．５μｍ程
度のＮ- 型のエピタキシャル層４を形成し、Ｓｉ基板２
とエピタキシャル層４とからなる半導体基板１を得る。
Ｐ型のＳｉ基板２を用い、従来の技術によってＮＰＮＴ
ｒを形成する領域（以下、素子形成領域と記す）５内の
Ｓｉ基板２の表面側にＮ+ 型の埋め込み層３を形成す
る。次いでＳｉ基板２上に、例えば、抵抗率が０．３Ω
ｃｍ〜５Ωｃｍ程度、厚さが０．５μｍ〜２．５μｍ程
度のＮ- 型のエピタキシャル層４を形成し、Ｓｉ基板２
とエピタキシャル層４とからなる半導体基板１を得る。
【００１２】次に、図１（ｂ）に示すように酸化によっ
て、エピタキシャル層４の表面に、酸化シリコン（Ｓｉ
Ｏ2 ）膜と窒化シリコン（ＳｉＮ）膜とからなる積層体
６を形成する。ここでは、例えば、ＳｉＯ2 膜を１０ｎ
ｍ〜５０ｎｍ程度の厚みに形成し、続いて化学的気相成
長法（ＣＶＤ法）によってＳｉＯ2 膜の上層にＳｉＮ膜
を２０ｎｍ〜１００ｎｍ程度の厚みに形成することによ
り積層体６を得る。その後、フォトリソグラフィ（レジ
スト塗布、露光、現像、ベーキング等）および反応性イ
オンエッチング（ＲＩＥ）により、素子形成領域５の外
側の積層体６を除去する。このとき、素子形成領域５の
外側のエピタキシャル層４も例えば２５０ｎｍ〜８００
ｎｍ程度エッチングする。
て、エピタキシャル層４の表面に、酸化シリコン（Ｓｉ
Ｏ2 ）膜と窒化シリコン（ＳｉＮ）膜とからなる積層体
６を形成する。ここでは、例えば、ＳｉＯ2 膜を１０ｎ
ｍ〜５０ｎｍ程度の厚みに形成し、続いて化学的気相成
長法（ＣＶＤ法）によってＳｉＯ2 膜の上層にＳｉＮ膜
を２０ｎｍ〜１００ｎｍ程度の厚みに形成することによ
り積層体６を得る。その後、フォトリソグラフィ（レジ
スト塗布、露光、現像、ベーキング等）および反応性イ
オンエッチング（ＲＩＥ）により、素子形成領域５の外
側の積層体６を除去する。このとき、素子形成領域５の
外側のエピタキシャル層４も例えば２５０ｎｍ〜８００
ｎｍ程度エッチングする。
【００１３】次いで図１（ｃ）に示すように、例えば熱
酸化によって、素子形成領域５を電気的に分離するよう
にエピタキシャル層４に、請求項１，２の発明に係る素
子分離絶縁膜となるＬＯＣＯＳ（Local Oxidation of S
ilicon) 酸化膜７を形成する。このＬＯＣＯＳ酸化膜７
によって電気的に分離された素子形成領域５のエピタキ
シャル層４が、ＮＰＮＴｒのコレクタ層となる。
酸化によって、素子形成領域５を電気的に分離するよう
にエピタキシャル層４に、請求項１，２の発明に係る素
子分離絶縁膜となるＬＯＣＯＳ（Local Oxidation of S
ilicon) 酸化膜７を形成する。このＬＯＣＯＳ酸化膜７
によって電気的に分離された素子形成領域５のエピタキ
シャル層４が、ＮＰＮＴｒのコレクタ層となる。
【００１４】次に、素子形成領域５におけるエピタキシ
ャル層４内のＬＯＣＯＳ酸化膜７に隣接する位置にＮ型
不純物を導入し、Ｎ+ 型の埋め込み層３に接続するＮ+
型拡散層８を形成する。したがって、素子形成領域５の
ＬＯＣＯＳ酸化膜７との境界の部分にはＮ+ 型拡散層８
が形成されている状態になっている。このＮ+ 型拡散層
８の形成は、例えば、Ｎ型不純物としてリンイオン（Ｐ
+ ）を用い、打ち込みエネルギーを５０ｋｅＶ〜１００
ｋｅＶ、ドーズ量を１×１０15ｃｍ-2〜１×１０16ｃｍ
-2とした条件のイオン注入によって行う。
ャル層４内のＬＯＣＯＳ酸化膜７に隣接する位置にＮ型
不純物を導入し、Ｎ+ 型の埋め込み層３に接続するＮ+
型拡散層８を形成する。したがって、素子形成領域５の
ＬＯＣＯＳ酸化膜７との境界の部分にはＮ+ 型拡散層８
が形成されている状態になっている。このＮ+ 型拡散層
８の形成は、例えば、Ｎ型不純物としてリンイオン（Ｐ
+ ）を用い、打ち込みエネルギーを５０ｋｅＶ〜１００
ｋｅＶ、ドーズ量を１×１０15ｃｍ-2〜１×１０16ｃｍ
-2とした条件のイオン注入によって行う。
【００１５】なお、素子形成領域５におけるエピタキシ
ャル層４は前述したようにＮＰＮＴｒにおいてコレクタ
層になるものであり、エピタキシャル層４に接続するＮ
+ 型の埋め込み層３およびこれに接続するＮ+ 型拡散層
８は、コレクタ層を後述するコレクタ電極に接続するた
めのコレクタ取り出し層となる部分である。よって、第
１実施形態中では、エピタキシャル層４、Ｎ+ 型の埋め
込み層３および拡散層８を含めてコレクタ領域９と称す
ることとする。
ャル層４は前述したようにＮＰＮＴｒにおいてコレクタ
層になるものであり、エピタキシャル層４に接続するＮ
+ 型の埋め込み層３およびこれに接続するＮ+ 型拡散層
８は、コレクタ層を後述するコレクタ電極に接続するた
めのコレクタ取り出し層となる部分である。よって、第
１実施形態中では、エピタキシャル層４、Ｎ+ 型の埋め
込み層３および拡散層８を含めてコレクタ領域９と称す
ることとする。
【００１６】Ｎ+ 型拡散層８を形成した後は、半導体基
板１の表面を平坦化する工程およびＬＯＣＯＳ酸化膜７
の直下にＰ+ 型のチャネルストッパ拡散層１０を形成す
る工程を行い、さらにＣＶＤ法等によって、半導体基板
１の表面に例えばＳｉＯ2 膜からなる絶縁膜１１を５０
ｎｍ〜２００ｎｍ程度の厚みに堆積する。
板１の表面を平坦化する工程およびＬＯＣＯＳ酸化膜７
の直下にＰ+ 型のチャネルストッパ拡散層１０を形成す
る工程を行い、さらにＣＶＤ法等によって、半導体基板
１の表面に例えばＳｉＯ2 膜からなる絶縁膜１１を５０
ｎｍ〜２００ｎｍ程度の厚みに堆積する。
【００１７】次に図１（ｄ）に示すように、フォトリソ
グラフィおよびエッチングによって素子形成領域５にお
けるＮＰＮＴｒのアクティブ領域の絶縁膜１１を選択的
に開口する。続いて、絶縁膜１１のその開口部１１ａを
覆うようにして絶縁膜１１上にPoly−Ｓｉ膜１２ａを形
成する。ここでは、例えば、ＣＶＤ法によってPoly−Ｓ
ｉ膜を、例えば８０ｎｍ〜２５０ｎｍ程度の厚みに堆積
する。その後、ホウ素イオン（Ｂ+ ）や二フッ化ホウ素
イオン（ＢＦ2 + ）等のＰ型不純物をPoly−Ｓｉ膜にイ
オン注入し、得られたＰ+ 型のPoly−Ｓｉ膜１２ａをフ
ォトリソグラフィおよびドライエッチングによって加工
することにより、ＮＰＮＴｒのベース取り出し電極１２
を形成する。このベース取り出し電極１２は、後述する
Ｐ+ 型のグラフトベース領域の拡散源にもなる。
グラフィおよびエッチングによって素子形成領域５にお
けるＮＰＮＴｒのアクティブ領域の絶縁膜１１を選択的
に開口する。続いて、絶縁膜１１のその開口部１１ａを
覆うようにして絶縁膜１１上にPoly−Ｓｉ膜１２ａを形
成する。ここでは、例えば、ＣＶＤ法によってPoly−Ｓ
ｉ膜を、例えば８０ｎｍ〜２５０ｎｍ程度の厚みに堆積
する。その後、ホウ素イオン（Ｂ+ ）や二フッ化ホウ素
イオン（ＢＦ2 + ）等のＰ型不純物をPoly−Ｓｉ膜にイ
オン注入し、得られたＰ+ 型のPoly−Ｓｉ膜１２ａをフ
ォトリソグラフィおよびドライエッチングによって加工
することにより、ＮＰＮＴｒのベース取り出し電極１２
を形成する。このベース取り出し電極１２は、後述する
Ｐ+ 型のグラフトベース領域の拡散源にもなる。
【００１８】そして、ベース取り出し電極１２を覆う状
態で絶縁膜１１上に絶縁膜１３を形成する。この実施形
態では、例えば、ＣＶＤ法によってＳｉＯ2 膜からなる
絶縁膜１３を２００ｎｍ〜５００ｎｍ程度の厚みに堆積
する この際、必要に応じて、ベース取り出し電極１２
を構成するＰ+ 型Poly−Ｓｉ膜のグレイン成長を促進し
低抵抗化するためのアニール工程、あるいは上記Ｐ+ 型
Poly−Ｓｉ膜のグレインを均一化して抵抗値の分布を抑
制するためのアニール工程を行ってもよい。
態で絶縁膜１１上に絶縁膜１３を形成する。この実施形
態では、例えば、ＣＶＤ法によってＳｉＯ2 膜からなる
絶縁膜１３を２００ｎｍ〜５００ｎｍ程度の厚みに堆積
する この際、必要に応じて、ベース取り出し電極１２
を構成するＰ+ 型Poly−Ｓｉ膜のグレイン成長を促進し
低抵抗化するためのアニール工程、あるいは上記Ｐ+ 型
Poly−Ｓｉ膜のグレインを均一化して抵抗値の分布を抑
制するためのアニール工程を行ってもよい。
【００１９】次に、絶縁膜１３上にフォトレジストのパ
ターンを形成し（図示略）、このフォトレジストのパタ
ーンをマスクにしたエッチングによって、絶縁膜１３お
よびベース取り出し電極１２に、ＮＰＮＴｒのベース領
域およびエミッタ領域を形成するための開孔部１４を形
成する。この際、エピタキシャル層４の表面を露出させ
る状態で開孔部１４を形成する。
ターンを形成し（図示略）、このフォトレジストのパタ
ーンをマスクにしたエッチングによって、絶縁膜１３お
よびベース取り出し電極１２に、ＮＰＮＴｒのベース領
域およびエミッタ領域を形成するための開孔部１４を形
成する。この際、エピタキシャル層４の表面を露出させ
る状態で開孔部１４を形成する。
【００２０】次いで、例えばイオン注入等によって、開
孔部１４を形成した位置のエピタキシャル層４に真性ベ
ース領域１５を形成するためのＰ型不純物のドーピング
を行う。このときのイオン注入条件としては、例えば、
Ｐ型不純物として二フッ化ホウ素イオンを用い、打ち込
みエネルギーを５ｋｅＶ〜２００ｋｅＶ程度、ドーズ量
を５×１０11ｃｍ-2〜５×１０14ｃｍ-2程度とした条件
が挙げられる。または、Ｐ型不純物としてホウ素イオン
を用い、打ち込みエネルギーを５ｋｅＶ〜１００ｋｅＶ
程度、ドーズ量を５×１０11ｃｍ-2〜５×１０14ｃｍ-2
程度とした条件が挙げられる。また気相拡散法（Vaper
Phase Doping) によって上記ドーピングを行うことも可
能である。
孔部１４を形成した位置のエピタキシャル層４に真性ベ
ース領域１５を形成するためのＰ型不純物のドーピング
を行う。このときのイオン注入条件としては、例えば、
Ｐ型不純物として二フッ化ホウ素イオンを用い、打ち込
みエネルギーを５ｋｅＶ〜２００ｋｅＶ程度、ドーズ量
を５×１０11ｃｍ-2〜５×１０14ｃｍ-2程度とした条件
が挙げられる。または、Ｐ型不純物としてホウ素イオン
を用い、打ち込みエネルギーを５ｋｅＶ〜１００ｋｅＶ
程度、ドーズ量を５×１０11ｃｍ-2〜５×１０14ｃｍ-2
程度とした条件が挙げられる。また気相拡散法（Vaper
Phase Doping) によって上記ドーピングを行うことも可
能である。
【００２１】また図示しないが、必要に応じて、ＳＩＣ
形成のため、Ｎ型不純物のドーピングを行ってもよい。
このＮ型不純物のドーピング手段としては、例えば、Ｎ
型不純物にリンイオンを用いたイオン注入が挙げられ、
その際の条件の一例としては、打ち込みエネルギーを５
０ｋｅＶ〜４００ｋｅＶ、ドーズ量を５×１０11ｃｍ -2
〜５×１０13ｃｍ-2程度が挙げられる。
形成のため、Ｎ型不純物のドーピングを行ってもよい。
このＮ型不純物のドーピング手段としては、例えば、Ｎ
型不純物にリンイオンを用いたイオン注入が挙げられ、
その際の条件の一例としては、打ち込みエネルギーを５
０ｋｅＶ〜４００ｋｅＶ、ドーズ量を５×１０11ｃｍ -2
〜５×１０13ｃｍ-2程度が挙げられる。
【００２２】次に例えばＣＶＤ法等によって、ＳｉＯ2
膜からなる絶縁膜（図示略）を４００ｎｍ〜１μｍ程度
の厚みに堆積し、ＲＩＥにより全面エッチバックして、
図１（ｅ）に示すように開孔部１４の側壁に上記絶縁膜
からなるＮＰＮＴｒのエミッタ／ベース分離用のサイド
ウォールスペーサ１６を形成する。その後、絶縁膜１３
上にサイドウォールスペーサ１６および開孔部１４の内
面を覆う状態で例えばヒ素（Ａｓ）やリン（Ｐ）等のＮ
型不純物を高濃度に含むＮ+ 型のPoly−Ｓｉ膜１７ａを
形成する。このＮ+ 型のPoly−Ｓｉ膜１７ａは、Poly−
Ｓｉ膜の成膜とともにこのPoly−Ｓｉ膜内にＮ型不純物
を導入することにより形成してもよく、あるいは不純物
を含まないPoly−Ｓｉ膜を成膜した後に、イオン注入等
によってこのPoly−Ｓｉ膜中にＮ型不純物を導入するこ
とにより形成可能である。
膜からなる絶縁膜（図示略）を４００ｎｍ〜１μｍ程度
の厚みに堆積し、ＲＩＥにより全面エッチバックして、
図１（ｅ）に示すように開孔部１４の側壁に上記絶縁膜
からなるＮＰＮＴｒのエミッタ／ベース分離用のサイド
ウォールスペーサ１６を形成する。その後、絶縁膜１３
上にサイドウォールスペーサ１６および開孔部１４の内
面を覆う状態で例えばヒ素（Ａｓ）やリン（Ｐ）等のＮ
型不純物を高濃度に含むＮ+ 型のPoly−Ｓｉ膜１７ａを
形成する。このＮ+ 型のPoly−Ｓｉ膜１７ａは、Poly−
Ｓｉ膜の成膜とともにこのPoly−Ｓｉ膜内にＮ型不純物
を導入することにより形成してもよく、あるいは不純物
を含まないPoly−Ｓｉ膜を成膜した後に、イオン注入等
によってこのPoly−Ｓｉ膜中にＮ型不純物を導入するこ
とにより形成可能である。
【００２３】次に、例えばＣＶＤ法等によって、Ｎ+ 型
のPoly−Ｓｉ膜１７ａ上にＳｉＯ2膜（図示略）を１０
０ｎｍ〜５００ｎｍ程度の厚みに堆積し、７００℃〜１
２００℃程度の熱処理を５秒から２時間程度の範囲で行
う。これによって、Ｎ+ 型のPoly−Ｓｉ膜１７ａからエ
ピタキシャル層４中にＮ型不純物を拡散してＮＰＮＴｒ
の真性ベース領域１５にエミッタ領域１８を形成する。
一方、上記熱処理によって、Ｐ+ 型のPoly−Ｓｉ膜１２
ａからエピタキシャル層４中にＰ型不純物を拡散してＮ
ＰＮＴｒの外部ベース（Graft Base) 領域１９を形成す
る。
のPoly−Ｓｉ膜１７ａ上にＳｉＯ2膜（図示略）を１０
０ｎｍ〜５００ｎｍ程度の厚みに堆積し、７００℃〜１
２００℃程度の熱処理を５秒から２時間程度の範囲で行
う。これによって、Ｎ+ 型のPoly−Ｓｉ膜１７ａからエ
ピタキシャル層４中にＮ型不純物を拡散してＮＰＮＴｒ
の真性ベース領域１５にエミッタ領域１８を形成する。
一方、上記熱処理によって、Ｐ+ 型のPoly−Ｓｉ膜１２
ａからエピタキシャル層４中にＰ型不純物を拡散してＮ
ＰＮＴｒの外部ベース（Graft Base) 領域１９を形成す
る。
【００２４】続いてＮ+ 型のPoly−Ｓｉ膜１７ａをフォ
トリソグラフィおよびＲＩＥによって加工し、エミッタ
領域１８に接続するエミッタ取り出し電極１７を形成す
る。なお、この加工によって、先にＮ+ 型のPoly−Ｓｉ
膜１７ａ上に形成したＳｉＯ 2 膜は除去される。
トリソグラフィおよびＲＩＥによって加工し、エミッタ
領域１８に接続するエミッタ取り出し電極１７を形成す
る。なお、この加工によって、先にＮ+ 型のPoly−Ｓｉ
膜１７ａ上に形成したＳｉＯ 2 膜は除去される。
【００２５】こうして既存の技術によって図１（ｅ）に
示す工程までを行った後は、図１（ｆ）に示す第１開孔
部２１、第２開孔部２２の形成工程を行う。すなわち、
フォトリソグラフィによって、絶縁膜１３およびエミッ
タ取り出し電極１７上にレジストパターン（図示略）を
形成する。次いで、レジストパターンをマスクとしたＲ
ＩＥ等のドライエッチングを行う。
示す工程までを行った後は、図１（ｆ）に示す第１開孔
部２１、第２開孔部２２の形成工程を行う。すなわち、
フォトリソグラフィによって、絶縁膜１３およびエミッ
タ取り出し電極１７上にレジストパターン（図示略）を
形成する。次いで、レジストパターンをマスクとしたＲ
ＩＥ等のドライエッチングを行う。
【００２６】上記ドライエッチングによって、絶縁膜１
３にベース取り出し電極１２に達する第１開孔部２１を
形成する。また第１開孔部２１の形成とともに、半導体
基板１内に形成されたコレクタ領域９のＮ+ 型拡散層８
と、ＬＯＣＯＳ酸化膜７との境界近傍位置における絶縁
膜１１，１３に、Ｎ+ 型拡散層８に達する上部開孔部２
２ａを形成し、さらに上部開孔部２２ａの底部から引き
続き、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に
沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、上記境界の部分に下部開孔部２２ｂを形成して、上
部開孔部２２ａと下部開孔部２２ｂとからなる第２開孔
部２２を得る。
３にベース取り出し電極１２に達する第１開孔部２１を
形成する。また第１開孔部２１の形成とともに、半導体
基板１内に形成されたコレクタ領域９のＮ+ 型拡散層８
と、ＬＯＣＯＳ酸化膜７との境界近傍位置における絶縁
膜１１，１３に、Ｎ+ 型拡散層８に達する上部開孔部２
２ａを形成し、さらに上部開孔部２２ａの底部から引き
続き、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に
沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、上記境界の部分に下部開孔部２２ｂを形成して、上
部開孔部２２ａと下部開孔部２２ｂとからなる第２開孔
部２２を得る。
【００２７】第２開孔部２２を構成する下部開孔部２２
ｂは、請求項１，２の発明に係る開孔部となるものであ
り、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に沿
ってＬＯＣＯＳ酸化膜７の一部を除去することにより、
Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した状態で形成されたものとなる。上記
フォトリソグラフィおよびドライエッチングは、下部開
孔部２２ｂがＮ+ 型拡散層８とＬＯＣＯＳ酸化膜７との
境界の範囲内で形成されるように行う。またこのドライ
エッチングでは、例えば、用いるエッチングガス種や流
量比等を選択することにより、深さの異なる第１開孔部
２１と第２開孔部２２とを形成することが可能である。
ｂは、請求項１，２の発明に係る開孔部となるものであ
り、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に沿
ってＬＯＣＯＳ酸化膜７の一部を除去することにより、
Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した状態で形成されたものとなる。上記
フォトリソグラフィおよびドライエッチングは、下部開
孔部２２ｂがＮ+ 型拡散層８とＬＯＣＯＳ酸化膜７との
境界の範囲内で形成されるように行う。またこのドライ
エッチングでは、例えば、用いるエッチングガス種や流
量比等を選択することにより、深さの異なる第１開孔部
２１と第２開孔部２２とを形成することが可能である。
【００２８】次に、スパッタリング法や埋め込み特性の
良いＣＶＤ法によって、第１開孔部２１、第２開孔部２
２の内部を埋め込みかつエミッタ取り出し電極１７を覆
うようにして絶縁膜１３上に導電材料からなる膜を形成
する。導電材料としては、アルミニウム（Ａｌ）やその
合金、銅（Ｃｕ）、タングステン（Ｗ）、不純物を含む
Poly−Ｓｉ、バリアメタルとして用いる金属材料等、導
電性を有していればいかなる材料を用いてもよい。ここ
では、例えばＡｌを用いて導電材料膜を形成する。
良いＣＶＤ法によって、第１開孔部２１、第２開孔部２
２の内部を埋め込みかつエミッタ取り出し電極１７を覆
うようにして絶縁膜１３上に導電材料からなる膜を形成
する。導電材料としては、アルミニウム（Ａｌ）やその
合金、銅（Ｃｕ）、タングステン（Ｗ）、不純物を含む
Poly−Ｓｉ、バリアメタルとして用いる金属材料等、導
電性を有していればいかなる材料を用いてもよい。ここ
では、例えばＡｌを用いて導電材料膜を形成する。
【００２９】そして、フォトリソグラフィおよびエッチ
ングによって導電材料膜を加工することにより、図１
（ｇ）に示すように、第１開孔部２１の内部にＡｌが埋
め込まれてベース取り出し電極１２に接続する第１コン
タクト部２３と、第１コンタクト部２３の上層に第１コ
ンタクト部２３に連続して形成されたベース電極２４
と、エミッタ取り出し電極１７に接続するエミッタ電極
２５と、第２開孔部２２の内部にＡｌが埋め込まれてコ
レクタ領域９のＮ+ 型拡散層８に接続する第２コンタク
ト部２６と、第２コンタクト部２６の上層に第２コンタ
クト部２６に連続して形成されてこれに接続するコレク
タ電極２７とを得る。
ングによって導電材料膜を加工することにより、図１
（ｇ）に示すように、第１開孔部２１の内部にＡｌが埋
め込まれてベース取り出し電極１２に接続する第１コン
タクト部２３と、第１コンタクト部２３の上層に第１コ
ンタクト部２３に連続して形成されたベース電極２４
と、エミッタ取り出し電極１７に接続するエミッタ電極
２５と、第２開孔部２２の内部にＡｌが埋め込まれてコ
レクタ領域９のＮ+ 型拡散層８に接続する第２コンタク
ト部２６と、第２コンタクト部２６の上層に第２コンタ
クト部２６に連続して形成されてこれに接続するコレク
タ電極２７とを得る。
【００３０】第２コンタクト部２６は、上部開孔部２２
ａの内部にＡｌが埋め込まれてなる上部コンタクト部２
６ａと、下部開孔部２２ｂの内部にＡｌが埋め込まれて
上部コンタクト部２６ａに導通する下部コンタクト部２
６ｂとから構成され、下部コンタクト部２６ｂが請求項
１，２の発明に係るコンタクト部となる。以上の工程に
よって、ＮＰＮＴｒが製造される。
ａの内部にＡｌが埋め込まれてなる上部コンタクト部２
６ａと、下部開孔部２２ｂの内部にＡｌが埋め込まれて
上部コンタクト部２６ａに導通する下部コンタクト部２
６ｂとから構成され、下部コンタクト部２６ｂが請求項
１，２の発明に係るコンタクト部となる。以上の工程に
よって、ＮＰＮＴｒが製造される。
【００３１】このように第１実施形態の方法では、半導
体基板１内に形成されたコレクタ領域９とコレクタ電極
２７とを接続する第２コンタクト部２６用の第２開孔部
２２の形成において、上部開孔部２２ａを形成し、さら
に上部開孔部２２ａの底部から、半導体基板１内に形成
されたコレクタ領域９のＮ+ 型拡散層８とＬＯＣＯＳ酸
化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を除
去し下部開孔部２２ｂを形成する。このため上部開孔部
２２ａと、Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７との境
界の部分が深さ方向に露出した下部開孔部２２ｂとから
なる第２開孔部２２を形成できる。
体基板１内に形成されたコレクタ領域９とコレクタ電極
２７とを接続する第２コンタクト部２６用の第２開孔部
２２の形成において、上部開孔部２２ａを形成し、さら
に上部開孔部２２ａの底部から、半導体基板１内に形成
されたコレクタ領域９のＮ+ 型拡散層８とＬＯＣＯＳ酸
化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を除
去し下部開孔部２２ｂを形成する。このため上部開孔部
２２ａと、Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７との境
界の部分が深さ方向に露出した下部開孔部２２ｂとから
なる第２開孔部２２を形成できる。
【００３２】よって、第２開孔部２２の入口の面積より
もＮ+ 型拡散層８の露出面積が大きい第２開孔部２２を
形成できるので、第２開孔部２２の内部にＡｌを埋め込
むことにより、実際には平面投影面積よりもＮ+ 型拡散
層８とのコンタクト面積が大きい第２コンタクト部２６
を得ることができる。その結果、平面投影面積とコンタ
クト面積とが同じであった従来に比較して、第２コンタ
クト部２６のコレクタ領域９とのコンタクト抵抗を低減
することができる。
もＮ+ 型拡散層８の露出面積が大きい第２開孔部２２を
形成できるので、第２開孔部２２の内部にＡｌを埋め込
むことにより、実際には平面投影面積よりもＮ+ 型拡散
層８とのコンタクト面積が大きい第２コンタクト部２６
を得ることができる。その結果、平面投影面積とコンタ
クト面積とが同じであった従来に比較して、第２コンタ
クト部２６のコレクタ領域９とのコンタクト抵抗を低減
することができる。
【００３３】したがって、素子の微細化に伴って第２コ
ンタクト部２６の平面投影面積が縮小化されても、これ
による第２コンタクト部２６のコンタクト抵抗の増加を
抑制できるため、微細化しても飽和電圧が高くなる等の
影響のない素子特性の良好なＮＰＮＴｒを得ることがで
きる。また第２コンタクト部２６の形成では、ＬＯＣＯ
Ｓ酸化膜７の一部を除去して下部コンタクト部２６ｂを
形成するので、この下部コンタクト部２６ｂの形成によ
る素子形成領域５の面積の増加も防止できる。
ンタクト部２６の平面投影面積が縮小化されても、これ
による第２コンタクト部２６のコンタクト抵抗の増加を
抑制できるため、微細化しても飽和電圧が高くなる等の
影響のない素子特性の良好なＮＰＮＴｒを得ることがで
きる。また第２コンタクト部２６の形成では、ＬＯＣＯ
Ｓ酸化膜７の一部を除去して下部コンタクト部２６ｂを
形成するので、この下部コンタクト部２６ｂの形成によ
る素子形成領域５の面積の増加も防止できる。
【００３４】以上のことから第１実施形態によれば、良
好な素子特性を維持しつつ素子の微細化を図ることがで
き、半導体装置のさらなる高集積化を進展させることが
できるため、半導体装置を構成するチップ面積の縮小
化、チップのコストダウンを実現することができる。
好な素子特性を維持しつつ素子の微細化を図ることがで
き、半導体装置のさらなる高集積化を進展させることが
できるため、半導体装置を構成するチップ面積の縮小
化、チップのコストダウンを実現することができる。
【００３５】なお、第１実施形態では、２層Poly−Ｓｉ
構造のＮＰＮＴｒの製造において、ベース電極２４、エ
ミッタ電極２５およびコレクタ電極２７を形成する際に
請求項１，２の発明に係るコンタクト部の形成を適用し
たが、この例に限定されないのはもちろんである。例え
ば図２に示す第１変形例のように、２層Poly−Ｓｉ構造
のＮＰＮＴｒの製造において、ベース取り出し電極１２
とベース電極２４とを接続する第１プラグ３５、エミッ
タ取り出し電極１７とエミッタ電極２５とを接続する第
２プラグ３６、コレクタ領域９とコレクタ電極２７とを
接続する第３プラグ３７を形成する際に、請求項１，２
の発明に係るコンタクト部の形成を適用することも可能
である。
構造のＮＰＮＴｒの製造において、ベース電極２４、エ
ミッタ電極２５およびコレクタ電極２７を形成する際に
請求項１，２の発明に係るコンタクト部の形成を適用し
たが、この例に限定されないのはもちろんである。例え
ば図２に示す第１変形例のように、２層Poly−Ｓｉ構造
のＮＰＮＴｒの製造において、ベース取り出し電極１２
とベース電極２４とを接続する第１プラグ３５、エミッ
タ取り出し電極１７とエミッタ電極２５とを接続する第
２プラグ３６、コレクタ領域９とコレクタ電極２７とを
接続する第３プラグ３７を形成する際に、請求項１，２
の発明に係るコンタクト部の形成を適用することも可能
である。
【００３６】すなわち、第１変形例では、第１実施形態
で述べたエミッタ取り出し電極１７の形成まで、第１実
施形態と同様の工程を踏んだ後、絶縁膜１３上にエミッ
タ取り出し電極１７を覆う状態で層間絶縁膜３１を形成
する。次いで、フォトリソグラフィによって、層間絶縁
膜３１上にレジストパターン（図示略）を形成し、レジ
ストパターンをマスクとしたＲＩＥ等のドライエッチン
グを行う。
で述べたエミッタ取り出し電極１７の形成まで、第１実
施形態と同様の工程を踏んだ後、絶縁膜１３上にエミッ
タ取り出し電極１７を覆う状態で層間絶縁膜３１を形成
する。次いで、フォトリソグラフィによって、層間絶縁
膜３１上にレジストパターン（図示略）を形成し、レジ
ストパターンをマスクとしたＲＩＥ等のドライエッチン
グを行う。
【００３７】上記ドライエッチングによって、層間絶縁
膜３１，絶縁膜１３にベース取り出し電極１２に達する
第１開孔部３２を形成し、かつ層間絶縁膜３１にエミッ
タ取り出し電極１７に達する第２開孔部３３を形成す
る。また第１開孔部３２、第２開孔部３３の形成ととも
に、半導体基板１内に形成されたコレクタ領域９のＮ+
型拡散層８と、ＬＯＣＯＳ酸化膜７との境界近傍位置に
おける層間絶縁膜３１と絶縁膜１１，１３とに、Ｎ+ 型
拡散層８に達する上部開孔部３４ａを形成し、さらに上
部開孔部３４ａの底部からＮ+ 型拡散層８とＬＯＣＯＳ
酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を
除去することにより、上記境界の部分に下部開孔部３４
ｂを形成して、上部開孔部３４ａと下部開孔部３４ｂと
からなる第３開孔部３４を得る。
膜３１，絶縁膜１３にベース取り出し電極１２に達する
第１開孔部３２を形成し、かつ層間絶縁膜３１にエミッ
タ取り出し電極１７に達する第２開孔部３３を形成す
る。また第１開孔部３２、第２開孔部３３の形成ととも
に、半導体基板１内に形成されたコレクタ領域９のＮ+
型拡散層８と、ＬＯＣＯＳ酸化膜７との境界近傍位置に
おける層間絶縁膜３１と絶縁膜１１，１３とに、Ｎ+ 型
拡散層８に達する上部開孔部３４ａを形成し、さらに上
部開孔部３４ａの底部からＮ+ 型拡散層８とＬＯＣＯＳ
酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を
除去することにより、上記境界の部分に下部開孔部３４
ｂを形成して、上部開孔部３４ａと下部開孔部３４ｂと
からなる第３開孔部３４を得る。
【００３８】ここでは、第３開孔部３４を構成する下部
開孔部３４ｂが、請求項１，２の発明に係る開孔部とな
る。また上記ドライエッチングでは、例えば、用いるエ
ッチングガス種や流量比等を選択することにより、深さ
の異なる第１開孔部３２、第２開孔部３３および第３開
孔部３４を形成することが可能である。
開孔部３４ｂが、請求項１，２の発明に係る開孔部とな
る。また上記ドライエッチングでは、例えば、用いるエ
ッチングガス種や流量比等を選択することにより、深さ
の異なる第１開孔部３２、第２開孔部３３および第３開
孔部３４を形成することが可能である。
【００３９】次に、ＣＶＤ法やスパッタリング法等によ
って、第１開孔部３２、第２開孔部３３、第３開孔部３
４の内部を埋め込むようにして層間絶縁膜３１上に導電
材料からなる膜（図示略）を形成する。導電材料として
は、導電性を有していればいかなる材料を用いてもよい
のは第１実施形態と同様である。ここでは、例えばＷを
用いて導電材料膜を形成する。そして、エッチバックや
化学的機械研磨法等によって、層間絶縁膜３１の上面が
露出する位置まで導電材料膜を除去することにより、層
間絶縁膜３１の上面を平坦化するとともに第１開孔部３
２、第２開孔部３３、第３開孔部３４の内部にそれぞれ
Ｗが埋め込まれた第１プラグ３５、第２プラグ３６、第
３プラグ３７を得る。
って、第１開孔部３２、第２開孔部３３、第３開孔部３
４の内部を埋め込むようにして層間絶縁膜３１上に導電
材料からなる膜（図示略）を形成する。導電材料として
は、導電性を有していればいかなる材料を用いてもよい
のは第１実施形態と同様である。ここでは、例えばＷを
用いて導電材料膜を形成する。そして、エッチバックや
化学的機械研磨法等によって、層間絶縁膜３１の上面が
露出する位置まで導電材料膜を除去することにより、層
間絶縁膜３１の上面を平坦化するとともに第１開孔部３
２、第２開孔部３３、第３開孔部３４の内部にそれぞれ
Ｗが埋め込まれた第１プラグ３５、第２プラグ３６、第
３プラグ３７を得る。
【００４０】第３プラグ３７は、上部開孔部３４ａの内
部にＷが埋め込まれてなる上部プラグ３７ａと、下部開
孔部３４ｂの内部にＷが埋め込まれて上部プラグ３７ａ
に導通する下部プラグ３７ｂとから構成され、下部プラ
グ３７ｂが請求項１，２の発明に係るコンタクト部とな
る。
部にＷが埋め込まれてなる上部プラグ３７ａと、下部開
孔部３４ｂの内部にＷが埋め込まれて上部プラグ３７ａ
に導通する下部プラグ３７ｂとから構成され、下部プラ
グ３７ｂが請求項１，２の発明に係るコンタクト部とな
る。
【００４１】その後は、層間絶縁膜３１上に導電材料膜
を形成し、フォトリソグラフィおよびエッチングによっ
て導電材料膜を加工することにより、ベース取り出し電
極１２に第１プラグ３５を介して接続するベース電極２
４と、エミッタ取り出し電極１７に第２プラグ３６を介
して接続するエミッタ電極２５と、コレクタ領域９のＮ
+ 型拡散層８に第３プラグ３７を介して接続するコレク
タ電極２７とを得る。以上の工程によって、ＮＰＮＴｒ
が製造される。
を形成し、フォトリソグラフィおよびエッチングによっ
て導電材料膜を加工することにより、ベース取り出し電
極１２に第１プラグ３５を介して接続するベース電極２
４と、エミッタ取り出し電極１７に第２プラグ３６を介
して接続するエミッタ電極２５と、コレクタ領域９のＮ
+ 型拡散層８に第３プラグ３７を介して接続するコレク
タ電極２７とを得る。以上の工程によって、ＮＰＮＴｒ
が製造される。
【００４２】この第１変形例においても、半導体基板１
内に形成されたコレクタ領域９とコレクタ電極２７とを
接続する第３プラグ３７の形成において、上部開孔部３
４ａを形成し、さらに上部開孔部３４ａの底部からコレ
クタ領域９のＮ+ 型拡散層８とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去して下部
開孔部３４ｂを形成する。よって、Ｎ+ 型拡散層８のＬ
ＯＣＯＳ酸化膜７に接していた面が深さ方向に露出した
下部開孔部３４ｂを有する第３開孔部３４を形成でき
る。
内に形成されたコレクタ領域９とコレクタ電極２７とを
接続する第３プラグ３７の形成において、上部開孔部３
４ａを形成し、さらに上部開孔部３４ａの底部からコレ
クタ領域９のＮ+ 型拡散層８とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去して下部
開孔部３４ｂを形成する。よって、Ｎ+ 型拡散層８のＬ
ＯＣＯＳ酸化膜７に接していた面が深さ方向に露出した
下部開孔部３４ｂを有する第３開孔部３４を形成でき
る。
【００４３】このため、第１実施形態と同様に、第３開
孔部３４の入口の面積よりも、Ｎ+型拡散層８の露出面
積が大きい第３開孔部３４を得ることができるため、第
３開孔部３４の内部の導電材料を埋め込むことにより、
平面投影面積よりもＮ+ 型拡散層８とのコンタクト面積
が大きい第３プラグ３７を得ることができる。したがっ
て第１変形例によっても、第３プラグ３７のコレクタ領
域９とのコンタクト抵抗を低減することができるため、
素子の微細化に伴って第３プラグ３７の平面投影面積が
縮小化されても、この縮小化による第３プラグ３７のコ
ンタクト抵抗の増加を抑制でき、結果として微細でかつ
素子特性の良好なＮＰＮＴｒを実現することができる。
孔部３４の入口の面積よりも、Ｎ+型拡散層８の露出面
積が大きい第３開孔部３４を得ることができるため、第
３開孔部３４の内部の導電材料を埋め込むことにより、
平面投影面積よりもＮ+ 型拡散層８とのコンタクト面積
が大きい第３プラグ３７を得ることができる。したがっ
て第１変形例によっても、第３プラグ３７のコレクタ領
域９とのコンタクト抵抗を低減することができるため、
素子の微細化に伴って第３プラグ３７の平面投影面積が
縮小化されても、この縮小化による第３プラグ３７のコ
ンタクト抵抗の増加を抑制でき、結果として微細でかつ
素子特性の良好なＮＰＮＴｒを実現することができる。
【００４４】図３は、第１実施形態の第２変形例を示す
ものであり、第１変形例と同様に第１プラグ３５、第２
プラグ３６、第３プラグ３７を備える一方、電極の並び
が図３において左からコレクタ電極２７、ベース電極２
４、エミッタ電極２５であるＮＰＮＴｒの製造に請求項
１，２の発明を適用した例を示したものである。
ものであり、第１変形例と同様に第１プラグ３５、第２
プラグ３６、第３プラグ３７を備える一方、電極の並び
が図３において左からコレクタ電極２７、ベース電極２
４、エミッタ電極２５であるＮＰＮＴｒの製造に請求項
１，２の発明を適用した例を示したものである。
【００４５】第１実施形態および第１変形例では、コレ
クタ領域９のＮ+ 型拡散層８を図１，２において右側の
エピタキシャル層４とＬＯＣＯＳ酸化膜７との境界に隣
接する位置に形成するのに対し、この第２変形例では、
コレクタ領域９のＮ+ 型拡散層８を図３において左側の
エピタキシャル層４とＬＯＣＯＳ酸化膜７との境界に隣
接する位置に形成する。また、コレクタ層となるエピタ
キシャル層４とＮ+ 型拡散層８との間にＬＯＣＯＳ酸化
膜７を形成するが、これら以外は、第１変形例と同様の
手順でＮＰＮＴｒを製造することができる。よって、平
面投影面積よりもＮ+ 型拡散層８とのコンタクト面積が
大きい第３プラグ３７を得ることができ、第３プラグ３
７のコレクタ領域９とのコンタクト抵抗を低減すること
ができるため、この変形例のＮＰＮＴｒの製造に請求項
１，２の発明を適用しても、第１実施形態と同様の効果
を得ることができる。
クタ領域９のＮ+ 型拡散層８を図１，２において右側の
エピタキシャル層４とＬＯＣＯＳ酸化膜７との境界に隣
接する位置に形成するのに対し、この第２変形例では、
コレクタ領域９のＮ+ 型拡散層８を図３において左側の
エピタキシャル層４とＬＯＣＯＳ酸化膜７との境界に隣
接する位置に形成する。また、コレクタ層となるエピタ
キシャル層４とＮ+ 型拡散層８との間にＬＯＣＯＳ酸化
膜７を形成するが、これら以外は、第１変形例と同様の
手順でＮＰＮＴｒを製造することができる。よって、平
面投影面積よりもＮ+ 型拡散層８とのコンタクト面積が
大きい第３プラグ３７を得ることができ、第３プラグ３
７のコレクタ領域９とのコンタクト抵抗を低減すること
ができるため、この変形例のＮＰＮＴｒの製造に請求項
１，２の発明を適用しても、第１実施形態と同様の効果
を得ることができる。
【００４６】次に、本発明の第２実施形態を図４を用い
て説明する。図４は、横型のＰＮＰ型バイポーラトラン
ジスタ（以下、横型ＰＮＰＴｒと記す）からなる素子の
製造において、特にベース領域とベース電極とを接続す
るコンタクト部の形成に請求項１，３の発明を適用した
例を示したものである。なお、図４において第１実施形
態と同一の形成要素には同一の符号を付し、この実施形
態での説明を省略する。
て説明する。図４は、横型のＰＮＰ型バイポーラトラン
ジスタ（以下、横型ＰＮＰＴｒと記す）からなる素子の
製造において、特にベース領域とベース電極とを接続す
るコンタクト部の形成に請求項１，３の発明を適用した
例を示したものである。なお、図４において第１実施形
態と同一の形成要素には同一の符号を付し、この実施形
態での説明を省略する。
【００４７】第２実施形態に係る横型ＰＮＰＴｒの製造
方法では、上記コンタクト部の形成の前までの工程、す
なわち絶縁膜１３の形成工程までを既存の技術によって
行う。まず、半導体基板１の表面に絶縁膜１１を形成す
る工程まで、第１実施形態と同様の工程を踏む。ただ
し、第１実施形態とは異なり、ＬＯＣＯＳ酸化膜７によ
って電気的に分離された素子形成領域５のＮ- 型のエピ
タキシャル層４は、横型ＰＮＰＴｒのベース層となるも
のであり、エピタキシャル層４に接続するＮ+ 型の埋め
込み層３およびこれに接続するＮ+ 型拡散層８は、ベー
ス層を後述するベース電極に接続するためのベース引き
出し層となる。よって、第２実施形態中では、エピタキ
シャル層４、Ｎ+ 型の埋め込み層３およびＮ+ 型拡散層
８を含めてベース領域４１と称することとする。
方法では、上記コンタクト部の形成の前までの工程、す
なわち絶縁膜１３の形成工程までを既存の技術によって
行う。まず、半導体基板１の表面に絶縁膜１１を形成す
る工程まで、第１実施形態と同様の工程を踏む。ただ
し、第１実施形態とは異なり、ＬＯＣＯＳ酸化膜７によ
って電気的に分離された素子形成領域５のＮ- 型のエピ
タキシャル層４は、横型ＰＮＰＴｒのベース層となるも
のであり、エピタキシャル層４に接続するＮ+ 型の埋め
込み層３およびこれに接続するＮ+ 型拡散層８は、ベー
ス層を後述するベース電極に接続するためのベース引き
出し層となる。よって、第２実施形態中では、エピタキ
シャル層４、Ｎ+ 型の埋め込み層３およびＮ+ 型拡散層
８を含めてベース領域４１と称することとする。
【００４８】次に、フォトリソグラフィおよびエッチン
グによって素子形成領域５における横型ＰＮＰＴｒのア
クティブ領域の絶縁膜１１を選択的に開口する。続い
て、絶縁膜１１のその開孔部１１ａを覆うようにして絶
縁膜１１上にＰ+ 型のPoly−Ｓｉ膜４２を形成する。次
いで、フォトリソグラフィおよびドライエッチングによ
ってＰ+ 型のPoly−Ｓｉ膜４２を加工することにより、
コレクタ取り出し電極４３、エミッタ取り出し電極４４
を形成する。その後、熱処理を行ってコレクタ取り出し
電極４３、エミッタ取り出し電極４４を構成するＰ+ 型
のPoly−Ｓｉ膜４２からエピタキシャル層４中にＰ型不
純物を拡散して横型ＰＮＰＴｒのコレクタ領域域４４、
エミッタ領域４５を形成する。そして、コレクタ取り出
し電極４３、エミッタ取り出し電極４４を覆う状態で絶
縁膜１１上に絶縁膜１３を形成する。
グによって素子形成領域５における横型ＰＮＰＴｒのア
クティブ領域の絶縁膜１１を選択的に開口する。続い
て、絶縁膜１１のその開孔部１１ａを覆うようにして絶
縁膜１１上にＰ+ 型のPoly−Ｓｉ膜４２を形成する。次
いで、フォトリソグラフィおよびドライエッチングによ
ってＰ+ 型のPoly−Ｓｉ膜４２を加工することにより、
コレクタ取り出し電極４３、エミッタ取り出し電極４４
を形成する。その後、熱処理を行ってコレクタ取り出し
電極４３、エミッタ取り出し電極４４を構成するＰ+ 型
のPoly−Ｓｉ膜４２からエピタキシャル層４中にＰ型不
純物を拡散して横型ＰＮＰＴｒのコレクタ領域域４４、
エミッタ領域４５を形成する。そして、コレクタ取り出
し電極４３、エミッタ取り出し電極４４を覆う状態で絶
縁膜１１上に絶縁膜１３を形成する。
【００４９】絶縁膜１３の形成後は、絶縁膜１３上にフ
ォトレジストのパターンを形成し（図示略）、このフォ
トレジストのパターンをマスクにしたドライエッチング
を行う。このことによって、絶縁膜１３にコレクタ取り
出し電極４３に達する第１開孔部４６とエミッタ取り出
し電極４４に達する第２開孔部４７とを形成する。これ
とともに、半導体基板１内に形成されたベース領域４１
のＮ+ 型拡散層８と、ＬＯＣＯＳ酸化膜７との境界近傍
位置における絶縁膜１１，１３に、Ｎ+ 型拡散層８に達
する上部開孔部４８ａを形成し、さらに上部開孔部４８
ａの底部からＮ + 型拡散層８とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去すること
により、上記境界の部分に下部開孔部４８ｂを形成し
て、上部開孔部４８ａと下部開孔部４８ｂとからなる第
３開孔部４８を得る。
ォトレジストのパターンを形成し（図示略）、このフォ
トレジストのパターンをマスクにしたドライエッチング
を行う。このことによって、絶縁膜１３にコレクタ取り
出し電極４３に達する第１開孔部４６とエミッタ取り出
し電極４４に達する第２開孔部４７とを形成する。これ
とともに、半導体基板１内に形成されたベース領域４１
のＮ+ 型拡散層８と、ＬＯＣＯＳ酸化膜７との境界近傍
位置における絶縁膜１１，１３に、Ｎ+ 型拡散層８に達
する上部開孔部４８ａを形成し、さらに上部開孔部４８
ａの底部からＮ + 型拡散層８とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去すること
により、上記境界の部分に下部開孔部４８ｂを形成し
て、上部開孔部４８ａと下部開孔部４８ｂとからなる第
３開孔部４８を得る。
【００５０】第３開孔部４８を構成する下部開孔部４８
ｂは、請求項１，３の発明に係る開孔部となるものであ
り、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に沿
ってＬＯＣＯＳ酸化膜７の一部を除去することにより、
Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した状態で形成されたものとなる。この
下部開孔部４８ｂは、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化
膜７との境界の範囲内で形成される。また上記ドライエ
ッチングでは、例えば、用いるエッチングガス種や流量
比等を選択することにより、深さの異なる第１開孔部４
６、第２開孔部４７と第３開孔部４８とを形成すること
が可能である。
ｂは、請求項１，３の発明に係る開孔部となるものであ
り、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化膜７との境界に沿
ってＬＯＣＯＳ酸化膜７の一部を除去することにより、
Ｎ+ 型拡散層８のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した状態で形成されたものとなる。この
下部開孔部４８ｂは、Ｎ+ 型拡散層８とＬＯＣＯＳ酸化
膜７との境界の範囲内で形成される。また上記ドライエ
ッチングでは、例えば、用いるエッチングガス種や流量
比等を選択することにより、深さの異なる第１開孔部４
６、第２開孔部４７と第３開孔部４８とを形成すること
が可能である。
【００５１】次に、ＣＶＤ法やスパッタリング法等によ
って、第１開孔部４６、第２開孔部４７、第３開孔部４
８の内部を埋め込む状態で絶縁膜１３上に導電材料膜
（図示略）を形成する。導電材料としては、導電性を有
していればいかなる材料を用いてもよいのは先の実施形
態と同様である。ここでは、例えばＡｌを用いて導電材
料膜を形成する。
って、第１開孔部４６、第２開孔部４７、第３開孔部４
８の内部を埋め込む状態で絶縁膜１３上に導電材料膜
（図示略）を形成する。導電材料としては、導電性を有
していればいかなる材料を用いてもよいのは先の実施形
態と同様である。ここでは、例えばＡｌを用いて導電材
料膜を形成する。
【００５２】そして、フォトリソグラフィおよびエッチ
ングによって導電材料膜を加工することにより、第１開
孔部４６の内部にＡｌが埋め込まれてコレクタ取り出し
電極４３に接続する第１コンタクト部４９と、第１コン
タクト部４９の上層に第１コンタクト部４９に連続して
形成されたコレクタ電極５０とを得る。また、第２開孔
部４７の内部にＡｌが埋め込まれてエミッタ取り出し電
極４３に接続する第２コンタクト部５１と、第２コンタ
クト部５１の上層に第２コンタクト部５１に連続して形
成されたエミッタ電極５２と、第３開孔部４８の内部に
Ａｌが埋め込まれてベース領域４１のＮ+ 型拡散層８に
接続する第３コンタクト部５３と、第３コンタクト部５
３の上層に第３コンタクト部５３に連続して形成されて
これに接続するベース電極５４とを得る。
ングによって導電材料膜を加工することにより、第１開
孔部４６の内部にＡｌが埋め込まれてコレクタ取り出し
電極４３に接続する第１コンタクト部４９と、第１コン
タクト部４９の上層に第１コンタクト部４９に連続して
形成されたコレクタ電極５０とを得る。また、第２開孔
部４７の内部にＡｌが埋め込まれてエミッタ取り出し電
極４３に接続する第２コンタクト部５１と、第２コンタ
クト部５１の上層に第２コンタクト部５１に連続して形
成されたエミッタ電極５２と、第３開孔部４８の内部に
Ａｌが埋め込まれてベース領域４１のＮ+ 型拡散層８に
接続する第３コンタクト部５３と、第３コンタクト部５
３の上層に第３コンタクト部５３に連続して形成されて
これに接続するベース電極５４とを得る。
【００５３】第３コンタクト部５３は、上部開孔部４８
ａの内部にＡｌが埋め込まれてなる上部コンタクト部５
３ａと、下部開孔部４８ｂの内部にＡｌが埋め込まれて
上部コンタクト部５３ａに導通する下部コンタクト部５
３ｂとから構成され、下部コンタクト部５３ｂが請求項
１，３の発明に係るコンタクト部となる。以上の工程に
よって、横型ＮＰＮＴｒが製造される。
ａの内部にＡｌが埋め込まれてなる上部コンタクト部５
３ａと、下部開孔部４８ｂの内部にＡｌが埋め込まれて
上部コンタクト部５３ａに導通する下部コンタクト部５
３ｂとから構成され、下部コンタクト部５３ｂが請求項
１，３の発明に係るコンタクト部となる。以上の工程に
よって、横型ＮＰＮＴｒが製造される。
【００５４】このように第２実施形態の方法では、半導
体基板１内に形成されたベース領域４１とベース電極５
４とを接続する第３コンタクト部５３用の第３開孔部４
８の形成において、上部開孔部４８ａを形成し、この上
部開孔部４８ａの底部からベース領域１９のＮ+ 型拡散
層８とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ
酸化膜７の一部を除去して下部開孔部４８ｂを形成す
る。このため、上部開孔部４８ａと、Ｎ+ 型拡散層８の
ＬＯＣＯＳ酸化膜７に接していた面が深さ方向に露出し
た下部開孔部４８ｂとからなる第３開孔部４８を得るこ
とができる。
体基板１内に形成されたベース領域４１とベース電極５
４とを接続する第３コンタクト部５３用の第３開孔部４
８の形成において、上部開孔部４８ａを形成し、この上
部開孔部４８ａの底部からベース領域１９のＮ+ 型拡散
層８とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ
酸化膜７の一部を除去して下部開孔部４８ｂを形成す
る。このため、上部開孔部４８ａと、Ｎ+ 型拡散層８の
ＬＯＣＯＳ酸化膜７に接していた面が深さ方向に露出し
た下部開孔部４８ｂとからなる第３開孔部４８を得るこ
とができる。
【００５５】よって、第３開孔部４８の入口の面積より
もＮ+ 型拡散層８の露出面積が大きい第３開孔部４８を
形成できるので、第３開孔部４８の内部にＡｌを埋め込
むことにより、実際には平面投影面積よりもＮ+ 型拡散
層８とのコンタクト面積が大きい第３コンタクト部５３
を得ることができる。その結果、第３コンタクト部５３
のベース領域４１とのコンタクト抵抗を低減することが
できる。
もＮ+ 型拡散層８の露出面積が大きい第３開孔部４８を
形成できるので、第３開孔部４８の内部にＡｌを埋め込
むことにより、実際には平面投影面積よりもＮ+ 型拡散
層８とのコンタクト面積が大きい第３コンタクト部５３
を得ることができる。その結果、第３コンタクト部５３
のベース領域４１とのコンタクト抵抗を低減することが
できる。
【００５６】したがって、第２実施形態によれば、素子
の微細化に伴って第３コンタクト部５３の平面投影面積
が縮小化されても、これによる第３コンタクト部５３の
コンタクト抵抗の増加を抑制できるため、動作が高速で
ある等、素子特性の良好な横型ＰＮＰＴｒを得ることが
できる。また第３コンタクト部５３の形成では、ＬＯＣ
ＯＳ酸化膜７の一部を除去して下部コンタクト部５３ｂ
を形成するので、この下部コンタクト部５３ｂの形成に
よる素子形成領域５の面積の増加も防止できる。以上の
ことから第２実施形態によっても、良好な素子特性を維
持しつつ素子の微細化を図ることができ、半導体装置の
さらなる高集積化を進展させることができるため、半導
体装置を構成するチップ面積の縮小化、チップのコスト
ダウンを実現できる効果が得られる。
の微細化に伴って第３コンタクト部５３の平面投影面積
が縮小化されても、これによる第３コンタクト部５３の
コンタクト抵抗の増加を抑制できるため、動作が高速で
ある等、素子特性の良好な横型ＰＮＰＴｒを得ることが
できる。また第３コンタクト部５３の形成では、ＬＯＣ
ＯＳ酸化膜７の一部を除去して下部コンタクト部５３ｂ
を形成するので、この下部コンタクト部５３ｂの形成に
よる素子形成領域５の面積の増加も防止できる。以上の
ことから第２実施形態によっても、良好な素子特性を維
持しつつ素子の微細化を図ることができ、半導体装置の
さらなる高集積化を進展させることができるため、半導
体装置を構成するチップ面積の縮小化、チップのコスト
ダウンを実現できる効果が得られる。
【００５７】次に、本発明の第３実施形態を図５を用い
て説明する。図５は、接合型電界効果トランジスタ（以
下、接合型ＦＥＴと記す）からなる素子の製造におい
て、特にソース・ドレイン領域とソース・ドレイン電極
とを接続するコンタクト部の形成に請求項１，４の発明
を適用した例を示したものである。なお、図５において
第１実施形態と同一の形成要素には同一の符号を付し、
この実施形態での説明を省略する。
て説明する。図５は、接合型電界効果トランジスタ（以
下、接合型ＦＥＴと記す）からなる素子の製造におい
て、特にソース・ドレイン領域とソース・ドレイン電極
とを接続するコンタクト部の形成に請求項１，４の発明
を適用した例を示したものである。なお、図５において
第１実施形態と同一の形成要素には同一の符号を付し、
この実施形態での説明を省略する。
【００５８】第３実施形態に係る接合型ＦＥＴの製造方
法では、既存の技術によって上記コンタクト部の形成の
前までの工程を行い、図５（ａ）に示す前駆体を用意す
る。すなわち、図５（ａ）では、Ｐ型のＳｉ基板２上に
Ｎ型のエピタキシャル層４が形成されて半導体基板１が
構成されている。エピタキシャル層４には、素子形成領
域５を電気的に分離するようにＬＯＣＯＳ酸化膜７が形
成されており、ＬＯＣＯＳ酸化膜７の直下にはＰ+ 型の
チャネルストッパ拡散層１０が形成されている。
法では、既存の技術によって上記コンタクト部の形成の
前までの工程を行い、図５（ａ）に示す前駆体を用意す
る。すなわち、図５（ａ）では、Ｐ型のＳｉ基板２上に
Ｎ型のエピタキシャル層４が形成されて半導体基板１が
構成されている。エピタキシャル層４には、素子形成領
域５を電気的に分離するようにＬＯＣＯＳ酸化膜７が形
成されており、ＬＯＣＯＳ酸化膜７の直下にはＰ+ 型の
チャネルストッパ拡散層１０が形成されている。
【００５９】エピタキシャル層４の略中間の位置でかつ
その表層側には、Ｐ型拡散層６１が形成されており、エ
ピタキシャル層４のＰ型拡散層６１を挟んで両側にはそ
れぞれ、ＬＯＣＯＳ酸化膜７に隣接する位置に深いＮ+
型の拡散層からなるソース・ドレイン領域６２，６２が
形成されている。よって、素子形成領域５のＬＯＣＯＳ
酸化膜７との境界の部分にはソース・ドレイン領域６２
が形成されている状態になっている。また半導体基板１
の表面には絶縁膜６３が形成されている。
その表層側には、Ｐ型拡散層６１が形成されており、エ
ピタキシャル層４のＰ型拡散層６１を挟んで両側にはそ
れぞれ、ＬＯＣＯＳ酸化膜７に隣接する位置に深いＮ+
型の拡散層からなるソース・ドレイン領域６２，６２が
形成されている。よって、素子形成領域５のＬＯＣＯＳ
酸化膜７との境界の部分にはソース・ドレイン領域６２
が形成されている状態になっている。また半導体基板１
の表面には絶縁膜６３が形成されている。
【００６０】このような前駆体を用意した後は、絶縁膜
６３上にフォトレジストのパターンを形成し（図示
略）、当該フォトレジストのパターンをマスクにしたド
ライエッチングを行う。これにより、図５（ｂ）に示す
ように絶縁膜６３に、それぞれのソース・ドレイン領域
６２，６２に達する第１開孔部６４，６４とＰ型拡散層
６１に達する第２開孔部６５とを形成する。各第１開孔
部６４は、半導体基板１内に形成されたソース・ドレイ
ン領域６２とＬＯＣＯＳ酸化膜７との境界近傍位置にお
ける絶縁膜６３に、ソース・ドレイン領域６２に達する
上部開孔部６４ａを形成し、さらに上部開孔部６４ａの
底部からソース・ドレイン領域６２とＬＯＣＯＳ酸化膜
７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去し
て、上記境界の部分に下部開孔部６４ｂを形成すること
により得られる。
６３上にフォトレジストのパターンを形成し（図示
略）、当該フォトレジストのパターンをマスクにしたド
ライエッチングを行う。これにより、図５（ｂ）に示す
ように絶縁膜６３に、それぞれのソース・ドレイン領域
６２，６２に達する第１開孔部６４，６４とＰ型拡散層
６１に達する第２開孔部６５とを形成する。各第１開孔
部６４は、半導体基板１内に形成されたソース・ドレイ
ン領域６２とＬＯＣＯＳ酸化膜７との境界近傍位置にお
ける絶縁膜６３に、ソース・ドレイン領域６２に達する
上部開孔部６４ａを形成し、さらに上部開孔部６４ａの
底部からソース・ドレイン領域６２とＬＯＣＯＳ酸化膜
７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去し
て、上記境界の部分に下部開孔部６４ｂを形成すること
により得られる。
【００６１】第１開孔部６４を構成する下部開孔部６４
ｂは、請求項１，４の発明に係る開孔部となるものであ
り、ソース・ドレイン領域６２とＬＯＣＯＳ酸化膜７と
の境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去するこ
とにより、ソース・ドレイン領域６２のＬＯＣＯＳ酸化
膜７に接していた面が深さ方向に露出した状態で形成さ
れたものとなる。この下部開孔部６４ｂは、ソース・ド
レイン領域６２とＬＯＣＯＳ酸化膜７との境界の範囲内
で形成される。また上記ドライエッチングでは、例え
ば、用いるエッチングガス種や流量比等を選択すること
により、深さの異なる第１開孔部６４と第２開孔部６５
とを形成することが可能である。
ｂは、請求項１，４の発明に係る開孔部となるものであ
り、ソース・ドレイン領域６２とＬＯＣＯＳ酸化膜７と
の境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去するこ
とにより、ソース・ドレイン領域６２のＬＯＣＯＳ酸化
膜７に接していた面が深さ方向に露出した状態で形成さ
れたものとなる。この下部開孔部６４ｂは、ソース・ド
レイン領域６２とＬＯＣＯＳ酸化膜７との境界の範囲内
で形成される。また上記ドライエッチングでは、例え
ば、用いるエッチングガス種や流量比等を選択すること
により、深さの異なる第１開孔部６４と第２開孔部６５
とを形成することが可能である。
【００６２】次に、ＣＶＤ法やスパッタリング法等によ
って、第１開孔部６４、第２開孔部６５の内部を埋め込
む状態で絶縁膜６３上に導電材料膜（図示略）を形成す
る。導電材料としては、導電性を有していればいかなる
材料を用いてもよいのは先の実施形態と同様である。こ
こでは、例えばＡｌを用いて導電材料膜を形成する。
って、第１開孔部６４、第２開孔部６５の内部を埋め込
む状態で絶縁膜６３上に導電材料膜（図示略）を形成す
る。導電材料としては、導電性を有していればいかなる
材料を用いてもよいのは先の実施形態と同様である。こ
こでは、例えばＡｌを用いて導電材料膜を形成する。
【００６３】そして、フォトリソグラフィおよびエッチ
ングによって導電材料膜を加工することにより、各第１
開孔部６４の内部にＡｌが埋め込まれてソース・ドレイ
ン領域６２にそれぞれ接続する第１コンタクト部６６
と、第１コンタクト部６６の上層に第１コンタクト部６
６に連続して形成されたソース・ドレイン電極６７とを
得る。また、第２開孔部６４の内部にＡｌが埋め込まれ
てＰ型拡散層６１に接続する第２コンタクト部６８と、
第２コンタクト部６８の上層にこれに連続して形成され
たゲート電極６９とを得る。第１コンタクト部６６は、
上部開孔部６４ａの内部にＡｌが埋め込まれてなる上部
コンタクト部６６ａと、下部開孔部６４ｂの内部にＡｌ
が埋め込まれて上部コンタクト部６６ａに導通する下部
コンタクト部６６ｂとから構成され、下部コンタクト部
６６ｂが請求項１，４の発明に係るコンタクト部とな
る。以上の工程によって、接合型ＦＥＴが製造される。
ングによって導電材料膜を加工することにより、各第１
開孔部６４の内部にＡｌが埋め込まれてソース・ドレイ
ン領域６２にそれぞれ接続する第１コンタクト部６６
と、第１コンタクト部６６の上層に第１コンタクト部６
６に連続して形成されたソース・ドレイン電極６７とを
得る。また、第２開孔部６４の内部にＡｌが埋め込まれ
てＰ型拡散層６１に接続する第２コンタクト部６８と、
第２コンタクト部６８の上層にこれに連続して形成され
たゲート電極６９とを得る。第１コンタクト部６６は、
上部開孔部６４ａの内部にＡｌが埋め込まれてなる上部
コンタクト部６６ａと、下部開孔部６４ｂの内部にＡｌ
が埋め込まれて上部コンタクト部６６ａに導通する下部
コンタクト部６６ｂとから構成され、下部コンタクト部
６６ｂが請求項１，４の発明に係るコンタクト部とな
る。以上の工程によって、接合型ＦＥＴが製造される。
【００６４】このように第３実施形態の方法では、半導
体基板１内のソース・ドレイン領域６２とソース・ドレ
イン電極６７とを接続する第１コンタクト部６６用の第
１開孔部６４の形成において、上部開孔部６４ａを形成
し、さらに上部開孔部６４ａの底部からソース・ドレイ
ン領域６２とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯ
ＣＯＳ酸化膜７の一部を除去して下部開孔部６４ｂを形
成する。このため、上部開孔部６４ａと、ソース・ドレ
イン領域６２のＬＯＣＯＳ酸化膜７に接していた面が深
さ方向に露出した下部開孔部６４ｂとを備えた第１開孔
部６４を形成できる。
体基板１内のソース・ドレイン領域６２とソース・ドレ
イン電極６７とを接続する第１コンタクト部６６用の第
１開孔部６４の形成において、上部開孔部６４ａを形成
し、さらに上部開孔部６４ａの底部からソース・ドレイ
ン領域６２とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯ
ＣＯＳ酸化膜７の一部を除去して下部開孔部６４ｂを形
成する。このため、上部開孔部６４ａと、ソース・ドレ
イン領域６２のＬＯＣＯＳ酸化膜７に接していた面が深
さ方向に露出した下部開孔部６４ｂとを備えた第１開孔
部６４を形成できる。
【００６５】よって、第１開孔部６４の入口の面積より
もソース・ドレイン領域６２の露出面積が大きい第１開
孔部６４を形成できるので、実際には平面投影面積より
もソース・ドレイン領域６２とのコンタクト面積が大き
い第１コンタクト部６６を得ることができる。その結
果、第１コンタクト部６６のソース・ドレイン領域６２
とのコンタクト抵抗を低減することができる。
もソース・ドレイン領域６２の露出面積が大きい第１開
孔部６４を形成できるので、実際には平面投影面積より
もソース・ドレイン領域６２とのコンタクト面積が大き
い第１コンタクト部６６を得ることができる。その結
果、第１コンタクト部６６のソース・ドレイン領域６２
とのコンタクト抵抗を低減することができる。
【００６６】したがって、第３実施形態によれば、素子
の微細化に伴って第１コンタクト部６６の平面投影面積
が縮小化されても、これによる第１コンタクト部６６の
コンタクト抵抗の増加を抑制できるため、素子特性の良
好な接合型ＦＥＴを得ることができる。また第１コンタ
クト部６６の形成では、ＬＯＣＯＳ酸化膜７の一部を除
去して下部コンタクト部６６ｂを形成するので、この下
部コンタクト部６６ｂの形成による素子形成領域５の面
積の増加も防止できる。以上のことから第３実施形態に
よっても、チップ面積の縮小化、チップのコストダウン
を実現できる等、第１実施形態と同様の効果が得られ
る。
の微細化に伴って第１コンタクト部６６の平面投影面積
が縮小化されても、これによる第１コンタクト部６６の
コンタクト抵抗の増加を抑制できるため、素子特性の良
好な接合型ＦＥＴを得ることができる。また第１コンタ
クト部６６の形成では、ＬＯＣＯＳ酸化膜７の一部を除
去して下部コンタクト部６６ｂを形成するので、この下
部コンタクト部６６ｂの形成による素子形成領域５の面
積の増加も防止できる。以上のことから第３実施形態に
よっても、チップ面積の縮小化、チップのコストダウン
を実現できる等、第１実施形態と同様の効果が得られ
る。
【００６７】なお、第３実施形態では接合型ＦＥＴの製
造において、ソース・ドレイン領域６２とソース・ドレ
イン電極６７との第１コンタクト部６６の形成に請求項
１，４の発明を適用した例を述べたが、この例に限定さ
れない。例えば図６に示す変形例のように、高耐圧なＭ
ＩＳ（Metal-Insulator-Semiconductor)型電界効果トラ
ンジスタ（以下、ＭＩＳＦＥＴと記す）の製造におい
て、ソース・ドレイン領域６２とソース・ドレイン電極
６７との第１コンタクト部６６の形成に、請求項１，４
の発明を適用することも可能である。
造において、ソース・ドレイン領域６２とソース・ドレ
イン電極６７との第１コンタクト部６６の形成に請求項
１，４の発明を適用した例を述べたが、この例に限定さ
れない。例えば図６に示す変形例のように、高耐圧なＭ
ＩＳ（Metal-Insulator-Semiconductor)型電界効果トラ
ンジスタ（以下、ＭＩＳＦＥＴと記す）の製造におい
て、ソース・ドレイン領域６２とソース・ドレイン電極
６７との第１コンタクト部６６の形成に、請求項１，４
の発明を適用することも可能である。
【００６８】すなわち、高耐圧ＭＩＳＦＥＴの製造で
は、まず図６（ａ）に示す前駆体を用意する。この前駆
体では、第４実施形態と同様に、Ｓｉ基板２とエピタキ
シャル層４とからなる半導体基板１のエピタキシャル層
４に、ＬＯＣＯＳ酸化膜７とチャネルストッパ拡散層１
０が形成されている。また半導体基板１上には、ＳｉＯ
2 等からなるゲート絶縁膜７１を介してゲート電極７２
が形成されている。ゲート電極７２の両側壁にはそれぞ
れサイドウォールスペーサ７３が設けられており、各サ
イドウォール７３の直下位置のエピタキシャル層４には
Ｎ- 型のＬＤＤ拡散層７４が形成されている。
は、まず図６（ａ）に示す前駆体を用意する。この前駆
体では、第４実施形態と同様に、Ｓｉ基板２とエピタキ
シャル層４とからなる半導体基板１のエピタキシャル層
４に、ＬＯＣＯＳ酸化膜７とチャネルストッパ拡散層１
０が形成されている。また半導体基板１上には、ＳｉＯ
2 等からなるゲート絶縁膜７１を介してゲート電極７２
が形成されている。ゲート電極７２の両側壁にはそれぞ
れサイドウォールスペーサ７３が設けられており、各サ
イドウォール７３の直下位置のエピタキシャル層４には
Ｎ- 型のＬＤＤ拡散層７４が形成されている。
【００６９】そして、ゲート電極７２の両側位置でかつ
ＬＯＣＯＳ酸化膜７に隣接する位置のエピタキシャル層
４には、ＬＤＤ拡散層７４に連続して深いＮ+ 型の拡散
層からなるソース・ドレイン領域６２，６２が形成され
ている。よって、素子形成領域５のＬＯＣＯＳ酸化膜７
との境界の部分にはソース・ドレイン領域６２が設けら
れた状態になっている。また半導体基板１の表面にはゲ
ート電極７２を覆う状態で絶縁膜７５が形成されてい
る。
ＬＯＣＯＳ酸化膜７に隣接する位置のエピタキシャル層
４には、ＬＤＤ拡散層７４に連続して深いＮ+ 型の拡散
層からなるソース・ドレイン領域６２，６２が形成され
ている。よって、素子形成領域５のＬＯＣＯＳ酸化膜７
との境界の部分にはソース・ドレイン領域６２が設けら
れた状態になっている。また半導体基板１の表面にはゲ
ート電極７２を覆う状態で絶縁膜７５が形成されてい
る。
【００７０】このような前駆体を用意した後は、第３実
施形態と同様にしてフォトリソグラフィおよびドライエ
ッチングを行うことによって、図６（ｂ）に示すように
ソース・ドレイン領域６２とＬＯＣＯＳ酸化膜７との境
界近傍位置における絶縁膜７５に、ソース・ドレイン領
域６２に達する上部開孔部６４ａを形成し、さらに上部
開孔部６４ａの底部からソース・ドレイン領域６２とＬ
ＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７
の一部を除去して、上記境界の部分に下部開孔部６４ｂ
を形成して第１開孔部６４を得る。
施形態と同様にしてフォトリソグラフィおよびドライエ
ッチングを行うことによって、図６（ｂ）に示すように
ソース・ドレイン領域６２とＬＯＣＯＳ酸化膜７との境
界近傍位置における絶縁膜７５に、ソース・ドレイン領
域６２に達する上部開孔部６４ａを形成し、さらに上部
開孔部６４ａの底部からソース・ドレイン領域６２とＬ
ＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７
の一部を除去して、上記境界の部分に下部開孔部６４ｂ
を形成して第１開孔部６４を得る。
【００７１】その後は、図６（ｃ）に示すように第３実
施形態と同様にして導電材料膜の形成およびその加工を
行うことにより、上部コンタクト部６６ａと下部コンタ
クト部６６ｂとからなるものでソース・ドレイン領域６
２にそれぞれ接続する第１コンタクト部６６と、第１コ
ンタクト部６６の上層に第１コンタクト部６６に連続し
て形成されたソース・ドレイン電極６７とを得る。以上
の工程によって、高耐圧なＭＩＳＦＥＴが製造される。
施形態と同様にして導電材料膜の形成およびその加工を
行うことにより、上部コンタクト部６６ａと下部コンタ
クト部６６ｂとからなるものでソース・ドレイン領域６
２にそれぞれ接続する第１コンタクト部６６と、第１コ
ンタクト部６６の上層に第１コンタクト部６６に連続し
て形成されたソース・ドレイン電極６７とを得る。以上
の工程によって、高耐圧なＭＩＳＦＥＴが製造される。
【００７２】この変形例においても、第３実施形態と同
様に、実際には平面投影面積よりもソース・ドレイン領
域６２とのコンタクト面積が大きい第１コンタクト部６
６を得ることができるので、第３実施形態と同様の効果
を得ることができる。
様に、実際には平面投影面積よりもソース・ドレイン領
域６２とのコンタクト面積が大きい第１コンタクト部６
６を得ることができるので、第３実施形態と同様の効果
を得ることができる。
【００７３】次に、本発明の第４実施形態を図７を用い
て説明する。図７は、容量素子からなる素子の製造にお
いて、特に容量素子の下部電極となる拡散層と配線とを
接続するコンタクト部の形成に請求項１，５の発明を適
用した例を示したものである。なお、図７において第１
実施形態と同一の形成要素には同一の符号を付し、この
実施形態での説明を省略する。
て説明する。図７は、容量素子からなる素子の製造にお
いて、特に容量素子の下部電極となる拡散層と配線とを
接続するコンタクト部の形成に請求項１，５の発明を適
用した例を示したものである。なお、図７において第１
実施形態と同一の形成要素には同一の符号を付し、この
実施形態での説明を省略する。
【００７４】第４実施形態に係る容量素子の製造方法で
は、既存の技術によって上記コンタクト部の形成の前ま
での工程を行い、図７（ａ）に示す前駆体を用意する。
すなわち、図７（ａ）では、第３実施形態と同様にＰ型
のＳｉ基板２とＮ型のエピタキシャル層４とからなる半
導体基板１のエピタキシャル層４に、ＬＯＣＯＳ酸化膜
７とＰ+ 型のチャネルストッパ拡散層１０とが形成され
ている。また素子形成領域５における半導体基板１に
は、Ｎ+ 型の拡散層からなる容量素子の下部電極８１が
形成されており、素子形成領域５のＬＯＣＯＳ酸化膜７
との境界の部分にはこの下部電極８１が設けられている
状態になっている。
は、既存の技術によって上記コンタクト部の形成の前ま
での工程を行い、図７（ａ）に示す前駆体を用意する。
すなわち、図７（ａ）では、第３実施形態と同様にＰ型
のＳｉ基板２とＮ型のエピタキシャル層４とからなる半
導体基板１のエピタキシャル層４に、ＬＯＣＯＳ酸化膜
７とＰ+ 型のチャネルストッパ拡散層１０とが形成され
ている。また素子形成領域５における半導体基板１に
は、Ｎ+ 型の拡散層からなる容量素子の下部電極８１が
形成されており、素子形成領域５のＬＯＣＯＳ酸化膜７
との境界の部分にはこの下部電極８１が設けられている
状態になっている。
【００７５】半導体基板１の表面には、素子形成領域５
の直上位置に開口８２ａを有する第１絶縁膜８２が設け
られており、開口８２ａの位置にはこの内面を覆う状態
で容量素子用の高誘電率絶縁膜８３が形成されている。
さらに第１絶縁膜８２上には高誘電率絶縁膜８３を覆う
状態で第２絶縁膜８４が形成されている。
の直上位置に開口８２ａを有する第１絶縁膜８２が設け
られており、開口８２ａの位置にはこの内面を覆う状態
で容量素子用の高誘電率絶縁膜８３が形成されている。
さらに第１絶縁膜８２上には高誘電率絶縁膜８３を覆う
状態で第２絶縁膜８４が形成されている。
【００７６】このような前駆体を用意した後は、第２絶
縁膜８４上にフォトレジストのパターンを形成し（図示
略）、当該フォトレジストのパターンをマスクにしたド
ライエッチングを行って、図７（ｂ）に示すように第２
絶縁膜８４に、高誘電率絶縁膜８３に達する第１開孔部
８５を形成する。これとともに、半導体基板１内に形成
された下部電極８１とＬＯＣＯＳ酸化膜７との境界近傍
位置における第２絶縁膜８４と第１絶縁膜８２とに、下
部電極８１に達する上部開孔部８６ａを形成し、さらに
上部開孔部８６ａの底部から下部電極８１とＬＯＣＯＳ
酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を
除去して、上記境界の部分に下部開孔部８６ｂを形成
し、上部開孔部８６ａと下部開孔部８６ｂとからなる第
２開孔部８６を形成する。
縁膜８４上にフォトレジストのパターンを形成し（図示
略）、当該フォトレジストのパターンをマスクにしたド
ライエッチングを行って、図７（ｂ）に示すように第２
絶縁膜８４に、高誘電率絶縁膜８３に達する第１開孔部
８５を形成する。これとともに、半導体基板１内に形成
された下部電極８１とＬＯＣＯＳ酸化膜７との境界近傍
位置における第２絶縁膜８４と第１絶縁膜８２とに、下
部電極８１に達する上部開孔部８６ａを形成し、さらに
上部開孔部８６ａの底部から下部電極８１とＬＯＣＯＳ
酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一部を
除去して、上記境界の部分に下部開孔部８６ｂを形成
し、上部開孔部８６ａと下部開孔部８６ｂとからなる第
２開孔部８６を形成する。
【００７７】第２開孔部８６を構成する下部開孔部８６
ｂは、請求項１，５の発明に係る開孔部となるものであ
り、下部電極８１とＬＯＣＯＳ酸化膜７との境界に沿っ
てＬＯＣＯＳ酸化膜７の一部を除去することにより、下
部電極８１のＬＯＣＯＳ酸化膜７に接していた面が深さ
方向に露出した状態で形成されたものとなる。この下部
開孔部８６ｂは、下部電極８１とＬＯＣＯＳ酸化膜７と
の境界の範囲内で形成される。また上記ドライエッチン
グでは、例えば、用いるエッチングガス種や流量比等を
選択することにより、深さの異なる第１開孔部８５と第
２開孔部８６とを形成することが可能である。
ｂは、請求項１，５の発明に係る開孔部となるものであ
り、下部電極８１とＬＯＣＯＳ酸化膜７との境界に沿っ
てＬＯＣＯＳ酸化膜７の一部を除去することにより、下
部電極８１のＬＯＣＯＳ酸化膜７に接していた面が深さ
方向に露出した状態で形成されたものとなる。この下部
開孔部８６ｂは、下部電極８１とＬＯＣＯＳ酸化膜７と
の境界の範囲内で形成される。また上記ドライエッチン
グでは、例えば、用いるエッチングガス種や流量比等を
選択することにより、深さの異なる第１開孔部８５と第
２開孔部８６とを形成することが可能である。
【００７８】次に、第１開孔部８５、第２開孔部８６の
内部を埋め込む状態で第２絶縁膜８４上に導電材料膜
（図示略）を形成する。導電材料としては、導電性を有
していればいかなる材料を用いてもよいのは先の実施形
態と同様である。
内部を埋め込む状態で第２絶縁膜８４上に導電材料膜
（図示略）を形成する。導電材料としては、導電性を有
していればいかなる材料を用いてもよいのは先の実施形
態と同様である。
【００７９】そして、フォトリソグラフィおよびエッチ
ングによって導電材料膜を加工することにより、図７
（ｃ）に示すように、第１開孔部８５の内部に導電材料
が埋め込まれて高誘電率絶縁膜８３に接するキャパシタ
の上部電極８７と、第２開孔部８６の内部に導電材料が
埋め込まれて下部電極８１に接続するコンタクト部８８
と、コンタクト部８８の上層に形成されてコンタクト部
８８に接続する配線８９とを得る。コンタクト部８８
は、上部開孔部８６ａの内部に導電材料が埋め込まれて
形成された上部コンタクト部８８ａと、下部開孔部８６
ｂの内部に導電材料が埋め込まれて上部コンタクト部８
８ａに導通する下部コンタクト部８８ｂとから構成さ
れ、下部コンタクト部８８ｂが請求項１，５の発明に係
るコンタクト部となる。以上の工程によって、容量素子
が製造される。
ングによって導電材料膜を加工することにより、図７
（ｃ）に示すように、第１開孔部８５の内部に導電材料
が埋め込まれて高誘電率絶縁膜８３に接するキャパシタ
の上部電極８７と、第２開孔部８６の内部に導電材料が
埋め込まれて下部電極８１に接続するコンタクト部８８
と、コンタクト部８８の上層に形成されてコンタクト部
８８に接続する配線８９とを得る。コンタクト部８８
は、上部開孔部８６ａの内部に導電材料が埋め込まれて
形成された上部コンタクト部８８ａと、下部開孔部８６
ｂの内部に導電材料が埋め込まれて上部コンタクト部８
８ａに導通する下部コンタクト部８８ｂとから構成さ
れ、下部コンタクト部８８ｂが請求項１，５の発明に係
るコンタクト部となる。以上の工程によって、容量素子
が製造される。
【００８０】このように第４実施形態の方法では、半導
体基板１内に形成された下部電極８１と配線８９とを接
続するコンタクト部８８用の第２開孔部８６の形成にお
いて、上部開孔部８６ａを形成し、さらに上部開孔部８
６ａの底部から下部電極８１とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去すること
により、下部電極８１のＬＯＣＯＳ酸化膜７に接してい
た面が深さ方向に露出した下部開孔部８６ｂを形成す
る。このため、入口の面積よりも下部電極８１の露出面
積が大きい第２開孔部８６を形成できるので、実際には
平面投影面積よりも下部電極８１とのコンタクト面積が
大きいコンタクト部８８を得ることができる。その結
果、コンタクト部８８の下部電極８１とのコンタクト抵
抗を低減することができる。
体基板１内に形成された下部電極８１と配線８９とを接
続するコンタクト部８８用の第２開孔部８６の形成にお
いて、上部開孔部８６ａを形成し、さらに上部開孔部８
６ａの底部から下部電極８１とＬＯＣＯＳ酸化膜７との
境界に沿ってＬＯＣＯＳ酸化膜７の一部を除去すること
により、下部電極８１のＬＯＣＯＳ酸化膜７に接してい
た面が深さ方向に露出した下部開孔部８６ｂを形成す
る。このため、入口の面積よりも下部電極８１の露出面
積が大きい第２開孔部８６を形成できるので、実際には
平面投影面積よりも下部電極８１とのコンタクト面積が
大きいコンタクト部８８を得ることができる。その結
果、コンタクト部８８の下部電極８１とのコンタクト抵
抗を低減することができる。
【００８１】したがって、第４実施形態によれば、素子
の微細化に伴ってコンタクト部８８の平面投影面積が縮
小化されても、これによるコンタクト部８８のコンタク
ト抵抗の増加を抑制できるため、素子特性の良好な容量
素子を得ることができる。またコンタクト部８８の形成
では、ＬＯＣＯＳ酸化膜７の一部を除去して下部コンタ
クト部８８ｂを形成するので、この下部コンタクト部８
８ｂの形成による素子形成領域５の面積の増加も防止で
きる。以上のことから第４実施形態によっても、第１実
施形態と同様にチップ面積の縮小化、チップのコストダ
ウンを実現できる。
の微細化に伴ってコンタクト部８８の平面投影面積が縮
小化されても、これによるコンタクト部８８のコンタク
ト抵抗の増加を抑制できるため、素子特性の良好な容量
素子を得ることができる。またコンタクト部８８の形成
では、ＬＯＣＯＳ酸化膜７の一部を除去して下部コンタ
クト部８８ｂを形成するので、この下部コンタクト部８
８ｂの形成による素子形成領域５の面積の増加も防止で
きる。以上のことから第４実施形態によっても、第１実
施形態と同様にチップ面積の縮小化、チップのコストダ
ウンを実現できる。
【００８２】次に、本発明の第５実施形態を図８を用い
て説明する。図８は、抵抗素子からなる素子の製造にお
いて、特に半導体基板に形成された拡散層からなる抵抗
素子の抵抗部と配線とを接続するコンタクト部の形成に
請求項１，６の発明を適用した例を示したものである。
なお、図８において第１実施形態と同一の形成要素には
同一の符号を付し、この実施形態での説明を省略する。
て説明する。図８は、抵抗素子からなる素子の製造にお
いて、特に半導体基板に形成された拡散層からなる抵抗
素子の抵抗部と配線とを接続するコンタクト部の形成に
請求項１，６の発明を適用した例を示したものである。
なお、図８において第１実施形態と同一の形成要素には
同一の符号を付し、この実施形態での説明を省略する。
【００８３】第５実施形態に係る抵抗素子の製造方法で
は、既存の技術によって上記コンタクト部の形成の前ま
での工程を行い、図８（ａ）に示す前駆体を用意する。
すなわち、図８（ａ）では、Ｐ型のＳｉ基板からなる半
導体基板９０に、素子形成領域５を電気的に分離する状
態でＬＯＣＯＳ酸化膜７が形成されており、ＬＯＣＯＳ
酸化膜７の直下にＰ+ 型のチャネルストッパ拡散層１０
が形成されている。また素子形成領域５における半導体
基板９０には、Ｐ型の拡散層からなる抵抗部９１が形成
されており、素子形成領域５のＬＯＣＯＳ酸化膜７との
境界の部分にはこの抵抗部９１が設けられている状態に
なっている。さらに抵抗部９１の下層には、Ｎ型の拡散
層９２が抵抗部９１の下面を囲む状態で形成されてい
る。また半導体基板９０の表面には絶縁膜９３が形成さ
れている。
は、既存の技術によって上記コンタクト部の形成の前ま
での工程を行い、図８（ａ）に示す前駆体を用意する。
すなわち、図８（ａ）では、Ｐ型のＳｉ基板からなる半
導体基板９０に、素子形成領域５を電気的に分離する状
態でＬＯＣＯＳ酸化膜７が形成されており、ＬＯＣＯＳ
酸化膜７の直下にＰ+ 型のチャネルストッパ拡散層１０
が形成されている。また素子形成領域５における半導体
基板９０には、Ｐ型の拡散層からなる抵抗部９１が形成
されており、素子形成領域５のＬＯＣＯＳ酸化膜７との
境界の部分にはこの抵抗部９１が設けられている状態に
なっている。さらに抵抗部９１の下層には、Ｎ型の拡散
層９２が抵抗部９１の下面を囲む状態で形成されてい
る。また半導体基板９０の表面には絶縁膜９３が形成さ
れている。
【００８４】このような前駆体を用意した後は、フォト
リソグラフィおよびドライエッチングによって、図８
（ｂ）に示すように、半導体基板９０内に形成された抵
抗部９１とＬＯＣＯＳ酸化膜７との境界近傍位置におけ
る絶縁膜９３に、抵抗部９１に達する上部開孔部９４ａ
を形成し、さらに上部開孔部９４ａの底部から抵抗部９
１とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸
化膜７の一部を除去して、上記境界の部分に下部開孔部
９４ｂを形成し、上部開孔部９４ａと下部開孔部９４ｂ
とからなる開孔部９４を得る。
リソグラフィおよびドライエッチングによって、図８
（ｂ）に示すように、半導体基板９０内に形成された抵
抗部９１とＬＯＣＯＳ酸化膜７との境界近傍位置におけ
る絶縁膜９３に、抵抗部９１に達する上部開孔部９４ａ
を形成し、さらに上部開孔部９４ａの底部から抵抗部９
１とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸
化膜７の一部を除去して、上記境界の部分に下部開孔部
９４ｂを形成し、上部開孔部９４ａと下部開孔部９４ｂ
とからなる開孔部９４を得る。
【００８５】開孔部９４を構成する下部開孔部９４ｂ
は、請求項１，６の発明に係る開孔部となるものであ
り、抵抗部９１とＬＯＣＯＳ酸化膜７との境界に沿って
ＬＯＣＯＳ酸化膜７の一部を除去することにより、抵抗
部９１のＬＯＣＯＳ酸化膜７に接していた面が深さ方向
に露出した状態で形成されたものとなる。この下部開孔
部９４ｂは、抵抗部９１とＬＯＣＯＳ酸化膜７との境界
の範囲内で形成される。
は、請求項１，６の発明に係る開孔部となるものであ
り、抵抗部９１とＬＯＣＯＳ酸化膜７との境界に沿って
ＬＯＣＯＳ酸化膜７の一部を除去することにより、抵抗
部９１のＬＯＣＯＳ酸化膜７に接していた面が深さ方向
に露出した状態で形成されたものとなる。この下部開孔
部９４ｂは、抵抗部９１とＬＯＣＯＳ酸化膜７との境界
の範囲内で形成される。
【００８６】そして、これまでの実施形態と同様に、開
孔部９４の内部を埋め込む状態で絶縁膜９３上に導電材
料膜（図示略）を形成し、フォトリソグラフィおよびエ
ッチングによって導電材料膜を加工する。これにより図
８（ｃ）に示すように、開孔部９４の内部に導電材料が
埋め込まれて抵抗部９１に接続するコンタクト部９５
と、コンタクト部９５の上層に形成されてコンタクト部
９５に接続する配線９６とを得る。コンタクト部９５
は、上部開孔部９４ａの内部に導電材料が埋め込まれて
形成された上部コンタクト部９５ａと、下部開孔部９４
ｂの内部に導電材料が埋め込まれて上部コンタクト部９
５ａに導通する下部コンタクト部９５ｂとから構成さ
れ、下部コンタクト部９５ｂが請求項１，６の発明に係
るコンタクト部となる。以上の工程によって、抵抗素子
が製造される。
孔部９４の内部を埋め込む状態で絶縁膜９３上に導電材
料膜（図示略）を形成し、フォトリソグラフィおよびエ
ッチングによって導電材料膜を加工する。これにより図
８（ｃ）に示すように、開孔部９４の内部に導電材料が
埋め込まれて抵抗部９１に接続するコンタクト部９５
と、コンタクト部９５の上層に形成されてコンタクト部
９５に接続する配線９６とを得る。コンタクト部９５
は、上部開孔部９４ａの内部に導電材料が埋め込まれて
形成された上部コンタクト部９５ａと、下部開孔部９４
ｂの内部に導電材料が埋め込まれて上部コンタクト部９
５ａに導通する下部コンタクト部９５ｂとから構成さ
れ、下部コンタクト部９５ｂが請求項１，６の発明に係
るコンタクト部となる。以上の工程によって、抵抗素子
が製造される。
【００８７】このように第５実施形態の方法では、半導
体基板９０内に形成された抵抗部９１と配線９６とを接
続するコンタクト部９５用の開孔部９４の形成におい
て、上部開孔部９４ａを形成し、さらに上部開孔部９４
ａの底部から抵抗部９１とＬＯＣＯＳ酸化膜７との境界
に沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、抵抗部９１のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した下部開孔部９４ｂを形成する。この
ため、入口の面積よりも抵抗部９１の露出面積が大きい
開孔部９４を形成できるので、実際には平面投影面積よ
りも抵抗部９１とのコンタクト面積が大きいコンタクト
部９５を得ることができる。その結果、コンタクト部９
５の抵抗部９１とのコンタクト抵抗を低減することがで
きる。
体基板９０内に形成された抵抗部９１と配線９６とを接
続するコンタクト部９５用の開孔部９４の形成におい
て、上部開孔部９４ａを形成し、さらに上部開孔部９４
ａの底部から抵抗部９１とＬＯＣＯＳ酸化膜７との境界
に沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、抵抗部９１のＬＯＣＯＳ酸化膜７に接していた面が
深さ方向に露出した下部開孔部９４ｂを形成する。この
ため、入口の面積よりも抵抗部９１の露出面積が大きい
開孔部９４を形成できるので、実際には平面投影面積よ
りも抵抗部９１とのコンタクト面積が大きいコンタクト
部９５を得ることができる。その結果、コンタクト部９
５の抵抗部９１とのコンタクト抵抗を低減することがで
きる。
【００８８】したがって、第５実施形態によれば、素子
の微細化に伴ってコンタクト部９５の平面投影面積が縮
小化されても、これによるコンタクト部９５のコンタク
ト抵抗の増加を抑制できるため、素子特性の良好な抵抗
素子を得ることができる。以上のことから第５実施形態
によっても、これまでの実施形態と同様に、チップ面積
の縮小化、チップのコストダウンを図ることができる。
の微細化に伴ってコンタクト部９５の平面投影面積が縮
小化されても、これによるコンタクト部９５のコンタク
ト抵抗の増加を抑制できるため、素子特性の良好な抵抗
素子を得ることができる。以上のことから第５実施形態
によっても、これまでの実施形態と同様に、チップ面積
の縮小化、チップのコストダウンを図ることができる。
【００８９】次に、本発明の第６実施形態を図９を用い
て説明する。図９は、半導体基板の電位を規定するため
の電位規定用素子からなる素子の製造において、特に半
導体基板に形成された拡散層からなる電位規定部とと配
線とを接続するコンタクト部の形成に請求項１，７の発
明を適用した例を示したものである。なお、図９におい
て第５実施形態と同一の形成要素には同一の符号を付
し、この実施形態での説明を省略する。
て説明する。図９は、半導体基板の電位を規定するため
の電位規定用素子からなる素子の製造において、特に半
導体基板に形成された拡散層からなる電位規定部とと配
線とを接続するコンタクト部の形成に請求項１，７の発
明を適用した例を示したものである。なお、図９におい
て第５実施形態と同一の形成要素には同一の符号を付
し、この実施形態での説明を省略する。
【００９０】第６実施形態に係る電源規定用素子の製造
方法では、既存の技術によって上記コンタクト部の形成
の前までの工程を行い、図９（ａ）に示す前駆体を用意
する。すなわち、図９（ａ）では、半導体基板９０にＬ
ＯＣＯＳ酸化膜７が形成されており、素子形成領域５に
おける半導体基板９０には、Ｐ+ 型の拡散層からなる電
源規定部１０１が形成されている。よって、素子形成領
域５のＬＯＣＯＳ酸化膜７との境界の部分にはこの電源
規定部１０１が設けられた状態になっている。さらに半
導体基板９０の表面には絶縁膜１０２が形成されてい
る。
方法では、既存の技術によって上記コンタクト部の形成
の前までの工程を行い、図９（ａ）に示す前駆体を用意
する。すなわち、図９（ａ）では、半導体基板９０にＬ
ＯＣＯＳ酸化膜７が形成されており、素子形成領域５に
おける半導体基板９０には、Ｐ+ 型の拡散層からなる電
源規定部１０１が形成されている。よって、素子形成領
域５のＬＯＣＯＳ酸化膜７との境界の部分にはこの電源
規定部１０１が設けられた状態になっている。さらに半
導体基板９０の表面には絶縁膜１０２が形成されてい
る。
【００９１】このような前駆体を用意した後は、フォト
リソグラフィおよびドライエッチングによって、図９
（ｂ）に示すように、絶縁膜１０２に半導体基板９０内
の電源規定部１０１に達する上部開孔部１０３ａを形成
し、さらに上部開孔部１０３ａの底部から電源規定部１
０１とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ
酸化膜７の一部を除去して、上記境界の部分に下部開孔
部１０３ｂを形成し、上部開孔部１０３ａと下部開孔部
１０３ｂとからなる開孔部１０３を得る。
リソグラフィおよびドライエッチングによって、図９
（ｂ）に示すように、絶縁膜１０２に半導体基板９０内
の電源規定部１０１に達する上部開孔部１０３ａを形成
し、さらに上部開孔部１０３ａの底部から電源規定部１
０１とＬＯＣＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ
酸化膜７の一部を除去して、上記境界の部分に下部開孔
部１０３ｂを形成し、上部開孔部１０３ａと下部開孔部
１０３ｂとからなる開孔部１０３を得る。
【００９２】開孔部１０３を構成する下部開孔部１０３
ｂは、請求項１，７の発明に係る開孔部となるものであ
り、電源規定部１０１とＬＯＣＯＳ酸化膜７との境界に
沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、電源規定部１０１のＬＯＣＯＳ酸化膜７に接してい
た面が深さ方向に露出した状態で形成される。なお、上
記フォトリソグラフィおよびドライエッチングは、下部
開孔部１０３ｂが電源規定部１０１とＬＯＣＯＳ酸化膜
７との境界の範囲内で形成されるように行う。
ｂは、請求項１，７の発明に係る開孔部となるものであ
り、電源規定部１０１とＬＯＣＯＳ酸化膜７との境界に
沿ってＬＯＣＯＳ酸化膜７の一部を除去することによ
り、電源規定部１０１のＬＯＣＯＳ酸化膜７に接してい
た面が深さ方向に露出した状態で形成される。なお、上
記フォトリソグラフィおよびドライエッチングは、下部
開孔部１０３ｂが電源規定部１０１とＬＯＣＯＳ酸化膜
７との境界の範囲内で形成されるように行う。
【００９３】そして、これまでの実施形態と同様に、開
孔部１０３の内部を埋め込む状態で絶縁膜１０２上に導
電材料膜（図示略）を形成し、フォトリソグラフィおよ
びエッチングによって導電材料膜を加工する。これによ
り図９（ｃ）に示すように、下部開孔部１０３ｂの内部
に導電材料が埋め込まれて電源規定部１０１に接続する
下部コンタクト部１０４ｂと、上部開孔部１０３ａの内
部に導電材料が埋め込まれて下部コンタクト部１０４ｂ
に接続する上部コンタクト部１０４ａとからなるコンタ
クト部１０４と、この上層に形成されてコンタクト部１
０４に接続する配線１０５とを得る。下部コンタクト部
１０４が請求項１，７の発明に係るコンタクト部とな
る。以上の工程によって、電源規定用素子が製造され
る。
孔部１０３の内部を埋め込む状態で絶縁膜１０２上に導
電材料膜（図示略）を形成し、フォトリソグラフィおよ
びエッチングによって導電材料膜を加工する。これによ
り図９（ｃ）に示すように、下部開孔部１０３ｂの内部
に導電材料が埋め込まれて電源規定部１０１に接続する
下部コンタクト部１０４ｂと、上部開孔部１０３ａの内
部に導電材料が埋め込まれて下部コンタクト部１０４ｂ
に接続する上部コンタクト部１０４ａとからなるコンタ
クト部１０４と、この上層に形成されてコンタクト部１
０４に接続する配線１０５とを得る。下部コンタクト部
１０４が請求項１，７の発明に係るコンタクト部とな
る。以上の工程によって、電源規定用素子が製造され
る。
【００９４】このように第６実施形態の方法では、半導
体基板９０内に形成された抵抗規定部１０１と配線１０
５とを接続するコンタクト部１０４用の開孔部１０３の
形成において、上部開孔部１０３ａを形成し、さらに上
部開孔部１０３ａの底部から抵抗規定部１０１とＬＯＣ
ＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一
部を除去することにより、抵抗規定部１０１のＬＯＣＯ
Ｓ酸化膜７に接していた面が深さ方向に露出した下部開
孔部１０３ｂを形成する。このため、入口の面積よりも
電源規定部１０１の露出面積が大きい開孔部１０３を形
成できるので、開孔部１０３の内部に導電材料を埋め込
むことにより、実際には平面投影面積よりも電源規定部
１０１とのコンタクト面積が大きいコンタクト部１０４
を得ることができる。その結果、コンタクト部１０４の
電源規定部１０１とのコンタクト抵抗を低減することが
できる。
体基板９０内に形成された抵抗規定部１０１と配線１０
５とを接続するコンタクト部１０４用の開孔部１０３の
形成において、上部開孔部１０３ａを形成し、さらに上
部開孔部１０３ａの底部から抵抗規定部１０１とＬＯＣ
ＯＳ酸化膜７との境界に沿ってＬＯＣＯＳ酸化膜７の一
部を除去することにより、抵抗規定部１０１のＬＯＣＯ
Ｓ酸化膜７に接していた面が深さ方向に露出した下部開
孔部１０３ｂを形成する。このため、入口の面積よりも
電源規定部１０１の露出面積が大きい開孔部１０３を形
成できるので、開孔部１０３の内部に導電材料を埋め込
むことにより、実際には平面投影面積よりも電源規定部
１０１とのコンタクト面積が大きいコンタクト部１０４
を得ることができる。その結果、コンタクト部１０４の
電源規定部１０１とのコンタクト抵抗を低減することが
できる。
【００９５】したがって、第６実施形態によれば、素子
の微細化に伴ってコンタクト部１０４の平面投影面積が
縮小化されても、これによるコンタクト部１０４のコン
タクト抵抗の増加を抑制できるため、素子特性の良好な
電源規定用素子を得ることができる。以上のことから第
６実施形態によっても、これまでの実施形態と同様に、
チップ面積の縮小化、チップのコストダウンを図ること
ができる。
の微細化に伴ってコンタクト部１０４の平面投影面積が
縮小化されても、これによるコンタクト部１０４のコン
タクト抵抗の増加を抑制できるため、素子特性の良好な
電源規定用素子を得ることができる。以上のことから第
６実施形態によっても、これまでの実施形態と同様に、
チップ面積の縮小化、チップのコストダウンを図ること
ができる。
【００９６】なお、前述した第１〜第６実施形態では、
素子を形成する領域を電気的に分離する素子分離絶縁膜
としてＬＯＣＯＳ酸化膜を用いたが、その他の素子分離
絶縁膜、例えばトレンチ素子分離絶縁膜等を用いてもよ
い。また、本発明は前述した第１〜第６実施形態に限定
されるものでなく、その他の素子の製造に適用できるの
はもちろんである。
素子を形成する領域を電気的に分離する素子分離絶縁膜
としてＬＯＣＯＳ酸化膜を用いたが、その他の素子分離
絶縁膜、例えばトレンチ素子分離絶縁膜等を用いてもよ
い。また、本発明は前述した第１〜第６実施形態に限定
されるものでなく、その他の素子の製造に適用できるの
はもちろんである。
【００９７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、絶縁膜と素子を形成する領域との境界
の部分に、この境界に沿う状態で絶縁膜の一部を除去し
て素子を形成する領域の上記絶縁膜との境界の部分が深
さ方向に露出した開孔部を得るので、開孔部に導電材料
を埋め込むことにより、実際には平面投影面積よりも素
子を形成する領域とのコンタクト面積が大きいコンタク
ト部を得ることができる。よって、従来に比較して、コ
ンタクト部の素子を形成する領域とのコンタクト抵抗を
低減することができることから、コンタクト抵抗を増加
させることなくコンタクト部の平面投影面積を縮小化で
きる。したがって、本発明によれば、良好な素子特性を
維持しつつ素子の微細化を図ることができ、半導体装置
のさらなる高集積化を進展させることができる。
の製造方法では、絶縁膜と素子を形成する領域との境界
の部分に、この境界に沿う状態で絶縁膜の一部を除去し
て素子を形成する領域の上記絶縁膜との境界の部分が深
さ方向に露出した開孔部を得るので、開孔部に導電材料
を埋め込むことにより、実際には平面投影面積よりも素
子を形成する領域とのコンタクト面積が大きいコンタク
ト部を得ることができる。よって、従来に比較して、コ
ンタクト部の素子を形成する領域とのコンタクト抵抗を
低減することができることから、コンタクト抵抗を増加
させることなくコンタクト部の平面投影面積を縮小化で
きる。したがって、本発明によれば、良好な素子特性を
維持しつつ素子の微細化を図ることができ、半導体装置
のさらなる高集積化を進展させることができる。
【図１】（ａ）〜（ｇ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に示す要部断面図であ
る。
製造方法の第１実施形態を工程順に示す要部断面図であ
る。
【図２】第１実施形態の第１変形例を示す要部断面図で
ある。
ある。
【図３】第１実施形態の第２変形例を示す要部断面図で
ある。
ある。
【図４】本発明に係る半導体装置の製造方法の第２実施
形態を示す要部断面図である。
形態を示す要部断面図である。
【図５】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の第３実施形態を工程順に示す要部断面図であ
る。
製造方法の第３実施形態を工程順に示す要部断面図であ
る。
【図６】（ａ）〜（ｃ）は、第３実施形態の変形例を工
程順に示す要部断面図である。
程順に示す要部断面図である。
【図７】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の第４実施形態を工程順に示す要部断面図であ
る。
製造方法の第４実施形態を工程順に示す要部断面図であ
る。
【図８】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の第５実施形態を工程順に示す要部断面図であ
る。
製造方法の第５実施形態を工程順に示す要部断面図であ
る。
【図９】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の第６実施形態を工程順に示す要部断面図であ
る。
製造方法の第６実施形態を工程順に示す要部断面図であ
る。
【図１０】従来の技術を示す要部断面図である。
１，９０…半導体基板、５…素子形成領域、７…ＬＯＣ
ＯＳ酸化膜、９…コレクタ領域、２２ｂ，３４ｂ，４８
ｂ，６４ｂ，８６ｂ，９４ｂ，１０３ｂ…下部開孔部、
２６ｂ、５３ｂ，６６ｂ，８８ｂ，９５ｂ，１０４ｂ…
下部コンタクト部、２７…コレクタ電極、３７ｂ…下部
プラグ、４１…ベース領域、５４…ベース電極、６２…
ソース・ドレイン領域、６７…ソース・ドレイン電極、
８１…下部電極、８９，９６，１０５…配線、９１…抵
抗部、１０１…電源規定部
ＯＳ酸化膜、９…コレクタ領域、２２ｂ，３４ｂ，４８
ｂ，６４ｂ，８６ｂ，９４ｂ，１０３ｂ…下部開孔部、
２６ｂ、５３ｂ，６６ｂ，８８ｂ，９５ｂ，１０４ｂ…
下部コンタクト部、２７…コレクタ電極、３７ｂ…下部
プラグ、４１…ベース領域、５４…ベース電極、６２…
ソース・ドレイン領域、６７…ソース・ドレイン電極、
８１…下部電極、８９，９６，１０５…配線、９１…抵
抗部、１０１…電源規定部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/808
Claims (7)
- 【請求項１】 素子を形成する領域を電気的に分離する
ように素子分離絶縁膜が形成された半導体基板を用い、
前記素子分離絶縁膜と前記素子を形成する領域との境界
の部分に、該境界に沿う状態で前記素子分離絶縁膜の一
部を除去することにより開孔部を形成する工程と、 前記開孔部の内部に導電材料を埋め込んでコンタクト部
を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記素子を形成する領域はバイポーラト
ランジスタを形成する領域であり、 前記コンタクト部を形成する工程では、予め前記バイポ
ーラトランジスタを形成する領域の前記半導体基板内に
形成されたコレクタ領域と前記素子分離絶縁膜との境界
の部分に、該境界に沿う状態で前記素子分離絶縁膜の一
部を除去することにより開孔部を形成し、該開孔部の内
部に前記導電材料を埋め込んで前記コレクタ領域と前記
半導体基板上に形成されるコレクタ電極とを接続するコ
ンタクト部を形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記素子を形成する領域はバイポーラト
ランジスタを形成する領域であり、 前記コンタクト部を形成する工程では、予め前記バイポ
ーラトランジスタを形成する領域の前記半導体基板内に
形成されたベース領域と前記素子分離絶縁膜との境界の
部分に、該境界に沿う状態で前記素子分離絶縁膜の一部
を除去することにより開孔部を形成し、該開孔部の内部
に前記導電材料を埋め込んで前記ベース領域と前記半導
体基板上に形成されるベース電極とを接続するコンタク
ト部を形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記素子を形成する領域は電界効果トラ
ンジスタを形成する領域であり、 前記コンタクト部を形成する工程では、予め前記電界効
果トランジスタを形成する領域の前記半導体基板内に形
成されたソース・ドレイン層と前記素子分離絶縁膜との
境界の部分に、該境界に沿う状態で前記素子分離絶縁膜
の一部を除去することにより開孔部を形成し、該開孔部
の内部に前記導電材料を埋め込んで前記ソース・ドレイ
ン層と前記半導体基板上に形成されるソース・ドレイン
電極とを接続するコンタクト部を形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記素子を形成する領域は容量素子を形
成する領域であり、 前記コンタクト部を形成する工程では、予め前記容量素
子を形成する領域の前記半導体基板内に形成された拡散
層からなる下部電極部と前記素子分離絶縁膜との境界の
部分に、該境界に沿う状態で前記素子分離絶縁膜の一部
を除去することにより開孔部を形成し、該開孔部の内部
に前記導電材料を埋め込んで前記下部電極部と前記半導
体基板上に形成される配線とを接続するコンタクト部を
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項６】 前記素子を形成する領域は抵抗素子を形
成する領域であり、 前記コンタクト部を形成する工程では、予め前記抵抗素
子を形成する領域の前記半導体基板内に形成された拡散
層からなる抵抗部と前記素子分離絶縁膜との境界の部分
に、該境界に沿う状態で前記素子分離絶縁膜の一部を除
去することにより開孔部を形成し、該開孔部の内部に前
記導電材料を埋め込んで前記抵抗部と前記半導体基板上
に形成される配線とを接続するコンタクト部を形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項７】 前記素子を形成する領域は前記半導体基
板の電位を規定するための電位規定用素子を形成する領
域であり、 前記コンタクト部を形成する工程では、予め前記電位規
定用素子を形成する領域の前記半導体基板内に形成され
た拡散層からなる電位規定部と前記素子分離絶縁膜との
境界の部分に、該境界に沿う状態で前記素子分離絶縁膜
の一部を除去することにより開孔部を形成し、該開孔部
の内部に前記導電材料を埋め込んで前記電位規定部と前
記半導体基板上に形成される配線とを接続するコンタク
ト部を形成することを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23193797A JPH1174284A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23193797A JPH1174284A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174284A true JPH1174284A (ja) | 1999-03-16 |
Family
ID=16931408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23193797A Pending JPH1174284A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174284A (ja) |
-
1997
- 1997-08-28 JP JP23193797A patent/JPH1174284A/ja active Pending
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