JPH1168030A

JPH1168030A - 半導体メモリカード及びこれを用いた半導体メモリシステム

Info

Publication number: JPH1168030A
Application number: JP9216872A
Authority: JP
Inventors: Shuichi Ishimura; 村秋一石; Toshiro Yokoyama; 山敏郎横; Takamitsu Sumiyoshi; 吉貴充住; Isao Baba; 場勲馬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-08-11
Filing date: 1997-08-11
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】高集積度・低コストでかつメモリ容量と処理
速度が極めて大きい半導体メモリカードおよびこれを用
いた半導体メモリシステムを提供する。【解決手段】一辺端部にコネクタ接続用の基板端子１
７を所定の間隔で複数個配設し、ＳＧＳ配線方式で放射
状に形成されたリード配線１８を主面に配設した第１の
基板２２と、上記第１の基板２２上に実装され、リード
配線１８を介して基板端子１７に直接接続された複数の
電極パッド２１を有する半導体メモリチップ２０ａとを
備えた半導体メモリカード１０を上記第１の基板２２の
基板端子１７により、上記基板端子１７に対応した端子
列を備えたコネクタ５に着脱自在に係合し、上記コネク
タ５を信号伝搬が飽和する間隔で複数個並列に第２の基
板２に配設する。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】従来より、パーソナルコンピュータなど
の情報機器のメモリシステムとして、いわゆるＳＩＭＭ
／ＤＩＭＭ（Ｓingle Ｉnline Ｍemory Ｍodule／Ｄual
Ｉnline Ｍemory Ｍodule ）方式が用いられている。こ
れは、ＳＯＪ（Ｓmall Ｏutline Ｊ-leaded）パッケー
ジをなすメモリＩＣを複数個基板に実装したメモリカー
ドをマザーボードにコネクタを介して装着するものであ
る。以下、図面を参照しながら、ＳＩＭＭ／ＤＩＭＭ方
式によるメモリシステムについて説明する。

【０００２】図１６は、ＳＩＭＭ／ＤＩＭＭ方式のメモ
リカードの一例を示す斜視図である。

【０００３】図１６において、メモリカード１６０に
は、４Ｍｂｉｔのメモリチップを搭載し、ＳＯＪで表面
実装された８個のメモリＩＣ１７０ａないし１７０ｈが
矩形のメモリカード基板１６１の正面視における左右に
４個ずつ一定の間隔で並列に配設されている。各メモリ
ＩＣ１７０は、メモリカード基板１６１の長辺側に所定
のピッチで金メッキ等により形成された７２個のピン１
６２のそれぞれと接続されており、このピン１６２を通
して外部の（マザーボード上の）マイクロプロセッサと
信号の送受を行なう。

【０００４】メモリカード基板１６１の中央部手前側に
は、遅延制御回路を搭載した半導体パッケージ１８０が
配設されている。これは、各メモリＩＣ１７０ａないし
７０ｈとマイクロプロセッサ１との物理的な距離が異な
るため生ずる信号伝搬遅延を制御するためである。

【０００５】図１７は、このようなメモリカード１６０
をマザーボードに接続した様子を示す平面図である。

【０００６】図１７において、矩形の形状を有するマザ
ーボード１５２の一部には、マイクロプロセッサ１が配
設されている。マイクロプロセッサ１の近傍には、コネ
クタ１５５が相互に所定の間隔ｄ₂をもって並行に配設
されている。この間隔ｄ₂は、このメモリシステムにお
いて、１０mmである各コネクタの底部には、図１６に示したメモリカード１
６０のピン１６２の配列に対応して接続ピンが形成さ
れ、マザーボード１５２の中に形成された配線（図示せ
ず）に接続されている。メモリカード１６０は、コネク
タ１５５の左右の側面内側に設けられた溝に沿ってコネ
クタ１５５に挿入され、ピン１６１がコネクタ１５５の
底部の接続ピンに係合することによって固定され、この
コネクタ１５５を介してマザーボード１５２の基板の配
線に接続されている。

【０００７】図８は、図１７に示した接続具体例のＸー
Ｘ断面図である。マザーボード１５２の上にコネクタ１
５５が等間隔ｄ₂で配設され、コネクタ１５５に挿入さ
れたメモリカード１６０がこのコネクタ１５５とマザー
ボード内の配線（図示せず）を介してマイクロプロセッ
サ１と接続されている。

【０００８】このような構成を有するＳＩＭＭ／ＤＩＭ
Ｍ方式のメモリシステムは、予め４個ないし８個程度の
コネクタを実装しておき必要に応じてメモリカードを追
加装着し、または、メモリ容量の大きいメモリカードに
交換することにより手軽にメモリ容量を増大することが
できるというメリットがあった。

【０００９】

【発明が解決しようとする課題】近年、マイクロプロセ
ッサの処理能力は加速度的に向上しており、その取扱う
データ量が極めて膨大なものになっている。特に、本格
的なマルチメディア時代を迎えてＤＶＤ（Ｄigital Ｖi
deo Ｄisk）のように、キャラクタ情報のみならず画像
情報や音声情報を大量に取扱うようになっており、大容
量のメモリシステムが不可欠となっている。

【００１０】しかしながら、従来のメモリシステムで
は、標準のＤＩＰ（Dual Inline Package）形式のメ
モリＩＣを実装したメモリカードをコネクタに挿入する
形式であるため、大容量のメモリ部を構成するために
は、１枚のメモリカードの容量を増加させることおよび
多数のメモリカードを実装する必要がある。

【００１１】ここで、１枚のメモリカードの容量は、メ
モリＩＣの搭載個数が通常８〜１６個であることに伴う
制限があり、例えば、２ＭＢのＩＣを実装した場合であ
っても、ＤＩＭＭ方式で３２ＭＢのメモリ容量にとどま
る。

【００１２】一方、ＳＩＭＭ／ＤＩＭＭ方式のメモリカ
ードは、面積で約１１０ｍｍ×２５ｍｍ、厚さで約１０
ｍｍもあり、これを装着するためのコネクタの幅と奥行
はこれを上回るため、マザーボード内での占有面積が大
きく、実装されるメモリカードの枚数は通常４〜８程度
であり、メモリカードの実装枚数を増加させるのは困難
である。しかも、メモリカード上のＩＣどうしの実装時
の干渉や十分な放熱を確保するため等の物理的な制約か
らメモリカードの装着用のコネクタ間ピッチを現状以上
に縮小させることは困難である。

【００１３】このように大きな外形寸法を有するコネク
タやメモリカードを使用しているため、マイクロプロセ
ッサから見たメモリチップまでの距離、すなわち配線長
は１００ｍｍ以上にもなることがあり、しかも端子位置
によるばらつきも大きいので、信号の伝播および周波数
特性に悪影響を与えている。このため、メモリカード内
では、図１６に示したような信号遅延を調整するための
遅延回路が必要となり、これにより、メモリカードのコ
スト上昇を招いている。

【００１４】このような種々の問題を解決するために
は、規格化されている現状の配線間ピッチやコネクタの
端子間ピッチを縮小させることが必要となっているが、
一般的に配線間ピッチを縮小化すると、信号配線間の相
互干渉が起こりクロストークが増加することが知られて
いる。

【００１５】このような問題を解決するために、信号線
と信号線の間に接地線を挿入するＳＧＳ（Ｓignal Ｇro
und Ｓignal）配線が有効であることは知られている
が、現状のメモリＩＣを用いる標準化されたメモリカー
ドでは集積度を上げるために既に４層基板を採用してお
り、ＳＧＳ配線を採用する余裕はない。

【００１６】以上のように、従来のＳＩＭＭ／ＤＩＭＭ
方式に基づくメモリシステムでは、メモリ容量、集積
度、動作特性およびコスト等の点で問題があった。

【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大容量でありながら占有面積が
小さく、動作特性の良好な半導体メモリカード及びこれ
を用いた半導体メモリシステムを提供することにある。

【００１８】

【課題を解決するための手段】本発明は、以下の手段に
より、上記課題の解決を図るものである。

【００１９】即ち、本発明（請求項１）によれば、一辺
端部に所定間隔でコネクタ接続用の複数の基板端子を配
設した基板と、前記基板上に実装され、前記基板端子に
直接接続された複数の電極パッドを有する半導体メモリ
チップとを備えた半導体メモリカードが提供される。

【００２０】上記半導体メモリチップは、上記基板の主
面に実装され、上記電極パッドは、上記半導体メモリチ
ップの少なくとも一辺の周縁部に備えられ、上記基板の
主面に配設された複数のリード配線を介して上記基板端
子に接続されていると良い。また、上記複数のリード配
線は、少なくともその一部が上記メモリチップの一辺か
ら上記基板の一辺端部に向かう放射形状をなすものであ
ると良い。

【００２１】また、上記複数のリード配線は、信号配線
と、上記信号配線の間に配設された接地配線とを単位と
して構成されることが望ましい。

【００２２】また、上記基板端子を除く上記基板の主面
は、樹脂で封止されていることが望ましい。

【００２３】また、上記基板の主面の樹脂封止装置の樹
脂導入口に対応する周辺位置には、樹脂の流入を円滑化
させるための金属メッキが備られていると良い。

【００２４】また、上記基板には、上記半導体メモリチ
ップに対応する位置に放熱用の表裏貫通孔が穿設されて
いると良い。

【００２５】また、上記基板は、上記半導体メモリチッ
プが実装された面の反対の面に放熱板が装着されている
と良い。

【００２６】また、上記基板の裏面には、半分以上の面
積に及ぶ接地パターンが形成されていることが好まし
い。

【００２７】上記メモリカードは、基板の中央部に矩形
状の開口を有し、上記電極パッドは、上記半導体メモリ
チップの中央部に上記開口に対応する形状で列をなして
備えられ、上記半導体メモリチップは、上記電極パッド
が上記開口内に収まるように上記基板の裏面に実装さ
れ、電極パッドは、上記開口を越えて配設されるワイヤ
を介して上記基板の上面に形成された複数のリード配線
と接続されているものでも良い。

【００２８】また、本発明（請求項１１）によれば、一
辺端部に所定間隔で配設されたコネクタ接続用の複数の
基板端子と、上記基板端子から放射状に配設され、信号
配線と上記信号配線の相互間に配設された接地配線とを
有する複数のリード配線とを備えた基板と、上記基板の
主面に実装され、複数の電極パッドが上記複数のリード
配線を介して上記基板端子に直接接続された半導体メモ
リチップと、上記基板の主面を封止して上記複数のリー
ド配線と上記メモリチップを保護する樹脂と、上記基板
の裏面に半分以上の面積を占有して形成された接地パタ
ーンと、上記裏面の端部に形成され上記樹脂の流入を円
滑化させる金属メッキとを備えた半導体メモリカードが
提供される。

【００２９】また、本発明（請求項２０）によれば、半
導体メモリチップを搭載し、上記半導体メモリチップの
電極パッドに直接接続された端子が一辺端部に基板端子
として第１の所定の間隔で複数個配設された少なくとも
１つの第１の基板と、上記基板端子に対応した端子列を
備え、上記第１の基板と着脱自在に係合するコネクタが
第２の所定の間隔で複数個並行に配設された第２の基板
とを備えた半導体メモリシステムが提供される。

【００３０】上記半導体メモリチップは、上記第１の基
板の主面に実装され、上記電極パッドは、上記半導体メ
モリチップの少なくとも一辺の周縁部に備えられ、上記
第１の基板の主面に配設された複数のリード配線を介し
て上記端子に接続されていると良い。

【００３１】また、上記複数のリード配線は、少なくと
もその一部が上記メモリチップの一辺から上記第１の基
板の一辺端部に向かう放射形状をなすものであると良
い。

【００３２】また、上記複数のリード配線は、信号配線
と、上記信号配線の間に配設された接地配線とを単位と
して構成されることが望ましい。

【００３３】また、上記第１の基板は、主面が樹脂で封
止されていることが望ましい。

【００３４】また、上記第１の基板の主面の樹脂封止装
置の樹脂導入口に対応する周辺位置には、樹脂の流入を
円滑化させるための金属メッキが備えられていると良
い。

【００３５】また、上記第１の基板には、上記半導体メ
モリチップに対応する位置に放熱用の表裏貫通孔を穿設
されていると良い。

【００３６】また、上記第１の基板は、上記半導体メモ
リチップが実装された面に反対の面に放熱板が配設され
ていると良い。

【００３７】また、上記第１の基板の裏面には、半分以
上の面積に及ぶ接地パターンが形成されているとなお良
い。

【００３８】上記第１の基板は、中央部に矩形状の開口
を有し、上記電極パッドは、上記半導体メモリチップの
中央部に上記開口に対応する形状で列をなして備えら
れ、上記半導体メモリチップは、上記電極パッドが上記
開口内に収まるように上記第１の基板の裏面に実装さ
れ、電極パッドは、上記開口を介してワイヤにより上記
第１の基板の上面に配設された上記複数のリード配線と
接続されているものでも良い。

【００３９】上記半導体メモリチップは、マイクロプロ
セッサに機能認識用の信号を供給する特性認識回路を備
えることが望ましい。

【００４０】また、上記特性認識回路は、メモリのスピ
ードを上記マイクロプロセッサに伝達する回路であると
良い。

【００４１】また、上記スピードは、複数の段階でなる
と良い。

【００４２】また、上記特性認識回路は、上記半導体メ
モリチップの外部に延在する外部配線を備え、上記外部
配線の開放と短絡により上記スピードの段階を変更して
上記マイクロプロセッサに伝達する回路であると良い。

【００４３】さらに、上記基板は、上記外部配線に接続
された複数の切換パッドをさらに備え、上記特性認識回
路は、上記切換パッドに接続され、上記切換パッド相互
間配線の開放と短絡により仕様変更が可能であると良
い。

【００４４】上記特性切換パッドは、相互に接続されて
おり、外部の高電圧印加パッドから高電圧を印加される
ことにより相互に開放されるものでも良い。

【００４５】また、上記特性切換パッドは、相互に接続
されており、レーザビームの照射により相互に開放され
るものでも良い。

【００４６】さらに、上記特性切換パッドは、相互に開
放されており、導電体の装着により相互に短絡されるも
のでも良い。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて、図面を参照しながら説明する。なお、以
下の各図において、同一の部分には同一の参照番号を付
してその説明は省略する。

【００４８】まず、本発明にかかる半導体メモリカード
の実施の形態のいくつかについて説明する。

【００４９】図４は、本発明にかかる半導体メモリカー
ドの第１の実施の形態である半導体メモリカード１０の
斜視図であり、また図５は、この半導体メモリカード１
０の平面図である。

【００５０】図４および図５において、メモリカード基
板２２の表面のやや奥側中央に半導体メモリチップ２０
ａが接着材料１４を介してメモリカード基板２２に固着
されている。半導体メモリチップ２０ａの上面手前部分
には、電極パッド２１が形成されている。

【００５１】メモリカード基板２２の下端部には基板端
子であるピン１７ａ，１７ｂ・・・・が微小なピッチ間
隔で形成されている。

【００５２】メモリカード基板２２の主面であって、半
導体メモリチップ２０ａの下端近傍からは、各ピンに至
るまで放射状にリード配線１８が形成され、さらに、本
発明において特徴的な点として、メモリチップの電極パ
ッド２１は、ワイヤ１３を介してこのリード配線１８に
直接接続されている。

【００５３】さらに、ピン１７ａ，１７ｃ，１７ｅ・・
・は、マザーボード内の接地線に接続され、ピン１７
ｂ，１７ｄ，１７ｆは、マザーボード内の信号側に接続
されている。このように、本実施形態においては、半導
体メモリチップを直接メモリカード基板に装着し、ワイ
ヤ結線をするため、メモリカード上にリード配線のため
の面積の余裕ができるので、接地側と信号側に交互に各
ピンを接続することが可能になる。これにより、ＳＧＳ
配線を実現することができる。

【００５４】このような端子配列を行うことにより、本
発明にかかる半導体メモリカードを用いたメモリシステ
ムにおいてクロストークノイズの発生が防止される。

【００５５】メモリカード基板１０の右端部の奥側に形
成されたピン８１ないし８３と、メモリカード基板１０
の主面の右奥に配設され、これらピン８１ないし８３に
それぞれ接続された特性切換パッド８７ないし８９、お
よびこれら特性切換パッド８７ないし８９の相互間に接
続されたヒューズ８４，８５は、本発明における特徴点
である特性切換回路を構成する。この特性切換回路につ
いては、後述する。

【００５６】メモリカード基板２２の右端部の略中央に
１点鎖線で示すものは、モールドの型のゲート部に対応
して備えられた金メッキ１６である。

【００５７】この金メッキ１６により、図６に示される
ような樹脂封止型の半導体メモリカードにおける樹脂封
止の工程において、樹脂封入装置の樹脂導入が円滑にな
り、また、樹脂が固形化した後に、樹脂の分離が容易に
なる。

【００５８】図４に示す半導体メモリカード１０のＣー
Ｃ断面図であって、樹脂封止された後の断面図を図６に
示す。

【００５９】図６に示すように、メモリカード基板２２
の主面に接着材料１４を介して半導体メモリチップ２０
ａが固着されている。また、メモリカード基板２２の上
面には、ピン１７ｉを除く全面に樹脂成型体１５が形成
されており、この樹脂成型体１５に封止されることによ
り、半導体メモリチップ２０ａ，ワイヤ１３およびリー
ド配線１８が外力による衝撃や湿度による酸化等から保
護されている。

【００６０】メモリカード基板２２の半導体メモリチッ
プ２０ａの下の領域には、表裏貫通孔１２が穿設されて
いる。さらに、メモリカード基板２２の裏面には、ＡＬ
等の放熱板１１が固着され、これら表裏貫通孔１２およ
び放熱板１１により、高速動作によって発生する高熱が
発散され、半導体メモリカードの動作異常の発生が防止
される。

【００６１】図７は、図４に示す半導体メモリカード１
０の裏面を示す斜視図である。

【００６２】メモリカード基板２２の下端部にピン１９
が主面の下端部のピン１７に対応した位置に形成されて
おり、さらに、メモリカード基板２２の裏面の上に放熱
板１１が固着されている。

【００６３】本実施形態にかかる半導体メモリカード１
０は、半導体メモリチップを直接メモリカード基板に装
着し、ワイヤ結線をするので、極めて小さい半導体メモ
リカードを提供することができる。

【００６４】図１６に示した従来技術のＳＩＭＭ／ＤＩ
ＭＭ方式による半導体メモリカードの面積が約１１０mm
×２５mm、厚さが１０mmで、体積２７，５００mmである
のに対し、本実施形態におけるメモリカード１０の面積
は、約４０mm×１０mm、厚さは１mm以下で、体積４００
mm³以下となっており、カード１枚当りの大きさについ
て従来技術のＳＩＭＭ／ＤＩＭＭ方式によるメモリカー
ドの２％以下を実現することができる。

【００６５】また、半導体メモリチップを直接メモリカ
ード基板に装着し、ワイヤ結線をするので、規格にとら
われることなく大容量のメモリチップを実装することが
可能になるので、上述の極めて小さな容積で、大きなメ
モリ容量を有する半導体メモリカードを提供することが
できる。

【００６６】さらに、複数のメモリチップをメモリカー
ド基板に実装すれば、メモリチップの枚数分のメモリ容
量を有する半導体メモリカードが提供される。

【００６７】次に、本発明にかかる半導体メモリカード
の第２の実施の形態について図面を参照しながら説明す
る。

【００６８】図８は、本発明にかかる半導体メモリカー
ドの第２の実施の形態である半導体メモリカード３０の
斜視図である。

【００６９】図８に示すように、メモリカード基板２２
の主面やや奥側中央に接着剤量１４を介して半導体メモ
リチップ４０がメモリカード基板２２に固着されてい
る。半導体メモリチップ４０の上面の下端部、左端部お
よび右端部の近傍には、それぞれ電極パッド４１，４
３，４５が設けられている。

【００７０】メモリカード基板２２の主面手前側には、
ピン３１，３３，３５が手前側の辺に沿って微小なピッ
チ間隔で形成されている。ピン３３からは、メモリチッ
プ４０の下端の近傍に至るまでリード配線３４が放射状
に形成され、ワイヤ１３により電極パッド４３に接続さ
れている。

【００７１】また、ピン３１，３５からは、それぞれ電
極パッド４３，４５に対応するようにメモリカード基板
２２の左上面部と右上面部を経由してメモリチップ４０
の左端辺および右端辺の近傍に至るまでワイヤ１３が形
成され、ワイヤ１３によりそれぞれ電極パッド４３，４
５に接続されている。

【００７２】本実施形態の半導体メモリカード３０によ
れば、前述の半導体メモリカード１０が奏する効果に加
え、メモリカード基板の主面のほぼ全部の面積をリード
配線の形成に利用できるので、高集積度のメモリチップ
に対応してより多数のピンを備えた半導体メモリカード
を提供することができる。

【００７３】次に、本発明にかかる半導体メモリカード
の第３の実施の形態について図面を参照しながら説明す
る。

【００７４】図９は、本発明にかかる半導体メモリカー
ドの第３の実施の形態である半導体メモリカード５０の
斜視図であり、また、図１０は、図９のＤーＤ断面図で
ある。

【００７５】図９および図１０に示すように、メモリカ
ード基板５６の略中央部に横長の矩形状の開口５２が設
けられている。

【００７６】メモリカード基板５６の裏面には、上記開
口５２の形状に対応するように上面の中央部に電極パッ
ドを配設したメモリチップ６０が上記開口５２に対応し
て接着材料５４を介して固着されている。

【００７７】メモリカード基板５６の上面には、下端部
にピン３１，３３，３５が形成され、ピン３３からは上
記開口５２の下端辺の近傍に至るまでリード配線３４’
が放射状に形成され、上記開口５２の下端辺に沿って形
成された電極パッドとワイヤ５５を介して直接接続され
ている。ピン３１，３５は、それぞれ上記開口５２の左
端辺および右端辺の近傍に至るまで配設されたリード配
線３２’，３６’を介して上記開口５２の左端辺および
右端辺に沿ってそれぞれ配設された電極パッドと直接接
続されている。

【００７８】図１０に示すように、本実施形態にかかる
半導体メモリカード５０には、放熱板５１が備えられて
おり、メモリチップ６０の裏面とメモリカード基板５６
の背面にわたって固着されている。

【００７９】このように、本実施形態によれば、小型で
かつ大容量の半導体メモリカードが提供できるのに加
え、メモリチップの裏面全体に放熱板を取付けることが
できるので、放熱特性の良い半導体メモリカードを提供
することができる。

【００８０】なお、上記では、メモリチップの電極パッ
ドとリード配線とをワイヤで接続したワイヤボンディン
グ方式に基づく実施形態について説明したが、フリップ
チップ方式に基づいて実装を行うことも勿論できる。

【００８１】次に、本発明にかかる半導体メモリカード
に備えられた特性認識回路と特性切換回路について図面
を参照しながら説明する。

【００８２】まず、本発明にかかる半導体メモリカード
には、各メモリチップの特性をマイクロプロセッサに伝
達するための特性認識回路（図示せず）が備えられてい
る。この特性認識回路は、マイクロプロセッサからの信
号を受けてメモリチップの特性、例えば、動作速度など
の信号をマイクロプロセッサに供給する。動作速度の認
識方法としては、例えば、出力Ｈ信号（Ｈigh）を低
速、出力Ｌ信号（Ｌow）を高速として識別させる場合の
他、このＨ信号、Ｌ信号を複数組合せることにより、ま
た、ＶＨ信号（Ｖery Ｈigh）を低速、Ｈ信号を中速、
Ｌ信号を高速とすることにより３段階以上の速度を識別
させるものでも良い。例えば、ＶＨがＶｃｃ、Ｈが１／
２Ｖｃｃ、ＬがＶｓｓとすればよく、その設定値につい
ては、電圧値を任意に設定すればよい。

【００８３】このような特性認識回路を備えることによ
り、マイクロプロセッサは、記憶領域の割当てなどにつ
いて最も効率の良い運用を行うことが可能になる。ま
た、このような回路を備えることにより従来技術で用い
られていた遅延制御回路を備える必要がなくなるので、
その分コストを低減することができ、また、半導体メモ
リカードの小型化・高集積度化を一層進めることが可能
になる。

【００８４】次に、このような特性認識回路の構成を切
替えるための特性切換回路の実施の形態のいくつかにつ
いて説明する。

【００８５】図１１は、図４に示す半導体メモリカード
１０が備える特性切換回路の部分平面図であり、本発明
にかかる半導体メモリカードが備える特性切換回路の第
１の実施の形態である。

【００８６】本実施形態の特徴は、外部の回路から高電
圧を印加してヒューズを溶融することにより特性を変更
する点である。

【００８７】図１１において、メモリカード基板２２上
にメモリチップ２０ａが実装され、メモリチップ２０ａ
内の右奥部分に特性認識回路７１が備えられている。メ
モリカード基板２２の右奥の周縁部に手前から接地ピン
８３、信号ピン８１、接地ピン８１が設けられている。

【００８８】メモリカード基板２２の右奥部には、本発
明において特徴的な特性切換パッド８７，８８，８９が
備えられており、それぞれ特性認識回路７１に接続され
るとともに、接地ピン８１、信号ピン８２、接地ピン８
３に接続されている。

【００８９】特性切換パッド８７ー８８間、８８ー８９
間には、それぞれヒューズ８４，８５が配設されてい
る。

【００９０】この状態でマイクロプロセッサから特性検
査用の信号がピン１７（図４参照）から入力された場合
は、特性認識回路からピン１７へＶＨの電圧が出力さ
れ、これによりマイクロプロセッサは、この半導体メモ
リの動作速度を低速と認識する。

【００９１】ここで、接地ピン８１、信号ピン８２を外
部回路（図示せず）に接続し、信号ピン８２に高電圧を
印加すると、ヒューズ８４が熱により溶融する。これに
より特性切換パッド８７ー８８間が開放され、特性認識
回路からの出力信号は、Ｈで出力され、マイクロプロセ
ッサは、メモリチップ２０ａを中速と判断する。

【００９２】また、接地ピン８１および８３、信号ピン
８２を外部回路（図示せず）に接続し、信号ピン８２に
高電圧を印加した場合は、ヒューズ８４および８５が熱
により溶融するため、特性切換パッド８７ー８９間が開
放される。この結果、特性認識回路からの出力信号は、
Ｌで出力され、マイクロプロセッサは、メモリチップ２
０ａを高速と判断する。

【００９３】このように、本実施形態では、外部回路を
用いて特性認識回路の出力を容易に変更することができ
るので、樹脂封止後に半導体試験を行った後に、試験結
果に応じて特性認識回路７１の出力を変更することがで
きる。これにより、回路設計の柔軟性が増し、従来の製
造ラインを変更することなく、ユーザ仕様に対応した半
導体メモリカードを低コストで提供することが可能にな
る。

【００９４】図１２は、本発明にかかる半導体メモリカ
ードが備える特性切換回路の第２の実施の形態を示す部
分拡大図である。

【００９５】この第２の実施形態は、４個の特性切換パ
ッドにより、動作速度の切替えを可能にするものであ
る。

【００９６】図１２において、半導体メモリカード７０
のメモリカード基板２２上にメモリチップ２０ｂが実装
され、メモリチップ２０ｂに内蔵された特性認識回路７
１（図示せず）の電極パッド７２ないし７４がメモリチ
ップ２０ｂの表面に備えられている。メモリカード基板
２２の右奥の周縁部には、手前から信号ピン９４、接地
ピン９３，９２、信号ピン９１が設けられている。

【００９７】メモリカード基板２２の右奥部には、特性
切換パッド９５ないし９８が備えられている。

【００９８】特性切換パッド９５は、電極パッド７２お
よび接地ピン９１に接続され、特性切換パッド９６は、
接地ピン９２に接続されている。また、特性切換パッド
９７は、電極パッド７３および信号ピン９４に接続さ
れ、さらに、特性切換パッド９８は、接地ピン９３に接
続されている。

【００９９】また、特性切換パッド９５ー９６間、９７
ー９８間には、それぞれヒューズ１０１，１０２が配設
されている。

【０１００】この状態で特性認識回路７１から出力され
る信号は、ＶＨのレベルで出力され、マイクロプロセッ
サには、このメモリチップ２０ｂを低速と認識する。

【０１０１】ここで、外部の回路（図示せず）から高電
圧を信号ピン９１もしくは９４、または９１および９４
に印加すると、ヒューズ１０１もしくは１０２、または
１０１および１０２が溶融し、それぞれ、ＨまたはＬ、
すなわち、中速または高速へと、メモリチップ２０ｂの
特性を切替えることができる。

【０１０２】次に、本発明にかかる半導体メモリカード
が備える特性切換回路の第３の実施の形態について図１
３を参照しながら説明する。

【０１０３】本実施形態の特徴は、レーザ光線照射手段
からレーザ光線を照射して配線を切断することにより特
性を変更する点である。

【０１０４】図１３において、半導体メモリカード８０
のメモリカード基板２２上にメモリチップ２０ｃが実装
され、上述の第２の実施形態と同様に、メモリチップ２
０ｃに内蔵された特性認識回路７１（図示せず）の電極
パッド７２，７３がメモリチップ２０ｃの表面に備えら
れている。

【０１０５】メモリカード基板２２の右奥部には、特性
切換パッド１１１，１１２が備えられており、配線ワイ
ヤ１１５により相互に接続されている。

【０１０６】この状態で特性認識回路７１からは、Ｈレ
ベルの信号が出力され、マイクロプロセッサは、この信
号を受けてこのメモリチップ２０ｃを低速と認識する。

【０１０７】ここで、レーザ光線照射器１２０からレー
ザ光線１２１を照射するとワイヤ１１５がＥーＥの部分
で切断される。これにより特性切換パッド１１１ー１１
２間が開放され、特性認識回路７１からは、Ｌレベルの
信号が出力され、マイクロプロセッサは、メモリチップ
２０ｃを高速と判断する。

【０１０８】このように、本実施形態では、レーザ光線
照射手段を用いて特性認識回路の出力を変更することが
できる。

【０１０９】次に、本発明にかかる半導体メモリカード
が備える特性切換回路の第４の実施の形態について図１
４および図１５を参照して説明する。

【０１１０】本実施形態の特徴は、抵抗値が極めて低い
導電シートを特性切換パッドに装着することにより特性
を変更する点である。

【０１１１】図１４において、半導体メモリカード９０
のメモリカード基板２２上にメモリチップ２０ｄが実装
され、メモリチップ２０ｄ内に特性認識回路７５が備え
られている。メモリカード基板２２の右奥部に特性切換
パッド１１３，１１４が垂直方向に備えられており、い
ずれも特性認識回路７５に接続されている。特性切換パ
ッド１１３ー１１４間は開放されている。

【０１１２】この状態で特性認識回路７６からピン（図
示せず）へ出力される信号は、Ｌレベルの信号が出力さ
れるので、マイクロプロセッサは、このメモリチップ２
０ｄを高速と認識する。

【０１１３】ここで、図１５に示すように、極めて薄い
導電シート１３０を特性切換パッド１１３，１１４を覆
うように装着すると、特性切換パッド１１３ー１１４間
は、短絡状態となる。これにより、特性認識回路からの
出力信号がＨレベルで出力され、マイクロプロセッサ
は、メモリチップ２０ｄを低速と判断する。

【０１１４】このように、本実施形態では、導電シート
を装着して特性切換パッドを短絡することにより特性認
識回路の出力を容易に変更することができる。

【０１１５】なお、この導電シートは、極めて薄いた
め、抵抗値はほぼ０［Ω］であり、回路の特性に影響を
及すことはない。

【０１１６】次に、本発明にかかる半導体メモリシステ
ムの実施の形態について図面を参照しながら説明する。

【０１１７】本発明にかかる半導体メモリシステムは、
半導体メモリチップを直接第１の基板に接続した本発明
にかかる半導体メモリカードをこの第１の基板によりコ
ネクタに係合し、このコネクタを信号伝搬速度が飽和す
る距離で第２の基板であるマザーボードに複数個配設す
る点に特徴がある。

【０１１８】図２に本発明の実施の形態である半導体メ
モリシステムの概略を示す部分平面図を示す。

【０１１９】図２において、マザーボード２の左側の一
部にマイクロプロセッサ１が配設されている。マイクロ
プロセッサ１から若干の距離ｄ₃分離れて、コネクタ５
が微小な一定の距離ｄ₁（ｄ₁＜ｄ₃）分の間隔をもっ
て、列をなすように複数個並列に配設されている。

【０１２０】この距離ｄ₁は、約３mmであり、この長さ
は、経験値により信号伝搬速度の向上が飽和する限度と
認識された距離である。即ち、各コネクタ相互間の間隔
がこのｄ₁よりも長くなるほど信号伝搬速度は低下し、
この一方、この距離ｄ₁以上に近接させても信号伝搬速
度は向上しないことが知られている。

【０１２１】図３に示す断面図は、図２のＢーＢ断面図
である。

【０１２２】図３に示すように、マザーボード２上にコ
ネクタ５が固着されている。

【０１２３】各コネクタ５の底部には、図４に示す半導
体メモリカード１０のメモリカード基板２２の接続ピン
１７（図４における１７ａ，１７ｂ・・・）の配列に対
応してコネクタピンが形成され、マザーボード２の中に
埋め込まれた配線（図示せず）に接続されている。メモ
リカード基板２２は、コネクタ５の図２の平面視におけ
る上下の側面に設けられたガイド溝に沿ってコネクタ５
に挿入され、接続ピン１７と底部のコネクタピンとが噛
み合うことにより、着脱自在に係合する。即ち、半導体
メモリカード１０は、このコネクタ５を介してマザーボ
ード２に接続されている。

【０１２４】図１は、図２に示したメモリシステムのＡ
ーＡ断面図である。マザーボード２の上にコネクタ５が
微小な等間隔ｄ₁で配設され、コネクタ５に挿入された
半導体メモリカード１０がこのコネクタ５とマザーボー
ド内の配線（図示せず）を介してマイクロプロセッサ１
と接続されている。

【０１２５】このように、本実施形態においては、本発
明にかかる半導体メモリカードが用いられているので、
メモリカードの厚さが非常に薄いため、各コネクタを限
界値の微小距離で相互に近接してマザーボード上に配設
することができる。

【０１２６】また、半導体メモリカードの面積自体が極
めて小さいので、コネクタの形状も小さく、メモリシス
テムの集積度を極めて高くすることができる。

【０１２７】前述のとおり、図１６に示した従来技術の
ＳＩＭＭ／ＤＩＭＭ方式による半導体メモリカード１６
０の面積が約１１０mm×２５mm、厚さが１０mmで、体積
２７，５００mm³であるのに対し、本実施形態における
メモリカード１０の面積は、約４０mm×１０mm、厚さは
１mm以下で、体積４００mm³以下となっており、カード
１枚当りの大きさについて従来技術のＳＩＭＭ／ＤＩＭ
Ｍ方式によるメモリカードの２％以下を実現することが
できる。

【０１２８】さらに、コネクタ間の間隔は、従来技術で
は、前述のとおり５〜１０mmであるのに対し、本実施形
態においては、３mmで済むので、マザーボード上に占め
る容積は、メモリカード４個を装着した場合で比較する
と、従来の１６５，０００mm³に対し６４００mm³と、４
％以下になり、極めて小型の半導体メモリシステムを提
供することができる。

【０１２９】また、本実施形態で用いる半導体メモリカ
ードでは、メモリカードの基板にメモリチップが直接接
続され、これにより、メモリカードの基板に配線上の余
裕ができてピンのピッチを狭めることができ、ＳＧＳ配
線を実現しているので、本実施形態にかかる半導体メモ
リシステムでは、クロストークノイズが発生することは
ない。

【０１３０】また、本実施形態の半導体メモリシステム
では、マイクロプロセッサ１とメモリチップとの距離が
非常に短いので、信号の送受を高速で行うことができ
る。これにより、優れた周波数特性を有し、８００ＭＨ
ｚもの高いクロックスピードにも対応することができ
る。また、従来技術のＳＩＭＭ／ＤＩＭＭ方式のメモリ
カードのように、遅延制御回路を設ける必要がないの
で、低コストで半導体メモリシステムを提供することが
できる。

【０１３１】さらに、大容量のメモリチップをメモリカ
ードに実装することが可能になるので、上述の極めて小
さな容積で、大きなメモリ容量を有するメモリシステム
を提供することができる。さらに、従来技術のＳＩＭＭ
／ＤＩＭＭ方式のメモリシステムと同様の容積であれ
ば、膨大なメモリ容量を有するメモリシステムを提供す
ることができる。

【０１３２】

【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。即ち、本発明（請求項１ないし３）によれ
ば、メモリチップを基板に直接接続しているので、小型
でかつメモリ容量の大きい半導体メモリカードが低コス
トで提供される。

【０１３３】また、本発明（請求項４、９）によれば、
ＳＧＳ配線を実現しているので、クロストークノイズが
発生しない高品質の半導体メモリカードが提供される。

【０１３４】また、本発明（請求項５、６）によれば、
保護樹脂の流入を円滑にする金属メッキを備えているの
で、信頼性の高い半導体メモリカードが低コストで提供
される。

【０１３５】また、本発明（請求項７、８）によれば、
放熱用の表裏貫通孔を備えているので、裏面に備えられ
た放熱板と相俟って、高速の動作を継続しても温度特性
が劣化することのない半導体メモリカードが提供され
る。

【０１３６】また、本発明（請求項１０）によれば、メ
モリチップの裏面全体に放熱板を取付けることができる
ので、放熱特性の良い半導体メモリカードを提供するこ
とができる。

【０１３７】また、本発明（請求項１１）によれば、上
記の効果を備えた半導体メモリカードが提供される。

【０１３８】また、本発明（請求項１２ないし１５）に
よれば、特性認識回路を備えているため、信号制御のた
めの遅延回路を備える必要がないので、その分集積度の
高い半導体メモリカードが低コストで提供される。

【０１３９】また、本発明（請求項１６ないし１９）に
よれば、特性変更のための切換パッドを備えているの
で、既に樹脂封止が行われた場合であっても、特性試験
を行った後に試験結果に対応した仕様変更ができる半導
体メモリカードが提供される。また、本発明（請求項２
０ないし３７）によれば、上記効果を奏する半導体メモ
リカードを備えているので、小型で、かつメモリ容量が
大きい半導体メモリシステムが提供される。

【０１４０】また、ＳＧＳ配線を半導体メモリカードと
第２の基板の双方で実現できるので、クロストークノイ
ズが発生することなく安定して動作する半導体メモリシ
ステムが提供される。

【０１４１】さらに、信号伝搬速度が飽和する限度の間
隔でコネクタを介して上記半導体メモリカードを配設で
きるので、高速で動作し、周波数特性に優れた集積度の
極めて高い半導体メモリシステムが低コストで提供され
る。

【図面の簡単な説明】

【図１】本発明の実施の形態である半導体メモリシステ
ムの概略を示す断面図である。

【図２】図１に示す半導体メモリシステムの部分平面図
である。

【図３】図１のＢーＢ断面図である。

【図４】本発明にかかる半導体メモリカードの第１の実
施の形態を示す斜視図である。

【図５】図４に示す半導体メモリカードの平面図であ
る。

【図６】図４のＣーＣ断面図である。

【図７】図４に示す半導体メモリカードの底面図であ
る。

【図８】本発明にかかる半導体メモリカードの第２の実
施の形態を示す斜視図である。

【図９】本発明にかかる半導体メモリカードの第３の実
施の形態を示す斜視図である。

【図１０】図９のＤーＤ断面図である。

【図１１】図４に示す半導体メモリカードが備える特性
切換回路の部分拡大図である。

【図１２】本発明にかかる半導体メモリカードが備える
特性切換回路の第２の実施の形態を示す部分拡大平面図
である。

【図１３】本発明にかかる半導体メモリカードが備える
特性切換回路の第３の実施の形態を示す部分拡大平面図
である。

【図１４】本発明にかかる半導体メモリカードが備える
特性切換回路の第４の実施の形態を示す部分拡大平面図
である。

【図１５】本発明にかかる半導体メモリカードが備える
特性切換回路の第４の実施の形態を示す部分拡大平面図
である。

【図１６】従来の技術におけるＳＩＭＭ／ＤＩＭＭ方式
のメモリカードの一例を示す斜視図である。

【図１７】図１６に示すメモリカードをマザーボードに
接続した様子を示す平面図である。

【図１８】図１７のＸーＸ断面図である。

【符号の説明】

１マイクロプロセッサ２，１５２マザーボード５，１５５コネクタ１０，３０，５０，７０，８０，９０本発明の実施の
形態である半導体メモリカード１１，５１放熱板１２表裏貫通孔１３，５５ワイヤ１４，５４接着材料１５樹脂成型体１６金属メッキ１７，１９，３１，３３，３５，１６２ピン１８，３２，３２’ リード配線２０ａ，２０ｂ，２０ｃ，２０ｄ，４０，６０半導体
チップ２１，４１，４２，４３，４５，電極パッドｄ₁ コネクタ５相互間の距離７１，７５特性認識回路７２〜７４，特性認識回路の外部電極パッド８７〜８９，９５〜９８，１１１〜１１４特性切換パ
ッド８１，８３，９２，９３ＧＮＤ端子８２，９１，９４外部電圧印加端子８４，８５，１０１，１０２ヒューズ１２０レーザ光線照射器１２１レーザ光線１３０導体シート１６０従来の技術における半導体メモリカード

───────────────────────────────────────────────────── フロントページの続き (72)発明者馬場勲神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内

Claims

【特許請求の範囲】

【請求項１】一辺端部に所定間隔でコネクタ接続用の複
数の基板端子を配設した基板と、前記基板上に実装され、前記基板端子に直接接続された
複数の電極パッドを有する半導体メモリチップとを備え
た半導体メモリカード。
【請求項２】前記半導体メモリチップは、前記基板の主
面に実装され、前記電極パッドは、前記半導体メモリチップの少なくと
も一辺の周縁部に備えられ、前記基板の主面に配設され
た複数のリード配線を介して前記基板端子に接続されて
いることを特徴とする請求項１に記載の半導体メモリカ
ード。
【請求項３】前記複数のリード配線は、少なくともその
一部が前記メモリチップの一辺から前記基板の一辺端部
に向かって放射形状をなすものであることを特徴とする
請求項２に記載の半導体メモリカード。
【請求項４】前記複数のリード配線は、信号配線と、前
記信号配線の間に配設された接地配線とを単位として構
成されることを特徴とする請求項１ないし３のいずれか
に記載の半導体メモリカード。
【請求項５】前記基板端子を除く前記基板の主面は、樹
脂で封止されたことを特徴とする請求項１ないし４のい
ずれかに記載の半導体メモリカード。
【請求項６】前記基板の主面の樹脂封止装置の樹脂導入
口に対応する周辺位置には、樹脂の流入を円滑化させる
ための金属メッキが備えられていることを特徴とする請
求項１ないし５のいずれかに記載の半導体メモリカー
ド。
【請求項７】前記基板には、前記半導体メモリチップに
対応する位置に放熱用の表裏貫通孔が穿設されているこ
とを特徴とする１請求項ないし６のいずれかに記載の半
導体メモリカード。
【請求項８】前記基板は、前記半導体メモリチップが実
装された面の反対の面に放熱板が装着されていることを
特徴とする請求項１ないし７のいずれかに記載の半導体
メモリカード。
【請求項９】前記基板の裏面には、半分以上の面積に及
ぶ接地パターンが形成されていることを特徴とする請求
項１ないし８のいずれかに記載の半導体メモリカード
【請求項１０】前記基板は、中央部に矩形状の開口を有
し、前記電極パッドは、前記半導体メモリチップの中央部に
前記開口に対応する形状で列をなして備えられ、前記半導体メモリチップは、前記電極パッドが前記開口
内に収まるように前記基板の裏面に実装され、電極パッドは、前記開口を越えて配設されるワイヤを介
して前記基板の上面に形成された前記複数のリード配線
と接続されていることを特徴とする請求項１に記載の半
導体メモリカード。
【請求項１１】一辺端部に所定の間隔で配設されたコネ
クタ接続用の複数の基板端子と、前記基板端子から放射
状に配設され、信号配線と前記信号配線の相互間に配設
された接地配線とを有する複数のリード配線とを備えた
基板と、前記基板の主面に実装され、複数の電極パッドが前記複
数のリード配線を介して前記基板端子に直接接続された
半導体メモリチップと、前記基板の主面を封止して前記複数のリード配線と前記
メモリチップを保護する樹脂と、前記基板の裏面に半分以上の面積を占有して形成された
接地パターンと、前記裏面の端部に形成され前記樹脂の流入を円滑化させ
る金属メッキとを備えた半導体メモリカード。
【請求項１２】前記半導体メモリチップは、マイクロプ
ロセッサに機能認識用の信号を供給する特性認識回路を
備えたことを特徴とする請求項１ないし１１のいずれか
に記載の半導体メモリカード。
【請求項１３】前記特性認識回路は、メモリのスピード
を前記マイクロプロセッサに伝達する回路であることを
特徴とする請求項１２に記載の半導体メモリカード。
【請求項１４】前記スピードは、複数の段階でなること
を特徴とする請求項１３に記載の半導体メモリカード。
【請求項１５】前記特性認識回路は、前記半導体メモリ
チップの外部に延在する外部配線を備え、前記外部配線の開放と短絡により前記スピードの段階を
変更して前記マイクロプロセッサに伝達することを特徴
とする請求項１４に記載の半導体メモリカード。
【請求項１６】前記基板は、前記外部配線に接続された
複数の切換パッドをさらに備え、前記特性認識回路は、前記切換パッドに接続され、前記
切換パッド相互間配線の開放と短絡により仕様変更が可
能であることを特徴とする請求項１２ないし１５のいず
れかに記載の半導体メモリカード。
【請求項１７】前記特性切換パッドは、相互に接続され
ており、外部の高電圧印加パッドから高電圧を印加され
ることにより相互に開放されることを特徴とする請求項
１６に記載の半導体メモリカード。
【請求項１８】前記特性切換パッドは、相互に接続され
ており、レーザビームの照射により相互に開放されるこ
とを特徴とする請求項１６に記載の半導体メモリカー
ド。
【請求項１９】前記特性切換パッドは、相互に開放され
ており、導電体の装着により相互に短絡されることを特
徴とする請求項１６ないし１８のいずれかに記載の半導
体メモリカード。
【請求項２０】半導体メモリチップを搭載し、前記半導
体メモリチップの電極パッドに直接接続された端子が一
辺端部に基板端子として第１の所定の間隔で複数個配設
された少なくとも１つの第１の基板と、前記基板端子に対応した端子列を備え、前記第１の基板
と着脱自在に係合するコネクタが第２の所定の間隔で複
数個並行に配設された第２の基板とを備えた半導体メモ
リシステム。
【請求項２１】前記半導体メモリチップは、前記第１の
基板の主面に実装され、前記電極パッドは、前記半導体メモリチップの少なくと
も一辺の周縁部に備えられ、前記第１の基板の主面に配
設された複数のリード配線を介して前記端子に接続され
ていることを特徴とする請求項２０に記載の半導体メモ
リシステム。
【請求項２２】前記複数のリード配線は、少なくともそ
の一部が前記メモリチップの一辺から前記第１の基板の
一辺端部に向かう放射形状をなすものであることを特徴
とする請求項２１に記載の半導体メモリシステム。
【請求項２３】前記複数のリード配線は、信号配線と、
前記信号配線の間に配設された接地配線とを単位として
構成されることを特徴とする請求項２０ないし２２のい
ずれかに記載の半導体メモリシステム。
【請求項２４】前記第１の基板は、主面が樹脂で封止さ
れたことを特徴とする請求項２０ないし２３のいずれか
に記載の半導体メモリシステム。
【請求項２５】前記第１の基板の主面の樹脂封止装置の
樹脂導入口に対応する周辺位置には、樹脂の流入を円滑
化させるための金属メッキが備えられていることを特徴
とする請求項２０ないし２４のいずれかに記載の半導体
メモリシステム。
【請求項２６】前記第１の基板は、前記半導体メモリチ
ップに対応する位置に放熱用の表裏貫通孔を穿設したこ
とを特徴とする請求項２０ないし２５のいずれかに記載
の半導体メモリシステム。
【請求項２７】前記第１の基板は、前記半導体メモリチ
ップが実装された面に反対の面に放熱板が配設されてい
ることを特徴とする請求項２０ないし２６のいずれかに
記載の半導体メモリシステム。
【請求項２８】前記第１の基板の裏面には、半分以上の
面積に及ぶ接地パターンが形成されていることを特徴と
する請求項２０ないし２７のいずれかに記載の半導体メ
モリシステム
【請求項２９】前記第１の基板は、中央部に矩形状の開
口を有し、前記電極パッドは、前記半導体メモリチップの中央部に
前記開口に対応する形状で列をなして備えられ、前記半導体メモリチップは、前記電極パッドが前記開口
内に収まるように前記第１の基板の裏面に実装され、電極パッドは、前記開口を介してワイヤにより前記第１
の基板の上面に配設された前記複数のリード配線と接続
されていることを特徴とする請求項２０に記載の半導体
メモリシステム。
【請求項３０】前記半導体メモリチップは、マイクロプ
ロセッサに機能認識用の信号を供給する特性認識回路を
備え、前記マイクロプロセッサに接続されたことを特徴とする
請求項２０ないし２９のいずれかに記載の半導体メモリ
システム。
【請求項３１】前記特性認識回路は、メモリのスピード
を前記マイクロプロセッサに伝達する回路であることを
特徴とする請求項３０に記載の半導体メモリシステム。
【請求項３２】前記スピードは、複数の段階でなること
を特徴とする請求項３１に記載の半導体メモリシステ
ム。
【請求項３３】前記特性認識回路は、前記半導体メモリ
チップの外部に延在する外部配線を備え、前記外部配線の開放と短絡により前記スピードの段階を
変更して前記マイクロプロセッサに伝達することを特徴
とする請求項３０ないし３２のいずれかに記載の半導体
メモリシステム。
【請求項３４】前記第１の基板は、前記外部配線に接続
された複数の切換パッドをさらに備え、前記特性認識回路は、前記切換パッドに接続され、前記
切換パッド相互間の開放と短絡により仕様変更が可能で
あることを特徴とする請求項３３に記載の半導体メモリ
システム。
【請求項３５】前記切換パッドは、相互に接続されてお
り、外部の高電圧印加パッドから高電圧を印加されるこ
とにより相互に開放されることを特徴とする請求項３４
に記載の半導体メモリシステム。
【請求項３６】前記切換パッドは、相互に接続されてお
り、レーザビームの照射により相互に開放されることを
特徴とする請求項３４に記載の半導体メモリシステム。
【請求項３７】前記切換パッドは、相互に開放されてお
り、導電体の装着により相互に短絡されることを特徴と
する請求項３４ないし３６のいずれかに記載の半導体メ
モリシステム。