JP4207933B2 - 半導体装置 - Google Patents

Description

本発明は、薄型のＩＣメモリカードモジュール等の薄型半導体装置として用いられ、配線板（Printed Wiring Board；以下、ＰＷＢという）に半導体素子を表面実装型で搭載した半導体装置に関するものである。

特開昭５５−５６６４７号公報

半導体集積回路のうちで腕時計、カメラ、ＩＣカード等に使用されるものには、厚さが０．５〜２mm程度の極めて薄型のパッケージ構造が要求される。従来の半導体装置は、リードフレームの所定位置に半導体素子を搭載して樹脂封止を行うか、または、上記特許文献１に示すように、ガラスエポキシ等からなるＰＷＢに半導体集積回路等の半導体素子を直接搭載し、その半導体素子をＰＷＢ上の金属配線にワイヤで接続した後、エポキシ樹脂等で封止している。即ち、上記文献には、チップ・オン・ボードのパッケージが示されている。

ＰＷＢの表面には、外部端子となるパターンが形成されており、このパターンがＰＷＢの裏面に形成されたポンディング用パターンに、スルーホールを介して接続されている。半導体素子はＰＷＢの裏面に接着材を用いて固定され、その半導体素子の下面、つまり、ＰＷＢに接していない面に形成されたパッドが、ＰＷＢのポンディング用パターンにワイヤで接続される。半導体素子のパッドが周囲のポンディング用パタ一ンに接続された後、該半導体素子が樹脂によって封止成形され、半導体装置が完成する。

しかしながら、従来の半導体装置では、次のような課題があった。
リードフレームを用いた半導体装置では、半導体装置全体の厚さと面積が大きくなる。また、前記特許文献１に示された方法によれば、半導体素子の搭載されるＰＷＢの表裏２面にパターンを形成する必要があるので、銅箔を表裏に貼付した構造の両面基板を用いなければならず、スルーホールも所定数だけ形成する必要があった。さらに、半導体素子の搭載部分を薄型化するためには、ＰＷＢに座ぐり加工を施す必要もあった。即ち、加工面及びコスト面で大きな課題があり、技術的に満足できるものが得られなかった。

本発明は、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置を提供することを目的としている。

本発明は、半導体装置において、封止材と、配線パターンが形成された第１面及び該第１面に対向する第２面を貫通する貫通孔が形成され、該配線パターンの一部が前記封止材に覆われているＰＷＢと、前記封止材に覆われるパッドが設けられた第１面と該第１面に対向し該封止材から露出する第２面と該封止材から露出する側面とを有し、該パッドが前記貫通孔から露出されるように前記ＰＷＢの前記第２面上に配置される半導体素子と、前記ＰＷＢの前記第２面と前記半導体素子の前記第１面との間に設けられ、前記半導体素子を前記ＰＷＢに固着するフイルム形状の接着材あって、前記貫通孔の外周よりも大きい枠形状を有する接着材と、前記封止材内に設けられ、前記貫通孔を通じて前記半導体素子の前記パッドと前記ＰＷＢの前記配線パターンとを電気的に接続するワイヤと、前記ＰＷＢの前記第１面上に設けられ、前記配線パターンに電気的に接続される導電体とを備えたことを特徴としている。

本発明では、中央部に貫通孔が形成された片面ＰＷＢの裏面側（第２面）に、この貫通孔からパッドが露出するように半導体素子を搭載し、この半導体素子をフイルム形状の接着材によってＰＷＢに固着している。更に、ＰＷＢの表面（第１面）の配線パターンと半導体素子のパッドとを導電材で電気的に接続し、これらのパッドと導電材の全体と配線パターンの一部を封止材で覆うようにして半導体装置を構成している。これにより、片面基板を用いて構造が簡素化され、厚さが薄く、かつ小型の半導体装置を得ることができる。特に、前記フイルム形状の接着材を、ＰＷＢに形成された貫通孔の外周よりも大きい枠形状に構成することにより、半導体素子をこのＰＷＢに確実に固着することが可能になる。

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１（１）〜（３）は、本発明の実施例を示す半導体装置の構成図である。同図（１）はＰＷＢの上面図、同図（２）は半導体素子の上面図、同図（３）はＰＷＢに半導体素子を固着するフイルム形状の接着材を示している。

図１（１）に示されたＰＷＢ４０は、ガラスエポキシ等の基材を用いて構成され、このＰＷＢ４０の表面には複数の配線パターン４１が形成されている。各配線パターン４１は半導体装置の端子の一部を構成するもので、貫通孔４２の両側にほぼ均等に配列する形で形成されている。また、ＰＷＢ４０の中央部には直線状に縦断するように形成された長円形の露出用の貫通孔４２が設けられている。これらの配線パターン４１と貫通孔４２の間には、バスバー４３が形成されている。バスバー４３は、図示しないソルダーレジストによって、絶縁被覆されている。

ＰＷＢ４０に搭載される図１（２）の半導体素子５０の表面中央部には、ボンディング用の複数のパッド５１が１列に形成されている。この構造は、大容量のメモリ系素子で主流になっているものであり、ＬＯＣ（Lead on Chip）実装構造に準じたパッド配列仕様である。半導体素子５０をＰＷＢ４０に固着するための接着材５２は、薄いフイルム状で、この半導体素子５０の上部の周囲をＰＷＢ４０に固着できるように、枠形に形成されている。

図２（１）〜（３）は、図１の半導体装置の製造方法を示す図であり、この図２を参照しつつ、図１の半導体装置を製造する手順を説明する。

まず、半導体素子５０を接着材５２を用いてＰＷＢ４０の裏側に固着する。このとき、半導体素子５０表面の各パッド５１は、ＰＷＢ４０の表面側から見て、貫通孔４２を通して露出するように配置され、図２（１）中の破線で示されるように、半導体素子５０の上部の周囲は枠形状の接着材５２で、ＰＷＢ４０の裏面に固着される。

続いて、各パッド５１はワイヤ５３で、複数の配線パターン４１にそれぞれ接続される。即ち、図２（１）のように、ＰＷＢ４０の裏側にある各パッド５１は、貫通孔４２を通る複数のワイヤ５３を介して、各配線パターン４１にそれぞれ接続される。このとき、バスバー越えポンディングが行われるが、バスバー４３はソルダーレジストで被覆されているので、ワイヤ５３の垂れ下がりによる短絡等のトラブルが防止される。

次に、エポキシ等の封止樹脂６０による封止成形が行われる。樹脂の封止成形の際、ＰＷＢ４０の表面側から射出された封止樹脂６０により、ＰＷＢ４０の表面側では、貫通孔４２、ワイヤ５３、及びパッド５１等が、図２（２）のように被覆される。続いて、外部接続用の端子としての機能を果たす球状の半田等の導電体６１を、図２（３）に示すように、その先端がＰＷＭ４０の表面を基準として封止樹脂６０の上面よりも高くなるように、ソルダーペースト等でパターン４１に仮固定する。これにより、半導体装置が完成する。

図３は、図１の半導体装置の実装形態を示す図である。
完成した半導体装置において、球状の導電体６１の仮固定された側が、他の基板７０に対して対向して置かれ、ソルダーペーストを用いたリフロー実装等の手法で、この半導体装置が基板７０に実装される。

以上のように、この実施例では、半導体素子５０をＰＷＢ４０に固着するための接着材５２は、薄いフイルム状で、この半導体素子５０の上部の周囲をＰＷＢ４０に固着できるように、枠形に形成されているので、接着材を塗布する場合に比べて、均一な品質で確実に固着することができる。

また、貫通孔４２を利用してパッド５１とパターン４１を接続しているので、ＬＯＣ実装構造に準じたパッド配列を有する半導体装置を、リードフレームを用いて形成する場合に比べ、遥かに小型で薄型の半導体装置とすることができる。ここで、ポリイミドコート等の手段を用いて表面被覆を完全に施した半導体素子を用いれば、ＰＷＢ４０と同等あるいはこのＰＷＢ４０よりも大きなサイズの半導体素子を実装することが可能である。即ち、チップサイズ、またはアンダーチップサイズパッケージも可能となる。

更に、バスバー４３がソルダーレジストで被覆されているので、バスバー越えボンディングの際の短絡トラブルが防止される。一方、リードフレームを用いた場合と比較して、ＰＷＢ４０におけるパターニングの自由度が遥かに大きくなっている。つまり、リードフレームを用いずに、バスバー４３に対してそれぞれ独立した複数の導電体６１を用いて、基板７０に半導体装置が接続されるので、リードフレームの場合のように、あえてバスバーをワイヤーボンィング点近傍に設定する必要もなくなる。よって、例えば、パターン４１の外側を通してバスバー４３を設定することも可能となる。従って、ワイヤ５３の配線ルートに対するループコントロールに、注意を払う必要がなくなり、生産面で有利となる。

一方、パターン４１上に、球状の導電体６１を仮固定しているので、ＣＰＵやその周辺の論理回路等の多ピンのＬＳＩの実装形態であるＢＧＡ（Ba11 Grid Array)と共に同一基板７０に混載される場合に、半田リフロー条件を合わせることもできる。

なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、本実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。

（１） 上記実施例ではＰＷＢ４０をガラスエポキシ、封止樹脂６０をエポキシ樹脂で構成しているが、これらの材質は絶縁性及び耐湿性に優れたものであればよく、他の材料で構成することも可能である。

（２） 導電体６１も、基板７０に対して接続が可能であればよい。半田に限定されず、導電性と加工性に優れた他の合金等も使用可能である。

本発明の実施例を示す半導体装置の構成図である。 図１の半導体装置の製造方法を示す図である。 図１の半導体装置の実装形態を示す図である。

符号の説明

４０ ＰＷＢ
４１ 配線パターン
４２ 貫通孔
５０ 半導体素子
５１ パッド
５２ 接着材
５３ ワイヤ
６０ 封止樹脂
６１ 導電体

Claims (13)

1. 封止材と、
   配線パターンが形成された第１面及び該第１面に対向する第２面を貫通する貫通孔が形成され、該配線パターンの一部が前記封止材に覆われている配線板と、
   前記封止材に覆われるパッドが設けられた第１面と該第１面に対向し該封止材から露出する第２面と該封止材から露出する側面とを有し、該パッドが前記貫通孔から露出されるように前記配線板の前記第２面上に配置される半導体素子と、
   前記配線板の前記第２面と前記半導体素子の前記第１面との間に設けられ、前記半導体素子を前記配線板に固着するフイルム形状の接着材であって、前記貫通孔の外周よりも大きい枠形状を有する接着材と、
   前記封止材内に設けられ、前記貫通孔を通して前記半導体素子の前記パッドと前記配線板の前記配線パターンとを電気的に接続するワイヤと、
   前記配線板の前記第１面上に設けられ、前記配線パターンと電気的に接続される導電体とを、
   備えたことを特徴とする半導体装置。
2. 前記貫通孔を規定する前記配線板の縁は、前記半導体素子の側面を規定する縁よりも内側に位置していることを特徴とする請求項１記載の半導体装置。
3. 前記配線パターンの一部は、ソルダーレジストにより絶縁被覆されていることを特徴とする請求項１記載の半導体装置。
4. 前記封止材は、前記ソルダーレジストを覆うことを特徴とする請求項３記載の半導体装置。
5. 前記封止材は、エポキシ系樹脂であることを特徴とする請求項４記載の半導体装置。
6. 前記パッドは、前記半導体素子の前記第１面の中央部に形成されていることを特徴とする請求項１記載の半導体装置。
7. 前記パッドは、前記配線板の一辺と略平行に配置されることを特徴とする請求項６記載の半導体装置。
8. 前記パッドは、１列に配置されることを特徴とする請求項７記載の半導体装置。
9. 前記パッドは、少なくとも２列に配置されることを特徴とする請求項７記載の半導体装置。
10. 前記導電体は、前記貫通孔を挟んで線状にかつ対称的に配置されることを特徴とする請求項１記載の半導体装置。
11. 前記導電体は、半田により構成され、曲面を有することを特徴とする請求項１０記載の半導体装置。
12. 配線パターンが形成された第１面及び該第１面に対向する第２面を有し、該第１面から該第２面へと貫通する貫通孔が形成された配線板と、
    前記配線板の前記第１面に形成された配線パターンと、
    パッドが設けられた第１面、該第１面に対向する第２面、及び側面を有し、該パッドが前記貫通孔から露出されるように前記配線板の前記第２面上に配置される半導体素子と、
    前記配線板の前記第２面と前記半導体素子の前記第１面との間に設けられ、前記半導体素子を前記配線板に固着するフイルム形状の接着材あって、前記貫通孔の外周よりも大きい枠形状を有する接着材と、
    前記貫通孔を通して前記半導体素子の前記パッドと前記配線板の前記配線パターンとを電気的に接続するワイヤと、
    前記半導体素子の前記第２面を露出させた状態で前記貫通孔及び前記ワイヤを封止する封止材と、
    前記配線パターン上に設けられた導電体とを、
    備えたことを特徴とする半導体装置。
13. 前記貫通孔を規定する前記配線板の縁は、前記半導体素子の側面を規定する縁よりも内側に位置していることを特徴とする請求項１２記載の半導体装置。

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