JPH1167770A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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Abstract
(57)【要約】
【課題】 ＴＡＴを短縮させ、素子の信頼性を向上させ
ると同時に、微細線幅の素子でもＦＰＧＡに適用し得る
半導体素子の配線形成方法を提供すること。 【解決手段】 本発明による半導体素子の配線形成方法
は、半導体基板４１上に複数個の配線４３を形成する工
程と、前記配線４３を含んだ半導体基板４１の全面にシ
リサイド化の可能な第１伝導性物質４５を蒸着する工程
と、配線４３が互いに連結される部位に相応する第１伝
導性物質４５にレーザービームを照射して第２伝導性物
質４５ａを形成する工程と、前記第２伝導性物質４５ａ
を除いて、第１伝導性物質４５を除去する工程とを含ん
でいる。
ると同時に、微細線幅の素子でもＦＰＧＡに適用し得る
半導体素子の配線形成方法を提供すること。 【解決手段】 本発明による半導体素子の配線形成方法
は、半導体基板４１上に複数個の配線４３を形成する工
程と、前記配線４３を含んだ半導体基板４１の全面にシ
リサイド化の可能な第１伝導性物質４５を蒸着する工程
と、配線４３が互いに連結される部位に相応する第１伝
導性物質４５にレーザービームを照射して第２伝導性物
質４５ａを形成する工程と、前記第２伝導性物質４５ａ
を除いて、第１伝導性物質４５を除去する工程とを含ん
でいる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特にゲートアレイの形成時にターンアラウンドタイムＴ
ＡＴ(Turn Around Time)の短縮に好適であり、かつ、マ
スクを新たに追加することなく、工程を簡略化するのに
適した半導体素子の配線形成方法に関する。
特にゲートアレイの形成時にターンアラウンドタイムＴ
ＡＴ(Turn Around Time)の短縮に好適であり、かつ、マ
スクを新たに追加することなく、工程を簡略化するのに
適した半導体素子の配線形成方法に関する。
【０００２】
【従来の技術】一般にゲートアレイは、並列的に配列さ
れた複数個のゲートを、配線を通じて選択的に接続する
ことにより、動作させられる。
れた複数個のゲートを、配線を通じて選択的に接続する
ことにより、動作させられる。
【０００３】配線をどのように接続するかによって、い
かなる素子としてゲートアレイを動作させるかが決定さ
れる。既存のスタンダードセルでは、素子及び配線構造
を予め決定してチップを製造する方式が使用されるのに
対し、ゲートアレイでは、並列的に接続し得るゲート及
び素子を予め形成した後、チップが装着される製品の仕
様に合わせて、配線を決定する方式が用いられる。
かなる素子としてゲートアレイを動作させるかが決定さ
れる。既存のスタンダードセルでは、素子及び配線構造
を予め決定してチップを製造する方式が使用されるのに
対し、ゲートアレイでは、並列的に接続し得るゲート及
び素子を予め形成した後、チップが装着される製品の仕
様に合わせて、配線を決定する方式が用いられる。
【０００４】以下、従来の半導体素子の配線形成方法を
添付図面を参照して説明する。従来技術による半導体素
子の配線形成方法によれば、予め素子形成工程まで完了
した後、顧客の要求があるまで、以後の全ての工程は待
機状態となる。 即ち、素子形成工程を完了してから、
素子と配線を接続するコンタクトホールを形成する前
に、互いに異なる配線レイアウトについての顧客の要求
に応ずるために、一旦、工程の進行を中断した後、顧客
の要求を待つ。
添付図面を参照して説明する。従来技術による半導体素
子の配線形成方法によれば、予め素子形成工程まで完了
した後、顧客の要求があるまで、以後の全ての工程は待
機状態となる。 即ち、素子形成工程を完了してから、
素子と配線を接続するコンタクトホールを形成する前
に、互いに異なる配線レイアウトについての顧客の要求
に応ずるために、一旦、工程の進行を中断した後、顧客
の要求を待つ。
【０００５】工程を中断する時点は、素子形成工程後の
層間絶縁膜の形成以後からである。このような従来の半
導体素子の配線形成方法を図１ａ乃至図１ｄに示す。図
１ａ乃至図１ｄは第１の従来例による半導体素子の配線
形成方法を説明するための断面図である。
層間絶縁膜の形成以後からである。このような従来の半
導体素子の配線形成方法を図１ａ乃至図１ｄに示す。図
１ａ乃至図１ｄは第１の従来例による半導体素子の配線
形成方法を説明するための断面図である。
【０００６】従来例によれば、図１ａに示すように、ウ
ェーハ１１上に第１金属層を形成した後、第１金属層上
にフォトレジスト( 図示せず) を塗布する。その後、露
光及び現像工程でフォトレジストをパターニングした
後、パターニングされたフォトレジストをマスクとして
第１金属層を選択的に除去することにより、複数個の第
１金属配線１３を形成する。
ェーハ１１上に第１金属層を形成した後、第１金属層上
にフォトレジスト( 図示せず) を塗布する。その後、露
光及び現像工程でフォトレジストをパターニングした
後、パターニングされたフォトレジストをマスクとして
第１金属層を選択的に除去することにより、複数個の第
１金属配線１３を形成する。
【０００７】次に、図１ｂに示すように、第１金属配線
１３を含んだウェハ１１全面に第１層間絶縁層１５を形
成する。この工程が完了した時点で、工程を中断し、顧
客の要求を待ってから、顧客から提供された配線レイア
ウトに応じて、前記第１層間絶縁層１５を選択的に除去
する。即ち、複数個の第１金属配線１３のなかで、任意
の第１金属配線１３の表面が露出されるように第１層間
絶縁層１５を選択的に除去する。ここで、任意の第１金
属配線というのは、顧客の要求を満足するための配線形
成に要求される金属配線のことである。露出された第１
金属配線１３を含んだウェハ全面に第１タングステン１
７を蒸着した後にエッチバックする。
１３を含んだウェハ１１全面に第１層間絶縁層１５を形
成する。この工程が完了した時点で、工程を中断し、顧
客の要求を待ってから、顧客から提供された配線レイア
ウトに応じて、前記第１層間絶縁層１５を選択的に除去
する。即ち、複数個の第１金属配線１３のなかで、任意
の第１金属配線１３の表面が露出されるように第１層間
絶縁層１５を選択的に除去する。ここで、任意の第１金
属配線というのは、顧客の要求を満足するための配線形
成に要求される金属配線のことである。露出された第１
金属配線１３を含んだウェハ全面に第１タングステン１
７を蒸着した後にエッチバックする。
【０００８】続いて、図１ｃに示すように、第１タング
ステン１７及び第１層間絶縁層１５を含んだ全面に第２
金属層を形成した後、これを選択的に除去して第２金属
配線１９を形成する。この時、第２金属配線１９のいず
れか一つと前記任意の第１金属配線１３とは、第１タン
グステン１７によって互いに電気的に接続される。
ステン１７及び第１層間絶縁層１５を含んだ全面に第２
金属層を形成した後、これを選択的に除去して第２金属
配線１９を形成する。この時、第２金属配線１９のいず
れか一つと前記任意の第１金属配線１３とは、第１タン
グステン１７によって互いに電気的に接続される。
【０００９】次に、図１ｄに示すように、第２金属配線
１９を含んだウェハ全面に第２層間絶縁層２１を形成す
る。そして、第２金属配線１９のいずれか一つの表面が
露出されるように第２層間絶縁層２１を選択的に除去す
る。この時にも顧客の要求によっていずれ一つの第２金
属配線１９を選択する。以後、露出された第２金属配線
１９及び第２層間絶縁層２１を含んだウェハ全面に第２
タングステン２３を蒸着した後にエッチバックする。
１９を含んだウェハ全面に第２層間絶縁層２１を形成す
る。そして、第２金属配線１９のいずれか一つの表面が
露出されるように第２層間絶縁層２１を選択的に除去す
る。この時にも顧客の要求によっていずれ一つの第２金
属配線１９を選択する。以後、露出された第２金属配線
１９及び第２層間絶縁層２１を含んだウェハ全面に第２
タングステン２３を蒸着した後にエッチバックする。
【００１０】このような工程を繰り返すことにより、多
層の金属配線が形成される。一方、図２は第２の従来例
による半導体素子の配線形成方法を示す図であって、こ
れは米国のライトスピード社によって提示されたフィー
ルドプログラマブルゲートアレイＦＰＧＡ(Field Progr
ammable Gate Array) の一例を示したものである。
層の金属配線が形成される。一方、図２は第２の従来例
による半導体素子の配線形成方法を示す図であって、こ
れは米国のライトスピード社によって提示されたフィー
ルドプログラマブルゲートアレイＦＰＧＡ(Field Progr
ammable Gate Array) の一例を示したものである。
【００１１】図２に示すように、第２の従来例によれ
ば、配線工程を行うに際して、一対の配線３３，３７間
がレーザービームを利用して直接接続される。即ち、下
部配線３１と、その上部に層間絶縁層( 図示せず) を介
在させて形成された上部の配線３３とを電気的に接続す
るために、バイアコンタクトホール３５を形成する。そ
して、配線工程時に、バイアコンタクトホール３５と接
続された金属３７を前記上部の配線３３に接続する。こ
の時、両配線３３，３７を連結すべき部位( 点線で表
示) に、レーザービームを照射して、両配線３３，３７
を直接接続する。
ば、配線工程を行うに際して、一対の配線３３，３７間
がレーザービームを利用して直接接続される。即ち、下
部配線３１と、その上部に層間絶縁層( 図示せず) を介
在させて形成された上部の配線３３とを電気的に接続す
るために、バイアコンタクトホール３５を形成する。そ
して、配線工程時に、バイアコンタクトホール３５と接
続された金属３７を前記上部の配線３３に接続する。こ
の時、両配線３３，３７を連結すべき部位( 点線で表
示) に、レーザービームを照射して、両配線３３，３７
を直接接続する。
【００１２】この方法は、金属パターニングまで完了し
た後、レーザを利用した配線工程を行うことによって、
第１の従来例に比して、ＴＡＴを短縮させようとしたも
のである。
た後、レーザを利用した配線工程を行うことによって、
第１の従来例に比して、ＴＡＴを短縮させようとしたも
のである。
【００１３】
【発明が解決しようとする課題】従来の半導体素子の金
属配線形成方法には次のような問題点があった。まず、
第１の従来例によれば、素子形成工程が完了した以後に
顧客の要求があるまでは以後の工程を進行させ得ないの
で、最初の工程から一つのチップを完成させるまでに要
する時間( ＴＡＴ) が長くなる。
属配線形成方法には次のような問題点があった。まず、
第１の従来例によれば、素子形成工程が完了した以後に
顧客の要求があるまでは以後の工程を進行させ得ないの
で、最初の工程から一つのチップを完成させるまでに要
する時間( ＴＡＴ) が長くなる。
【００１４】次に第２の従来例によれば、金属と金属が
直接接続されているため、両金属間に接触不良が生じる
おそれがあり、素子の信頼性が低下する。更に、第１の
従来例によれば、７〜１２Ｖでプログラムがなされるの
で、０．５μｍ以下、即ち０．３５μｍ，０．２５μｍ
などの微細線幅を持つ素子では高電圧によるジャンクシ
ョンブレークダウン( 接続破壊) が生じる。また、０．
５μｍ以下の線幅を有する素子ではＦＰＧＡチップとし
て用いることができない。
直接接続されているため、両金属間に接触不良が生じる
おそれがあり、素子の信頼性が低下する。更に、第１の
従来例によれば、７〜１２Ｖでプログラムがなされるの
で、０．５μｍ以下、即ち０．３５μｍ，０．２５μｍ
などの微細線幅を持つ素子では高電圧によるジャンクシ
ョンブレークダウン( 接続破壊) が生じる。また、０．
５μｍ以下の線幅を有する素子ではＦＰＧＡチップとし
て用いることができない。
【００１５】本発明はかかる従来の問題点を解決するた
めのもので、ＴＡＴを短縮させ、素子の信頼性を向上さ
せると同時に、微細線幅の素子でもＦＰＧＡに適用し得
る半導体素子の配線形成方法を提供することをその目的
とする。
めのもので、ＴＡＴを短縮させ、素子の信頼性を向上さ
せると同時に、微細線幅の素子でもＦＰＧＡに適用し得
る半導体素子の配線形成方法を提供することをその目的
とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の半導体素子の配線形成方法は、半
導体基板上に複数個の配線を形成する工程と、前記配線
を含んだ半導体基板の全面にシリサイド化の可能な第１
物質を蒸着する工程と、前記配線が互いに連結される部
位に相応する第１物質にレーザービームを照射して伝導
性物質を形成する工程と、前記伝導性物質以外の第１物
質を除去する工程とを含むことを特徴とする。
に、請求項１に記載の半導体素子の配線形成方法は、半
導体基板上に複数個の配線を形成する工程と、前記配線
を含んだ半導体基板の全面にシリサイド化の可能な第１
物質を蒸着する工程と、前記配線が互いに連結される部
位に相応する第１物質にレーザービームを照射して伝導
性物質を形成する工程と、前記伝導性物質以外の第１物
質を除去する工程とを含むことを特徴とする。
【００１７】請求項２の半導体素子の配線形成方法によ
れば、前記第１物質はα−シリコン或いはポリシリコン
からなる。請求項３の半導体素子の配線形成方法によれ
ば、前記配線はチタニウム( Ｔｉ) 、タングステン(
Ｗ) 、チタニウムナイトライド( ＴｉＮ) 、及びチタニ
ウムタングステン( ＴｉＷ) からなるグループから選択
された材料から形成されたものである。
れば、前記第１物質はα−シリコン或いはポリシリコン
からなる。請求項３の半導体素子の配線形成方法によれ
ば、前記配線はチタニウム( Ｔｉ) 、タングステン(
Ｗ) 、チタニウムナイトライド( ＴｉＮ) 、及びチタニ
ウムタングステン( ＴｉＷ) からなるグループから選択
された材料から形成されたものである。
【００１８】
【発明の実施の形態】以下、本発明による半導体素子の
配線形成方法を添付図面を参照して説明する。 図３は
本発明による半導体素子の配線構造を示す平面図であ
る。
配線形成方法を添付図面を参照して説明する。 図３は
本発明による半導体素子の配線構造を示す平面図であ
る。
【００１９】図３に示すように、本実施形態の配線構造
は、一側が屈曲したパターンを持って形成された第１配
線（又は金属配線）４３と、前記第１配線４３の屈曲し
た部分において同様に屈曲され、その第１配線４３と対
称的に形成された第２配線（又は金属配線）４３ａと、
前記第１，第２配線４３，４３ａの屈曲した部分におい
て両配線４３，４３ａを電気的に接続させるシリサイド
４５ａとを含んでいる。
は、一側が屈曲したパターンを持って形成された第１配
線（又は金属配線）４３と、前記第１配線４３の屈曲し
た部分において同様に屈曲され、その第１配線４３と対
称的に形成された第２配線（又は金属配線）４３ａと、
前記第１，第２配線４３，４３ａの屈曲した部分におい
て両配線４３，４３ａを電気的に接続させるシリサイド
４５ａとを含んでいる。
【００２０】前記構造を持つ本発明による半導体素子の
配線形成方法は次の通りである。図４ａ乃至図４ｄは本
発明による半導体素子の配線形成方法を説明するための
工程断面図である。
配線形成方法は次の通りである。図４ａ乃至図４ｄは本
発明による半導体素子の配線形成方法を説明するための
工程断面図である。
【００２１】図４ａに示すように、半導体基板（ウェ
ハ）４１上に配線を形成するための金属材料を蒸着す
る。ここで、金属材料としては、チタニウム( Ｔｉ) 、
タングステン( Ｗ) 、チタニウムナイトライド( Ｔｉ
Ｎ) 、及びチタニウムタングステン( ＴｉＷ) からなる
グループからいずれか一つを選択して用いる。次に、金
属材料の蒸着層を含んだウェーハ４１の全面にフォトレ
ジスト( 図示せず）を塗布した後、露光及び現像工程を
利用して前記フォトレジストをパターニングする。その
後、パターニングされたフォトレジストをマスクとした
エッチング工程を通じて、金属蒸着層を選択的に除去し
て複数個の配線４３を形成する。
ハ）４１上に配線を形成するための金属材料を蒸着す
る。ここで、金属材料としては、チタニウム( Ｔｉ) 、
タングステン( Ｗ) 、チタニウムナイトライド( Ｔｉ
Ｎ) 、及びチタニウムタングステン( ＴｉＷ) からなる
グループからいずれか一つを選択して用いる。次に、金
属材料の蒸着層を含んだウェーハ４１の全面にフォトレ
ジスト( 図示せず）を塗布した後、露光及び現像工程を
利用して前記フォトレジストをパターニングする。その
後、パターニングされたフォトレジストをマスクとした
エッチング工程を通じて、金属蒸着層を選択的に除去し
て複数個の配線４３を形成する。
【００２２】配線４３のパターニングに際して、両金属
配線間の電気伝導度を極大化させるためのデザインが必
要とされる。即ち、図３に示すように、それぞれの配線
４３，４３ａの一側を屈曲するようにパターニングし
て、、屈曲した部分が互いに向き合うように形成する
と、両金属が全体的に互いに平行にパターニングされた
ときよりも、両金属配線間の電気伝導度を向上させるこ
とができる。
配線間の電気伝導度を極大化させるためのデザインが必
要とされる。即ち、図３に示すように、それぞれの配線
４３，４３ａの一側を屈曲するようにパターニングし
て、、屈曲した部分が互いに向き合うように形成する
と、両金属が全体的に互いに平行にパターニングされた
ときよりも、両金属配線間の電気伝導度を向上させるこ
とができる。
【００２３】図５はこのように電気伝導度を向上させる
ための金属間のパターニングの別の実施形態を示す。図
５に示すように、第１配線４３と第２配線４３ａとを互
いに接続する部分に凸凹形状を持つようにパターニング
する。そして、前記第１配線４３と第１配線４３ａとの
接続部分間に、図３の実施形態と同様にシリサイド（図
５では図示略）を形成する。
ための金属間のパターニングの別の実施形態を示す。図
５に示すように、第１配線４３と第２配線４３ａとを互
いに接続する部分に凸凹形状を持つようにパターニング
する。そして、前記第１配線４３と第１配線４３ａとの
接続部分間に、図３の実施形態と同様にシリサイド（図
５では図示略）を形成する。
【００２４】配線４３，４３ａが形成された後、顧客の
要求に応じて配線工程を行う。配線工程は次のようにな
される。即ち、図４ｂに示すように、複数個の配線４
３，４３ａを含んだ半導体基板４１の全面にシリサイド
化の可能な第１物質４５を蒸着する。ここで、前記シリ
サイド化の可能な物質４５というのは、広い意味ではア
ンチヒューズ用物質を含んでいる。一般にヒューズは外
部的な信号によって両金属配線間の電気的な接続を断絶
させる役割を果たすが、アンチヒューズは外部的な信号
によって両金属配線を互いに接続する役割を果たす。こ
のような意味でアンチヒューズ用物質はシリサイド化の
可能な物質を含む。
要求に応じて配線工程を行う。配線工程は次のようにな
される。即ち、図４ｂに示すように、複数個の配線４
３，４３ａを含んだ半導体基板４１の全面にシリサイド
化の可能な第１物質４５を蒸着する。ここで、前記シリ
サイド化の可能な物質４５というのは、広い意味ではア
ンチヒューズ用物質を含んでいる。一般にヒューズは外
部的な信号によって両金属配線間の電気的な接続を断絶
させる役割を果たすが、アンチヒューズは外部的な信号
によって両金属配線を互いに接続する役割を果たす。こ
のような意味でアンチヒューズ用物質はシリサイド化の
可能な物質を含む。
【００２５】続いて、配線４３，４３ａのなかで、互い
に連結させようとする部位に相応する第１物質４５を選
択的に露出させる。ここで、前記第１物質４５としては
α−シリコン(非晶質シリコン)或いはポリシリコンのい
ずれかを選択して用いる。
に連結させようとする部位に相応する第１物質４５を選
択的に露出させる。ここで、前記第１物質４５としては
α−シリコン(非晶質シリコン)或いはポリシリコンのい
ずれかを選択して用いる。
【００２６】続いて、露出された第１物質４５にレーザ
ービームを照射する。例えば、ＥＳＩＮ９３００(装置
名)を用いて、レーザーのエネルギー（最大３．０μ
Ｊ）を調節し、かつスポットサイズを２．５〜６．５μ
ｍ( 直径基準) に調節して、レーザービームを第１物質
４５に照射する。レーザービームが第１物質４５に照射
されるに従って、前記第１物質４５は前記配線４３と反
応して、図４ｃに示すように、伝導性物質４５ａを形成
する。ここで、伝導性物質４５ａはシリサイド(silicid
e)であり、その面積は約４．５×４．５μｍ2 である。
このようなシリサイドは直接レーザービームを利用して
金属と金属を接触させるときよりも、両金属間の結合力
を向上させる。
ービームを照射する。例えば、ＥＳＩＮ９３００(装置
名)を用いて、レーザーのエネルギー（最大３．０μ
Ｊ）を調節し、かつスポットサイズを２．５〜６．５μ
ｍ( 直径基準) に調節して、レーザービームを第１物質
４５に照射する。レーザービームが第１物質４５に照射
されるに従って、前記第１物質４５は前記配線４３と反
応して、図４ｃに示すように、伝導性物質４５ａを形成
する。ここで、伝導性物質４５ａはシリサイド(silicid
e)であり、その面積は約４．５×４．５μｍ2 である。
このようなシリサイドは直接レーザービームを利用して
金属と金属を接触させるときよりも、両金属間の結合力
を向上させる。
【００２７】続いて、図４ｄに示すように、レーザービ
ームの照射に従って形成された伝導性物質４５ａを除い
た残りの第１物質４５を除去すると、本発明による半導
体素子の配線工程が完了する。
ームの照射に従って形成された伝導性物質４５ａを除い
た残りの第１物質４５を除去すると、本発明による半導
体素子の配線工程が完了する。
【００２８】
【発明の効果】以上説明したように、本発明による半導
体素子の配線形成方法は次のような効果を奏する。
体素子の配線形成方法は次のような効果を奏する。
【００２９】請求項１の発明によれば、金属配線と金属
配線との間に、金属との結合力に優れた伝導性物質をレ
ーザービームの照射によって形成することにより、素子
の信頼性を向上させると共に、ＴＡＴを短縮させること
ができる。
配線との間に、金属との結合力に優れた伝導性物質をレ
ーザービームの照射によって形成することにより、素子
の信頼性を向上させると共に、ＴＡＴを短縮させること
ができる。
【００３０】請求項２の発明によれば、α−シリコン或
いはポリシリコンはレーザービームによって手軽くシリ
サイド化が可能である。請求項３の発明によれば、チタ
ニウム、タングステン、チタニウムナイトライドあるい
はチタニウムタングステンを金属配線として用いると、
α−シリコン或いはポリシリコンと容易に反応して優れ
たシリサイドが形成される。
いはポリシリコンはレーザービームによって手軽くシリ
サイド化が可能である。請求項３の発明によれば、チタ
ニウム、タングステン、チタニウムナイトライドあるい
はチタニウムタングステンを金属配線として用いると、
α−シリコン或いはポリシリコンと容易に反応して優れ
たシリサイドが形成される。
【図１】（ａ）乃至（ｄ）は第１の従来例による半導体
素子の配線形成方法を説明するための工程断面図。
素子の配線形成方法を説明するための工程断面図。
【図２】第２の従来例による半導体素子の配線形成方法
を説明するためのレイアウト図。
を説明するためのレイアウト図。
【図３】本発明による半導体素子の配線構造を示す平面
図。
図。
【図４】（ａ）乃至（ｄ）は本発明の半導体素子の配線
形成方法を説明するための工程図。
形成方法を説明するための工程図。
【図５】本発明の半導体素子の配線構造に対する別の実
施形態を示す平面図。
施形態を示す平面図。
１７，２３：第１，第２タングステン、３５：バイアコ
ンタクトホール、４１：ウェハ、４３：配線、４５：第
１伝導性物質、４５ａ：第２伝導性物質。
ンタクトホール、４１：ウェハ、４３：配線、４５：第
１伝導性物質、４５ａ：第２伝導性物質。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１１月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の半導体素子の配線形成方法は、半
導体基板上において複数の配線の各々の一側を屈曲さ
せ、屈曲した部分が互いに向き合うように同配線を形成
する工程と、前記配線を含んだ半導体基板の全面にシリ
サイド化の可能な第１物質を蒸着する工程と、前記配線
が互いに連結される部位に相応する第１物質にレーザー
ビームを照射して伝導性物質を形成する工程と、前記伝
導性物質以外の第１物質を除去する工程とを含むことを
特徴とする。
に、請求項１に記載の半導体素子の配線形成方法は、半
導体基板上において複数の配線の各々の一側を屈曲さ
せ、屈曲した部分が互いに向き合うように同配線を形成
する工程と、前記配線を含んだ半導体基板の全面にシリ
サイド化の可能な第１物質を蒸着する工程と、前記配線
が互いに連結される部位に相応する第１物質にレーザー
ビームを照射して伝導性物質を形成する工程と、前記伝
導性物質以外の第１物質を除去する工程とを含むことを
特徴とする。
フロントページの続き (72)発明者 カン ジョン ホ 大韓民国 チュンチョンブク−ド チョン ズ−シ フンドク−ク ボンミョン−ドン ズゴン アパートメント 106−202
Claims (3)
- 【請求項１】 半導体基板上に複数個の配線を形成する
工程と、 前記配線を含んだ半導体基板の全面にシリサイド化の可
能な第１物質を蒸着する工程と、 前記配線が互いに接続される部位に相応する第１物質に
レーザービームを照射して前記配線を互いに接続させる
伝導性物質を形成する工程と、 前記伝導性物質以外の第１物質を除去する工程とを含む
ことを特徴とする半導体素子の配線形成方法。 - 【請求項２】 前記第１物質はα−シリコン或いはポリ
シリコンからなることを特徴とする請求項１記載の半導
体素子の配線形成方法。 - 【請求項３】 前記配線はチタニウム( Ｔｉ) 、タング
ステン( Ｗ) 、チタニウムナイトライド( ＴｉＮ) 、及
びチタニウムタングステン( ＴｉＷ) からなるグループ
から選択された材料から形成されたものであることを特
徴とする請求項１記載の半導体素子の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR38880-1997 | 1997-08-14 | ||
| KR1019970038880A KR100236076B1 (ko) | 1997-08-14 | 1997-08-14 | 반도체소자의 배선형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167770A true JPH1167770A (ja) | 1999-03-09 |
| JP2942231B2 JP2942231B2 (ja) | 1999-08-30 |
Family
ID=19517505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10010183A Expired - Fee Related JP2942231B2 (ja) | 1997-08-14 | 1998-01-22 | 半導体素子の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6146999A (ja) |
| JP (1) | JP2942231B2 (ja) |
| KR (1) | KR100236076B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604547B2 (en) * | 2005-02-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
| CN112290223B (zh) * | 2020-09-27 | 2021-06-18 | 南京大学 | 一种极化可编程超构表面及宽带动态波束调控方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630355A (en) * | 1985-03-08 | 1986-12-23 | Energy Conversion Devices, Inc. | Electric circuits having repairable circuit lines and method of making the same |
| US4835118A (en) * | 1986-09-08 | 1989-05-30 | Inmos Corporation | Non-destructive energy beam activated conductive links |
| US4931353A (en) * | 1989-03-01 | 1990-06-05 | The Boeing Company | Structure and method for selectively producing a conductive region on a substrate |
-
1997
- 1997-08-14 KR KR1019970038880A patent/KR100236076B1/ko not_active IP Right Cessation
- 1997-10-23 US US08/956,387 patent/US6146999A/en not_active Expired - Lifetime
-
1998
- 1998-01-22 JP JP10010183A patent/JP2942231B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990016350A (ko) | 1999-03-05 |
| KR100236076B1 (ko) | 1999-12-15 |
| JP2942231B2 (ja) | 1999-08-30 |
| US6146999A (en) | 2000-11-14 |
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