JPH1165838A - 演算装置およびこの演算装置における待ち時間の設定方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラマが各命令の実行サイクル数を加算
しながらプログラミングする必要があり、作業に手間が
かかるとともに正確な時間を設定することが困難であっ
た。 【解決手段】 制御ＲＯＭ１ｂには、各アドレスに対応
したデータパス部７の制御情報が格納されている。一
方、シーケンスＲＯＭ１ａには次に実行すべきマイクロ
コードの格納番地が格納されており、信号Ｓ０〜ＳＪは
データパス部７に送られアドレスＡに対応する仕事をデ
ータパス部７に行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、指定されたマシ
ンサイクル数だけウエイトサイクルを挿入することがで
きる演算装置およびこの演算装置における待ち時間の設
定方法に関するものである。

【０００２】

【従来の技術】図１０は従来の演算装置におけるＮＯＰ
命令による待ち時間の設定方法を示すフローチャート、
図１１は従来の演算装置における他のＮＯＰ命令による
待ち時間の設定方法を示すフローチャート、図１２は従
来の演算装置におけるタイマを用いた待ち時間設定方法
を示すフローチャートである。図１０は待ち時間が短い
場合のプログラムの流れであり、複数個のＮＯＰ命令を
命令Ａと命令Ｂとの間に挿入するものであり、例えば、
ＮＯＰ命令１個の実行に２サイクル必要であるとすれ
ば、１０個のＮＯＰ命令を挿入することにより、２０サ
イクルの待ち時間を設定することができる。

【０００３】また、図１１は待ち時間が長い場合のプロ
グラムの流れであり、時間待ちのループを命令Ａと命令
Ｂとの間に挿入するものであり、例えば、Ａレジスタに
‘８’をセットした後、Ａレジスタの内容をデクリメン
トし、Ａレジスタの内容が‘０’であれば次の命令に移
行し、‘０’でなければＤＥＣＡに戻るものである。図
１２は待ち時間が長い場合のプログラムの流れであり、
マイクロコンピュータに内蔵されている汎用タイマを利
用して待ち時間を設定できるものであり、命令Ａと命令
Ｂとの間にタイマをスタートさせる命令と初期設定され
たサイクルをカウントすると割り込み発生を行なわせタ
イマを終了させるものである。

【０００４】

【発明が解決しようとする課題】従来の演算装置および
この演算装置における待ち時間の設定方法は以上のよう
に構成されているので、ＮＯＰ命令を用いた待ち時間の
設定方法では、プログラマが各命令（ＮＯＰ命令あるい
はループを構成する命令）の実行サイクル数を加算しな
がらプログラミングする必要があり、作業に手間がかか
るとともに正確な時間を設定することが困難であった。
特に、パイプライン処理や命令の先取り機能等を取り入
れた最近の高機能なマイクロコンピュータでは、各命令
の実行サイクル数の正確な算出自体が困難であるなどの
課題があった。

【０００５】また、汎用タイマを用いた待ち時間設定
は、タイマの初期設定や割り込み処理ルーチンの用意な
ど、余分なプログラミングが多く必要であり、また短い
待ち時間の設定には不向きであるなどの課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、待ち時間を容易に、かつ正確に設
定できるとともに、待ち時間を少ないプログラム量で設
定することができる演算装置およびこの演算装置におけ
る待ち時間の設定方法を得ることを目的とする。

【０００７】

【課題を解決するための手段】請求項１記載の発明に係
る演算装置は、マイクロアドレス発生回路により入力し
た命令コードをデコードし、実行すべきマイクロコード
が格納されている番地を設定し、アドレスデコーダを介
して出力し、マイクロコードＲＯＭにより、マイクロア
ドレス発生回路から入力した番地に格納されている各ア
ドレスに対応した制御情報を出力するとともに、次に実
行するマイクロコードの格納番地をマイクロアドレス発
生回路に出力し、データパス部により、制御情報を入力
すると命令の実行完了後に命令と命令との間をどの程度
待機させるかを指定する待ち時間値をデータバスを介し
て入力し、この待ち時間値を指定された値で減算し、減
算結果が０となった時点で次に実行するマイクロコード
の格納番地の入力許可信号をマイクロアドレス発生回路
に出力するようにしたものである。

【０００８】請求項２記載の発明に係る演算装置におけ
る待ち時間の設定方法は、入力した命令コードをデコー
ドし、実行すべきマイクロコードが格納されている番地
を設定した後に出力し、この入力した番地に格納されて
いる各アドレスに対応した制御情報を出力するととも
に、次に実行するマイクロコードの格納番地を出力し、
制御情報を入力すると命令の実行完了後に命令と命令と
の間をどの程度待機させるかを指定する待ち時間値をデ
ータバスを介して入力し、この待ち時間値を指定された
値で減算し、減算結果が０となった時点で次に実行する
マイクロコードの格納番地の入力許可信号を出力するよ
うにしたものである。

【０００９】請求項３記載の発明に係る演算装置は、ダ
ウンカウンタに任意の値が設定されるとＣＰＵ部の他の
回路とは独立に基本クロックの１サイクル毎にその内容
をデクリメントし、このダウンカウンタの値の内容をゼ
ロ検出回路によりチェックし、ゼロであればゼロ検出信
号をマイクロアドレス発生回路に出力し、このゼロ検出
信号を入力したマイクロアドレス発生回路は、マイクロ
コードＲＯＭから次に実行するマイクロコードの格納番
地を入力するようにしたものである。

【００１０】請求項４記載の発明に係る演算装置におけ
る待ち時間の設定方法は、任意の値が設定されるとＣＰ
Ｕ部の他の回路とは独立に基本クロックの１サイクル毎
にその内容をデクリメントした後、この値の内容をチェ
ックし、ゼロであればゼロ検出信号をマイクロアドレス
発生回路に出力し、このゼロ検出信号を入力したマイク
ロアドレス発生回路は、マイクロコードＲＯＭから次に
実行するマイクロコードの格納番地を入力するようにし
たものである。

【００１１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による演
算装置を示す構成図であり、図において、１は出力Ｉビ
ットのシーケンスＲＯＭ１ａおよび出力Ｊビットの制御
ＲＯＭ１ｂから構成されるマイクロコードＲＯＭ、２は
マイクロコードＲＯＭ１から出力された出力信号をラッ
チするラッチ回路であり、制御ＲＯＭ１ｂからの出力信
号Ｓ０〜ＳＪは、一旦ラッチされた後に定められたタイ
ミングに基づいてデータパス部７に出力される。一方、
シーケンスＲＯＭ１ａからの出力信号Ａ０〜ＡＩは、一
旦ラッチされた後に定められたタイミングに基づいてマ
イクロアドレス発生回路３へ出力される。

【００１２】３はシーケンスＲＯＭ１ａからの出力信号
Ａ０〜ＡＩに基づいて次に実行すべきマイクロコードの
格納番地を決めてアドレスデコーダ４へ出力するマイク
ロアドレス発生回路、４はマイクロアドレス発生回路３
から入力したアドレスをデコードし、デコード信号５と
してマイクロコードＲＯＭ１へ出力するアドレスデコー
ダである。なお、命令実行の最初のマシンサイクルにお
いては、マイクロアドレス発生回路３は命令レジスタ６
より命令コードを受け取りこれをデコードしてマイクロ
コードアドレスを決める。

【００１３】次に動作について説明する。図２はこの発
明の実施の形態１による命令の実装方法を簡略的に示す
フローチャートであり、図のように、命令の実行サイク
ル数ｎを任意に指定できるＮＯＰ命令を基本命令の一つ
としてマイクロコンピュータに実装して、命令Ａと命令
Ｂの間に配置する。なお、ｎの値はプログラマが任意に
設定する。一般にマイクロコンピュータの有する命令の
実行は、複数のマイクロコード（マイクロ命令）を順次
実行することによって行われる。例えば、ある命令がマ
イクロコードＲＯＭ内のＡ．Ｂ．Ｃの３つの番地に格納
されたマイクロコードをこの順に実行することによって
実行される。この場合、最初にこの命令の命令コードが
マイクロアドレス発生回路３においてデコードされ、最
初に実行すべきマイクロコードの格納番地Ａが求めら
れ、これがアドレスデコーダ４を介してマイクロコード
ＲＯＭ１へ出力される。

【００１４】制御ＲＯＭ１ｂには、各アドレスに対応し
たデータパス部７の制御情報が格納されている。一方、
シーケンスＲＯＭ１ａには次に実行すべきマイクロコー
ドの格納番地（この場合はＢ）がそれぞれ格納されてお
り、ラッチ回路２を通して信号Ｓ０〜ＳＪ、Ａ０〜ＡＩ
として出力される。Ｓ０〜ＳＪはデータパス部７に送ら
れアドレスＡに対応する仕事をデータパス部７に行わせ
る。一方、Ａ０〜ＡＩはマイクロアドレス発生回路３に
戻され、これは通常そのまま次のサイクルにアドレスデ
コーダ４を通してマイクロコードＲＯＭ１に入力され、
Ｂ番地に格納されたマイクロコードが次に実行される。
このような原理によってＡ，Ｂ，Ｃの３つの番地に格納
されたマイクロコードが順次実行され１つの命令の実行
が完了する。

【００１５】次に命令の実行シーケンスを図３のタイミ
ングチャートをもとにさらに詳しく説明する。図３はこ
の発明の実施の形態１による演算装置の実行シーケンス
を示すタイミングチャートであり、図において、ФはＣ
ＰＵ部の基本クロックであり、この１サイクルが１マシ
ンサイクルに対応する。まず、サイクル（８）のФ＝
‘Ｌ’の期間に命令レジスタ６が命令コードをマイクロ
アドレス発生回路３に出力する。次に、マイクロアドレ
ス発生回路３では、命令コードをデコードしてこの命令
を実行するに際して最初に実行すべきマイクロコードが
格納されている番地Ａをもとめ、これをサイクル（９）
でアドレスデコーダ４に出力する。そして、アドレスデ
コーダ４では入力アドレスをただちにデコードし、デコ
ード信号５をマイクロコードＲＯＭ１に出力する。

【００１６】これにより、制御ＲＯＭ１ｂおよびシーケ
ンスＲＯＭ１ｂのＡ番地に格納されている内容が、サイ
クル（９）のФ＝‘Ｌ’の期間に出力される。制御ＲＯ
Ｍ１ｂからの出力は、ラッチ回路２によって一旦ラッチ
された後、各々定められたタイミングで信号Ｓ０〜ＳＪ
としてデータパス部７へ出力し制御する。一方、シーケ
ンスＲＯＭ１ａの出力は、次に実行すべきマイクロコー
ドの格納番地Ｂを示しており、同様にラッチ回路２によ
り次のサイクル（１０）で示されるФ＝‘Ｈ’の期間ま
で保持される。

【００１７】そして、マイクロアドレス発生回路３では
このシーケンスＲＯＭ１ａからの出力を受け取り、これ
を次のマイクロコードアドレスとしてサイクル（１０）
の期間にアドレスデコーダ４に出力する。以上のような
動作を各マシンサイクルごとに繰り返すことによって
Ａ，Ｂ，Ｃの各番地に格納されたマイクロコードは順次
実行に移され命令が完了する。これと同時にサイクル
（１１）で示されるサイクルのФ＝‘Ｌ’の期間に命令
レジスタから次の命令コードがマイクロアドレス発生回
路３に送られ次の命令の実行が始まる。

【００１８】次にｎサイクルのＮＯＰ命令の実現方法に
ついて説明する。図４はこの発明の実施の形態１による
演算装置の具体的な構成を示す構成図、図５は図４の演
算装置のウエイト命令の命令実行シーケンスを示すフロ
ーチャート、図６は図４の演算装置のウエイト命令を示
すタイミングチャートである。まず、サイクル（１２）
のФ＝‘Ｌ’の期間に命令レジスタ６にこの命令の命令
コードが格納され、同時に何サイクルウエイトさせるか
を指定するｎの値がオペランドレジスタ１８に格納され
る。次に、命令レジスタ６の内容は、直ちにマイクロア
ドレス発生回路３に転送され、マイクロアドレス発生回
路３ではこの命令コードをデコードして、最初に実行す
べきマイクロコードが格納されている番地Ａを決める。

【００１９】なお、マイクロアドレスは８ビット長であ
るとし、Ａの番地を‘００Ｈ’番地とする。したがっ
て、サイクル（１３）では‘００Ｈ’番地がアドレスデ
コーダ４を介してマイクロコードＲＯＭ１に出力され、
‘００Ｈ’番地の内容がФ＝‘Ｌ’の期間に読み出され
る。そして、読み出された信号の一部は、ラッチ回路２
で一旦ラッチされ、各信号毎に定められたタイミングで
次サイクル（１４）にＳ０〜ＳＪ信号としてデータパス
部７に出力される。

【００２０】このＳ０〜ＳＪ信号はサイクル（１４）に
データパス部７に以下のような仕事を実行させる。Ф＝
‘Ｈ’の期間にオペランドレジスタ１８の内容（ｎ）を
Ｉバスに読み出し、Ｄバスには‘１’を出力させる。Ｉ
バス及びＤバスに読み出された内容は、ラッチ１９でФ
＝‘Ｌ’の期間まで保持され、それぞれＩ’バス及び
Ｄ’バスに出力される。次に、ＡＬＵではＩ’バスの内
容からＤ’バスの内容が減算され（ｎ−１が実行され
る）、その結果はФ＝‘Ｈ’の期間にテンポラリレジス
タ２０に格納される。この内容はのゼロ検出回路２１で
チェックされ、ゼロであればゼロ検出信号Ｚ０＝‘Ｈ’
とし、ゼロでなければゼロ検出信号Ｚ０＝‘Ｌ’とな
る。すなわちｎ−１の演算結果がゼロであればＺ０＝
‘Ｈ’、そうでなければＺ０＝‘Ｌ’である。

【００２１】一方、サイクル（１３）の期間のФ＝
‘Ｌ’の期間にシーケンスＲＯＭ１ａの‘００Ｈ’番地
から読み出される次のマイクロアドレスはＢであり、こ
こではＢ＝‘０３Ｈ’番地とする。読み出された内容は
ラッチ回路２を通って、サイクル（１３）のФ＝‘Ｌ’
の期間から次のサイクル（１４）のФ＝‘Ｈ’の期間ま
での間Ａ０〜Ａ７信号＝‘０３Ｈ’としてマイクロアド
レス発生回路３へ出力される。ただし、これらの信号の
内Ａ０信号は先のゼロ検出信号Ｚ０の反転信号とＡＮＤ
されたのちにマイクロアドレス発生回路３に出力され
る。したがって、サイクル（１４）でデータパス部７に
より実行されたｎ−１の結果がゼロでなければ（Ｚ０＝
‘Ｌ’）、マイクロアドレス発生回路３に出力され、次
に実行するマイクロアドレスは‘０３Ｈ’のままであ
る。

【００２２】しかし、サイクル（１４）でデータパス部
７により実行されたｎ−１の結果がゼロであると（Ｚ０
＝‘Ｈ’）、‘０２Ｈ’に変更される（ここではこの
‘０２Ｈ’番地をＣとする）。したがって、サイクル
（１４）でマイクロコードＲＯＭ１に出力される番地
は、Ｂ＝‘０３Ｈ’番地となり、その番地の制御情報に
基づいたデータパス部７の動作が次のサイクル（１５）
で実行される。すなわち、このサイクル（１５）では、
テンポラリレジスタ２０の内容（ｎ−１）がＩバスヘ、
‘１’がＤバスヘ読み出され、ＡＬＵでは（ｎ−１）−
１が実行され、結果ｎ−２が再びテンポラリレジスタ２
０に格納される。ここで、再度ゼロ検出が行われＺ０の
値が決まる。

【００２３】一方、‘０３Ｈ’番地のシーケンスＲＯＭ
１ａの内容は、自分自身である‘０３Ｈ’番地を指す。
以降の動作は、テンポラリレジスタ２０のデクリメント
を値がゼロになるまで繰り返し、ゼロを検出するとマイ
クロアドレスがＣ＝‘０２Ｈ’番地になって命令を終了
する。なお、この命令の実行サイクル数はｎ＋１サイク
ルであるが、プログラマが指定した値をコンパイラで機
械語に変換する時に−１の補正などをすれば解決する。

【００２４】以上のように、この実施の形態１によれ
ば、命令と次の命令との間に一定のウエイト命令を挿入
することにより、待ち時間を容易に、かつ正確に設定で
きるとともに、待ち時間を少ないプログラム量で設定す
ることができるなどの効果が得られる。

【００２５】実施の形態２．図７はこの発明の実施の形
態２による演算装置を示す構成図であり、図において、
実施の形態１と同一の符号については同一または相当部
分を示すので説明を省略する。２２は任意の値ｎを設定
するダウンカウンタであり、値ｎが設定されるとその
後、ＣＰＵ部の他の回路とは独立にФの１サイクル毎に
その内容をデクリメントする。２３はダウンカウンタ２
２の値ｎの内容をチェックし、ゼロであればゼロ検出信
号Ｚ０＝‘Ｈ’とし、ゼロでなければゼロ検出信号Ｚ０
＝‘Ｌ’となるゼロ検出回路である。

【００２６】次に動作について説明する。図８はこの発
明の実施の形態２による演算装置の命令実行の流れを示
すフローチャート、図９はこの発明の実施の形態２によ
る演算装置の命令の実行シーケンスを示すフローチャー
トである。まず、ダウンカウンタ２２に付属されている
ゼロ検出回路２３からの出力であるゼロ検出信号Ｚ０
は、実施の形態１と同様にその反転信号がマイクロコー
ドＲＯＭ１のラッチ回路２の出力のＡ０信号とＡＮＤさ
れて、マイクロアドレス発生回路３に出力される。命令
ａによってダウンカウンタに値がセットされた後、ＣＰ
Ｕはそれに続く命令Ｃを順次実行していく。そして命令
ｂが実行されるとここで先に設定されたダウンカウンタ
の内容がゼロになるまで待って、次に命令Ｂの実行に移
る。

【００２７】命令ｂの実行シーケンスは図９に示す通り
である。実施の形態１で示したｎサイクルのウエイト命
令の制御と同じ原理を使って、ダウンカウンタの内容が
ゼロになるまでは、Ａ番地の内容（ＮＯＰ）を繰り返し
実行し、ゼロ検出信号Ｚ０が‘Ｈ’になるとＢ番地に移
って命令を終了する。この実施の形態であれば命令Ａと
命令Ｂの間に他の処理が入っても、この処理に必要なサ
イクル数を計算することなく、命令Ａと命令Ｂの間の待
ち時間を正確に設定できる。

【００２８】以上のように、この実施の形態２によれ
ば、実施の形態１の効果の他に、命令と命令との間の待
ち時間に他の処理を実行させることができるなどの効果
が得られる。

【００２９】

【発明の効果】以上のように、この発明によれば、命令
と次の命令との間に一定のウエイト命令を挿入すること
により、待ち時間を容易に、かつ正確に設定できるとと
もに、待ち時間を少ないプログラム量で設定することが
できる効果がある。

【００３０】この発明によれば、命令と命令との間の待
ち時間に他の処理を実行させることができる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による演算装置を示
す構成図である。

【図２】 この発明の実施の形態１による命令の実装方
法を簡略的に示すフローチャートである。

【図３】 この発明の実施の形態１による演算装置の実
行シーケンスを示すタイミングチャートである。

【図４】 この発明の実施の形態１による演算装置の具
体的な構成を示す構成図である。

【図５】 図４の演算装置のウエイト命令の命令実行シ
ーケンスを示すフローチャートである。

【図６】 図４の演算装置のウエイト命令を示すタイミ
ングチャートである。

【図７】 この発明の実施の形態２による演算装置を示
す構成図である。

【図８】 この発明の実施の形態２による演算装置の命
令実行の流れを示すフローチャートである。

【図９】 この発明の実施の形態２による演算装置の命
令の実行シーケンスを示すフローチャートである。

【図１０】 従来の演算装置におけるＮＯＰ命令による
待ち時間の設定方法を示すフローチャートである。

【図１１】 従来の演算装置における他のＮＯＰ命令に
よる待ち時間の設定方法を示すフローチャートである。

【図１２】 従来の演算装置におけるタイマを用いた待
ち時間設定方法を示すフローチャートである。

【符号の説明】

１ マイクロコードＲＯＭ、３ マイクロアドレス発生
回路、４ アドレスデコーダ、７ データパス部、２２
ダウンカウンタ、２３ ゼロ検出回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各アドレスに対応した制御情報を格納す
   るとともに、次に実行すべきマイクロコードの格納番地
   を格納するマイクロコードＲＯＭと、 このマイクロコードＲＯＭに格納されているアドレスに
   対応する動作を実行するデータパス部と、上記マイクロ
   コードＲＯＭに格納されているマイクロコードの格納番
   地を入力し、アドレスデコーダを介して上記マイクロコ
   ードＲＯＭへ出力するマイクロアドレス発生回路とを備
   えた演算装置において、 上記マイクロアドレス発生回路は、入力した命令コード
   をデコードし、実行すべきマイクロコードが格納されて
   いる番地を設定し、上記アドレスデコーダを介して出力
   し、上記マイクロコードＲＯＭは、上記マイクロアドレ
   ス発生回路から入力した番地に格納されている各アドレ
   スに対応した制御情報を出力するとともに、次に実行す
   るマイクロコードの格納番地を上記マイクロアドレス発
   生回路に出力し、上記データパス部は、上記制御情報を
   入力すると命令の実行完了後に命令と命令との間をどの
   程度待機させるかを指定する待ち時間値をデータバスを
   介して入力し、この待ち時間値を指定された値で減算
   し、減算結果が０となった時点で次に実行するマイクロ
   コードの格納番地の入力許可信号を上記マイクロアドレ
   ス発生回路に出力することを特徴とする演算装置。
2. 【請求項２】 各アドレスに対応した制御情報を格納す
   るとともに、次に実行すべきマイクロコードの格納番地
   を格納し、この格納されているアドレスに対応する動作
   を実行し、格納されている上記マイクロコードの格納番
   地を入力し、アドレスデコーダを介して出力する演算装
   置における待ち時間の設定方法において、入力した命令
   コードをデコードし、実行すべきマイクロコードが格納
   されている番地を設定した後に出力し、この入力した番
   地に格納されている各アドレスに対応した制御情報を出
   力するとともに、次に実行するマイクロコードの格納番
   地を出力し、上記制御情報を入力すると命令の実行完了
   後に命令と命令との間をどの程度待機させるかを指定す
   る待ち時間値をデータバスを介して入力し、この待ち時
   間値を指定された値で減算し、減算結果が０となった時
   点で次に実行するマイクロコードの格納番地の入力許可
   信号を出力することを特徴とする演算装置における待ち
   時間の設定方法。
3. 【請求項３】 任意の値が設定されるとＣＰＵ部の他の
   回路とは独立に基本クロックの１サイクル毎にその内容
   をデクリメントするダウンカウンタと、このダウンカウ
   ンタの値の内容をチェックし、ゼロであればゼロ検出信
   号をマイクロアドレス発生回路に出力するゼロ検出回路
   とを備え、このゼロ検出信号を入力したマイクロアドレ
   ス発生回路は、マイクロコードＲＯＭから次に実行する
   マイクロコードの格納番地を入力することを特徴とする
   請求項１記載の演算装置。
4. 【請求項４】 任意の値が設定されるとＣＰＵ部の他の
   回路とは独立に基本クロックの１サイクル毎にその内容
   をデクリメントした後、この値の内容をチェックし、ゼ
   ロであればゼロ検出信号をマイクロアドレス発生回路に
   出力し、このゼロ検出信号を入力したマイクロアドレス
   発生回路は、マイクロコードＲＯＭから次に実行するマ
   イクロコードの格納番地を入力することを特徴とする請
   求項２記載の演算装置における待ち時間の設定方法。