JPH1155088A - 信号間の位相差補償方式 - Google Patents

Abstract

(57)【要約】 【課題】 信号間の位相差補償方式に関し、信号伝送路
に対する負荷変動や、信号伝送路自体の伝送特性の変動
があっても信号間の位相差を補償することが可能な信号
間の位相差補償方式を提供する。 【解決手段】 送信する第一の信号と、第二の信号との
位相差を検出し、検出した位相差に対応して該第二の信
号の位相を制御するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号間の位相差補
償方式に係り、特に、信号伝送路に対する負荷変動や、
信号伝送路自体の伝送特性の変動があっても信号間の位
相差を補償することが可能な信号間の位相差補償方式に
関する。

【０００２】デジタル技術を適用した通信装置において
も、同様な情報処理装置においても、扱う信号には複数
の種類がある。例えば、伝送すべき主信号及び処理すべ
き信号であるデータや、そのデータを扱う基準信号とし
てのクロックや、そのデータをメモリに書き込む際のア
ドレスなどである。

【０００３】そして、データとクロックや、データとア
ドレスとの間には、立ち上がりが一致しているとか、一
方の信号がハイ・レベルの時にもう一方の信号が立ち上
がる必要があるとか、特定の位相関係が要求される。

【０００４】しかも、回路が安定に動作するために、そ
の特定の位相関係には特定の許容範囲があり、その許容
範囲を逸脱すると回路は誤動作を起こすことになる。従
って、デジタル技術を適用した通信装置や情報処理装置
においては信号間の位相差を正確に制御する必要があ
る。

【０００５】ところで、通信装置や情報処理装置は装置
内でパッケージ数が一定な状態で使用されるとは限ら
ず、所謂チャネルの増設や減設が行なわれることがしば
しばある。このようなチャネルの増設や減設に伴い、例
えばデータの伝送路とクロックの伝送路における負荷に
差が生じて、データとクロックの位相差が変化するとい
うことが起こる。

【０００６】又、例えばデータの伝送路とクロックの伝
送路に使用されている伝送媒体が異なる場合、各々の伝
送媒体の遅延時間の温度特性に起因して、データとクロ
ックの位相差が変化するということも起こる。

【０００７】通信装置や情報処理装置を安定に動作させ
るためには、信号伝送路に対する負荷変動や、信号伝送
媒体自体の伝送特性の変動があっても信号間の位相差の
変動を補償できることが要請される。

【０００８】

【従来の技術】図１０は、従来の位相差補償方式を説明
する図である。図１０において、１ａ及び１ｂはバッフ
ァ・ゲート、２ａは第一の機能回路部、２ｂは第二の機
能回路部、１０は遅延回路である。

【０００９】そして、バッファ・ゲート１ａには第一の
信号が供給され、該バッファ・ゲート１ａの出力信号は
第一の機能回路部２ａ及び第二の機能回路部２ｂの第一
の入力端子に供給される。一方、遅延回路１０を介して
バッファ・ゲート１ｂには第二の信号が供給され、該バ
ッファ・ゲート１ｂの出力信号は該第一の機能回路部２
ａ及び該第二の機能回路部２ｂの第二の入力端子に供給
される。

【００１０】実用上のことを考えると、バッファ・ゲー
ト１ａ、バッファ・ゲート１ｂ及び遅延回路１０は或る
パッケージに実装されており、第一の機能回路部２ａ及
び第二の機能回路部２ｂは上記パッケージとは異なるパ
ッケージに実装されることが多く、更に、第一の機能回
路部２ａと第二の機能回路部２ｂが異なるパッケージに
実装されて、増設又は減設されることが多い。

【００１１】ここで、第一の機能回路部２ａと第二の機
能回路部２ｂにおいて、第一の信号と第二の信号の位相
が一致している必要があって、第一の信号と第二の信号
に対する伝送媒体の遅延時間が等しく、バッファ・ゲー
ト１ａに対する負荷がバッファ・ゲート１ｂに対する負
荷より重たければ、上記遅延回路１０の遅延時間はバッ
ファ・ゲート１ａとバッファ・ゲート１ｂの遅延時間の
差に等しく設定される。

【００１２】又、第一の機能回路部２ａと第二の機能回
路部２ｂにおいて、第一の信号と第二の信号の位相が一
致している必要があって、第一の信号と第二の信号に対
する伝送媒体の遅延時間が等しくなく、バッファ・ゲー
ト１ａとバッファ・ゲート１ｂに対する負荷が等しい場
合には、上記遅延回路の遅延時間は両伝送媒体の遅延時
間の差に設定される。

【００１３】更に、第一の機能回路部２ａと第二の機能
回路部２ｂにおいて、第一の信号と第二の信号との間に
特定の位相差が必要であって、バッファ・ゲート１ａと
バッファ・ゲート１ｂに対する負荷が等しく、第一の信
号と第二の信号に対する伝送経路の遅延時間が等しいな
らば、上記遅延回路１０の遅延時間は上記特定の位相差
に対応する遅延時間に設定される。

【００１４】上記のように遅延回路１０に設定する遅延
時間によって、第一の機能回路部２ａと第二の機能回路
部２ｂにおける第一の信号と第二の信号の位相差を必要
な値に設定できるので、第一の機能回路部２ａと第二の
機能回路部２ｂは安定に動作する条件を与えられる。

【００１５】

【発明が解決しようとする課題】ところで、図１０の構
成において、第二の機能回路部２ｂが減設されたり、図
示されていない第三の機能回路部が増設されると、バッ
ファ・ゲート１ａとバッファ・ゲート１ｂに対する負荷
が変動し、第一の信号と第二の信号の遅延時間が変動す
ることがある。

【００１６】又、第一の信号が伝送される伝送媒体と第
二の信号が伝送される伝送媒体の遅延時間が異なる場
合、温度変動によって両伝送媒体の遅延時間の差が変動
することがある。

【００１７】図１０の構成では、初期状態で遅延回路１
０の遅延時間を設定するだけであるから、上記のように
遅延時間の変動が生ずる場合には、その遅延時間の変動
に追随することができない。

【００１８】即ち、バッファ・ゲート１ａとバッファ・
ゲート１ｂに対する負荷変動、即ち信号伝送路に対する
負荷変動が生じたり、第一の信号に対する伝送媒体の遅
延時間と第二の信号に対する伝送媒体の遅延時間の差に
変動が生ずると、図１０の構成では機能回路部における
第一の信号と第二の信号の位相差に変動を生じ、機能回
路部の動作が不安定になる恐れが出てくる。

【００１９】本発明は、かかる問題に鑑み、信号伝送路
に対する負荷変動や、信号伝送媒体自体の遅延特性に変
動があっても信号間の位相差を補償することが可能な信
号間の位相差補償方式を提供することを目的とする。

【００２０】

【課題を解決するための手段】第一の発明は、バッファ
・ゲートから出力される一方の信号と、もう一方の信号
との位相差を送信側で検出し、該位相差に対応していず
れかの信号に対する遅延時間を制御して出力する技術で
ある。

【００２１】第一の発明によれば、バッファ・ゲートに
対する負荷が変動した場合、バッファ・ゲートから出力
される一方の信号と、もう一方の信号との間に生ずる位
相差の変動を検出でき、検出した位相差の変動に応じた
遅延時間の制御を行なうことができるので、信号間の位
相差を補償することができる。

【００２２】第二の発明は、バッファ・ゲートから出力
される信号同士の位相差を送信側で検出し、該位相差に
対応していずれかの信号に対する遅延時間を制御して出
力する技術である。

【００２３】第二の発明によれば、バッファ・ゲートに
対する負荷が変動した場合、バッファ・ゲートから出力
される双方の信号の間に生ずる位相差の変動を検出で
き、検出した位相差の変動に応じた遅延時間の制御を行
なうことができるので、信号間の位相差を補償すること
ができる。

【００２４】第三の発明は、受信した信号同士の位相差
を受信側で検出し、該位相差に対応していずれかの信号
に対する遅延時間を制御して出力する技術である。第三
の発明によれば、バッファ・ゲートに対する負荷が変動
した場合、受信される双方の信号の間に生ずる位相差の
変動を検出でき、検出した位相差の変動に応じた遅延時
間の制御を行なうことができるだけでなく、伝送媒体の
遅延時間差に変動が生じてもこれを検出して制御でき
る。

【００２５】第四の発明は、送信側で双方の信号に位相
差を検出するための信号を重畳して送出し、重畳されて
いる位相差を検出するための信号の間に生じた位相差を
受信側で検出し、検出した位相差に対応していずれかの
信号の遅延時間を制御する技術である。

【００２６】第四の発明において、双方の信号に重畳さ
れた位相差を検出するための信号の間に生じた位相差
は、双方の信号の間に生ずる位相差と等しい。従って、
バッファ・ゲートに対する負荷が変動した場合、受信さ
れる双方の信号の間に生ずる位相差の変動を検出でき、
検出した位相差の変動に応じた遅延時間の制御を行なう
ことができるだけでなく、伝送媒体の遅延時間差に変動
が生じてもこれを検出して制御できる。

【００２７】

【発明の実施の形態】図１は、本発明の第一の実施の形
態で、第二の信号の遅延を制御するケースを想定した構
成である。

【００２８】図１において、１ａ及び１ｂ及び１ｃはバ
ッファ・ゲート、２ａは第一の機能回路部、２ｂは第二
の機能回路部、３は第一の遅延制御部である。実用上の
ことを考えると、バッファ・ゲート１ａ、バッファ・ゲ
ート１ｂ、バッファ・ゲート１ｃ及び第一の遅延制御部
３は或るパッケージに実装されており、第一の機能回路
部２ａ及び第二の機能回路部２ｂは上記パッケージとは
異なるパッケージに実装されることが多く、更に、第一
の機能回路部２ａと第二の機能回路部２ｂは異なるパッ
ケージに実装され、これら機能回路部は増設又は減設さ
れることがある。

【００２９】そして、バッファ・ゲート１ａには第一の
信号が供給され、該バッファ・ゲート１ａの出力信号は
第一の機能回路部２ａ及び第二の機能回路部２ｂの第一
の入力端子に供給される。

【００３０】一方、第一の遅延制御部３を介してバッフ
ァ・ゲート１ｂには第二の信号が供給され、該バッファ
・ゲート１ｂの出力信号は該第一の機能回路部２ａ及び
該第二の機能回路部２ｂの第二の入力端子に供給され
る。

【００３１】この際、バッファ・ゲート１ａを通過した
第一の信号をバッファ・ゲート１ｃを介して第一の遅延
制御部３に導き、第二の信号との位相差を検出し、検出
した位相差に対応して該第二の信号の遅延時間を制御し
て出力する。

【００３２】図１の構成によれば、例えば機能回路部の
増設や減設が行なわれて、バッファ・ゲートに対する負
荷が変動した場合、バッファ・ゲートから出力される一
方の信号と、もう一方の信号との間に生ずる位相差の変
動を検出でき、検出した位相差の変動に応じた遅延時間
の制御を行なうことができるので、信号間の位相差を補
償することができる。

【００３３】尚、図１の構成は第二の信号の位相を制御
することを想定したものであるが、当然、第一の信号の
位相を制御することも可能である。そして、このこと
は、以降に示す全ての発明の実施の形態にも成り立つこ
とである。

【００３４】図２は、図１における第一の遅延制御部の
構成例（その１）で、第二の信号の遅延を制御するケー
スを想定した構成である。図２において、３−１は論理
積回路、３−２は整流回路、３−３ａ及び３−３ｂ及び
３−３ｃは入力電圧の差の極性に応じてハイ・レベル又
はロー・レベルのデジタル信号を出力するデジタル・コ
ンパレータ、３−４ａ及び３−４ｂ及び３−４ｃは該デ
ジタル・コンパレータの一方の入力端子に参照電圧を供
給する参照電圧源、３−５ａ及び３−５ｂ及び３−５ｃ
は遅延回路、３−６ａ及び３−６ｂ及び３−６ｃは前記
デジタル・コンパレータの出力信号によってオン・オフ
を制御されるスイッチである。そして、遅延回路３−５
ａ、３−５ｂ、３−５ｃ及びスイッチ３−６ａ、３−６
ｂ、３−６ｃによって遅延時間が可変な遅延回路が構成
される。

【００３５】論理積回路３−１の一方の入力端子には、
図１におけるバッファ・ゲート１ｃの出力信号が供給さ
れ、該論理積回路３−１のもう一方の入力端子には図１
における第二の信号が供給され、両信号の論理積を演算
することによって両信号間の位相差を検出する。

【００３６】図２の構成は、両信号のデューティ比が等
しい場合に好適であるので、この場合を例にして説明す
ると、論理積回路３−１の二の入力端子における両信号
の位相が一致している場合には、論理積回路３−１の出
力信号は入力端子に与えられる信号と同じ波形になり、
論理積回路３−１の二の入力端子における両信号の位相
が反対位相の場合には、論理積回路３−１の出力信号は
ロー・レベルの信号になり、上記二のケースの中間の位
相関係の場合には、論理積回路３−１の出力信号は両信
号が同時にハイ・レベルになった時間だけハイ・レベル
である信号になる。

【００３７】即ち、両信号間の位相差に応じた幅のパル
ス信号が論理積回路３−１から出力される。該論理積回
路３−１の出力信号を整流回路３−２によって整流する
と、該整流回路３−２が出力する直流は両信号間の位相
差に応じた電圧になる。そして、位相が一致している場
合に最大の電圧になり、位相が反対の場合に最小の電圧
になる。

【００３８】いま、第二の信号の位相をバッファ・ゲー
ト１ｃを通過した第一の信号の位相と一致するように設
定したい場合を考える。この場合には、参照電圧源の電
圧は、参照電圧源３−４ａの電圧を最大に設定し、参照
電圧源３−４ｂの電圧を中間のに設定し、参照電圧源３
−４ｃの電圧を最小に設定し、且つ、参照電圧源３−４
ａの電圧は該整流回路が出力する最大の電圧より低く設
定し、参照電圧源３−４ｃの電圧は該整流回路が出力す
る最小の電圧より低く設定しておく。

【００３９】両信号の位相が一致する場合には該整流回
路は最大の電圧を出力し、上記の仮定により該最大の電
圧は全ての参照電圧源の電圧より高いので、全てのデジ
タル・コンパレータはハイ・レベルを出力する。

【００４０】スイッチは、デジタル・コンパレータの出
力がハイ・レベルの時に閉じて、デジタル・コンパレー
タの出力がロー・レベルの時に開くものとすれば、両信
号の位相が一致している時には全てのスイッチが閉じ
る。

【００４１】従って、両信号の位相が一致している時に
は第二の信号は遅延を受けないで出力される。この状態
で、バッファ・ゲート１ｃの出力信号の位相が遅れたと
する。この場合、この位相遅れに対応して該デジタル・
コンパレータ３−３ａが最も早くロー・レベルの信号を
出力するようになり、次いで該デジタル・コンパレータ
３−３ｂがロー・レベルの信号を出力するようになり、
最後に該デジタル・コンパレータ３−３ｃがロー・レベ
ルの信号を出力するようになる。

【００４２】従って、バッファ・ゲート１ｃの出力信号
の位相変動に応じて、該スイッチ３−６ｃが最も早く開
き、次いで該スイッチ３−６ｂ、最後に該スイッチ３−
６ａが開くようになる。

【００４３】該スイッチ３−６ｃだけが開放になると第
二の信号は該遅延回路３−５ｃだけを通過するようにな
り、次いで該スイッチ３−６ｂが開放になると第二の信
号は該遅延回路３−５ｃと該遅延回路３−５ｂを通過す
るようになり、最後に該スイッチ３−６ａが開放になる
と第二の信号は全ての遅延回路を通過するようになる。

【００４４】これにより、バッファ・ゲート１ｃの出力
信号の位相遅れに第二の信号の位相を適応させることが
できる。即ち、両信号の位相差を補償することができ
る。図１の構成では、バッファ・ゲート１ｃの出力信号
が遅れに第二の信号の位相を適応させることはできる
が、バッファ・ゲート１ｃの出力信号の進みに第二の信
号の位相を適応させることはできない。

【００４５】しかし、論理積回路３−１の入力において
いずれかの信号の位相にオフセットを持たせて、一方の
信号の立ち上がりがもう一方の信号の立ち上がりと立ち
下がりの中間にくるように設定しておけば、バッファ・
ゲート１ｃの出力信号の進みと遅れに対して第二の信号
の位相を適応させることが可能になる。尚、この場合に
は、位相にオフセットを持たせなかった方の信号に対し
て該オフセット分だけ位相を補正する必要があることは
いうまでもない。

【００４６】尚、図２の構成は第二の信号の位相を制御
することを想定したものであるが、当然、第一の信号の
位相を制御することも可能である。そして、このこと
は、以降に示す全ての遅延制御部にも成り立つことであ
る。

【００４７】図３は、第一の遅延制御部の構成例（その
２）で、第二の信号の遅延を制御するケースを想定した
構成である。図３において、３−１は論理積回路、３−
２は整流回路、３−３ａ及び３−３ｂ及び３−３ｃは入
力電圧の差の極性に応じてハイ・レベル又はロー・レベ
ルのデジタル信号を出力するデジタル・コンパレータ、
３−４ａ及び３−４ｂ及び３−４ｃは該デジタル・コン
パレータへの参照電圧源、３−５ａ及び３−５ｂ及び３
−５ｃは遅延回路、３−６ａ及び３−６ｂ及び３−６ｃ
は前記デジタル・コンパレータの出力信号によってオン
・オフを制御されるスイッチ、３−７ａ及び３−７ｂ及
び３−７ｃはインバータである。そして、遅延回路３−
５ａ、３−５ｂ、３−５ｃ及びスイッチ３６ａ、３−６
ｂ、３−６ｃによって遅延時間が可変な遅延回路が構成
される。

【００４８】図３の構成は、図２の構成に対してインバ
ータを追加したものである。両信号のデューティ比が５
０％である場合に、各々の参照電圧源の電圧を図２の場
合と同様に設定しておけば、バッファ・ゲート１ｃの出
力信号と第二の信号との位相が一致した時に全てのスイ
ッチが開放になるので、図３の構成は第二の信号をバッ
ファ・ゲート１ｃの出力信号と逆位相で出力したい場合
に好適である。

【００４９】そして、バッファ・ゲート１ｃの位相が進
んだ場合、この位相進みに応じてスイッチが閉じてゆ
き、第二の信号に対する遅延を小さくするように制御す
る。これにより、バッファ・ゲート１ｃの出力信号の位
相遅れに第二の信号の位相を適応させることができる。
即ち、両信号の位相差を補償することができる。

【００５０】図３の構成では、バッファ・ゲート１ｃの
出力信号の進みに第二の信号の位相を適応させることは
できるが、バッファ・ゲート１ｃの出力信号の遅れに第
二の信号の位相を適応させることはできない。

【００５１】しかし、論理積回路３−１の入力において
いずれかの信号の位相にオフセットを持たせて、一方の
信号の立ち上がりがもう一方の信号の立ち上がりと立ち
下がりの中間にくるように設定しておけば、バッファ・
ゲート１ｃの出力信号の進みと遅れに対して第二の信号
の位相を適応させることが可能になる。尚、この場合に
は、位相にオフセットを持たせなかった方の信号に対し
てオフセット分だけ位相を補正する必要があることはい
うまでもない。

【００５２】ここで、図２又は図３の構成における位相
制御の精度は、一の遅延回路の遅延時間を小さくして遅
延回路の数を増やすことによって上げることができる。
この場合、同時にデジタル・コンパレータの数を増やす
必要があることはいうまでもない。そして、デジタル・
コンパレータの分解能によって位相制御の精度が決定さ
れるが、現状の技術によれば、実用的には位相制御の精
度に対する制約はない。

【００５３】図４は、第一の遅延制御部の他の構成例で
ある。図４において、３−１は論理積回路、３−２は整
流回路、３−４は後述するアナログ・コンパレータの一
方の入力端子に参照電圧を供給する参照電圧源、３−８
は該整流回路の出力電圧と該参照電圧源の電圧との差に
応じたアナログ電圧を出力するアナログ・コンパレー
タ、３−９は該アナログ・コンパレータの出力電圧によ
って遅延を制御される電圧制御遅延回路である。

【００５４】論理積回路３−１の一方の入力端子には、
図１におけるバッファ・ゲート１ｃの出力信号が供給さ
れ、該論理積回路３−１のもう一方の入力端子には該電
圧制御遅延回路を通過した第二の信号が供給され、両信
号の論理積を演算することによって両信号間の位相差を
検出する。

【００５５】該整流回路３−２の出力電圧をアナログ・
コンパレータの一方の入力端子に供給する。該アナログ
・コンパレータ３−８のもう一方の入力端子には参照電
圧源３−４を接続する。該参照電圧源３−４の電圧は、
第二の信号の位相が所定の位相になった時に該整流回路
３−２が出力する電圧に等しく設定する。

【００５６】このようにしておけば、論理積回路３−
１、整流回路３−２、アナログ・コンパレータ３−８、
電圧制御遅延回路３−９によって構成される負帰還回路
の作用によって、第二の信号の位相は所定の位相に自動
的に設定される。

【００５７】そして、論理積回路３−１の入力において
いずれかの信号の位相にオフセットを持たせて、一方の
信号の立ち上がりがもう一方の信号の立ち上がりと立ち
下がりの中間にくるように設定しておけば、バッファ・
ゲート１ｃの出力信号の進みと遅れに対して第二の信号
の位相を適応させることが可能になる。尚、この場合に
は、位相にオフセットを持たせなかった方の信号に対し
て該オフセット分だけ位相を補正する必要があることは
いうまでもない。

【００５８】尚、電圧制御遅延回路は、例えばＬＣ遅延
回路のコンデンサの値を電圧によって制御するものでよ
い。そして、そのコンデンサには半導体による可変容量
コンデンサや、電圧に対して非直線特性を有する誘電体
を用いた可変容量コンデンサを適用すればよい。

【００５９】又、図４の構成は、両信号のデューティ比
が等しい場合に好適である。さて、図２及び図３及び図
４の構成は、両信号デューティ比が等しい場合に好適で
あることは既に述べたところであるが、両信号のデュー
ティ比が異なる場合にも若干の変更を施すだけで適用で
きる。

【００６０】即ち、両信号の立ち上がり点がどう変動す
るかを検出すればよいので、図２及び図３及び図４にお
いて論理積回路を除去し、バッファ・ゲート１ｃの出力
信号と第二の信号を個別に微分して、微分パルスによっ
て例えばセット・リセット・フリップ・フロップをセッ
ト及びリセットして位相差に対応する幅のパルスを生成
し、該パルスを整流回路に供給するように変更すればよ
い。

【００６１】図５は、本発明の第二の実施の形態で、第
二の信号の遅延を制御するケースを想定した構成であ
る。図５において、１ａ及び１ｂ及び１ｃ及び１ｄはバ
ッファ・ゲート、２ａは第一の機能回路部、２ｂは第二
の機能回路部、４は第二の遅延制御部である。

【００６２】実用上のことを考えると、バッファ・ゲー
ト１ａ、バッファ・ゲート１ｂ、バッファ・ゲート１
ｃ、バッファ・ゲート１ｄ及び第二の遅延制御部４は或
るパッケージに実装されており、第一の機能回路部２ａ
及び第二の機能回路部２ｂは上記パッケージとは異なる
パッケージに実装されることが多く、更に、第一の機能
回路部２ａと第二の機能回路部２ｂは異なるパッケージ
に実装されることもある。

【００６３】そして、バッファ・ゲート１ａには第一の
信号が供給され、該バッファ・ゲート１ａの出力信号は
第一の機能回路部２ａ及び第二の機能回路部２ｂの第一
の入力端子に供給される。

【００６４】一方、第二の遅延制御部を介してバッファ
・ゲート１ｂには第二の信号が供給され、該バッファ・
ゲート１ｂの出力信号は該第一の機能回路部２ａ及び該
第二の機能回路部２ｂの第二の入力端子に供給される。

【００６５】この際、バッファ・ゲート１ａを通過した
第一の信号をバッファ・ゲート１ｃを介して第二の遅延
制御部４に導き、同様に、バッファ・ゲート１ｂを通過
した第二の信号をバッファ・ゲート１ｄを介して第二の
遅延制御部４に導き、バッファ・ゲート１ａとバッファ
・ゲート１ｂを通過した点における第一の信号と第二の
信号との位相差を検出し、検出した位相差に対応して該
第二の信号の遅延時間を制御して出力する。

【００６６】図５の構成によれば、例えば機能回路部の
増設や減設が行なわれて、バッファ・ゲートに対する負
荷が変動した場合、バッファ・ゲートから出力される両
方の信号の位相差の変動を検出でき、検出した位相差の
変動に応じた遅延時間の制御を行なうことができるの
で、信号間の位相差を補償することができる。

【００６７】図５の構成は、上記負荷変動とは無関係に
バッファ・ゲート自体の遅延時間に変動が生じても、第
二の信号の位相を正確に補償できる利点を有する。図６
は、図５における第二の遅延制御部の構成例である。

【００６８】図６において、３−１は論理積回路、３−
２は整流回路、３−３ａ及び３−３ｂ及び３−３ｃは入
力電圧の差の極性に応じてハイ・レベル又はロー・レベ
ルのデジタル信号を出力するデジタル・コンパレータ、
３−４ａ及び３−４ｂ及び３−４ｃは該デジタル・コン
パレータの一方の入力端子に参照電圧を供給する参照電
圧源、３−５ａ及び３−５ｂ及び３−５ｃは遅延回路、
３−６ａ及び３−６ｂ及び３−６ｃは前記デジタル・コ
ンパレータの出力信号によってオン・オフを制御される
スイッチである。そして、遅延回路３−５ａ、３−５
ｂ、３−５ｃ及びスイッチ３−６ａ、３−６ｂ、３−６
ｃによって遅延時間が可変な遅延回路だ構成される。

【００６９】そして、バッファ・ゲート１ｃとバッファ
・ゲート１ｄの出力信号を論理積回路３−１の入力端子
に供給し、該論理積回路３−１の出力信号を整流して両
信号の位相差に対応した直流電圧を得る。該直流電圧と
参照電圧源の電圧の比較をすることにより、各スイッチ
のオン、オフを制御して第二の信号の位相を制御する。

【００７０】図６の構成のままではバッファ・ゲート１
ｃの出力信号の遅れに対して第二の信号の位相を適応さ
せることが可能なだけであるが、既に述べたように、論
理積回路３−１の入力端子においていずれかの信号の位
相にオフセットを持たせるようにすれば、バッファ・ゲ
ート１ｃの出力信号の進みにも遅れにも第二の信号の位
相を適応させることが可能になる。

【００７１】図７は、本発明の第三の実施の形態で、第
二の信号の位相を制御することを想定したものである。
図７において、１ａ及び１ｂはバッファ・ゲート、２ａ
は第一の機能回路部、２ｂは第二の機能回路部、５は第
三の遅延制御部、６ａは信号分岐部である。

【００７２】実用上のことを考えると、バッファ・ゲー
ト１ａ、バッファ・ゲート１ｂは或るパッケージに実装
されており、第一の機能回路部２ａ、第二の機能回路部
２ｂ、第三の遅延制御部５及び信号分岐部６ａは上記パ
ッケージとは異なるパッケージに実装されることが多
い。

【００７３】そして、バッファ・ゲート１ａには第一の
信号が供給され、該バッファ・ゲート１ａの出力信号は
信号分岐部６ａを介して第一の機能回路部２ａ及び第二
の機能回路部２ｂの第一の入力端子に供給される。

【００７４】一方、バッファ・ゲート１ｂには第二の信
号が供給され、該バッファ・ゲート１ｂの出力信号は第
三の遅延制御部５を介して該第一の機能回路部２ａ及び
該第二の機能回路部２ｂの第二の入力端子に供給され
る。

【００７５】この際、受信した第一の信号を信号分岐部
６ａを介して第三の遅延制御部５に導き、受信した第二
の信号を第三の遅延制御部５に導き、受信した第一の信
号と第二の信号との位相差を検出し、検出した位相差に
対応して該第二の信号の遅延時間を制御して出力する。

【００７６】図７の構成によれば、例えば伝送媒体での
遅延時間に変動があった場合、第三の遅延制御部５によ
って両方の信号の位相差の変動を検出でき、検出した位
相差の変動に応じた遅延時間の制御を行なうことができ
るので、信号間の位相差を補償することができる。

【００７７】尚、図７における第三の遅延制御部５に
は、本質的に図２乃至図４に示した第一の遅延制御部の
構成を適用できる。図８は、本発明の第四の実施の形態
で、第二の信号の位相を制御することを想定して示して
いる。

【００７８】図８において、１ａ及び１ｂはバッファ・
ゲート、２ａは第一の機能回路部、２ｂは第二の機能回
路部、６ａ及び６ｂは信号分岐部、７ａ及び７ｂは信号
結合部、８は第一の信号及び第二の信号に位相差を検出
するために重畳する微小信号を生成する位相差検出信号
生成部、９は第四の遅延制御部である。

【００７９】実用上のことを考えると、バッファ・ゲー
ト１ａ、バッファ・ゲート１ｂ、信号結合部７ａ、信号
結合部７ｂ及び位相差検出信号生成部８は或るパッケー
ジに実装されており、第一の機能回路部２ａ、第二の機
能回路部２ｂ、第四の遅延制御部９、信号分岐部６ａ及
び信号分岐部６ｂは上記パッケージとは異なるパッケー
ジに実装されることが多い。

【００８０】そして、バッファ・ゲート１ａには第一の
信号が供給され、該バッファ・ゲート１ａの出力信号は
信号分岐部６ａを介して第一の機能回路部２ａ及び第二
の機能回路部２ｂの第一の入力端子に供給される。

【００８１】一方、バッファ・ゲート１ｂには第二の信
号が供給され、該バッファ・ゲート１ｂの出力信号は信
号分岐部６ｂ及び第四の遅延制御部９を介して該第一の
機能回路部２ａ及び該第二の機能回路部２ｂの第二の入
力端子に供給される。

【００８２】この際、受信した第一の信号を信号分岐部
６ａを介して第四の遅延制御部９に導き、受信した第二
の信号を信号分岐部６ｂを介して第四の遅延制御部９に
導き、第一の信号と第二の信号に重畳された位相差検出
信号の位相差を検出し、検出した位相差に対応して該第
二の信号の遅延時間を制御して出力する。

【００８３】図８の構成によれば、例えば伝送媒体での
遅延時間に変動があった場合、第四の遅延制御部９によ
って両方の信号の位相差の変動を検出でき、検出した位
相差の変動に応じた遅延時間の制御を行なうことができ
るので、信号間の位相差を補償することができる。

【００８４】又、第一の信号と第二の信号とを直接使わ
ないで、それらに重畳された位相差検出信号同士の位相
差の変動を検出するので、第一の信号と第二の信号のデ
ューティ比が異なる場合にも容易に適合できる。

【００８５】図９は、図８の構成における第四の遅延制
御部の構成例である。図９において、３−１は論理積回
路、３−２は整流回路、３−３ａ及び３−３ｂ及び３−
３ｃは入力電圧の差の極性に応じてハイ・レベル又はロ
ー・レベルのデジタル信号を出力するデジタル・コンパ
レータ、３−４ａ及び３−４ｂ及び３−４ｃは該デジタ
ル・コンパレータの一方の入力端子に参照電圧を供給す
る参照電圧源、３−５ａ及び３−５ｂ及び３−５ｃは遅
延回路、３−６ａ及び３−６ｂ及び３−６ｃは前記デジ
タル・コンパレータの出力信号によってオン・オフを制
御されるスイッチ、３−１０ａは受信した第一の信号に
重畳されている位相差検出信号を第一の信号から分離す
る信号分離回路、３−１０ｂは受信した第二の信号に重
畳されている位相差検出信号を第二の信号から分離する
信号分離回路である。そして、遅延回路３−５ａ、３−
５ｂ、３−５ｃ及びスイッチ３−６ａ、３−６ｂ、３−
６ｃによって遅延時間が可変な遅延回路が構成される。

【００８６】そして、信号分離回路３−１０ａと信号分
離回路３−１０ｂの出力信号を論理積回路３−１の入力
端子に供給し、該論理積回路３−１の出力信号を整流し
て両信号の位相差に対応した直流電圧を得る。該直流電
圧と参照電圧源の電圧の比較をすることにより、各スイ
ッチのオン、オフを制御して第二の信号の位相を制御す
る。

【００８７】図９の構成のままでは第一の信号に重畳さ
れた位相差検出信号遅れに対して第二の信号の位相を適
応させることが可能なだけであるが、既に述べたよう
に、論理積回路３−１の入力端子においていずれかの信
号の位相にオフセットを持たせるようにすれば、第一の
信号に重畳された位相差検出信号の進みにも遅れにも第
二の信号の位相を適応させることが可能になる。

【００８８】尚、ここでは位相差検出信号がデジタル信
号であるものとして第四の遅延制御部を示しているが、
位相差検出信号が正弦波である場合には、信号分離回路
３−１０ａ及び信号分離回路３−１０ｂの出力信号（こ
れが位相差検出信号そのものである。）を一旦増幅し、
増幅された位相差検出信号をバッファ・ゲートに通して
デジタル信号に変換してから論理積回路３−１に供給す
ればよい。

【００８９】又、図９における信号分離回路は基本的に
は帯域通過ろ波器でよい。位相差検出信号がデジタル信
号の場合で、帯域通過ろ波器を通しただけでは波形劣化
を生ずる恐れがある場合には、波形等化器を併用する
か、バッファ・ゲートを用いて波形再生をすればよい。

【００９０】ここで、図２、図３、図４、図６及び図９
において、二の信号の間の位相差を検出する手段として
一貫して論理積回路を用いる例を示しているが、位相差
を検出する手段は論理積回路には限定されない。例え
ば、排他的論理和回路を用いることも可能である。但
し、同じ位相差に対して排他的論理和回路が出力する信
号と論理積回路が出力する信号は相補の関係にあるの
で、それを考慮して参照電圧源の電圧やスイッチのオ
ン、オフを設定する必要がある。

【００９１】又、上記においては、二の信号間の位相差
を補償する構成のみについて説明したが、基本的に上記
構成を増設することにより、更に多数の信号間の位相を
補償することも可能である。

【００９２】

【発明の効果】以上詳述した如く、本発明により、複数
の信号間の位相差の変動を補償することができる。

【００９３】第一の発明によれば、バッファ・ゲートに
対する負荷が変動した場合、バッファ・ゲートから出力
される一方の信号と、もう一方の信号との間に生ずる位
相差の変動を検出でき、検出した位相差の変動に応じた
遅延時間の制御を行なうことができるので、信号間の位
相差を補償することができる。

【００９４】第二の発明によれば、バッファ・ゲートに
対する負荷が変動した場合に信号間の位相差を補償する
ことができるだけでなく、バッファ・ゲート自体の遅延
に変動が生じても信号間の位相差を補償することができ
る。

【００９５】第三の発明によれば、受信される双方の信
号の間に生ずる位相差の変動を検出でき、検出した位相
差の変動に応じた遅延時間の制御を行なうことができ
る。第四の発明によれば、位相差の監視対象である信号
に重畳された位相差検出信号の間に生じた位相差は、位
相差の監視対象である信号の間に生ずる位相差と等し
い。従って、バッファ・ゲートに対する負荷が変動した
場合、受信される双方の信号の間に生ずる位相差の変動
を検出でき、検出した位相差の変動に応じた遅延時間の
制御を行なうことができる上、位相差の監視対象である
信号のデューティ比が異なる場合にも容易に適合でき
る。

【図面の簡単な説明】

【図１】 本発明の第一の実施の形態。

【図２】 第一の遅延制御部の構成例（その１）。

【図３】 第一の遅延制御部の構成例（その２）。

【図４】 第一の遅延制御部の他の構成例。

【図５】 本発明の第二の実施の形態。

【図６】 第二の遅延制御部の構成例。

【図７】 本発明の第三の実施の形態。

【図８】 本発明の第四の実施の形態。

【図９】 第四の遅延制御部の構成例。

【図１０】 従来の位相差補償方式。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ バッファ・ゲート ２ａ 第一の機能回路部 ２ｂ 第二の機能回路部 ３ 第一の遅延制御部 ４ 第二の遅延制御部 ５ 第三の遅延制御部 ６ａ、６ｂ 信号分岐部 ７ａ、７ｂ 信号結合部 ８ 位相差検出信号生成部 ９ 第四の遅延制御部 １０ 遅延回路 ３−１ 論理積回路 ３−２ 整流回路 ３−３ａ、３−３ｂ、３−３ｃ デジタル・コンパレー
タ ３−４、３−４ａ、３−４ｂ、３−４ｃ 参照電圧源 ３−５ａ、３−５ｂ、３−５ｃ 遅延回路 ３−６ａ、３−６ｂ、３−６ｃ スイッチ ３−７ａ、３−７ｂ、３−７ｃ インバータ ３−８ アナログ・コンパレータ ３−９ 電圧制御遅延回路 ３−１０ａ、３−１０ｂ 信号分離回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 送信する第一の信号と、第二の信号との
   位相差を検出し、 検出した位相差に対応して該第二の信号の位相を制御す
   る構成を備えることを特徴とする信号間の位相差補償方
   式。
2. 【請求項２】 送信する第一の信号と、送信する第二の
   信号との位相差を検出し、 検出した位相差に対応して該第二の信号の位相を制御す
   る構成を備えることを特徴とする信号間の位相差補償方
   式。
3. 【請求項３】 受信した第一の信号と、受信した第二の
   信号との位相差を検出し、 検出した位相差に対応して該第二の信号の位相を制御す
   る構成を備えることを特徴とする信号間の位相差補償方
   式。
4. 【請求項４】 送信する第一の信号と、送信する第二の
   信号との双方に、同一の微小信号を重畳して送信し、 受信した第一の信号及び受信した第二の信号から該微小
   信号を分離し、 分離された該微小信号間の位相差を検出し、 検出した位相差に対応して該第二の信号の位相を制御す
   る構成を備えることを特徴とする信号間の位相差補償方
   式。