JPH1155052A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JPH1155052A JPH1155052A JP9206942A JP20694297A JPH1155052A JP H1155052 A JPH1155052 A JP H1155052A JP 9206942 A JP9206942 A JP 9206942A JP 20694297 A JP20694297 A JP 20694297A JP H1155052 A JPH1155052 A JP H1155052A
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Abstract
(57)【要約】
【課題】 入出力でコントロール電圧を変化させること
によりアンプゲインを制御する可変利得増幅回路に関
し、ゲインのダイナミックレンジと動作点とを両方満足
させることができる可変利得増幅回路を提供することを
目的とする。 【解決手段】 差動増幅回路部３を構成するトランジス
タＱ７，Ｑ８のコレクタと利得制御回路部４を構成する
トランジスタＱ11〜Ｑ14のエミッタとの接続点に定電流
を供給し、トランジスタＱ11〜Ｑ14のコレクタ電位の低
減を防止して、トランジスタＱ11〜Ｑ14の飽和を防止す
る。
によりアンプゲインを制御する可変利得増幅回路に関
し、ゲインのダイナミックレンジと動作点とを両方満足
させることができる可変利得増幅回路を提供することを
目的とする。 【解決手段】 差動増幅回路部３を構成するトランジス
タＱ７，Ｑ８のコレクタと利得制御回路部４を構成する
トランジスタＱ11〜Ｑ14のエミッタとの接続点に定電流
を供給し、トランジスタＱ11〜Ｑ14のコレクタ電位の低
減を防止して、トランジスタＱ11〜Ｑ14の飽和を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は可変利得増幅回路に
係り、特に、入出力でコントロール電圧を変化させるこ
とによりアンプゲインを制御する可変利得増幅回路に関
する。
係り、特に、入出力でコントロール電圧を変化させるこ
とによりアンプゲインを制御する可変利得増幅回路に関
する。
【０００２】
【従来の技術】図３に従来の可変利得増幅回路の一例の
回路構成図を示す。従来の可変利得増幅回路１は、制御
電圧ＶCONTが供給され、制御電圧ＶCONTに応じて互いに
反転した制御信号を出力する制御電圧入力回路２、入力
電圧ＶINに応じて互いに反転した電流を引き込む差動増
幅回路部３、制御電圧入力回路２から供給された制御信
号に応じてゲインを制御するゲイン制御部４、入力電圧
ＶINをゲイン制御部４により制御されたゲインで増幅し
た出力電圧ＶOUT を出力する出力回路５から構成され
る。
回路構成図を示す。従来の可変利得増幅回路１は、制御
電圧ＶCONTが供給され、制御電圧ＶCONTに応じて互いに
反転した制御信号を出力する制御電圧入力回路２、入力
電圧ＶINに応じて互いに反転した電流を引き込む差動増
幅回路部３、制御電圧入力回路２から供給された制御信
号に応じてゲインを制御するゲイン制御部４、入力電圧
ＶINをゲイン制御部４により制御されたゲインで増幅し
た出力電圧ＶOUT を出力する出力回路５から構成され
る。
【０００３】制御電圧入力回路２は、ＮＰＮトランジス
タＱ１〜Ｑ４、負荷抵抗ＲA 、抵抗Ｒ１，Ｒ２、バイア
ス電圧源２ａ〜２ｃから構成され、差動増幅回路を構成
している。トランジスタＱ１，Ｑ２は、コレクタに電源
電位Ｖccが印加され、ベースにバイアス電圧源２ａから
バイアス電圧ＶBB1 が印加され、定電流源を構成してい
る。トランジスタＱ１，Ｑ２のエミッタからは定電流が
出力される。
タＱ１〜Ｑ４、負荷抵抗ＲA 、抵抗Ｒ１，Ｒ２、バイア
ス電圧源２ａ〜２ｃから構成され、差動増幅回路を構成
している。トランジスタＱ１，Ｑ２は、コレクタに電源
電位Ｖccが印加され、ベースにバイアス電圧源２ａから
バイアス電圧ＶBB1 が印加され、定電流源を構成してい
る。トランジスタＱ１，Ｑ２のエミッタからは定電流が
出力される。
【０００４】トランジスタＱ１，Ｑ２のエミッタは、ト
ランジスタＱ３，Ｑ４のコレクタに接続される。トラン
ジスタＱ３は、ベースに制御電圧ＶCONTが供給される制
御端子ＴCONTに接続され、エミッタがトランジスタＱ５
のコレクタに接続される。また、トランジスタＱ４は、
ベースにバイアス電圧源２ｃからバイアス電圧ＶBB3が
供給され、エミッタがトランジスタＱ６のコレクタに接
続される。さらに、トランジスタＱ３のエミッタとトラ
ンジスタＱ４のエミッタとは負荷抵抗ＲA により接続さ
れている。
ランジスタＱ３，Ｑ４のコレクタに接続される。トラン
ジスタＱ３は、ベースに制御電圧ＶCONTが供給される制
御端子ＴCONTに接続され、エミッタがトランジスタＱ５
のコレクタに接続される。また、トランジスタＱ４は、
ベースにバイアス電圧源２ｃからバイアス電圧ＶBB3が
供給され、エミッタがトランジスタＱ６のコレクタに接
続される。さらに、トランジスタＱ３のエミッタとトラ
ンジスタＱ４のエミッタとは負荷抵抗ＲA により接続さ
れている。
【０００５】トランジスタＱ５は、ベースにバイアス電
圧源２ｂからバイアス電圧ＶBB2 が印加され、コレクタ
はトランジスタＱ３のエミッタに接続され、エミッタは
抵抗Ｒ１を介して接地される。トランジスタＱ６は、ベ
ースにバイアス電圧源２ｂからバイアス電圧ＶBB2 が印
加され、コレクタはトランジスタＱ４のエミッタに接続
され、エミッタは抵抗Ｒ２を介して接地される。トラン
ジスタＱ５，Ｑ６、抵抗Ｒ１，Ｒ２、バイアス電圧源２
ｂにより定電流回路が構成され、トランジスタＱ３，Ｑ
４のエミッタ側から定電流を引き込む。
圧源２ｂからバイアス電圧ＶBB2 が印加され、コレクタ
はトランジスタＱ３のエミッタに接続され、エミッタは
抵抗Ｒ１を介して接地される。トランジスタＱ６は、ベ
ースにバイアス電圧源２ｂからバイアス電圧ＶBB2 が印
加され、コレクタはトランジスタＱ４のエミッタに接続
され、エミッタは抵抗Ｒ２を介して接地される。トラン
ジスタＱ５，Ｑ６、抵抗Ｒ１，Ｒ２、バイアス電圧源２
ｂにより定電流回路が構成され、トランジスタＱ３，Ｑ
４のエミッタ側から定電流を引き込む。
【０００６】制御電圧入力回路２は、いわゆる、差動増
幅回路を構成していて、制御電圧Ｖ CONTとバイアス電圧
ＶBB3 との差に応じた差動出力電圧をトランジスタＱ３
のコレクタとトランジスタＱ４のコレクタとの間に発生
させる。トランジスタＱ３のコレクタ、及び、トランジ
スタＱ４のコレクタは、利得制御回路４に接続される。
幅回路を構成していて、制御電圧Ｖ CONTとバイアス電圧
ＶBB3 との差に応じた差動出力電圧をトランジスタＱ３
のコレクタとトランジスタＱ４のコレクタとの間に発生
させる。トランジスタＱ３のコレクタ、及び、トランジ
スタＱ４のコレクタは、利得制御回路４に接続される。
【０００７】差動増幅回路部３は、トランジスタＱ７〜
Ｑ10、抵抗Ｒ３，Ｒ４、バイアス電圧源３ａから構成さ
れ、差動増幅回路を構成している。トランジスタＱ９，
Ｑ10は、エミッタが抵抗Ｒ３，Ｒ４を介して接地され、
ベースにバイアス電圧源３ａからバイアス電圧ＶBB4 が
印加され、定電流源を構成している。トランジスタＱ
７，Ｑ８のエミッタからは定電流を引き込む。
Ｑ10、抵抗Ｒ３，Ｒ４、バイアス電圧源３ａから構成さ
れ、差動増幅回路を構成している。トランジスタＱ９，
Ｑ10は、エミッタが抵抗Ｒ３，Ｒ４を介して接地され、
ベースにバイアス電圧源３ａからバイアス電圧ＶBB4 が
印加され、定電流源を構成している。トランジスタＱ
７，Ｑ８のエミッタからは定電流を引き込む。
【０００８】トランジスタＱ７は、ベースに入力電圧Ｖ
inが供給される入力端子Ｔinに接続され、エミッタがト
ランジスタＱ９のコレクタに接続される。また、トラン
ジスタＱ８は、ベースにバイアス電圧源３ａからバイア
ス電圧ＶBB4 が供給され、エミッタがトランジスタＱ10
のコレクタに接続される。さらに、トランジスタＱ７の
エミッタとトランジスタＱ８のエミッタとは負荷抵抗Ｒ
B により接続されている。
inが供給される入力端子Ｔinに接続され、エミッタがト
ランジスタＱ９のコレクタに接続される。また、トラン
ジスタＱ８は、ベースにバイアス電圧源３ａからバイア
ス電圧ＶBB4 が供給され、エミッタがトランジスタＱ10
のコレクタに接続される。さらに、トランジスタＱ７の
エミッタとトランジスタＱ８のエミッタとは負荷抵抗Ｒ
B により接続されている。
【０００９】差動増幅回路部３は、入力電圧ＶINに応じ
て負荷抵抗ＲB に電流が流れ、トランジスタＱ７，Ｑ８
のコレクタから電流を引き込む。トランジスタＱ７，Ｑ
８のコレクタは利得制御回路４に接続され、入力電圧Ｖ
INに応じた電流を利得制御回路４から引き込む。利得制
御回路４は、トランジスタＱ11〜Ｑ14、抵抗Ｒc1，Ｒc2
から構成される。トランジスタＱ11，Ｑ13は、ベースが
制御電圧入力回路２のトランジスタＱ３のコレクタに接
続され、トランジスタＱ12，Ｑ14は、ベースがトランジ
スタＱ４のコレクタに接続される。
て負荷抵抗ＲB に電流が流れ、トランジスタＱ７，Ｑ８
のコレクタから電流を引き込む。トランジスタＱ７，Ｑ
８のコレクタは利得制御回路４に接続され、入力電圧Ｖ
INに応じた電流を利得制御回路４から引き込む。利得制
御回路４は、トランジスタＱ11〜Ｑ14、抵抗Ｒc1，Ｒc2
から構成される。トランジスタＱ11，Ｑ13は、ベースが
制御電圧入力回路２のトランジスタＱ３のコレクタに接
続され、トランジスタＱ12，Ｑ14は、ベースがトランジ
スタＱ４のコレクタに接続される。
【００１０】また、トランジスタＱ11，Ｑ14は、コレク
タに抵抗Ｒc1を介して電源電位Ｖccが印加され、トラン
ジスタＱ12，Ｑ13は、コレクタに抵抗Ｒc2を介して電源
電位Ｖccが印加される。さらに、トランジスタＱ11，Ｑ
12のエミッタは、差動増幅回路部３のトランジスタＱ７
のコレクタに接続され、トランジスタＱ13，Ｑ14のエミ
ッタは、差動増幅回路部３のトランジスタＱ８のコレク
タに接続される。
タに抵抗Ｒc1を介して電源電位Ｖccが印加され、トラン
ジスタＱ12，Ｑ13は、コレクタに抵抗Ｒc2を介して電源
電位Ｖccが印加される。さらに、トランジスタＱ11，Ｑ
12のエミッタは、差動増幅回路部３のトランジスタＱ７
のコレクタに接続され、トランジスタＱ13，Ｑ14のエミ
ッタは、差動増幅回路部３のトランジスタＱ８のコレク
タに接続される。
【００１１】利得制御回路４は、抵抗Ｒc2とトランジス
タＱ13のコレクタとの接続点が出力信号として出力回路
５に接続される。出力回路５は、ＮＰＮトランジスタＱ
15，Ｑ16、抵抗Ｒ５から構成される。トランジスタＱ16
は、ベースにバイアス電圧源２ｂからバイアス電圧ＶBB
2 が印加され、エミッタが抵抗Ｒ５を介して接地され、
コレクタがトランジスタＱ15のエミッタに接続される。
トランジスタＱ16及び抵抗Ｒ５は、定電流回路を構成し
ており、トランジスタＱ15のエミッタから定電流を引き
込む。
タＱ13のコレクタとの接続点が出力信号として出力回路
５に接続される。出力回路５は、ＮＰＮトランジスタＱ
15，Ｑ16、抵抗Ｒ５から構成される。トランジスタＱ16
は、ベースにバイアス電圧源２ｂからバイアス電圧ＶBB
2 が印加され、エミッタが抵抗Ｒ５を介して接地され、
コレクタがトランジスタＱ15のエミッタに接続される。
トランジスタＱ16及び抵抗Ｒ５は、定電流回路を構成し
ており、トランジスタＱ15のエミッタから定電流を引き
込む。
【００１２】トランジスタＱ15は、ベースが利得制御回
路４の抵抗Ｒc2とトランジスタＱ13のコレクタとの接続
点に接続され、コレクタには電源電圧Ｖccが印加され、
エミッタがトランジスタＱ16のコレクタに接続される。
また、トランジスタＱ15のエミッタとトランジスタＱ6
のコレクタとの接続点は、出力端子ＴOUT か接続され
る。出力回路５は、利得制御回路４から出力される信号
を出力端子ＴOUT から出力する。
路４の抵抗Ｒc2とトランジスタＱ13のコレクタとの接続
点に接続され、コレクタには電源電圧Ｖccが印加され、
エミッタがトランジスタＱ16のコレクタに接続される。
また、トランジスタＱ15のエミッタとトランジスタＱ6
のコレクタとの接続点は、出力端子ＴOUT か接続され
る。出力回路５は、利得制御回路４から出力される信号
を出力端子ＴOUT から出力する。
【００１３】ここで、差動増幅回路部の最大アンプゲイ
ンＡｎ（max ）は、抵抗ＲB に流れる最大の電流をＩ0
とすると、最大の入力電圧ＶIN(MAX) は（ＲB ×Ｉ0
）、このときの最大の出力電圧ＶOUT(MAX)は、抵抗ＲC
1，ＲC2をＲC1＝ＲC2＝ＲC とすると、（ＲC ×Ｉ0 ）
で表せるので、
ンＡｎ（max ）は、抵抗ＲB に流れる最大の電流をＩ0
とすると、最大の入力電圧ＶIN(MAX) は（ＲB ×Ｉ0
）、このときの最大の出力電圧ＶOUT(MAX)は、抵抗ＲC
1，ＲC2をＲC1＝ＲC2＝ＲC とすると、（ＲC ×Ｉ0 ）
で表せるので、
【００１４】
【数１】
【００１５】で決定される。また、トランジスタＱ13の
コレクタ電位、すなわち、出力電位ＶＣ４は、抵抗ＲC2
に流れる電流をＩ0 とすると、 ＶＣ４＝Ｖcc−ＲC ×Ｉ0 ・・・（２） で決定される。なお、このとき、Ｉ3 ＝Ｉ4 ＝Ｉ0 とす
る。
コレクタ電位、すなわち、出力電位ＶＣ４は、抵抗ＲC2
に流れる電流をＩ0 とすると、 ＶＣ４＝Ｖcc−ＲC ×Ｉ0 ・・・（２） で決定される。なお、このとき、Ｉ3 ＝Ｉ4 ＝Ｉ0 とす
る。
【００１６】さらに、入力ダイナミックレンジＤR は、
最大の電流Ｉ0 とすると、 ＤR ＝２×ＲB ×Ｉ0 ・・・（３） で決定される。
最大の電流Ｉ0 とすると、 ＤR ＝２×ＲB ×Ｉ0 ・・・（３） で決定される。
【００１７】
【発明が解決しようとする課題】しかるに、従来の可変
利得増幅回路１では、式（１）により最大アンプゲイン
Ａｎ（max ）が決定され、式（２）によりトランジスタ
Ｑ13のコレクタ電位が決定され、式（３）により入力ダ
イナミックレンジＤR が決定される。このとき、式
（２）には最大アンプゲインＡｎ（max ）を決定する抵
抗ＲC が含まれ、式（３）には最大アンプゲインＡｎ
（max ）を決定する抵抗ＲB が含まれる。
利得増幅回路１では、式（１）により最大アンプゲイン
Ａｎ（max ）が決定され、式（２）によりトランジスタ
Ｑ13のコレクタ電位が決定され、式（３）により入力ダ
イナミックレンジＤR が決定される。このとき、式
（２）には最大アンプゲインＡｎ（max ）を決定する抵
抗ＲC が含まれ、式（３）には最大アンプゲインＡｎ
（max ）を決定する抵抗ＲB が含まれる。
【００１８】ここで、入力ダイナミックレンジを決定す
ると、抵抗ＲB が決定される。このため、最大アンプゲ
インＡｎ（max ）を所望のゲインに設定しようとする
と、抵抗ＲC1，ＲC2（＝ＲC ）により設定する必要があ
る。しかしながら、式（２）に示すようにトランジスタ
Ｑ13のコレクタ電位は、電源電位Ｖcc、抵抗ＲC 、電流
Ｉ0 で決定され、電流Ｉ0 は入力ダイナミックレンジＤ
R 決定時に既に決定されているので、抵抗ＲC によって
決定される。ところが、式（２）に示されるコレクタ電
位ＶC4によりトランジスタＱ13の飽和電位が決定される
ので、抵抗ＲC は制限される。よって、最大アンプゲイ
ンＡｎが制限されてしまう。
ると、抵抗ＲB が決定される。このため、最大アンプゲ
インＡｎ（max ）を所望のゲインに設定しようとする
と、抵抗ＲC1，ＲC2（＝ＲC ）により設定する必要があ
る。しかしながら、式（２）に示すようにトランジスタ
Ｑ13のコレクタ電位は、電源電位Ｖcc、抵抗ＲC 、電流
Ｉ0 で決定され、電流Ｉ0 は入力ダイナミックレンジＤ
R 決定時に既に決定されているので、抵抗ＲC によって
決定される。ところが、式（２）に示されるコレクタ電
位ＶC4によりトランジスタＱ13の飽和電位が決定される
ので、抵抗ＲC は制限される。よって、最大アンプゲイ
ンＡｎが制限されてしまう。
【００１９】図４に従来の可変利得増幅回路の一例の電
流Ｉ0 に対する電流Ｉ0 ’の特性図を示す。抵抗ＲB を
増加させ、電流Ｉ3 ，Ｉ4 （＝Ｉ0 ）を増加させる。電
流Ｉ3 ，Ｉ4 が増加することにより、利得制御回路部４
のトランジスタＱ11〜Ｑ14のエミッタ電流が増加する。
流Ｉ0 に対する電流Ｉ0 ’の特性図を示す。抵抗ＲB を
増加させ、電流Ｉ3 ，Ｉ4 （＝Ｉ0 ）を増加させる。電
流Ｉ3 ，Ｉ4 が増加することにより、利得制御回路部４
のトランジスタＱ11〜Ｑ14のエミッタ電流が増加する。
【００２０】利得制御回路部４のトランジスタＱ11〜Ｑ
14のエミッタ電流が増加することにより、図４に示すよ
うにトランジスタＱ11〜Ｑ14のコレクタ電流ＩC1，ＩC
2、すなわち、電流Ｉ0 ’が増加する。利得制御回路部
４のトランジスタＱ11〜Ｑ14のコレクタ電流ＩC1，ＩC
2、すなわち、電流Ｉ0 ’が増加するとと言うことは、
利得制御回路部４のトランジスタＱ11〜Ｑ14のコレクタ
電位ＶC4が低減するということである。
14のエミッタ電流が増加することにより、図４に示すよ
うにトランジスタＱ11〜Ｑ14のコレクタ電流ＩC1，ＩC
2、すなわち、電流Ｉ0 ’が増加する。利得制御回路部
４のトランジスタＱ11〜Ｑ14のコレクタ電流ＩC1，ＩC
2、すなわち、電流Ｉ0 ’が増加するとと言うことは、
利得制御回路部４のトランジスタＱ11〜Ｑ14のコレクタ
電位ＶC4が低減するということである。
【００２１】したがって、入力ダイナミックレンジＤR
を所望のレンジに設定しようとして、抵抗ＲB を増加さ
せ、電流Ｉ3 ，Ｉ4 （＝Ｉ0 ）を必要以上に増加させる
と、利得制御回路部４のトランジスタＱ11〜Ｑ14のエミ
ッタ電流が増加し、コレクタ電位ＶC4が低減して、トラ
ンジスタＱ11〜Ｑ14が飽和してしまう。よって、入力ダ
イナミックレンジを所望のレンジ設定できない。
を所望のレンジに設定しようとして、抵抗ＲB を増加さ
せ、電流Ｉ3 ，Ｉ4 （＝Ｉ0 ）を必要以上に増加させる
と、利得制御回路部４のトランジスタＱ11〜Ｑ14のエミ
ッタ電流が増加し、コレクタ電位ＶC4が低減して、トラ
ンジスタＱ11〜Ｑ14が飽和してしまう。よって、入力ダ
イナミックレンジを所望のレンジ設定できない。
【００２２】本発明は上記の点に鑑みてなされたもの
で、ゲインのダイナミックレンジと入力信号の動作点と
を自由に設定させることができる可変利得増幅回路を提
供することを目的とする。
で、ゲインのダイナミックレンジと入力信号の動作点と
を自由に設定させることができる可変利得増幅回路を提
供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の請求項１は、入
力信号に応じて出力電流を制御し、出力信号を制御する
出力制御手段と、利得制御信号に応じて該出力制御手段
に供給する電流を制御し、利得を制御する利得制御手段
とを有する可変利得増幅回路において、前記出力制御手
段に前記入力信号の動作点に応じた定電流を前記利得制
御手段から前記出力制御手段に供給する電流に付加して
供給する定電流回路を有することを特徴とする。
力信号に応じて出力電流を制御し、出力信号を制御する
出力制御手段と、利得制御信号に応じて該出力制御手段
に供給する電流を制御し、利得を制御する利得制御手段
とを有する可変利得増幅回路において、前記出力制御手
段に前記入力信号の動作点に応じた定電流を前記利得制
御手段から前記出力制御手段に供給する電流に付加して
供給する定電流回路を有することを特徴とする。
【００２４】請求項１によれば、定電流回路により出力
制御手段に対して入力信号の動作点に応じた定電流を利
得制御手段から出力制御手段に定常的に供給する電流に
付加して供給することにより、利得制御信号を限界付近
にしたときでも、定電流回路により出力制御手段に定電
流を供給するので、入力信号により出力制御手段が制御
されることにより、出力制御手段に供給される電流が制
御され、利得制御手段が飽和してしまうことがないた
め、入力ダイナミックレンジを自由に設定できる。
制御手段に対して入力信号の動作点に応じた定電流を利
得制御手段から出力制御手段に定常的に供給する電流に
付加して供給することにより、利得制御信号を限界付近
にしたときでも、定電流回路により出力制御手段に定電
流を供給するので、入力信号により出力制御手段が制御
されることにより、出力制御手段に供給される電流が制
御され、利得制御手段が飽和してしまうことがないた
め、入力ダイナミックレンジを自由に設定できる。
【００２５】請求項３は、前記出力制御手段が、ベース
に前記入力信号が供給される第１のトランジスタと、ベ
ースにバイアス電圧が供給される第２のトランジスタ
と、前記第１のトランジスタのエミッタから定電流を引
き込む第１の定電流源と、前記第２のトランジスタのエ
ミッタから定電流を引き込む第２の定電流源と、前記第
１のトランジスタのエミッタと前記第２のトランジスタ
のエミッタとの間に接続され、差動電圧を発生する負荷
抵抗とから構成され、前記利得制御手段は、エミッタが
前記第１のトランジスタのコレクタに接続され、ベース
が前記利得制御信号の非反転電位とされた第３のトラン
ジスタと、エミッタが前記第１のトランジスタのコレク
タに接続され、ベースが前記利得制御信号の反転電位と
された第４のトランジスタと、エミッタが前記第２のト
ランジスタのコレクタに接続され、ベースが前記利得制
御信号の非反転電位とされた第５のトランジスタと、エ
ミッタが前記第２のトランジスタのコレクタに接続さ
れ、ベースが前記利得制御信号の反転電位とされた第６
のトランジスタと、前記第３のトランジスタのコレクタ
及び前記第６のトランジスタのコレクタが一端に接続さ
れ、他端が電源電位に接続された第１の抵抗と、前記第
４のトランジスタのコレクタ及び前記第５のトランジス
タのコレクタが一端に接続され、他端が電源電位に接続
された第２の抵抗とから構成され、前記定電流回路は、
前記第１のトランジスタのコレクタと前記第３及び第４
のトランジスタのエミッタとの接続点に定電流を供給
し、前記第２のトランジスタのコレクタと前記第５及び
第６のトランジスタのエミッタとの接続点に定電流を供
給することを特徴とする。
に前記入力信号が供給される第１のトランジスタと、ベ
ースにバイアス電圧が供給される第２のトランジスタ
と、前記第１のトランジスタのエミッタから定電流を引
き込む第１の定電流源と、前記第２のトランジスタのエ
ミッタから定電流を引き込む第２の定電流源と、前記第
１のトランジスタのエミッタと前記第２のトランジスタ
のエミッタとの間に接続され、差動電圧を発生する負荷
抵抗とから構成され、前記利得制御手段は、エミッタが
前記第１のトランジスタのコレクタに接続され、ベース
が前記利得制御信号の非反転電位とされた第３のトラン
ジスタと、エミッタが前記第１のトランジスタのコレク
タに接続され、ベースが前記利得制御信号の反転電位と
された第４のトランジスタと、エミッタが前記第２のト
ランジスタのコレクタに接続され、ベースが前記利得制
御信号の非反転電位とされた第５のトランジスタと、エ
ミッタが前記第２のトランジスタのコレクタに接続さ
れ、ベースが前記利得制御信号の反転電位とされた第６
のトランジスタと、前記第３のトランジスタのコレクタ
及び前記第６のトランジスタのコレクタが一端に接続さ
れ、他端が電源電位に接続された第１の抵抗と、前記第
４のトランジスタのコレクタ及び前記第５のトランジス
タのコレクタが一端に接続され、他端が電源電位に接続
された第２の抵抗とから構成され、前記定電流回路は、
前記第１のトランジスタのコレクタと前記第３及び第４
のトランジスタのエミッタとの接続点に定電流を供給
し、前記第２のトランジスタのコレクタと前記第５及び
第６のトランジスタのエミッタとの接続点に定電流を供
給することを特徴とする。
【００２６】請求項３によれば、利得制御手段の第３〜
第６のトランジスタのエミッタ電流を増加、すなわち、
第３〜第６のトランジスタのコレクタ電位を低減させる
ことなく、出力制御手段の負荷抵抗ＲB に流れる電流を
増加させ、入力ダイナミックレンジを大きく設定できる
ので、利得制御手段の第３〜第６のトランジスタを飽和
させることがなく、出力制御手段の入力ダイナミックレ
ンジを自由に設定できる。
第６のトランジスタのエミッタ電流を増加、すなわち、
第３〜第６のトランジスタのコレクタ電位を低減させる
ことなく、出力制御手段の負荷抵抗ＲB に流れる電流を
増加させ、入力ダイナミックレンジを大きく設定できる
ので、利得制御手段の第３〜第６のトランジスタを飽和
させることがなく、出力制御手段の入力ダイナミックレ
ンジを自由に設定できる。
【００２７】
【発明の実施の形態】図１に本発明の可変利得増幅回路
の一実施例の回路構成図を示す。同図中、図３と同一構
成部分には同一符号を付し、その説明は省略する。本実
施例の可変利得増幅回路１００は、差動増幅回路部３と
利得制御部４との接続点に定電流を供給する定電流回路
１１０を設けてなる。
の一実施例の回路構成図を示す。同図中、図３と同一構
成部分には同一符号を付し、その説明は省略する。本実
施例の可変利得増幅回路１００は、差動増幅回路部３と
利得制御部４との接続点に定電流を供給する定電流回路
１１０を設けてなる。
【００２８】定電流回路１１０は、ＰＮＰトランジスタ
Ｑ21〜Ｑ23、ＮＰＮトランジスタＱ24、抵抗Ｒ21〜Ｒ24
から構成され、いわゆる、カレントミラー回路を構成し
ている。トランジスタＱ24は、ベースがバイアス電圧源
２ｂに接続され、エミッタが抵抗Ｒ24を介して接地さ
れ、コレクタがトランジスタＱ21のコレクタ及びベース
に接続される。トランジスタＱ24は、ベースに印加され
るバイアス電圧ＶBB2 に応じてコレクタから所定の電流
を引き込む。
Ｑ21〜Ｑ23、ＮＰＮトランジスタＱ24、抵抗Ｒ21〜Ｒ24
から構成され、いわゆる、カレントミラー回路を構成し
ている。トランジスタＱ24は、ベースがバイアス電圧源
２ｂに接続され、エミッタが抵抗Ｒ24を介して接地さ
れ、コレクタがトランジスタＱ21のコレクタ及びベース
に接続される。トランジスタＱ24は、ベースに印加され
るバイアス電圧ＶBB2 に応じてコレクタから所定の電流
を引き込む。
【００２９】トランジスタＱ21は、コレクタ及びベース
がトランジスタＱ24のコレクタに接続され、エミッタに
は抵抗Ｒ21を介して電源電位Ｖccが印加される。トラン
ジスタＱ22は、ベースがトランジスタＱ21のベースに接
続され、エミッタには抵抗Ｒ22を介して電源電位Ｖccが
印加される。トランジスタＱ23は、ベースがトランジス
タＱ21のベースに接続され、エミッタには抵抗Ｒ23を介
して電源電位Ｖccが印加される。
がトランジスタＱ24のコレクタに接続され、エミッタに
は抵抗Ｒ21を介して電源電位Ｖccが印加される。トラン
ジスタＱ22は、ベースがトランジスタＱ21のベースに接
続され、エミッタには抵抗Ｒ22を介して電源電位Ｖccが
印加される。トランジスタＱ23は、ベースがトランジス
タＱ21のベースに接続され、エミッタには抵抗Ｒ23を介
して電源電位Ｖccが印加される。
【００３０】トランジスタＱ24のコレクタから引き込ま
れる電流に応じてトランジスタＱ21〜Ｑ23がオンし、ト
ランジスタＱ22，Ｑ23のコレクタから定電流Ｉ5 ，Ｉ6
が出力される。定電流回路１１０のトランジスタＱ22の
コレクタは、差動増幅回路部３のトランジスタＱ7 と利
得制御回路部４のトランジスタＱ11，Ｑ12のエミッタと
の接続点に接続される。また、定電流回路１１０のトラ
ンジスタＱ23のコレクタは、差動増幅回路部３のトラン
ジスタＱ8 と利得制御回路部４のトランジスタＱ13，Ｑ
14のエミッタとの接続点に接続される。
れる電流に応じてトランジスタＱ21〜Ｑ23がオンし、ト
ランジスタＱ22，Ｑ23のコレクタから定電流Ｉ5 ，Ｉ6
が出力される。定電流回路１１０のトランジスタＱ22の
コレクタは、差動増幅回路部３のトランジスタＱ7 と利
得制御回路部４のトランジスタＱ11，Ｑ12のエミッタと
の接続点に接続される。また、定電流回路１１０のトラ
ンジスタＱ23のコレクタは、差動増幅回路部３のトラン
ジスタＱ8 と利得制御回路部４のトランジスタＱ13，Ｑ
14のエミッタとの接続点に接続される。
【００３１】定電流回路１１０で生成された定電流Ｉ5
は、差動増幅回路部３のトランジスタＱ7 と利得制御回
路部４のトランジスタＱ11，Ｑ12のエミッタとの接続点
に供給される。また、定電流回路１１０で生成された出
力定電流Ｉ6 は、差動増幅回路部３のトランジスタＱ8
と利得制御回路部４のトランジスタＱ13，Ｑ14のエミッ
タとの接続点に供給される。
は、差動増幅回路部３のトランジスタＱ7 と利得制御回
路部４のトランジスタＱ11，Ｑ12のエミッタとの接続点
に供給される。また、定電流回路１１０で生成された出
力定電流Ｉ6 は、差動増幅回路部３のトランジスタＱ8
と利得制御回路部４のトランジスタＱ13，Ｑ14のエミッ
タとの接続点に供給される。
【００３２】このとき、定電流Ｉ5 ，Ｉ6 は、差動増幅
回路部３のトランジスタＱ７，Ｑ８のコレクタに供給さ
れる。よって、利得制御回路部４のトランジスタＱ11〜
Ｑ14のエミッタから引き込まれる電流を抑制できる。利
得制御回路部４のトランジスタＱ11〜Ｑ14のエミッタか
ら引き込まれる電流を抑制することにより、式（３）の
電流Ｉ0 を増加することができる。しかしながら、式
（２）の電流Ｉ0 ’を増加させることない。このため、
式（２）のトランジスタＱ13のコレクタ電位ＶC4を増加
させることなく、入力ダイナミックレンジＤR 、及び、
最大アンプゲインＡｎに設定できる。
回路部３のトランジスタＱ７，Ｑ８のコレクタに供給さ
れる。よって、利得制御回路部４のトランジスタＱ11〜
Ｑ14のエミッタから引き込まれる電流を抑制できる。利
得制御回路部４のトランジスタＱ11〜Ｑ14のエミッタか
ら引き込まれる電流を抑制することにより、式（３）の
電流Ｉ0 を増加することができる。しかしながら、式
（２）の電流Ｉ0 ’を増加させることない。このため、
式（２）のトランジスタＱ13のコレクタ電位ＶC4を増加
させることなく、入力ダイナミックレンジＤR 、及び、
最大アンプゲインＡｎに設定できる。
【００３３】図２に本発明の一実施例の電流Ｉ0 に対す
る電流Ｉ0 ’の特性図を示す。抵抗ＲB はそのままで、
電流Ｉ5 ，Ｉ6 を増加させる。電流Ｉ5 ，Ｉ6 が増加す
ることにより、電流Ｉ3 ，Ｉ4 、すなわち、電流Ｉ0 が
増加する。しかし、電流Ｉ0 が増加した場合でも、図２
に示すように利得制御回路４のトランジスタＱ11〜Ｑ14
のコレクタから供給される電流、すなわち、電流Ｉ0 ’
の増加を抑制でき、電流Ｉ0 ’を一定にできる。
る電流Ｉ0 ’の特性図を示す。抵抗ＲB はそのままで、
電流Ｉ5 ，Ｉ6 を増加させる。電流Ｉ5 ，Ｉ6 が増加す
ることにより、電流Ｉ3 ，Ｉ4 、すなわち、電流Ｉ0 が
増加する。しかし、電流Ｉ0 が増加した場合でも、図２
に示すように利得制御回路４のトランジスタＱ11〜Ｑ14
のコレクタから供給される電流、すなわち、電流Ｉ0 ’
の増加を抑制でき、電流Ｉ0 ’を一定にできる。
【００３４】よって、利得制御回路４のトランジスタＱ
11〜Ｑ14のコレクタ電位ＶC4の低減を抑制できるので、
トランジスタＱ11〜Ｑ14が低減することがない。
11〜Ｑ14のコレクタ電位ＶC4の低減を抑制できるので、
トランジスタＱ11〜Ｑ14が低減することがない。
【００３５】
【発明の効果】上述の如く、本発明によれば、定電流回
路により出力制御手段に対して入力信号の動作点に応じ
た定電流を利得制御手段から出力制御手段に定常的に供
給する電流に付加して供給することにより、利得制御信
号を所望のダイナミックレンジとしたときでも所望の動
作点で動作させることができる等の特長を有する。
路により出力制御手段に対して入力信号の動作点に応じ
た定電流を利得制御手段から出力制御手段に定常的に供
給する電流に付加して供給することにより、利得制御信
号を所望のダイナミックレンジとしたときでも所望の動
作点で動作させることができる等の特長を有する。
【００３６】請求項３によれば、利得制御手段の第３〜
第６のトランジスタのエミッタ電流を増加、すなわち、
第３〜第６のトランジスタのコレクタ電位を低減させる
ことなく、出力制御手段の負荷抵抗ＲB に流れる電流を
増加させ、入力ダイナミックレンジを大きく設定できる
ので、利得制御手段の第３〜第６のトランジスタを飽和
させることがなく、出力制御手段の入力ダイナミックレ
ンジを自由に設定できる等の特長を有する。
第６のトランジスタのエミッタ電流を増加、すなわち、
第３〜第６のトランジスタのコレクタ電位を低減させる
ことなく、出力制御手段の負荷抵抗ＲB に流れる電流を
増加させ、入力ダイナミックレンジを大きく設定できる
ので、利得制御手段の第３〜第６のトランジスタを飽和
させることがなく、出力制御手段の入力ダイナミックレ
ンジを自由に設定できる等の特長を有する。
【図１】本発明の可変利得増幅回路の一実施例の回路構
成図である。
成図である。
【図２】本発明の可変利得増幅回路の一実施例の電流Ｉ
0 に対する電流Ｉ0 ’の特性図である。
0 に対する電流Ｉ0 ’の特性図である。
【図３】従来の可変利得増幅回路の一例の回路構成図で
ある。
ある。
【図４】従来の可変利得増幅回路の一例の電流Ｉ0 に対
する電流Ｉ0 ’の特性図である。
する電流Ｉ0 ’の特性図である。
２ 制御電圧入力回路部 ３ 差動増幅回路部 ４ 利得制御回路部 ５ 出力回路部 １００ 可変利得増幅回路 １１０ 定電流回路 Ｑ21〜Ｑ23 ＰＮＰトランジスタ Ｑ24 ＮＰＮトランジスタ Ｒ21〜Ｒ24 抵抗
Claims (3)
- 【請求項１】 入力信号に応じて出力電流を制御し、出
力信号を制御する出力制御手段と、利得制御信号に応じ
て該出力制御手段に供給する電流を制御し、利得を制御
する利得制御手段とを有する可変利得増幅回路におい
て、 前記出力制御手段に前記入力信号の動作点に応じた定電
流を前記利得制御手段から前記出力制御手段に供給する
電流に付加して供給する定電流回路を有することを特徴
とする可変利得増幅回路。 - 【請求項２】 前記定電流回路は、入力ダイナミックレ
ンジ及びアンプゲインに応じて前記定電流が設定される
ことを特徴とする請求項１記載の可変利得増幅回路。 - 【請求項３】 前記出力制御手段は、ベースに前記入力
信号が供給される第１のトランジスタと、 ベースにバイアス電圧が供給される第２のトランジスタ
と、 前記第１のトランジスタのエミッタから定電流を引き込
む第１の定電流源と、 前記第２のトランジスタのエミッタから定電流を引き込
む第２の定電流源と、 前記第１のトランジスタのエミッタと前記第２のトラン
ジスタのエミッタとの間に接続され、差動電圧を発生す
る負荷抵抗とから構成され、 前記利得制御手段は、エミッタが前記第１のトランジス
タのコレクタに接続され、ベースが前記利得制御信号の
非反転電位とされた第３のトランジスタと、 エミッタが前記第１のトランジスタのコレクタに接続さ
れ、ベースが前記利得制御信号の反転電位とされた第４
のトランジスタと、 エミッタが前記第２のトランジスタのコレクタに接続さ
れ、ベースが前記利得制御信号の非反転電位とされた第
５のトランジスタと、 エミッタが前記第２のトランジスタのコレクタに接続さ
れ、ベースが前記利得制御信号の反転電位とされた第６
のトランジスタと、 前記第３のトランジスタのコレクタ及び前記第６のトラ
ンジスタのコレクタが一端に接続され、他端が電源電位
に接続された第１の抵抗と、 前記第４のトランジスタのコレクタ及び前記第５のトラ
ンジスタのコレクタが一端に接続され、他端が電源電位
に接続された第２の抵抗とから構成され、 前記定電流回路は、前記第１のトランジスタのコレクタ
と前記第３及び第４のトランジスタのエミッタとの接続
点に定電流を供給し、前記第２のトランジスタのコレク
タと前記第５及び第６のトランジスタのエミッタとの接
続点に定電流を供給することを特徴とする請求項１又は
２記載の可変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206942A JPH1155052A (ja) | 1997-07-31 | 1997-07-31 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206942A JPH1155052A (ja) | 1997-07-31 | 1997-07-31 | 可変利得増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155052A true JPH1155052A (ja) | 1999-02-26 |
Family
ID=16531595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9206942A Pending JPH1155052A (ja) | 1997-07-31 | 1997-07-31 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475405B1 (ko) * | 2002-07-30 | 2005-03-10 | 한국과학기술원 | 보상회로를 갖는 가변이득증폭기 |
-
1997
- 1997-07-31 JP JP9206942A patent/JPH1155052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475405B1 (ko) * | 2002-07-30 | 2005-03-10 | 한국과학기술원 | 보상회로를 갖는 가변이득증폭기 |
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