JPH1154717A - 誘電体素子の製造方法 - Google Patents

誘電体素子の製造方法

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JPH1154717A
JPH1154717A JP9212190A JP21219097A JPH1154717A JP H1154717 A JPH1154717 A JP H1154717A JP 9212190 A JP9212190 A JP 9212190A JP 21219097 A JP21219097 A JP 21219097A JP H1154717 A JPH1154717 A JP H1154717A
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mask
film
conductive layer
forming
ferroelectric
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JP9212190A
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Takashi Goto
隆 後藤
Koji Yamano
耕治 山野
Seiichiro Takahashi
誠一郎 高橋
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 誘電体膜およびマスクの側壁への導電性材料
の堆積による信頼性および歩留りの低下が防止された誘
電体素子の製造方法を提供することである。 【解決手段】 下部電極１２、強誘電体膜１３および上
部電極１４からなる強誘電体キャパシタを有する誘電体
素子２００を回転させながらマスク１９を介して上部電
極１４の表面に対して斜め方向にイオンｉを照射し、上
部電極１４および強誘電体膜１３をエッチングによりパ
ターニングする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、誘電体膜を有する
誘電体素子の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体膜からなるキャパシタ（以下、強誘電
体キャパシタと呼ぶ）が設けられたメモリは、非破壊読
み出しが可能な不揮発性メモリとして知られている。こ
のような強誘電体メモリの構造としては、ＭＦＳ（金属
・強誘電体・半導体）構造、ＭＦＩＳ（金属・強誘電体
・絶縁体・半導体）構造、ＭＦＭＩＳ（金属・強誘電体
・金属・絶縁体・半導体）構造などが提案されている。
【０００３】図１４はＭＦＭＩＳ構造の強誘電体メモリ
の一例を示す模式的断面図である。図１４の強誘電体メ
モリは、例えば特開平５−３２７０６２号公報に開示さ
れている。
【０００４】図１４において、ｎ+ シリコン基板３１の
表面に、所定間隔を隔ててｐ+ 層からなるソース領域３
４およびｐ+ 層からなるドレイン領域３５が形成されて
いる。ソース領域３４とドレイン領域３５との間のシリ
コン基板３１の領域がチャネル領域３６となる。チャネ
ル領域３６上にゲート絶縁膜３２が形成され、ゲート絶
縁膜３２上にゲート電極３３が形成されている。
【０００５】シリコン基板３１上およびゲート電極３３
上には層間絶縁膜３７が形成されている。ゲート電極３
３上の層間絶縁膜３７には、コンタクト孔３９が形成さ
れ、そのコンタクト孔３９内に配線層４０が形成されて
いる。
【０００６】ソース領域３４上およびドレイン領域３５
上の層間絶縁膜３７にはそれぞれコンタクト孔が設けら
れ、それらのコンタクト孔内にそれぞれ配線層４５，４
６が形成されている。さらに、ゲート電極３３に接続さ
れた配線層４０上に下部電極４２が形成されている。下
部電極４２上に強誘電体膜４３が形成され、強誘電体膜
４３上に上部電極４４が形成されている。また、ソース
領域３４およびドレイン領域３５に接続される配線層４
５，４６上にそれぞれオーミック電極４７，４８が形成
されている。
【０００７】図１４の強誘電体メモリにおいては、下部
電極４２、強誘電体膜４３および上部電極４４が強誘電
体キャパシタを構成する。
【０００８】
【発明が解決しようとする課題】図１４の強誘電体メモ
リの製造においては、下部電極４２、強誘電体膜４３お
よび上部電極４４からなる強誘電体キャパシタを形成す
るために上部電極４４、強誘電体膜４３および下部電極
４２をＲＩＥ法（反応性イオンエッチング法）等のエッ
チングにより加工（パターニング）する必要がある。
【０００９】図１５は従来の強誘電体キャパシタの形成
方法を示す模式的断面図である。図１５に示す反応性イ
オンエッチング装置３００において、エッチング室（チ
ャンバ）３０１内の下部には、導電性の試料台３０２が
導電性の支持部材３０３により配設されている。エッチ
ング室３０１と支持部材３０３とは絶縁部材３０４によ
り互いに絶縁されている。エッチング室３０１内の上部
には、試料台３０２と対向するように電極３０５が導電
性の支持部材３０６により配設されている。エッチング
室３０１と支持部材３０６とは絶縁部材３０７により互
いに絶縁されている。
【００１０】エッチング室３０１には、ガス導入口３０
８および排気口３０９が設けられている。試料台３０２
および支持部材３０３は、コンデンサ３０９を介して高
周波電源３１０に接続されている。一方、電極３０５お
よび支持部材３０６は接地されている。
【００１１】試料台３０２上には、加工すべき強誘電体
キャパシタを有する誘電体素子４００が取り付けられ
る。図１５の誘電体素子４００においては、下部電極４
２、強誘電体膜４３および上部電極４４からなる強誘電
体キャパシタ上にフォトレジストからなるマスク４５が
形成されている。
【００１２】強誘電体キャパシタの加工の際には、減圧
されたエッチング室３０１内にガス導入口３０８から反
応ガスを導入し、高周波電源３１０により試料台３０２
と電極３０５との間に高周波電力を供給する。それによ
り、エッチング室３０１内でガス放電が起こり、ガス分
子ｇが電離してイオンｉおよび電子ｅからなるプラズマ
が発生する。
【００１３】イオンｉは電極３０５と試料台３０２との
間に印加される電界により試料台３０２に向かって加速
され、誘電体素子４００の表面に垂直に照射される。イ
オンｉの照射エネルギーおよび反応性により上部電極４
４、強誘電体膜４３および下部電極４２がエッチングさ
れる。それにより、パターニングされた強誘電体キャパ
シタが形成される。
【００１４】上記の従来の強誘電体キャパシタの形成方
法においては、上部電極４４、強誘電体膜４３および下
部電極４２をエッチングにより加工する際に、エッチン
グされた上部電極４４および下部電極４２の材料である
Ｐｔ（白金）等の導電性材料が強誘電体膜４３の側壁に
堆積することがある。
【００１５】特に、上部電極４４および下部電極４２が
Ｐｔのように揮発性の低い材料からなる場合、エッチン
グにより除去された材料が排気口３０９から排気されず
に強誘電体膜４３の側壁に堆積物５０として再付着しや
すい。この場合、上部電極４４と下部電極４２とが強誘
電体膜４３の側壁の堆積物５０により電気的に接続され
てしまう。それにより、上部電極４４と下部電極４２と
の間で電流のリークが生じる。
【００１６】また、後工程で強誘電体膜４３の特性を回
復および向上させるために熱処理を行う場合、強誘電体
膜４３の側壁に堆積物５０があると、強誘電体膜４３の
特性が十分に回復および向上しないという問題が生じ
る。
【００１７】マスク４５を有機溶剤や水溶液中で除去す
る際にも、強誘電体膜４３の側壁の堆積物５０は除去さ
れにくい。堆積物５０がマスク４５の側壁にも付着して
いる場合には、マスク４５を除去することも困難とな
る。そのため、強誘電体膜４３やマスク４５の側壁の堆
積物５０を有機溶剤等により除去する工程が必要とな
る。この場合、強誘電体膜４３やマスク４５の側壁から
除去された堆積物５０がパーティクル（微粒子）となっ
て誘電体素子４００の表面に再付着し、次の工程に悪影
響を及ぼすこともある。
【００１８】このように、強誘電体膜４３の側壁の堆積
物５０により、素子の性能が低下するとともに、製造歩
留りが低下するという問題が生じる。
【００１９】本発明の目的は、誘電体膜およびマスクの
側壁への導電性材料の堆積による信頼性および歩留りの
低下が防止された誘電体素子の製造方法を提供すること
である。
【００２０】
【課題を解決するための手段および発明の効果】
（１）第１の発明 第１の発明に係る誘電体素子の製造方法は、誘電体膜と
導電層との積層構造上にマスクを形成する工程と、マス
クを介して積層構造の表面に対して斜め方向にイオンを
照射することにより積層構造を加工する工程とを備えた
ものである。
【００２１】本発明に係る誘電体素子の製造方法におい
ては、積層構造の表面に対して斜め方向にイオンを照射
することにより、導電層および誘電体膜の側壁が所定の
傾斜角度でエッチングされる。それにより、誘電体膜お
よびマスクの側壁に導電層の材料が堆積せず、あるいは
誘電体膜およびマスクの側壁に導電層の材料が堆積した
場合でも堆積物が斜め方向に照射されるイオンにより除
去される。したがって、誘電体膜およびマスクの側壁へ
の導電性材料の堆積による信頼性および歩留りの低下が
防止される。
【００２２】（２）第２の発明 第２の発明に係る誘電体素子の製造方法は、第１の発明
に係る誘電体素子の製造方法において、加工する工程で
積層構造の表面に垂直な方向とイオンの入射方向とが所
定の傾斜角度を保つように積層構造を回転させることを
特徴とする。
【００２３】この場合、積層構造の側壁の全周が所定の
傾斜角度に形成される。それにより、誘電体膜およびマ
スクの側壁の全周に導電層の材料からなる堆積物が形成
されない。
【００２４】（３）第３の発明 第３の発明に係る誘電体素子の製造方法は、誘電体膜と
導電層との積層構造上に断面台形状のマスクを形成する
工程と、マスクを介して積層構造の表面にイオンを照射
することにより積層構造を加工する工程とを備えたもの
である。
【００２５】本発明に係る誘電体素子の製造方法におい
ては、イオンが断面台形状のマスクの傾斜した側面に沿
って積層構造の表面に対して斜め方向に照射されるの
で、導電層および誘電体膜の側壁が所定の傾斜角度でエ
ッチングされる。それにより、誘電体膜およびマスクの
側壁に導電層の材料が堆積せず、あるいは誘電体膜およ
びマスクの側壁に導電層の材料が堆積した場合でも堆積
物が斜め方向に照射されるイオンにより除去される。し
たがって、誘電体膜およびマスクの側壁への導電性材料
の堆積による信頼性および歩留りの低下が防止される。
【００２６】（４）第４の発明 第４の発明に係る誘電体素子の製造方法は、第１の導電
層上に誘電体膜および第２の導電層を順に形成する工程
と、第２の誘電体層上にマスクを形成する工程と、マス
クを介して第２の導電層の表面に対して斜め方向にイオ
ンを照射することにより少なくとも第２の導電層および
誘電体膜を加工する工程とを備えたものである。
【００２７】本発明に係る誘電体素子の製造方法におい
ては、第２の導電層の表面に対して斜め方向にイオンを
照射することにより、少なくとも第２の導電層および誘
電体膜の側壁が所定の傾斜角度でエッチングされる。そ
れにより、誘電体膜およびマスクの側壁に第２の導電層
の材料が堆積せず、あるいは誘電体膜およびマスクの側
壁に第２の導電層の材料が堆積した場合でも堆積物が斜
め方向に照射されるイオンにより除去される。したがっ
て、誘電体膜およびマスクの側壁への導電性材料の堆積
による信頼性および歩留りの低下が防止される。
【００２８】（５）第５の発明 第５の発明に係る誘電体素子の製造方法は、第４の発明
に係る誘電体素子の製造方法において、加工する工程で
第２の導電層の表面に垂直な方向とイオンの入射方向と
が所定の傾斜角度を保つように第１の導電層、誘電体膜
および第２の導電層を回転させることを特徴とする。
【００２９】この場合、少なくとも第２の導電層および
誘電体膜の側壁の全周が所定の傾斜角度に形成される。
それにより、誘電体膜およびマスクの側壁の全周に第２
の導電層の材料からなる堆積物が形成されない。
【００３０】（６）第６の発明 第６の発明に係る誘電体素子の製造方法は、第１の導電
層上に誘電体膜および第２の導電層を順に形成する工程
と、第２の導電層上に断面台形状のマスクを形成する工
程と、マスクを介して第２の導電層の表面にイオンを照
射することにより少なくとも第２の導電層および誘電体
膜を加工する工程とを備えたものである。
【００３１】本発明に係る誘電体素子の製造方法におい
ては、イオンが断面台形状のマスクの傾斜した側面に沿
って第２の導電層の表面に対して斜め方向に照射される
ので、少なくとも第２の導電層および誘電体膜の側壁が
所定の傾斜角度に形成される。それにより、誘電体膜お
よびマスクの側壁に第２の導電層の材料が堆積せず、あ
るいは誘電体膜およびマスクの側壁に第２の導電層の材
料が堆積した場合でも堆積物が斜め方向に照射されるイ
オンにより除去される。したがって、誘電体膜およびマ
スクの側壁への導電性材料の堆積による信頼性および歩
留りの低下が防止される。
【００３２】（７）第７の発明 第７の発明に係る誘電体素子の製造方法は、絶縁層を形
成する工程と、絶縁層にコンタクト孔を形成する工程
と、絶縁層のコンタクト孔内に第１の導電層を形成する
工程と、第１の導電層上に誘電体膜および第２の導電層
を順に形成する工程と、第２の導電層上にマスクを形成
する工程と、マスクを介して第２の導電層の表面に対し
て斜め方向にイオンを照射することにより第２の導電層
および誘電体膜を加工する工程とを備えたものである。
【００３３】本発明に係る誘電体素子の製造方法におい
ては、第２の導電層の表面に対して斜め方向にイオンを
照射することにより、第２の導電層および誘電体膜の側
壁が所定の傾斜角度でエッチングされる。それにより、
誘電体膜およびマスクの側壁に第２の導電層の材料が堆
積せず、あるいは誘電体膜およびマスクの側壁に第２の
導電層の材料が堆積した場合でも堆積物が斜め方向に照
射されるイオンにより除去される。したがって、誘電体
膜およびマスクの側壁への導電性材料の堆積による信頼
性および歩留りの低下が防止される。
【００３４】また、誘電体膜に接触する第１の導電層が
絶縁層のコンタクト孔内に設けられているので、第２の
導電層および誘電体膜の加工の際に第１の導電層の材料
が誘電体膜およびマスクの側壁に堆積しない。したがっ
て、誘電体膜およびマスクの側壁への導電性材料の堆積
による信頼性および歩留りの低下が十分に防止される。
【００３５】（８）第８の発明 第８の発明に係る誘電体素子の製造方法は、チャネル領
域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上
にゲート電極を形成する工程と、ゲート電極およびゲー
ト絶縁膜を覆うように層間絶縁膜を形成する工程と、層
間絶縁膜にコンタクト孔を形成する工程と、層間絶縁膜
のコンタクト孔内にゲート電極に電気的に接続される下
部電極層を形成する工程と、下部電極層の上面に接触す
るように層間絶縁膜上に誘電体膜を形成する工程と、誘
電体膜上に上部電極層を形成する工程と、上部電極層上
にマスクを形成する工程と、マスクを介して上部電極層
の表面に対して斜め方向にイオンを照射することにより
上部電極層および誘電体膜を加工する工程とを備えたも
のである。
【００３６】本発明に係る誘電体素子の製造方法におい
ては、上部電極層の表面に対して斜め方向にイオンを照
射することにより、上部電極層および誘電体膜の側壁が
所定の傾斜角度でエッチングされる。それにより、誘電
体膜およびマスクの側壁に上部電極層の材料が堆積せ
ず、あるいは誘電体膜およびマスクの側壁に上部電極層
の材料が堆積した場合でも堆積物が斜め方向に照射され
るイオンにより除去される。したがって、誘電体膜およ
びマスクの側壁への導電性材料の堆積による信頼性およ
び歩留りの低下が防止される。
【００３７】また、下部電極層が層間絶縁膜のコンタク
ト孔内に形成されるので、上部電極層および誘電体膜の
加工の際に下部電極層の材料が誘電体膜およびマスクの
側壁に堆積しない。したがって、誘電体膜およびマスク
の側壁への導電性材料の堆積による信頼性および歩留り
の低下が十分に防止される。これらの結果、信頼性およ
び歩留りが向上した誘電体メモリが得られる。
【００３８】（９）第９の発明 第９の発明に係る誘電体素子の製造方法は、第１〜第８
のいずれかの発明に係る誘電体素子の製造方法におい
て、誘電体膜が強誘電体膜であることを特徴とする。こ
の場合、強誘電体膜を含む誘電体素子の信頼性および歩
留りが向上する。
【００３９】
【発明の実施の形態】図１は本発明の第１の実施例にお
ける誘電体素子の製造方法を示す模式的断面図である。
【００４０】図１において、イオンミリング装置（イオ
ンビームエッチング装置）１００は、イオン照射室１０
１およびプラズマ発生室１０２を有する。イオン照射室
１０１とプラズマ発生室１０２とは絶縁部材１０３によ
り互いに絶縁されている。
【００４１】イオン照射室１０１内には、試料台１０４
が回転部材１０５により回転可能に設けられている。回
転部材１０５は、回転駆動機構（図示せず）により回転
軸Ｚの周りで回転駆動される。試料台１０４は、その表
面の法線が回転部材１０５の回転軸Ｚに対して所定の角
度αをなすように傾けられている。この試料台１０４上
には、後述する加工すべき強誘電体キャパシタを有する
誘電体素子２００が取り付けられる。
【００４２】プラズマ発生室１０２の周囲には、プラズ
マ発生室１０２内に磁界を発生するためのマグネットコ
イル１０６が取り付けられている。また、プラズマ発生
室１０２の外部の端面には、プラズマ発生室１０２内に
マイクロ波を導入するための導波管１０７が取り付けら
れている。
【００４３】イオン照射室１０１とプラズマ発生室１０
２との境界部には、グリッド１０８，１０９が回転部材
１０５の回転軸Ｚに垂直に配置されている。イオン照射
室１０１には排気口１１０が設けられ、プラズマ発生室
１０２にはガス導入口１１１が設けられている。
【００４４】図１の誘電体素子２００においては、ｐ型
単結晶シリコン基板１上にＦＥＴ（図示せず）が形成さ
れ、そのＦＥＴ上に下部電極１２、強誘電体膜１３およ
び上部電極１４からなる強誘電体キャパシタが形成され
る。強誘電体キャパシタの下部電極１２は層間絶縁膜７
に埋め込まれている。上部電極１４上にはフォトレジス
トからなるマスク１９が形成される。
【００４５】図１の例では、この状態で、強誘電体膜１
３および上部電極１４を次のようにしてエッチングによ
りパターニングする。
【００４６】反応ガスをガス導入口１１１からプラズマ
発生室１０２に導入し、マグネットコイル１０６により
磁界を発生させ、導波管１０７によりマイクロ波を発生
させる。これにより、プラズマ発生室１０２内において
ガス放電が起こり、イオンｉおよび電子ｅからなるプラ
ズマが発生する。
【００４７】グリッド１０８，１０９間に加速電圧を印
加すると、イオンｉがプラズマ発生室１０２からイオン
照射室１０１の試料台１０４に向かって加速される。回
転駆動機構（図示せず）により回転部材１０５を回転軸
Ｚの周りで回転させることにより、誘電体素子２００の
表面の法線とイオンｉの入射方向とが角度αをなした状
態でイオンｉが回転する誘電体素子２００の表面に対し
て斜め方向に照射される。それにより、上部電極１４お
よび強誘電体膜１３がエッチングされる。
【００４８】反応ガスとしては、例えばＡｒおよびＳＦ
6 （１０％）の混合ガスを用いる。イオン照射室１０１
内の圧力は、例えば２×１０-4Ｔｏｒｒとする。プラズ
マ発生条件としては、マイクロ波の周波数を２．４５Ｇ
Ｈｚとし、磁界の強さを８７５Ｇ（ガウス）とし、マイ
クロ波出力を２００〜５００Ｗとする。また、加速電圧
は例えば２００〜１０００Ｖとする。誘電体素子２００
の表面へのイオンｉの入射角度αは１０〜８０°とし、
試料台１０４の回転速度は４°／秒とする。
【００４９】なお、エッチングガスとしてＣｌ2 、ＣＦ
4 、ＨＢｒ、ＢＣｌ3 等の他のガスを用いてもよく、こ
れらの混合ガスを用いてもよい。
【００５０】本実施例の方法においては、イオンｉが回
転する誘電体素子２００の表面に斜め方向に照射される
ことにより、上部電極１４および強誘電体膜１３の側壁
が所定の傾斜角度αでエッチングされる。それにより、
強誘電体膜１３およびマスク１９の側壁に上部電極１４
の材料が堆積せず、あるいは強誘電体膜１３およびマス
ク１９の側壁に上部電極１４の材料が堆積した場合でも
堆積物が斜め方向に照射されるイオンにより除去され
る。
【００５１】したがって、上部電極１４と下部電極１２
との間で電流のリークが発生しない。また、後工程の熱
処理により強誘電体膜１３の特性を十分に回復および向
上させることも可能となる。さらに、マスク１９の除去
が容易になるとともに、堆積物のパーティクルが誘電体
素子２００に再付着することもない。その結果、強誘電
体膜１３およびマスク１９の側壁への導電性材料の堆積
による信頼性および歩留りの低下が防止される。
【００５２】図２は本発明の第２の実施例における誘電
体素子の製造方法を示す模式的断面図である。
【００５３】図２において、イオンミリング装置（イオ
ンビームエッチング装置）１００Ａは、イオン照射室１
０１および２つのプラズマ発生室１０２ａ，１０２ｂを
有する。イオン照射室１０１とプラズマ発生室１０２
ａ，１０２ｂとはそれぞれ絶縁部材１０３ａ，１０３ｂ
により互いに絶縁されている。
【００５４】イオン照射室１０１内には、試料台１０４
が回転部材１０５により回転可能に設けられている。回
転部材１０５は、回転駆動機構（図示せず）により回転
軸Ｚの周りで回転駆動される。試料台１０４の表面は、
回転部材１０５の回転軸Ｚに対して垂直となっている。
この試料台１０４上には、第１の実施例と同様の強誘電
体キャパシタを有する誘電体素子２００が取り付けられ
る。
【００５５】プラズマ発生室１０２ａ，１０２ｂの周囲
には、それぞれプラズマ発生室１０２ａ，１０２ｂ内に
磁界を発生するためのマグネットコイル１０６ａ，１０
６ｂが取り付けられている。また、プラズマ発生室１０
２ａ，１０２ｂの外周部には、それぞれプラズマ発生室
１０２ａ，１０２ｂ内にマイクロ波を導入するための導
波管１０７が取り付けられている。
【００５６】イオン照射室１０１とプラズマ発生室１０
２ａとの境界部には、グリッド１０８ａ，１０９ａが試
料台１０４の表面に対して所定の角度αをなすように配
置されている。また、イオン照射室１０１とプラズマ発
生室１０２ｂとの境界部には、グリッド１０８ｂ，１０
９ｂが試料台１０４の表面に対して所定の角度αをなす
ように配置されている。イオン照射室１０１には排気口
１１０が設けられ、プラズマ発生室１０２ａ，１０２ｂ
にはそれぞれガス導入口１１１ａ，１１１ｂが設けられ
ている。
【００５７】図２の例では、誘電体素子２００の強誘電
体膜１３および上部電極１４を次のようにしてエッチン
グによりパターニングする。
【００５８】反応ガスをガス導入口１１１ａ，１１１ｂ
からそれぞれプラズマ発生室１０２ａ，１０２ｂに導入
し、マグネットコイル１０６ａ，１０６ｂにより磁界を
発生させ、導波管１０７によりマイクロ波を発生させ
る。それにより、プラズマ発生室１０２ａ，１０２ｂ内
においてガス放電が起こり、イオンｉおよび電子ｅから
なるプラズマが発生する。
【００５９】グリッド１０８ａ，１０９ａ間およびグリ
ッド１０８ｂ，１０９ｂ間に加速電圧を印加すると、イ
オンｉがそれぞれプラズマ発生室１０２ａ，１０２ｂか
らイオン照射室１０１の試料台１０４に向かって加速さ
れる。回転駆動機構（図示せず）により回転部材１０５
を回転軸Ｚの周りで回転させることにより、誘電体素子
２００の表面の法線とイオンｉの入射方向とが角度αを
なした状態でイオンｉが回転する誘電体素子２００の表
面に対して斜め方向に照射される。それにより、上部電
極１４および強誘電体膜１３がエッチングされる。
【００６０】反応ガス、イオン照射室１０１の圧力、エ
ッチング条件、加速電圧、誘電体素子２００の表面への
イオンの入射角度α、および試料台１０４の回転速度
は、第１の実施例と同様である。
【００６１】本実施例の方法においては、イオンｉが回
転する誘電体素子２００の表面に斜め方向に照射される
ことにより、上部電極１４および誘電体膜１３の側壁が
所定の傾斜角度αでエッチングされる。それにより、強
誘電体膜１３およびマスク１９の側壁に上部電極１４の
材料が堆積せず、あるいは強誘電体膜１３およびマスク
１９の側壁に上部電極１４の材料が堆積した場合でも堆
積物が斜め方向に照射されるイオンにより除去される。
【００６２】したがって、上部電極１４と下部電極１２
との間で電流のリークが発生しない。また、後工程の熱
処理により強誘電体膜１３の特性を十分に回復および向
上させることも可能となる。さらに、マスク１９の除去
が容易になるとともに、堆積物のパーティクルが誘電体
素子２００に再付着することもない。その結果、強誘電
体膜１３およびマスク１９の側壁への導電性材料の堆積
による信頼性および歩留りの低下が防止される。
【００６３】図３は本発明の第３の実施例における誘電
体素子の製造方法を示す模式的断面図である。
【００６４】図３において、イオンミリング装置（イオ
ンビームエッチング装置）１００Ｂは、イオン照射室１
０１およびプラズマ発生室１０２を有する。イオン照射
室１０１とプラズマ発生室１０２とは絶縁部材１０３に
より互いに絶縁されている。
【００６５】イオン照射室１０１内には、試料台１０４
が支持部材１０５ａにより配設されている。この試料台
１０４上には、第１の実施例と同様の強誘電体キャパシ
タを有する誘電体素子２００が取り付けられる。
【００６６】プラズマ発生室１０２の周囲には、プラズ
マ発生室１０２内に磁界を発生するためのマグネットコ
イル１０６が取り付けられている。また、プラズマ発生
室１０２の外部の端面には、プラズマ発生室１０２内に
マイクロ波を導入するための導波管１０７が取り付けら
れている。
【００６７】イオン照射室１０１とプラズマ発生室１０
２との境界部には、グリッド１０８，１０９が試料台１
０４の表面と平行に配置されている。イオン照射室１０
１には排気口１１０が設けられ、プラズマ発生室１０２
にはガス導入口１１１が設けられている。
【００６８】本実施例では、誘電体素子２００の上部電
極１４上に側壁がテーパ状に傾斜した断面台形状のフォ
トレジストからなるマスク１９ａが形成されている。図
３の例では、この状態で、強誘電体膜１３および上部電
極１４を次のようにしてエッチングによりパターニング
する。
【００６９】反応ガスをガス導入口１１１からプラズマ
発生室１０２に導入し、マグネットコイル１０６により
磁界を発生させ、導波管１０７によりマイクロ波を発生
させる。それにより、プラズマ発生室１０２内において
ガス放電が起こり、イオンｉおよび電子ｅからなるプラ
ズマが発生する。
【００７０】グリッド１０８，１０９間に加速電圧を印
加すると、イオンｉがプラズマ発生室１０２からイオン
照射室１０１の試料台１０４に向かって加速される。こ
の場合、イオンｉはマスク１９ａの傾斜した側壁に沿っ
て誘電体素子２００の表面に照射される。それにより、
上部電極１４および強誘電体膜１３がエッチングされ
る。
【００７１】反応ガス、イオン照射室１０１内の圧力、
プラズマ発生条件、および加速電圧は第１の実施例と同
様である。
【００７２】本実施例の方法においては、イオンｉがマ
スク１９ａの傾斜した側壁に沿って誘電体素子２００の
表面に斜め方向に照射されることにより、上部電極１４
および強誘電体膜１３の側壁が所定の傾斜角度でエッチ
ングされる。この傾斜角度は、第１および第２の実施例
における傾斜角度に相当する。それにより、強誘電体膜
１３およびマスク１９の側壁に上部電極１４の材料が堆
積せず、あるいは強誘電体膜１３およびマスク１９の側
壁に上部電極１４の材料が堆積した場合でも堆積物が斜
め方向に照射されるイオンｉにより除去される。
【００７３】したがって、上部電極１４と下部電極１２
との間で電流のリークが発生しない。また、後工程の熱
処理により強誘電体膜１３の特性を十分に回復および向
上させることも可能となる。さらに、マスク１９の除去
が容易になるとともに、堆積物のパーティクルが誘電体
素子２００に再付着することもない。その結果、強誘電
体膜１３およびマスク１９の側壁への導電性材料の堆積
による信頼性および歩留りの低下が防止される。
【００７４】ここで、第１の実施例のイオンミリング装
置１００を用いてイオンの入射角度による側壁堆積物の
有無を測定した。この測定では、図４に示す試料５００
を用いた。試料５００は、シリコン基板５０１上に、膜
厚３０００ÅのＳｉＯ2 膜５０２、膜厚５００ÅのＴｉ
膜５０３、膜厚２０００ÅのＰｔ膜５０４およびフォト
レジストからなるマスク５０５を順に形成したものであ
る。Ｔｉ膜５０３はＰｔ膜５０４とＳｉＯ2 膜５０２と
の密着性を向上させるために設けた。
【００７５】試料台１０４上に試料５００を設置し、試
料５００の表面に入射角度αでイオンを照射しつつ試料
台１０４を回転速度４°／秒で回転させ、マスク５０５
の側壁への堆積物の有無を観察した。反応ガスとして
は、１０％のＳＦ6 とＡｒとの混合ガスを用い、マイク
ロ波出力を３００Ｗとし、加速電圧を６００Ｖとし、エ
ッチング時間を８分とした。測定結果を表１に示す。
【００７６】
【表１】
【００７７】表１に示すように、入射角度αが０°のと
きには、フォトレジストからなるマスク５０５の側壁に
Ｐｔが堆積したのに対し、入射角度αが２５°以上にな
ると、マスク５０５の側壁にＰｔが堆積しなかった。
【００７８】このように、試料５００の表面に傾斜した
角度でイオンを照射することにより、側壁への堆積物が
生じないことがわかった。なお、イオンの入射角度は、
反応ガス、エッチング条件等に応じて０°より大きく９
０°よりも小さい範囲内で適切な値に設定する。
【００７９】図５は本発明の方法により形成される強誘
電体キャパシタを有するＭＦＭＩＳ構造の強誘電体メモ
リの一例を示す模式的断面図である。
【００８０】図５において、ｐ型単結晶シリコン基板１
の表面に所定間隔を隔ててｎ+ 層からなるソース領域４
およびｎ+ 層からなるドレイン領域５が形成されてい
る。ソース領域４およびドレイン領域５との間のシリコ
ン基板１の領域がチャネル領域６となる。
【００８１】チャネル領域６上にＳｉＯ2 からなるゲー
ト絶縁膜２が形成されている。ゲート絶縁膜２上には、
ポリシリコンからなるゲート電極３が形成されている。
ゲート電極３およびゲート絶縁膜２を覆うように、シリ
コン基板１上に層間絶縁膜７が形成されている。層間絶
縁膜７上には、ＴｉＯ2 （酸化チタン）、ＣｅＯ2 （酸
化セリウム）等からなるバッファ層８が形成されてい
る。
【００８２】ゲート電極３上の層間絶縁膜７およびバッ
ファ層８にはコンタクト孔９が形成されている。コンタ
クト孔９内には、ポリシリコン、Ｗ（タングステン）等
の導電性材料からなる接続層（プラグ）１０が所定の深
さまで形成されている。コンタクト孔９内の接続層１０
上には、Ｐｔ（白金）、ＩｒＯ2 （酸化イリジウム）等
の導電性材料からなる下部電極１２が形成されている。
【００８３】下部電極１２の上面に接触するようにバッ
ファ層８上に、ペロブスカイト型結晶構造を有するＰＺ
Ｔ（チタン酸ジルコン酸鉛）またはＳｒＢｉＴａＯから
なる強誘電体膜１３が形成されている。強誘電体膜１３
上には、Ｐｔ、ＩｒＯ2 等の導電性材料からなる上部電
極１４が形成されている。
【００８４】ソース領域４、ドレイン領域５上のバッフ
ァ層８および層間絶縁膜７にはそれぞれコンタクト孔が
形成され、それらのコンタクト孔内にポリシリコン等の
導電性材料からなるソース電極１５およびドレイン電極
１６がそれぞれ形成されている。ソース電極１５および
ドレイン電極１６上にはそれぞれ配線層１７，１８が形
成されている。
【００８５】図５の強誘電体メモリでは、下部電極１
２、強誘電体膜１３および上部電極１４が強誘電体キャ
パシタを構成する。
【００８６】本実施例では、下部電極１２が下部電極層
または第１の導電層に相当し、上部電極１４が上部電極
層または第２の導電層に相当する。
【００８７】図６、図７、図８および図９は図５の強誘
電体メモリの製造方法を示す工程断面図である。
【００８８】まず、図６（ａ）に示すように、ｐ型シリ
コン基板１上に、熱酸化法により膜厚１００ÅのＳｉＯ
2 からなるゲート絶縁膜２を形成し、ゲート絶縁膜２上
にＣＶＤ法（化学的気相成長法）により膜厚２０００Å
のポリシリコンからなるゲート電極３を形成する。
【００８９】次に、図６（ｂ）に示すように、反応性イ
オンエッチングまたはイオンミリング等のドライプロセ
スを用いてシリコン基板１上のゲート形成領域を除く部
分のゲート電極３およびゲート絶縁膜２を除去し、ゲー
ト部を形成する。そして、ゲート電極３をイオン注入用
マスクとして用い、シリコン基板１の表面にｎ型不純物
（ｎ型ドーパント）をイオン注入し、熱処理を行う。そ
れにより、シリコン基板１上のゲート絶縁膜２およびゲ
ート電極３に対し自己整合的にｎ型不純物層（ｎ+ 層）
からなるソース領域４およびドレイン領域５がそれぞれ
形成される。ソース領域４およびドレイン領域５との間
のシリコン基板１の領域はチャネル領域６となる。
【００９０】その後、図６（ｃ）に示すように、ゲート
電極３およびゲート絶縁膜２を覆うようにシリコン基板
１上に、ＣＶＤ法等により膜厚６０００Å程度のＳｉＯ
2 等からなる層間絶縁膜７を形成する。
【００９１】次いで、図７（ｄ）に示すように、層間絶
縁膜７上に、ＴｉＯ2 、ＣｅＯ2 等からなる膜厚５００
Åのバッファ層８を形成する。その後、図７（ｅ）に示
すように、ゲート電極３上のバッファ層８および層間絶
縁膜７に、リソグラフィ技術によりコンタクト孔９を設
ける。
【００９２】そして、図７（ｆ）に示すように、コンタ
クト孔９内にポリシリコン、Ｗ等の導電性材料からなる
接続層１０を形成する。この場合、コンタクト孔９の上
端から接続層１０の上面までの距離が１５００Åとなる
ように接続層１０の厚みを設定する。接続層１０の形成
方法としては、コンタクト孔９の内部およびバッファ層
８の全面に導電層を形成した後、全面をエッチングする
ことによりバッファ層８上の導電層を除去する。
【００９３】次に、図８（ｇ）に示すように、コンタク
ト孔９の内部およびバッファ層８の全面に、接続層１０
の酸化防止およびゲート部への不純物の拡散防止のため
にスパッタ法等によりＴｉＮ、ＴａＳｉＮ等の導電性材
料からなる拡散バリア層１１を形成する。
【００９４】そして、図８（ｈ）に示すように、拡散バ
リア層１１の全面をエッチングすることにより、バッフ
ァ層８上の拡散バリア層１１を除去するとともに、コン
タクト孔９内の拡散バリア層１１の上面がバッファ層８
の上面よりも低くなるまでバッファ層１１をエッチバッ
クする。この場合、エッチングガスとしてＢＣｌ3 およ
びＣｌ2 の混合ガスを用い、エッチング条件としては、
高周波出力を２５０Ｗとし、圧力を２×１０-2Ｔｏｒｒ
とする。なお、上記の混合ガスにＡｒ、Ｎ2 等の他のガ
スを混合してもよい。このようにして、コンタクト孔９
内の接続層１０上に膜厚３００Åの拡散バリア層１１を
形成する。この拡散バリア層１１は、次の工程で形成さ
れる下部電極１２の一部となる。
【００９５】次に、図８（ｉ）に示すように、バッファ
層８上およびコンタクト孔９内の拡散バリア層１１上
に、Ｐｔ、ＩｒＯ2 等の導電性材料からなる膜厚３００
０Åの下部電極１２を形成する。なお、下部電極１２の
材料としては、この下部電極１２上に強誘電体が結晶成
長する材料であれば他の材料を用いてもよい。例えば、
ＲｕＯX （酸化ルテニウム）を用いてもよい。
【００９６】次に、図９（ｊ）に示すように、下部電極
１２をエッチバックまたはＣＭＰ法（化学的機械的研磨
法）等により平坦化することにより下部電極１２をコン
タクト孔９内にのみ残し、コンタクト孔９内に膜厚１２
００Åの下部電極１２を形成する。この場合、エッチン
グガスとしてＣｌ2 を用い、エッチング条件としては、
高周波出力を３００Ｗとし、圧力を３×１０-3Ｔｏｒｒ
とする。エッチングガスとしてＡｒ、ＨＢｒ、ＢＣｌ3
等の他のガスを用いてもよく、これらの混合ガスを用い
てもよい。
【００９７】なお、図８（ｈ）の工程で拡散バリア層１
１をエッチバックする代わりに、拡散バリア層１１およ
び下部電極１２を連続的に形成した後、下部電極１２お
よび拡散バリア層１１を同時にエッチバックまたはＣＭ
Ｐ法による平坦化を行ってもよい。
【００９８】次に、図９（ｋ）に示すように、下部電極
１２およびバッファ層８上に、ゾルゲル法、スパッタ
法、ＣＶＤ法等によりＰＺＴ、ＳｒＢｉＴａＯ等からな
る膜厚２０００Åの強誘電体膜１３を形成する。
【００９９】次に、図９（ｌ）に示すように、強誘電体
膜１３上にスパッタ法により膜厚１５００ÅのＰｔ、Ｉ
ｒＯ2 等の導電性材料からなる上部電極１４を形成す
る。
【０１００】その後、図１０（ｍ）に示すように、上部
電極４４上にフォトレジストからなるマスク１９を形成
し、第１の実施例、第２の実施例または第３の実施例の
方法でマスク１９を介して上部電極１４の表面にイオン
を照射することにより、上部電極１４および強誘電体膜
１３をエッチングによりパターニングする。エッチング
時に、バッファ層８がすべてエッチングされてもよい。
強誘電体膜１３は下部電極１２の上面に接触していれば
よく、バッファ層８上に必ずしもまたがっていなくても
よい。
【０１０１】次に、図５に示したように、ソース電極４
およびドレイン電極５上のバッファ層８および層間絶縁
膜７にそれぞれコンタクト孔を設け、それらのコンタク
ト孔内にポリシリコン等の導電性材料からなるソース電
極１５およびドレイン電極１６をそれぞれ形成する。最
後に、ソース電極１５およびドレイン電極１６上にＡｌ
からなる配線層１７，１８を形成する。このようにし
て、図５の強誘電体メモリが作製される。
【０１０２】上記の強誘電体メモリの製造方法において
は、上部電極１４および強誘電体膜１３のパターニング
の際に第１、第２または第３の実施例の方法を用いてい
るので、上部電極１４の材料が強誘電体膜１３およびマ
スク１９の側壁に堆積しない。したがって、強誘電体膜
１３およびマスク１９の側壁への導電性材料の堆積によ
る強誘電体メモリの信頼性および歩留りの低下が防止さ
れる。
【０１０３】また、下部電極１２が層間絶縁膜７のコン
タクト孔９内に設けられるので、上部電極１４および強
誘電体膜１３をエッチングによりパターニングする際
に、下部電極１２の導電性材料が強誘電体膜１３および
マスク１９の側壁に堆積しない。したがって、強誘電体
膜１３およびマスク１９の側壁への導電性材料の堆積に
よる強誘電体メモリの信頼性および歩留りの低下が十分
に防止される。
【０１０４】また、図９（ｋ）の工程で、強誘電体膜１
３がバッファ層８を介して層間絶縁膜７上に形成されて
いるので、強誘電体膜１３の応力がバッファ層８により
緩和され、強誘電体膜１３にクラックが発生することが
防止されるとともに、強誘電体膜１３と層間絶縁膜７と
の間で構成元素の反応（例えばＰｂとＳｉＯ2 の反応）
や相互拡散が起こることが防止される。その結果、強誘
電体メモリの信頼性および歩留りがさらに向上する。
【０１０５】さらに、強誘電体膜１３がＰｔ等の反応性
の低い材料からなる下部電極１２上に形成され、かつ強
誘電体膜１３とシリコン基板１との間に層間絶縁膜７が
設けられているので、強誘電体膜１３とシリコン基板１
との間での構成元素の反応や相互拡散が十分に防止され
る。
【０１０６】ここで、図５の強誘電体メモリの動作を説
明する。上部電極１４に強誘電体膜１３を分極反転させ
るために十分な正電圧を印加し、再び上部電極１４の電
圧を０とする。それにより、強誘電体膜１３の上部電極
１４との界面が負に帯電し、下部電極１２との界面が正
に帯電する。
【０１０７】この場合、下部電極１２の強誘電体膜１３
との界面が負に帯電し、ゲート電極３のゲート絶縁膜２
との界面が正に帯電する。その結果、ソース領域４とド
レイン領域５との間のチャネル領域６に反転層が形成さ
れ、上部電極１４の電圧が０にもかかわらず、ＦＥＴは
オン状態となる。
【０１０８】逆に、上部電極１４に強誘電体膜１３を分
極反転させるために十分な負電圧を印加し、再び上部電
極１４の電圧を０にする。それにより、強誘電体膜１３
の上部電極１４との界面が正に帯電し、下部電極１２と
の界面が負に帯電する。
【０１０９】この場合、下部電極１２の強誘電体膜１３
との界面が正に帯電し、ゲート電極３のゲート絶縁膜２
との界面が負に帯電する。その結果、ソース領域４とド
レイン領域５との間のチャネル領域６に反転層が形成さ
れず、ＦＥＴはオフ状態となる。
【０１１０】このように、強誘電体膜１３が十分に分極
反転していると、上部電極１４に印加する電圧を０にし
た後も、ＦＥＴを選択的にオン状態またはオフ状態にす
ることができる。そのため、ソース・ドレイン間の電流
を検出することにより強誘電体メモリに記憶されるデー
タ”１”および”０”を判別することが可能となる。
【０１１１】本発明に係る誘電体素子の製造方法は、図
５の強誘電体メモリに限らず、強誘電体キャパシタを有
する種々の強誘電体メモリに適用することができる。
【０１１２】図１１はＭＦＭＩＳ構造の強誘電体メモリ
の他の例を示す模式的断面図である。
【０１１３】図１１において、ｐ型シリコン基板２１の
表面に、所定間隔を隔ててｎ+ 層からなるソース領域２
２およびｎ+ 層からなるドレイン領域２３が形成されて
いる。ソース領域２２とドレイン領域２３との間のシリ
コン基板２１の領域がチャネル領域２４となる。チャネ
ル領域２４上には、ゲート絶縁膜２５、下部電極２６、
強誘電体膜２７および上部電極２８が順に形成されてい
る。
【０１１４】図１１の強誘電体メモリにおいては、下部
電極２６、強誘電体膜２７および上部電極２８が強誘電
体キャパシタを構成する。この強誘電体キャパシタの形
成の際に、第１の実施例、第２の実施例または第３の実
施例の方法を用いることができる。
【０１１５】この場合には、下部電極２６上に強誘電体
膜２７および上部電極２８を順に形成した後、上部電極
２８上にフォトレジストからなるマスクを形成し、第１
の実施例、第２の実施例または第３の実施例の方法で上
部電極２８、強誘電体膜２７および下部電極２６をエッ
チングによりパターニングする。
【０１１６】図１２はＭＦＩＳ構造の強誘電体メモリの
一例を示す模式的断面図である。図１２において、ｐ型
シリコン基板２１の表面に、所定間隔を隔ててｎ+ 層か
らなるソース領域２２およびｎ+ 層からなるドレイン領
域２３が形成されている。ソース領域２２とドレイン領
域２３との間のシリコン基板２１の領域がチャネル領域
２４となる。チャネル領域２４上には、ゲート絶縁膜２
５、強誘電体膜２７およびゲート電極２８ａが順に形成
されている。
【０１１７】図１２の強誘電体メモリにおいては、ｐ型
シリコン基板２１のチャネル領域２４、ゲート絶縁膜２
５、強誘電体膜２７およびゲート電極２８ａが強誘電体
キャパシタを構成する。この強誘電体キャパシタの形成
の際に、第１の実施例、第２の実施例または第３の実施
例の方法を用いることができる。
【０１１８】この場合には、ｐ型シリコン基板２１上に
ゲート絶縁膜２５、強誘電体膜２７およびゲート電極２
８ａを順に形成した後、ゲート電極２８ａ上にフォトレ
ジストからなるマスクを形成し、第１の実施例、第２の
実施例または第３の実施例の方法でゲート電極２８ａ、
強誘電体膜２７およびゲート絶縁膜２５をエッチングに
よりパターニングする。
【０１１９】図１３はＭＦＳ構造の強誘電体メモリの一
例を示す模式的断面図である。図１３において、ｐ型シ
リコン基板２１の表面に、所定間隔を隔ててｎ+ 層から
なるソース領域２２およびｎ+ 層からなるドレイン領域
２３が形成されている。ソース領域２２とドレイン領域
２３との間のシリコン基板２１の領域がチャネル領域２
４となる。チャネル領域２４上には、強誘電体膜２７お
よびゲート電極２８ａが順に形成されている。
【０１２０】図１３の強誘電体メモリにおいては、ｐ型
シリコン基板２１のチャネル領域２４、強誘電体膜２７
およびゲート電極２８ａが強誘電体キャパシタを構成す
る。この強誘電体キャパシタの形成の際に、第１の実施
例、第２の実施例または第３の実施例の方法を用いるこ
とができる。
【０１２１】この場合には、ｐ型シリコン基板２１上に
強誘電体膜２７およびゲート電極２８ａを順に形成した
後、ゲート電極２８ａ上にフォトレジストからなるマス
クを形成し、第１の実施例、第２の実施例または第３の
実施例の方法でゲート電極２８ａおよび強誘電体膜２７
をエッチングによりパターニングする。
【０１２２】なお、本発明の製造方法は、図１４の構造
を有する強誘電体メモリにも適用することができる。こ
の場合には、層間絶縁膜３７上に下部電極４２、強誘電
体膜４３および上部電極４４を順に形成した後、上部電
極４４上にフォトレジストからなるマスクを形成し、第
１の実施例、第２の実施例または第３の実施例の方法で
上部電極４４、強誘電体膜４３および下部電極４２をエ
ッチングにより加工する。
【０１２３】なお、強誘電体膜１３，２７，４３とし
て、以下の各材料からなる強誘電体を用いてもよい。
【０１２４】（１）下記の一般式で示されるビスマス系
層状強誘電体を用いてもよい。 （Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2- なお、ＡはＳｒ、Ｃａ、Ｂａ、Ｐｂ、Ｂｉ、ＫまたはＮ
ａであり、ＢはＴｉ、Ｔａ、Ｎｂ、ＷまたはＶである。
【０１２５】ｎ＝１の場合： ・Ｂｉ2 ＷＯ6 ・Ｂｉ2 ＶＯ5.5 ｎ＝２の場合： ・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 （ＳｒＢｉ2 Ｔａ2 Ｏ9 ）：ＳＢＴ ・Ｂｉ2 Ｏ3 ／ＳｒＮｂ2 Ｏ6 （ＳｒＢｉ2 Ｎｂ2 Ｏ9 ） ｎ＝３の場合： ・Ｂｉ2 Ｏ3 ／ＳｒＴａ2 Ｏ6 ／ＢａＴｉＯ3 ・Ｂｉ2 Ｏ3 ／ＳｒＴａＯ6 ／ＳｒＴｉＯ3 ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 （Ｂｉ4 Ｔｉ3 Ｏ12）：ＢＩＴ ｎ＝４の場合： ・Ｂｉ2 Ｏ3 ／Ｓｒ3 Ｔｉ4 Ｏ12 （Ｓｒ3 Ｂｉ2 Ｔｉ4 Ｏ15） ・Ｂｉ2 Ｏ3 ／Ｂｉ2 Ｔｉ3 Ｏ9 ／ＳｒＴｉＯ3 （ＳｒＢｉ4 Ｔｉ4 Ｏ15） （２）下記の一般式で示される強誘電体（等方的材料
系）を用いてもよい。
【０１２６】・Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＺＴ
（ＰｂＺｒ0.5 Ｔｉ0.5 ）Ｏ3 ・（Ｐｂ1-Y ＬａY ）（ＺｒX Ｔｉ1-X ）Ｏ3 ：ＰＬＺ
Ｔ ・（Ｓｒ1-X ＣａX ）ＴｉＯ3 ・（Ｓｒ1-X ＢａX ）ＴｉＯ3 ：（Ｓｒ0.4 Ｂａ0.6 ）
ＴｉＯ3 ・（Ｓｒ1-X-Y ＢａX ＭY ）Ｔｉ1-Z ＮZ Ｏ3 なお、ＭはＬａ、Ｂｉ、ＳｂまたはＹであり、ＮはＮ
ｂ、Ｖ、Ｔａ、ＭｏまたはＷである。
【０１２７】・Ｓｒ2 Ｎｂ2 Ｏ7 ・Ｓｒ2 Ｔａ2 Ｏ7 ・Ｐｂ5 Ｇｅ3 Ｏ11 ・（Ｐｂ，Ｃａ）ＴｉＯ3 強誘電体膜１３，２７，４３の形成方法としては、上記
の強誘電体膜１３，２７，４３の材料に応じて、分子線
エピタキシー法、レーザアブレーション法、レーザ分子
線エピタキシー法、スパッタリング法（ＲＦ型、ＤＣ型
またはイオンビーム型）、反応性蒸着法、ＭＯＣＶＤ法
（有機金属化学的気相成長法）、ミスト堆積法、ゾルゲ
ル法等を用いることができる。
【０１２８】下部電極１２，２６，４２および上部電極
１４，２８，４４の材料としては、ＰｔまたはＩｒＯ2
に限らず、その他の貴金属（Ａｕ、Ａｇ、Ｐｔ、Ｒｕ、
Ｒｈ、Ｐｂ、Ｏｓ、Ｉｒ等）、高融点金属（Ｃｏ、Ｗ、
Ｔｉ等）、高融点金属化合物（ＴｉＮ等）、導電性酸化
物（ＲｕＯ2 、ＲｈＯ2 、ＯｓＯ2 、ＩｒＯ2 、ＲｅＯ
2 、ＲｅＯ3 、ＭｏＯ2 、ＷＯ2 、ＳｒＲｕＯ3 、Ｐｂ
2 Ｒｕ2 Ｏ3-X 、Ｂｉ 2 Ｒｕ2 Ｏ7-X 等）、あるいはこ
れらの各材料の合金等を用いてもよい。
【０１２９】また、下部電極１２，２６，４２および上
部電極１４，２８，４４は、上記各材料の多層構造であ
ってもよく、例えばＴｉ層上にＰｔ層が形成された２層
構造であってもよい。
【０１３０】また、ゲート電極３および接続層１０の材
料は、ポリシリコンやＷに限定されず、他の導電性材料
を用いてもよい。
【０１３１】さらに、上記実施例では、ＦＥＴがシリコ
ン基板１に形成されているが、ＦＥＴが他の半導体基板
または半導体層に形成されてもよい。
【０１３２】なお、上記実施例では、ｎ型チャネルを有
する強誘電体メモリについて説明したが、各層の導電型
を逆にすることによりｐ型チャネルを有する強誘電体メ
モリも実現される。
【０１３３】また、上記実施例では、本発明を不揮発性
メモリとして動作する強誘電体メモリの強誘電体キャパ
シタの形成に適用した場合を説明したが、本発明は、揮
発性の動作を行う強誘電体メモリの強誘電体キャパシタ
の形成にも適用可能である。
【０１３４】さらに、本発明は、誘電体膜が導電層で挟
まれた構造を有する誘電体キャパシタ、または誘電体膜
と導電層との積層構造を有する他の誘電体素子の形成に
も適用可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例における誘電体素子の製
造方法を示す模式的断面図である。
【図２】本発明の第２の実施例における誘電体素子の製
造方法を示す模式的断面図である。
【図３】本発明の第２の実施例における誘電体素子の製
造方法を示す模式的断面図である。
【図４】イオンの入射角度と側壁堆積物の有無との関係
を測定するための測定方法を示す模式的断面図である。
【図５】本発明の製造方法により形成される強誘電体キ
ャパシタを有する強誘電体メモリの一例を示す模式的断
面図である。
【図６】図５の強誘電体メモリの製造方法を示す工程断
面図である。
【図７】図５の強誘電体メモリの製造方法を示す工程断
面図である。
【図８】図５の強誘電体メモリの製造方法を示す工程断
面図である。
【図９】図５の強誘電体メモリの製造方法を示す工程断
面図である。
【図１０】図５の強誘電体メモリの製造方法を示す工程
断面図である。
【図１１】本発明の製造方法により形成される強誘電体
キャパシタを有する強誘電体メモリの他の例を示す模式
的断面図である。
【図１２】本発明の製造方法により形成される強誘電体
キャパシタを有する強誘電体メモリのさらに他の例を示
す模式的断面図である。
【図１３】本発明の製造方法により形成される強誘電体
キャパシタを有する強誘電体メモリのさらに他の例を示
す模式的断面図である。
【図１４】強誘電体キャパシタを有する強誘電体メモリ
の一例を示す模式的断面図である。
【図１５】従来の強誘電体キャパシタの形成方法を示す
模式的断面図である。
【符号の説明】
１ シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ 層間絶縁膜 ８ バッファ層 ９ コンタクト孔 １０ 接続層 １１ 拡散バリア層 １２，２６，４２ 下部電極 １３，２７，４３ 強誘電体膜 １４，２８，４４ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 21/8247 29/788 29/792

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 誘電体膜と導電層との積層構造上にマス
    クを形成する工程と、 前記マスクを介して前記積層構造の表面に対して斜め方
    向にイオンを照射することにより前記積層構造を加工す
    る工程とを備えたことを特徴とする誘電体素子の製造方
    法。
  2. 【請求項２】 前記加工する工程で前記積層構造の表面
    に垂直な方向と前記イオンの入射方向とが所定の傾斜角
    度を保つように前記積層構造を回転させることを特徴と
    する請求項１記載の誘電体素子の製造方法。
  3. 【請求項３】 誘電体膜と導電層との積層構造上に断面
    台形状のマスクを形成する工程と、 前記マスクを介して前記積層構造の表面にイオンを照射
    することにより前記積層構造を加工する工程とを備えた
    ことを特徴とする誘電体素子の製造方法。
  4. 【請求項４】 第１の導電層上に誘電体膜および第２の
    導電層を順に形成する工程と、 前記第２の導電層上にマスクを形成する工程と、 前記マスクを介して前記第２の導電層の表面に対して斜
    め方向にイオンを照射することにより少なくとも前記第
    ２の導電層および前記誘電体膜を加工する工程とを備え
    たことを特徴とする誘電体素子の製造方法。
  5. 【請求項５】 前記加工する工程で前記第２の導電層の
    表面に垂直な方向と前記イオンの入射方向とが所定の傾
    斜角度を保つように前記第１の導電層、前記誘電体膜お
    よび前記第２の導電層を回転させることを特徴とする請
    求項４記載の誘電体素子の製造方法。
  6. 【請求項６】 第１の導電層上に誘電体膜および第２の
    導電層を順に形成する工程と、 前記第２の導電層上に断面台形状のマスクを形成する工
    程と、 前記マスクを介して前記第２の導電層の表面にイオンを
    照射することにより少なくとも前記第２の導電層および
    前記誘電体膜を加工する工程とを備えたことを特徴とす
    る誘電体素子の製造方法。
  7. 【請求項７】 絶縁層を形成する工程と、 前記絶縁層にコンタクト孔を形成する工程と、 前記絶縁層の前記コンタクト孔内に第１の導電層を形成
    する工程と、 前記第１の導電層上に誘電体膜および第２の導電層を順
    に形成する工程と、 前記第２の導電層上にマスクを形成する工程と、 前記マスクを介して前記第２の導電層の表面に対して斜
    め方向にイオンを照射することにより前記第２の導電層
    および前記誘電体膜を加工する工程とを備えたことを特
    徴とする誘電体素子の製造方法。
  8. 【請求項８】 チャネル領域上にゲート絶縁膜を形成す
    る工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極および前記ゲート絶縁膜を覆うように層
    間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクト孔を形成する工程と、 前記層間絶縁膜の前記コンタクト孔内に前記ゲート電極
    に電気的に接続される下部電極層を形成する工程と、 前記下部電極層の上面に接触するように前記層間絶縁膜
    上に誘電体膜を形成する工程と、 前記誘電体膜上に上部電極層を形成する工程と、 前記上部電極層上にマスクを形成する工程と、 前記マスクを介して上部電極層の表面に対して斜め方向
    にイオンを照射することにより前記上部電極層および前
    記誘電体膜を加工する工程とを備えたことを特徴とする
    誘電体素子の製造方法。
  9. 【請求項９】 前記誘電体膜は強誘電体膜であることを
    特徴とする請求項１〜８のいずれかに記載の誘電体素子
    の製造方法。
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