JPH1154643A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高周波特性が損なわれず、高い気密性で封止
された半導体装置を実現する。 【解決手段】 半導体集積回路基板２では、一面にトラ
ンジスタなどの能動素子が形成され、他面の所定の位置
に接地導体３、高周波電極パッド４、バイアス供給電極
パッド５が形成されている。一方、シリコン基板１の一
面に凹部６が形成されている。半導体集積回路基板２の
能動素子側の面と、シリコン基板１の凹部６側の面と
が、凹部６に能動素子が納まるように貼り合わせられ
る。凹部６の内部に、半導体集積回路基板２とシリコン
基板１とを貼り合わせた時の雰囲気が封止され、能動素
子が高い気密性で封止される。気密封止するために樹脂
を用いる必要がなく、樹脂の誘電体損失や寄生容量の増
大による高周波特性の劣化がない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子に形成
された能動素子が気密封止された半導体装置及びその製
造方法に関する。

【０００２】

【従来の技術】従来の半導体装置では、半導体素子、あ
るいは半導体素子を用いた高周波回路を有するものを基
板に実装する際に気密封止を行う必要が生じる場合があ
る。図１０は、従来の半導体装置の一例を示す断面図で
ある。

【０００３】従来の半導体装置では、図１０に示される
ように、基板としての金属キャリア９１の表面に半導体
素子９２がマウントされている。金属キャリア９１表面
における半導体素子９２の周囲にスルー線路９６が形成
され、スルー線路９６の周囲に線路９５が形成されてい
る。半導体素子９２とスルー線路９６との電気的な接続
や、スルー線路９６と線路９５との電気的な接続がボデ
ィングワイヤ９７によって行われている。このような金
属キャリア９１の、半導体素子９２などが備えらた面
に、半導体素子９２を覆うように上蓋９３を接着するこ
とによって、気密封止が行われている。この場合、金属
キャリア９１と上蓋９３との間を貫通している線路９５
を介して、入力信号及び出力信号のやりとり、またはバ
イアスの印加が行われる。

【０００４】図１１は、従来の半導体装置の別の例を示
す断面図である。図１１に示される従来の半導体装置で
は、金属キャリア１０１の表面に半導体素子１０２がマ
ウントされており、基板としての金属キャリア１０１表
面における半導体素子１０２の周囲に、スルー線路１０
３が形成されている。半導体素子１０２とスルー線路１
０３とが内部配線１０４により電気的に接続されいてい
る。半導体素子１０２表面の、露出している部分や、内
部配線１０４表面の一部に樹脂１０５を形成し、半導体
素子１０２を樹脂１０５で覆うことによって気密封止が
行われている。

【０００５】

【発明が解決しようとする課題】しかしながら、図１０
に示した従来の半導体装置では、上蓋９３が金属キャリ
ア９１に密着するように金属キャリア９１の半導体素子
９２側の面及び、上蓋９３の接合面の面精度が良好であ
ることが必須となり、金属キャリア９１及び上蓋９３を
製作する際に優れた加工精度が要求される。その際、例
えば、上蓋９３の材質がプラスチックまたはセラミック
などであると、高い加工精度を得ることは容易でなく、
また、上蓋９３の材料として金属材料を用いた場合でも
価格が高くなってしまうなどの問題点がある。

【０００６】また、図１１に示した従来の半導体装置で
は、特に数ＧＨｚを越える高い周波数で、樹脂１０５の
誘電体損失や寄生容量の増大によって著しい高周波特性
の劣化が招かれるという問題点がある。

【０００７】本発明の目的は、上述した従来技術の問題
点に鑑み、安価に、かつ、高周波特性が損なわれないよ
うに、気密封止された半導体装置及びその製造方法を提
供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の本発明は、一面に能動素子が形成された半導体素子
と、該半導体装置が実装される基板とを有する半導体装
置において、前記基板の一面に凹部が形成され、前記基
板の凹部側の面と、前記半導体素子の能動素子側の面と
が、前記凹部に前記能動素子が納まるように貼り合わさ
れていることを特徴とする。

【０００９】上記の発明では、基板の凹部の内部には基
板と半導体素子とが貼り合わせられる時の雰囲気が封止
され、半導体素子の能動素子が気密封止される。

【００１０】また、前記基板の材質として半導体が用い
られていることが好ましい。これにより、基板は、加工
精度の高い半導体の製造プロセスを経て形成されるた
め、基板の面精度が高くなり、基板と半導体素子との貼
り合わせ面で密着性が向上する。従って、能動素子の気
密封止で、高い気密性能が確保される。

【００１１】さらに、前記半導体素子が集積回路である
ことが好ましい。

【００１２】さらに、前記基板の凹部側の面と、前記半
導体素子の能動素子側の面とが金属を介して貼り合わさ
れていることが好ましい。

【００１３】さらに、前記基板の凹部側の面と、前記半
導体素子の能動素子側の面とが有機化合物を介して貼り
合わされていることが好ましい。

【００１４】さらに、前記基板の凹部側の面と、前記半
導体素子の能動素子側の面とがフォトレジストを介して
貼り合わされていることが好ましい。

【００１５】さらに、前記半導体素子または前記基板の
少なくとも一部の面には、導電性の金属層が形成されて
いることが好ましい。これにより、半導体素子に形成さ
れた能動素子が導電性の金属層によってシールドされ
る。

【００１６】さらに、前記基板の凹部の内壁には、導電
性の金属層が形成されていることが好ましい。これによ
り、半導体素子に形成された能動素子の凹部側が、凹部
の内壁に形成された導電性の金属層によって覆われ、そ
の導電性の金属層によって能動素子がシールドされる。

【００１７】さらに、前記半導体素子の、前記能動素子
側と反対側の面に外部端子が形成され、前記半導体素子
に、該外部端子と前記能動素子とを電気的に接続するた
めのバイアホールまたはスルーホールが形成されている
ことが好ましい。これにより、外部端子を介して、能動
素子が半導体装置の外部と電気的に接続される。

【００１８】さらに、前記基板の凹部の内部に柱状突起
部が形成され、該柱状突起部の先端が、前記半導体素子
または、前記半導体素子に形成された能動素子に接触し
ていることが好ましい。これにより、半導体素子及び能
動素子から発生した熱が、柱状突起部を介して基板から
半導体装置の外部へ放射され、高い放熱性を有する半導
体装置が得られる。

【００１９】さらに、前記基板の凹部の内部に柱状突起
部が形成されると共に、該柱状突起部の先端面及び側面
に導電層が形成され、該導電層を介して前記半導体素子
と前記基板との間が電気的に接続されていることが好ま
しい。これにより、基板にも集積回路を形成して、その
基板の集積回路と、半導体素子の能動素子とを、外柱状
突起部の先端面及び側面に形成された導電層を介して電
気的に接続することができる。これにより、小型で、よ
り高密度に集積化された回路を有する半導体装置が得ら
れる。

【００２０】さらに、前記基板の、前記凹部側と反対側
の面に外部端子が形成され、前記基板に、該外部端子
と、前記柱状突起部の先端面及び側面の前記導電層とを
電気的に接続するためのスルーホールが形成されている
ことが好ましい。これにより、基板の、半導体素子側と
反対側の面にも、半導体素子の能動素子と電気的に接続
された外部端子を形成することができる。

【００２１】また、本発明は、第１の半導体基板の一面
に、第２の半導体基板の一面に形成された複数の能動素
子の各々に対応する凹部を複数形成する工程と、前記第
２の半導体基板の各能動素子が、各能動素子に対応する
凹部に納まるように前記第１の半導体基板と前記第２の
半導体基板とを貼り合わせる工程と、前記第１及び第２
の半導体基板が貼り合わされたものをチップに分割する
工程とを少なくとも含むことを特徴とする。

【００２２】上記の発明では、凹部が形成された第１の
半導体基板の一部と、能動素子が形成された第２の半導
体基板の一部とが、凹部に能動素子が納められるように
貼り合わされて成る半導体装置が製造される。従って、
能動素子が凹部に納められて気密封止された半導体装置
が安価に、大量に製造される。

【００２３】さらに、本発明は、第１の半導体基板の一
面に、第２の半導体基板の一面に形成された複数の能動
素子の各々に対応する凹部を複数形成する工程と、記第
２の半導体基板の各能動素子が、各能動素子に対応する
凹部に納まるように前記第１の半導体基板と前記第２の
半導体基板とを貼り合わせる工程と、前記第２の半導体
基板にスルーホールを形成する工程と、前記第１及び第
２の半導体基板が貼り合わされたものをチップに分割す
る工程とをこの順番で行うことを特徴とする。

【００２４】上記の発明では、能動素子が凹部に納めら
れて気密封止されると共に、能動素子がスルーホールを
介して凹部の外部と電気的に接続される半導体装置が製
造される。

【００２５】さらに、前記第１の半導体基板の一面に前
記凹部を複数形成する工程の前に前記第１の半導体基板
の他面にサファイア基板を貼り合わせて前記第１の半導
体基板の一面に前記凹部を複数形成した後、前記第１の
半導体基板の凹部側の面にスクライブ線を形成し、前記
第１及び第２の半導体基板を貼り合わせる工程を行う際
に、前記サファイア基板及び前記スクライブ線を通して
前記第２の半導体基板の能動素子側の面を透視して前記
第１の半導体基板と前記第２の半導体基板とを目合わせ
することが好ましい。このような半導体装置の製造方法
では、第１の半導体基板と第２の半導体基板とを貼り合
わせる際、第１の半導体基板の凹部に第２の半導体基板
の能動素子を納めるために、高い目合わせの精度が得ら
れる。

【００２６】さらに、前記第１及び第２の半導体基板を
貼り合わせる工程を行う際に、前記第１の半導体基板の
凹部側の面の、凹部以外の部分に金属層を形成し、該金
属層を介して前記第１及び第２の半導体基板を貼り合わ
せることが好ましい。

【００２７】さらに、前記第１の半導体基板の凹部の内
壁に、さらに金属層を形成することが好ましい。

【００２８】さらに、前記第１及び第２の半導体基板を
貼り合わせる工程を行う際に、前記第１の半導体基板の
凹部側の面の、凹部以外の部分に有機化合物を形成し、
該有機化合物を介して前記第１及び第２の半導体基板を
貼り合わせることが好ましい。

【００２９】さらに、前記第１及び第２の半導体基板を
貼り合わせる工程を行う際に、前記第１の半導体基板の
凹部側の面の、凹部以外の部分にフォトレジストを形成
し、該フォトレジストを介して前記第１及び第２の半導
体基板を貼り合わせることが好ましい。

【００３０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３１】（第１の実施の形態）図１は、本発明の第
１の実施形態の半導体装置を説明するための斜視図であ
る。図１（ａ）では、本実施形態の半導体装置が分解さ
れた状態が示されており、図１（ｂ）では、本実施形態
の半導体装置の、図１（ａ）に示された状態から組み立
てられた状態が示されている。

【００３２】本実施形態の半導体装置では、図１（ａ）
に示すように、半導体素子である半導体集積回路基板２
の、シリコン基板１側と反対側の面に、接地導体３、高
周波信号電極パッド４及びバイアス供給電極パッド５が
それぞれ、所望の位置に形成されている。半導体集積回
路基板２のシリコン基板１側の面には、トランジスタ
（不図示）などの能動素子が形成されている。接地導体
３、高周波信号電極パッド４及び、バイアス供給電極パ
ッド５はそれぞれ、半導体集積回路基板２の所定の位置
に形成されたスルーホール（不図示）によって、半導体
集積回路基板２の能動素子側の面に形成されている電極
（不図示）と電気的に接続されている。一方、半導体集
積回路基板２が実装されるシリコン基板１の一面には凹
部６が形成されている。

【００３３】図１（ｂ）に示すように、本実施形態の半
導体装置では、シリコン基板１の凹部６側の面と、半導
体集積回路基板２の能動素子側の面とが、凹部６に半導
体集積回路基板２の能動素子が納まるように貼り合わさ
れている。この時、凹部６の内部に窒素ガスなどを導入
することにより、凹部６内に清浄な雰囲気が封止され
る。このように、気密封止を行うために樹脂を用いない
ので、樹脂の誘電体損失や寄生容量の増大による高周波
特性の劣化がない。

【００３４】また、シリコン基板１及び半導体集積回路
基板２は共に半導体基板であるため、それらの基板は、
加工精度の高い半導体の製造プロセスを経て製作され、
それぞれの貼り合わせ面の面精度が良好である。従っ
て、凹部６の高い気密性能を確保することができる。シ
リコン基板１の代わりに、その他の半導体基板または半
導体プロセスが適用可能な材料で形成された基板を用い
ることができる。凹部６が形成されたシリコン基板１に
集積回路を形成すれば、さらに高密度に集積化された半
導体装置が得られる。

【００３５】次に、図１に示した半導体装置の製造方法
について図２を参照して説明する。図２は、本実施形態
の半導体装置の製造方法を説明するための図である。本
実施形態の半導体装置は、図２に示される図（ａ）〜図
（ｅ）の工程を経て製造される。

【００３６】まず、図２（ａ）において、第１の半導体
基板であるシリコン基板７１２を形成する。

【００３７】次に、図２（ｂ）において、シリコン基板
７１２の表面に、フォトレジスト塗布、マスク露光及び
エッチング除去などの工程を経て、複数の凹部７１３を
形成する。それぞれの凹部７１３は、図２（ｃ）に基づ
いて後述する、第２の半導体基板である半導体集積回路
基板７１５の一面に形成された複数の能動素子の各々と
対応している。

【００３８】次に、図２（ｃ）及び（ｄ）において、別
の工程で作製された、一面に能動素子（不図示）が複数
形成された半導体集積回路基板７１５をシリコン基板７
１２の凹部７１３側の面に貼りつける。この時、半導体
集積回路基板７１５の能動素子側の面をシリコン基板７
１２の凹部７１３側の面に対向させ、半導体集積回路基
板７１５の各能動素子が、各能動素子に対応する凹部７
１３に納まるように目合わせを行う。

【００３９】次に、図２（ｅ）において、半導体集積回
路基板７１５の、能動素子側と反対側の面に、スクライ
ブ線７１６を形成する。

【００４０】その後、スクライブ線７１６でチップ分割
を行うことによって、図１に示したような構造の半導体
装置が製造される。

【００４１】上述した半導体装置の製造方法によって、
基板に半導体素子を実装する際に基板の凹部に半導体素
子の能動素子が納められた半導体装置が得られる。ま
た、このような半導体装置の製造方法では、加工精度や
面精度が非常に高い半導体プロセスが用いられているた
め、優れた封止性能を有する半導体装置を安価で大量に
製造できる。従って、高周波特性が損なわれないように
気密封止された半導体装置を安価で大量に製造すること
ができる。

【００４２】次に、図２を参照して説明した半導体装置
の製造方法の具体的な例について説明する。

【００４３】まず、図２（ａ）及び図２（ｂ）におい
て、シリコン基板７１２の一面に、ＡｕＳｎをスパッタ
リング法により蒸着させる。シリコン基板７１２上のＡ
ｕＳｎの表面にフォトレジストを塗布し、そのフォトレ
ジストを、マスクを用いて露光した後、凹部７１３が形
成される領域のフォトレジストを除去する。フォトレジ
ストを除去することにより露出したＡｕＳｎを、ミリン
グにより除去する。これにより、シリコン基板７１２
の、凹部７１３が形成される領域で、シリコン基板７１
２が露出する。そして、シリコン基板７１２の露出部分
に、ウェットエッチングにより複数の凹部７１３を形成
する。その後、シリコン基板７１２上のフォトレジスト
を除去する。この図２（ａ）及び図２（ｂ）での工程に
より、シリコン基板７１２の一面に凹部７１３が形成さ
れると共に、シリコン基板７１２の一面の、凹部７１３
以外の部分にＡｕＳｎが残される。

【００４４】次に、図２（ｃ）及び図２（ｄ）におい
て、別の工程で製造されたＧａＡｓを主成分とする半導
体集積回路基板７１５を、シリコン基板７１２の凹部７
１３側の面に貼り合わせる。ここで、半導体集積回路基
板７１５の一面には複数の能動素子が形成されており、
半導体集積回路基板７１５の能動素子側の面と、シリコ
ン基板７１２の凹部７１３側の面とを対向させ、各能動
素子が、各能動素子に対応する凹部７１３に納まるよう
に目合わせが行われる。また、半導体集積回路基板７１
５の能動素子側の面での、シリコン基板７１２の凹部７
１３に対応する部分を除く部分には、スパッタリング法
によりＡｕが蒸着されている。半導体集積回路基板７１
５及びシリコン基板７１２の目合わせを行った後に、前
述したようにシリコン基板７１２の一面に残されたＡｕ
Ｓｎや、半導体集積回路基板７１５の能動素子側の面に
蒸着されたＡｕを接着材として、摂氏３００度の環境下
で熱圧着によってシリコン基板７１２と半導体集積回路
基板７１５とが接合される。その後、図示されていない
が、スルーホールの形成、及び外部端子と接地導体の形
成を行う。

【００４５】次に、図２（ｅ）において、半導体集積回
路基板７１５の、シリコン基板７１２側と反対側の面
に、ダイアモンドカッターなどでスクライブ線７１６を
形成する。

【００４６】その後、スクライブ線７１６でチップ分割
を行うことによって半導体装置が製造される。

【００４７】上述した半導体装置の製造方法では、フォ
トレジストをマスクとして用い、接着材となるＡｕＳｎ
を残すと共に凹部７１３を形成したが、凹部７１３の形
成と、接着材の形成は別の工程で行ってもよい。

【００４８】（第２の実施の形態）本発明の第２の実施
形態の半導体装置では、第１の実施形態と比較して、半
導体装置の製造方法が異なっている。以下では、半導体
装置の製造方法について図３及び図４を参照して説明す
る。

【００４９】図３及び図４は、本実施形態の半導体装置
の製造方法を説明するための図である。本実施形態の半
導体装置は、図３及び図４に示される図（ａ）〜図
（ｆ）の工程を経て製造される。

【００５０】まず、図３（ａ）において、第１の半導体
基板であるシリコン基板８１２をサファイア基板８１１
の表面に貼りつける。

【００５１】次に、図３（ｂ）において、シリコン基板
８１２の、サファイア基板８１１側と反対側の面に、フ
ォトレジスト塗布、マスク露光及びエッチング除去など
の工程を経て、複数の凹部８１３を形成する。それぞれ
の凹部８１３は、図４（ｄ）に基づいて後述する、第２
の半導体基板である半導体集積回路基板８１５の一面に
形成された複数の能動素子の各々と対応している。

【００５２】次に、図３（ｃ）において、シリコン基板
８１２の凹部８１３側の面に、フォトレジストまたは金
属膜をマスクにしてエッチング除去を行うことによって
第１のスクライブ線８１４を形成し、チップ分割する。

【００５３】次に、図４（ｄ）及び図４（ｅ）におい
て、別の工程で作製された、一面に能動素子（不図示）
が複数形成された半導体集積回路基板８１５をシリコン
基板８１２の凹部８１３側の面に貼りつける。この時、
半導体集積回路基板８１５の能動素子側の面をシリコン
基板８１２の凹部８１３側の面に対向させ、半導体集積
回路基板８１５の各能動素子が、各能動素子に対応する
凹部８１３に納まるように目合わせを行う。この工程で
は、サファイア基板８１１の、シリコン基板８１２側と
反対側の面から、サファイア基板８１１及び第１のスク
ライブ線８１４を通して半導体集積回路基板８１５の能
動素子側の貼り合わせ面を透視できるので、高い目合わ
せ精度が得られる。

【００５４】このシリコン基板８１２と半導体集積回路
基板８１５との目合わせの方法としては、サファイア基
板８１１及び第１のスクライブ線８１４を通して半導体
集積回路基板８１５の能動素子側の貼り合わせ面を透視
した時に、第１のスクライブ線８１４から半導体集積回
路基板８１５の回路を構成している素子が見えないよう
に、シリコン基板８１２及び半導体集積回路基板８１５
を位置決めする。あるいは、より正確に目合わせを行う
方法としては、半導体集積回路基板８１５の能動素子側
の貼り合わせ面の所定の位置に、目合わせを行うための
目印を予め形成しておく。半導体集積回路基板８１５に
形成される目印の位置としては、目合わせが完了した時
に、サファイア基板８１１の、シリコン基板８１２側と
反対側の面から、第１のスクライブ線８１４を通して半
導体集積回路基板８１５の目印が見えることが望まし
い。そして、サファイア基板８１１及び第１のスクライ
ブ線８１４を通して半導体集積回路基板８１５の能動素
子側の貼り合わせ面を透視して、半導体集積回路基板８
１５の目印を観察しながらシリコン基板８１２及び半導
体集積回路基板８１５の位置決めを行う。

【００５５】次に、図４（ｆ）において、半導体集積回
路基板８１５の、能動素子側と反対側の面に、第２のス
クライブ線８１６を形成する。

【００５６】その後、第２のスクライブ線８１６でチッ
プ分割を行うことによって半導体装置が製造される。

【００５７】上述したように、本実施形態の半導体装置
の製造方法では、サファイア基板８１１に貼り付けられ
たシリコン基板８１２の凹部８１３を形成した後に、そ
のシリコン基板８１２の凹部８１３側の面に第１のスク
ライブ線８１４を形成する。従って、シリコン基板８１
２の凹部８１３側の面と、半導体集積回路基板７１５の
能動素子側の面とを貼り合わせる際に、サファイア基板
８１１の、シリコン基板８１２側と反対側の面から、サ
ファイア基板８１１及び第１のスクライブ線８１４を通
して半導体集積回路基板８１５の能動素子側の面を透視
することで、高い目合わせ精度が得られる。

【００５８】（第３の実施の形態）図５は、本発明の半
導体装置の第３の実施形態を示す断面図である。

【００５９】本実施形態の半導体装置では、図５に示す
ように、半導体素子である半導体集積回路基板２１のシ
リコン基板２０側の面に、能動素子であるトランジスタ
２２と、トランジスタ２２と電気的に接続された配線２
３とが形成されている。半導体集積回路基板２１の、ト
ランジスタ２２側と反対側の面には、外部端子２５及び
接地導体２６が形成されている。また、半導体集積回路
基板２１の所定の位置にはスルーホール２４が形成され
ており、スルーホール２４によって配線２３と外部端子
２５とが電気的に接続されている。さらに、半導体集積
回路基板２１のトランジスタ２２側の面には接地電極
（不図示）が形成されている。その接地電極は、半導体
集積回路基板２１に形成された、スルーホール２４と異
なる別のスルーホール（不図示）によって、接地導体２
６と電気的に接続されている。

【００６０】一方、シリコン基板２０の半導体集積回路
基板２１側の面には凹部２８が形成されている。このシ
リコン基板２０の凹部２８側の面と、半導体集積回路基
板２１のトランジスタ２２側の面とが、凹部２８にトラ
ンジスタ２２が納まるように接着材２７を介して貼り合
わされている。接着材２７としては、例えばＡｕＳｎな
どの金属や、フォトレジストなどの有機材料などが用い
られるが、接着の機能を有する材料であれば特に限定さ
れない。凹部２８の内部には、半導体集積回路基板２１
とシリコン基板２０とを貼り合わせる際に、例えば乾燥
した窒素など、貼り合わせ時の雰囲気が封止されてい
る。

【００６１】上述したように本実施形態の半導体装置で
は、半導体集積回路基板２１のトランジスタ２２がシリ
コン基板２０の凹部２８に納められて気密封止される。
半導体集積回路基板２１及びシリコン基板２０は、加工
精度が非常に高い半導体の製造プロセスを経て製造され
ているので、それらの基板の面精度は良好であり、半導
体集積回路基板２１とシリコン基板２０との密着性が向
上する。従って、優れた封止性能を有する半導体装置が
得られる。また、従来の半導体装置のように、気密封止
を行うために樹脂を用いる必要がないので、高周波特性
が損なわれないようにして気密封止された半導体装置が
得られる。

【００６２】図６は、図５に示した半導体装置の変形例
を示す断面図である。図６に示される半導体装置は、図
５に示した半導体装置において、シリコン基板２０の、
凹部２８側と反対側の面や、シリコン基板２０の側面、
及び半導体集積回路基板２１の側面に、導電性の金属層
として接地導体３６が形成されたものである。

【００６３】図６に示した半導体装置では、半導体集積
回路基板２１が接地導体２６及び３６によって覆われて
いるので、半導体集積回路基板２１の、外部端子２５が
形成された部分を除いて、接地導体２６及び３６によっ
て半導体集積回路基板２１が外部から電気的にシールド
される。

【００６４】図７は、図６に示した半導体装置の変形例
を示す断面図である。図７に示される半導体装置では、
シリコン基板４０の半導体集積回路基板２１側の面に凹
部４８が形成されており、シリコン基板４０の半導体集
積回路基板２１側の面や、凹部４８の内壁に、導電性の
金属層として接地導体４７が形成されている。そのシリ
コン基板４０の凹部４８側の面と、半導体集積回路基板
２１のトランジスタ２２側の面とが、接地導体４７を介
して貼り合わされている。そして、シリコン基板４０
の、凹部４８側と反対側の面や、シリコン基板４０の側
面、及び半導体集積回路基板２１の側面に接地導体４６
が形成されている。接地導体４６は、接地導体４７の、
半導体装置の側面に露出した部分にも形成されるので、
接地導体４６と接地導体４７とが電気的に接続されてい
る。凹部４８の内部には、例えば乾燥した窒素など、半
導体集積回路基板２１とシリコン基板４０とを貼り合わ
せた時の雰囲気が封止されている。

【００６５】上記の半導体装置の接地導体４７を形成す
る方法としては、第１の実施形態の図２（ｂ）に示した
ようにシリコン基板７１２の凹部７１３を形成した後、
あるいは、第２の実施形態の図３（ｂ）に示したように
シリコン基板８１２に凹部８１３を形成した後に、シリ
コン基板の凹部側の面や、凹部の内壁に導体金属を蒸着
させたり、導電性の有機材料を塗布したりする。

【００６６】図７に示した半導体装置では、半導体集積
回路基板２１が接地導体２６，４６，４７によって覆わ
れているので、半導体集積回路基板２１の、外部端子２
５が形成された部分を除いて、接地導体２６，４６，４
７によって半導体集積回路基板２１が外部から電気的に
シールドされる。

【００６７】（第４の実施の形態）図８は、本発明の半
導体装置の第４の実施形態を示す断面図である。本実施
形態の半導体装置では、図８に示すように、半導体素子
である半導体集積回路基板５１のシリコン基板５０側の
面に、能動素子であるトランジスタ５２と、トランジス
タ５２と電気的に接続された配線５３とが形成されてい
る。半導体集積回路基板５１の、トランジスタ５２側と
反対側の面には、外部端子５５及び接地導体５６が形成
されている。また、半導体集積回路基板５１の所定の位
置にはスルーホール５４が形成されており、スルーホー
ル５４によって配線５３と外部端子５５とが電気的に接
続されている。さらに、半導体集積回路基板５１のトラ
ンジスタ５２側の面には接地電極（不図示）が形成され
ている。その接地電極は、半導体集積回路基板５１に形
成された、スルーホール５４と異なる別のスルーホール
（不図示）によって、接地導体５６と電気的に接続され
ている。

【００６８】一方、シリコン基板５０の半導体集積回路
基板５１側の面には凹部５９が形成され、その凹部５９
内部の、トランジスタ５２に対応する部分に、柱状突起
部５８が形成されている。このシリコン基板５０の凹部
５９側の面と、半導体集積回路基板５１のトランジスタ
５２側の面とが、凹部５９にトランジスタ５２が納まる
ように接着材５７を介して貼り合わされている。ここ
で、トランジスタ５２に柱状突起部５８の先端はトラン
ジスタ５２に接触する。例えば、半導体集積回路基板５
１がＧａＡｓで形成されている場合、半導体集積回路基
板５１で発生した熱が柱状突起部５８を経由して、熱伝
導率の高いシリコン基板５０から効率よく放射される。
本実施形態では、トランジスタ５２に柱状突起部５８の
先端を接触させたが、半導体集積回路基板５１のトラン
ジスタ５２側の面に形成されたトランジスタなどの能動
素子の電極に柱状突起部５８の先端を接触させてもよ
い。凹部５９の内部には、第３の実施形態と同様に、半
導体集積回路基板５１とシリコン基板５０とを貼り合わ
せた時の雰囲気が封止されている。

【００６９】上記の半導体装置の柱状突起部５８を形成
する方法としては、第１の実施形態の図２を参照して半
導体装置の製造方法を具体的に説明したように、図２
（ｂ）において、凹部７１３を形成するためにシリコン
基板７１２にフォトレジストを塗布してマスク露光を行
う際に、シリコン基板７１２表面の、凹部７１３が形成
される領域内における、柱状突起部を形成する部分に選
択的にフォトレジストを残す。そして、エッチング除去
を行うことにより、シリコン基板７１２の、フォトレジ
ストを残した部分に、図８に示したような柱状突起部５
８及び凹部５９が形成される。

【００７０】上述したように、本実施形態の半導体装置
では、凹部５８内部の、トランジスタ５２に対応する部
分に柱状突起部５８が形成され、半導体集積回路基板５
１とシリコン基板５０とを貼り合わせた際に、柱状突起
部５８の先端がトランジスタ５２に接触した状態となっ
ている。これにより、半導体集積回路基板５１やトラン
ジスタ５２で発生した熱が柱状突起部５８を経由してシ
リコン基板５０から放射されるので、放熱性が高い半導
体装置が得られる。

【００７１】（第５の実施の形態）図９は、本発明の半
導体装置の第５の実施形態を示す断面図である。本実施
形態の半導体装置では、図９に示すように、半導体素子
である半導体集積回路基板６０２のシリコン基板６０１
側の面に、能動素子であるトランジスタ６０３と、トラ
ンジスタ６０３と電気的に接続された配線６０４とが形
成されている。半導体集積回路基板６０２の、トランジ
スタ６０３側と反対側の面には、外部端子６０６及び接
地導体６０７ａが形成されている。また、半導体集積回
路基板６０２の所定の位置にはスルーホール６０５が形
成されており、スルーホール６０４によって配線６０４
と外部端子６０６とが電気的に接続されている。さら
に、半導体集積回路基板６０２のトランジスタ６０３側
の面には接地電極（不図示）が形成されている。その接
地電極は、半導体集積回路基板６０２に形成された、ス
ルーホール６０５と異なる別のスルーホール（不図示）
によって、接地導体６０７ａと電気的に接続されてい
る。

【００７２】一方、シリコン基板６０１の半導体集積回
路基板６０２側の面には凹部６１４が形成されている。
凹部６１４内部の、配線６０４に対応する部分に、柱状
突起部６０８が形成されている。シリコン基板６０１
の、凹部６１４側と反対側の面には、外部端子６１２及
び接地導体６０７ｂが形成されている。また、シリコン
基板６０１には、シリコン基板６０１の、外部端子６１
２が形成された面から、凹部６１４の底面に貫通するス
ルーホール６１１が形成され、スルーホール６１１の一
端と外部電極６１２とが電気的に接続している。

【００７３】このようなシリコン基板６０１の凹部６１
４側の面と、半導体集積回路基板６０２のトランジスタ
６０３側の面とが、凹部６１４にトランジスタ６０３が
納まるように接着材６１３を介して貼り合わされてい
る。半導体集積回路基板６０２とシリコン基板６０１と
を貼り合わせる際、突起部６０８の先端面及び、突起部
６０８の側面、凹部６１４底面の、スルーホール６１１
が形成された部分に選択的に導電性接着材６０１を付着
させる。これにより、柱状突起部６０８の先端と配線６
０４とが導電性接着材６１０を介して貼り合わせられる
と共に、配線６０４と外部端子６１２とが導電性接着材
６１０を介して電気的に接続される。

【００７４】また、図９では示されていないが、半導体
集積回路基板６０２の接地導体６０７ａと、シリコン基
板６０１の接地導体６０７ｂとが、必要に応じて、凹部
６１４の内部の、柱状突起部６０８と異なる柱状突起部
（不図示）の先端面及び側面に形成される導電性接着材
と、半導体集積回路基板６０２及びシリコン基板６０１
のそれぞれに形成されるスルーホール（不図示）とによ
って電気的に接続される。凹部６１４の内部には、半導
体集積回路基板６０２とシリコン基板６０１とを貼り合
わせた時の雰囲気が封止されている。

【００７５】上記の半導体装置の導電性接着材６１０を
形成する方法としては、柱状突起部６０８を形成した
後、フォトマスク塗布、マスク露光、金属蒸着及び、リ
フトオフ法の工程を行うことによって、柱状突起部６０
８の先端面及び側面や、凹部６１４の底面などに選択的
に導電性接着材６１０を形成する。また、スルーホール
６１１、外部端子６１２及び接地導体６０７ｂを形成す
る工程としては、第１の実施形態で半導体装置の製造方
法を説明した図２（ｄ）の工程において、シリコン基板
７１２と半導体集積回路基板７１５とを貼り合わせた後
に、シリコン基板７１２の、半導体集積回路基板７１５
側と反対側の面にスルーホールや接地導体を形成すれば
よい。

【００７６】上述したように、本実施形態の半導体装置
では、柱状突起部６０８の先端面及び側面や、凹部６１
４の底面に形成された導電性接着材６１０を介して、半
導体集積回路基板６０２とシリコン基板６０１との間で
電気的な接続を行われる。シリコン基板６０１にも集積
回路を形成して、その集積回路と半導体集積回路基板６
０２とを、凹部６１４内の柱状突起部を用いて電気的に
接続することにより、小型で高密度化された半導体装置
が得られる。

【００７７】上述した第３〜第５の実施形態において、
図中では外部端子が２個しか示されていないが、信号用
及びバイアス用に多くの外部端子が形成されていてもよ
い。

【００７８】また、第３〜第５の実施形態における半導
体装置に用いられた接着材としては、ＡｕＳｎなどの金
属や、フォトレジストなどの有機材料などが用いられ
る。

【００７９】

【発明の効果】以上説明したように本発明は、半導体素
子が貼り合わせられる基板の一面に凹部が形成され、基
板の凹部側の面と、半導体素子の、能動素子が形成され
た面とが、凹部に能動素子が納まるように貼り合わせら
れるので、凹部の内部に、その貼り合わせ時の雰囲気が
封止され、凹部によって能動素子が気密封止される。従
って、気密封止するために樹脂を用いる必要がないの
で、高周波特性の劣化がなく、気密封止された半導体装
置が得られるという効果がある。

【００８０】また、上記の基板の材質として半導体が用
いられることにより、基板及び半導体素子は、加工精度
の高い半導体の製造プロセスを経て製作されるので、基
板及び半導体素子の面精度は良好である。その結果、高
い気密性が確保された半導体装置が得られるという効果
がある。

【００８１】さらに、基板の凹部の内壁に導電性の金属
層を形成することにより、電気的に良好にシールドされ
た半導体装置が得られるという効果がある。

【００８２】また、本発明は、半導体装置の製造方法に
おいて、一面に複数の凹部が形成された第１の半導体基
板と、一面に複数の能動素子が形成された第２の半導体
基板とを、各能動素子が、各能動素子に対応する凹部に
納まるように貼り合わせた後、チップ分割を行って半導
体装置を製造するので、凹部に能動素子が納められて気
密封止された半導体装置を安価で大量に製造することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置を説明す
るための斜視図である。

【図２】図１に示される半導体装置の製造方法を説明す
るための図である。

【図３】本発明の第２の実施形態の半導体装置の製造方
法を説明するための図である。

【図４】本発明の第２の実施形態の半導体装置の製造方
法を説明するための図である。

【図５】本発明の第３の実施形態の半導体装置を示す断
面図である。

【図６】図１に示される半導体装置の変形例を示す断面
図である。

【図７】図６に示される半導体装置の変形例を示す断面
図である。

【図８】本発明の第４の実施形態の半導体装置を示す断
面図である。

【図９】本発明の第５の実施形態の半導体装置を示す断
面図である。

【図１０】従来の技術による半導体装置を示す断面図で
ある。

【図１１】従来の技術による半導体装置を示す断面図で
ある。

【符号の説明】

１、２０、４０、５０、６０１、７１２、８１２ シ
リコン基板 ２、２１、５１、６０２、７１５、８１５ 半導体集
積回路基板 ３、２６、３６、４６、４７、５６、６０７ａ、６０７
ｂ 接地導体 ４ 高周波電極パッド ５ バイアス供給電極パッド ６、２８、４８、５９、６１４、７１３、８１３ 凹
部 ２２、５２、６０３ トランジスタ ２３、５３、６０４ 配線 ２４、５４、６０５、６１１ スルーホール ２５、５５、６０６、６１２ 外部端子 ２７、５７、６１３ 接着材 ５８、６０８ 柱状突起部 ６１０ 導電性接着材 ７１６ スクライブ線 ８１１ サファイア基板 ８１４ 第１のスクライブ線 ８１６ 第２のスクライブ線

Claims (19)

【特許請求の範囲】
1. 【請求項１】 一面に能動素子が形成された半導体素子
   と、該半導体素子が実装される基板とを有する半導体装
   置において、 前記基板の一面に凹部が形成され、前記基板の凹部側の
   面と、前記半導体素子の能動素子側の面とが、前記凹部
   に前記能動素子が納まるように貼り合わされていること
   を特徴とする半導体装置。
2. 【請求項２】 前記基板の材質として半導体が用いられ
   ている請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体素子が集積回路である請求項
   １または２に記載の半導体装置。
4. 【請求項４】 前記基板の凹部側の面と、前記半導体素
   子の能動素子側の面とが金属を介して貼り合わされてい
   る請求項１、２または３に記載の半導体装置。
5. 【請求項５】 前記基板の凹部側の面と、前記半導体素
   子の能動素子側の面とが有機化合物を介して貼り合わさ
   れている請求項１、２または３に記載の半導体装置。
6. 【請求項６】 前記基板の凹部側の面と、前記半導体素
   子の能動素子側の面とがフォトレジストを介して貼り合
   わされている請求項１、２または３に記載の半導体装
   置。
7. 【請求項７】 前記半導体素子または前記基板の少なく
   とも一部の面には、導電性の金属層が形成されている請
   求項１〜６のいずれか１項に記載の半導体装置。
8. 【請求項８】 前記基板の凹部の内壁には、導電性の金
   属層が形成されている請求項１〜７のいずれか１項に記
   載の半導体装置。
9. 【請求項９】 前記半導体素子の、前記能動素子側と反
   対側の面に外部端子が形成され、前記半導体素子に、該
   外部端子と前記能動素子とを電気的に接続するためのバ
   イアホールまたはスルーホールが形成されている請求項
   １〜８のいずれか１項に記載の半導体装置。
10. 【請求項１０】 前記基板の凹部の内部に柱状突起部が
    形成され、該柱状突起部の先端が、前記半導体素子また
    は、前記半導体素子に形成された能動素子に接触してい
    る請求項１〜９のいずれか１項に記載の半導体装置。
11. 【請求項１１】 前記基板の凹部の内部に柱状突起部が
    形成されると共に、該柱状突起部の先端面及び側面に導
    電層が形成され、該導電層を介して前記半導体素子と前
    記基板との間が電気的に接続されている請求項１〜９の
    いずれか１項に記載の半導体装置。
12. 【請求項１２】 前記基板の、前記凹部側と反対側の面
    に外部端子が形成され、前記基板に、該外部端子と、前
    記柱状突起部の先端面及び側面の前記導電層とを電気的
    に接続するためのスルーホールが形成されている請求項
    １１に記載の半導体装置。
13. 【請求項１３】 第１の半導体基板の一面に、第２の半
    導体基板の一面に形成された複数の能動素子の各々に対
    応する凹部を複数形成する工程と、前記第２の半導体基
    板の各能動素子が、各能動素子に対応する凹部に納まる
    ように前記第１の半導体基板と前記第２の半導体基板と
    を貼り合わせる工程と、前記第１及び第２の半導体基板
    が貼り合わされたものをチップに分割する工程とを少な
    くとも含むことを特徴とする半導体装置の製造方法。
14. 【請求項１４】 第１の半導体基板の一面に、第２の半
    導体基板の一面に形成された複数の能動素子の各々に対
    応する凹部を複数形成する工程と、前記第２の半導体基
    板の各能動素子が、各能動素子に対応する凹部に納まる
    ように前記第１の半導体基板と前記第２の半導体基板と
    を貼り合わせる工程と、前記第２の半導体基板にスルー
    ホールを形成する工程と、前記第１及び第２の半導体基
    板が貼り合わされたものをチップに分割する工程とをこ
    の順番で行うことを特徴とする半導体装置の製造方法。
15. 【請求項１５】 前記第１の半導体基板の一面に前記凹
    部を複数形成する工程の前に前記第１の半導体基板の他
    面にサファイア基板を貼り合わせて前記第１の半導体基
    板の一面に前記凹部を複数形成した後、前記第１の半導
    体基板の凹部側の面にスクライブ線を形成し、前記第１
    及び第２の半導体基板を貼り合わせる工程を行う際に、
    前記サファイア基板及び前記スクライブ線を通して前記
    第２の半導体基板の能動素子側の面を透視して前記第１
    の半導体基板と前記第２の半導体基板とを目合わせする
    請求項１３または１４に記載の半導体装置の製造方法。
16. 【請求項１６】 前記第１及び第２の半導体基板を貼り
    合わせる工程を行う際に、前記第１の半導体基板の凹部
    側の面の、凹部以外の部分に金属層を形成し、該金属層
    を介して前記第１及び第２の半導体基板を貼り合わせる
    請求項１３、１４または１５に記載の半導体装置の製造
    方法。
17. 【請求項１７】 前記第１の半導体基板の凹部の内壁
    に、さらに金属層を形成する請求項１６に記載の半導体
    装置の製造方法。
18. 【請求項１８】 前記第１及び第２の半導体基板を貼り
    合わせる工程を行う際に、前記第１の半導体基板の凹部
    側の面の、凹部以外の部分に有機化合物を形成し、該有
    機化合物を介して前記第１及び第２の半導体基板を貼り
    合わせる請求項１３、１４または１５に記載の半導体装
    置の製造方法。
19. 【請求項１９】 前記第１及び第２の半導体基板を貼り
    合わせる工程を行う際に、前記第１の半導体基板の凹部
    側の面の、凹部以外の部分にフォトレジストを形成し、
    該フォトレジストを介して前記第１及び第２の半導体基
    板を貼り合わせる請求項１３、１４または１５に記載の
    半導体装置の製造方法。