JPH1153879A - シングルポートｒａｍ用制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＵＳＨ信号およびＰＯＰ信号が同時に発行
されても、自動的に優先順位を与えることができ、どち
らの命令も実行できるようにする。 【解決手段】 ＰＵＳＨ信号とＰＯＰ信号が同時に発行
されると、まず、ＰＵＳＨ信号がＰＵＳＨカウンタ１に
供給されるので、シングルＲＡＭ４に対して書き込みが
指示される。デジタル制御回路５では、上記ＰＵＳＨ信
号が終了してから、ＰＯＰ信号をＰＯＰカウンタ２のチ
ップセレクタＣＥに供給する。したがって、ＰＵＳＨ信
号、ＰＯＰ信号が同時に発行されても、自動的にＰＵＳ
Ｈ信号が優先的に有効となり、その後、ＰＯＰ信号が有
効となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シングルポート
ＲＡＭを用いて、First In First Outメモリ（以下、単
にＦＩＦＯと記述）を構成する場合に該ＦＩＦＯに対す
るデータの入出力を制御するシングルポートＲＡＭ用制
御回路に関する。

【０００２】

【従来の技術】従来、比較的安価で構造がシンプルなシ
ングルポートＲＡＭを用いてＦＩＦＯを構成する場合、
図５に示す回路構成が知られている。図５において、Ｐ
ＵＳＨ（書き込み）カウンタ１は、ＰＵＳＨ信号が供給
される度にクロックをカウントして書き込みアドレスを
更新し、選択回路３の一方の入力端に供給する。また、
ＰＯＰ（読み出し）カウンタ２は、ＰＯＰ信号が供給さ
れる度にクロックをカウントして読み出しアドレスを更
新し、選択回路３の他方の入力端に供給する。該ＰＯＰ
カウンタ２には、ＰＵＳＨ信号も供給されており、該Ｐ
ＵＳＨ信号が有効の時には、ＰＯＰ信号が供給されても
動作しないようになっている。選択回路３は、上記書き
込みアドレスおよび読み出しアドレスを、ＰＵＳＨ信号
によって選択するようになっており、ＰＵＳＨ信号が供
給されたときには、書き込みアドレスをシングルポート
ＲＡＭ４のアドレス入力端Ａに供給し、ＰＵＳＨ信号が
供給されないときには、読み出しアドレスをシングルポ
ートＲＡＭ４のアドレス入力端Ａに供給する。シングル
ポートＲＡＭ４は、通常、読み出しモードとなってお
り、書き込み端子ＷＥにＰＯＰ信号が供給されると、書
き込みモードとなる。データは、入力端子ＤＩから入力
され、出力端子ＤＯから出力される。

【０００３】上記構成によれば、ＰＵＳＨ信号が供給さ
れると、ＰＵＳＨ（書き込み）カウンタ１で書き込みア
ドレスが更新され、選択回路３の一方の入力端に供給さ
れる。このとき、選択回路３では、ＰＵＳＨ信号が選択
信号として供給されるので、上記書き込みアドレスがシ
ングルポートＲＡＭ４のアドレス入力端Ａに供給され
る。シングルポートＲＡＭ４では、上記書き込みアドレ
スに入力端子ＤＩから入力されるデータを書き込んで記
憶する。

【０００４】一方、ＰＯＰ信号が供給されると、ＰＯＰ
（読み出し）カウンタ２で読み出しアドレスが更新さ
れ、選択回路３の他方の入力端に供給される。このと
き、選択回路３では、ＰＵＳＨ信号が供給されていない
ので、上記読み出しアドレスがシングルポートＲＡＭ４
のアドレス入力端Ａに供給される。シングルポートＲＡ
Ｍ４では上記読み出しアドレスに記憶されているデータ
を出力端子ＤＯから出力する。

【０００５】また、上記ＰＯＰカウンタ２には、ＰＵＳ
Ｈ信号も供給されており、該ＰＵＳＨ信号が有効の時に
は、ＰＯＰ信号が供給されても動作しないようになって
いる。したがって、ＰＵＳＨ信号とＰＯＰ信号とが同時
に発生した場合には、常に、ＰＵＳＨ信号が優先され、
ＰＯＰ信号が無視されることになる。

【０００６】

【発明が解決しようとする課題】ところで、従来のＦＩ
ＦＯでは、上述したように、ＰＵＳＨ信号およびＰＯＰ
信号の同時発行は許されず、どちらかを優先させなけれ
ばならない。しかしながら、このような同時発行は、十
分に起こり得る事象であり、例えばＰＯＰ信号を無視す
る構成ではＰＯＰカウンタ２のカウント値が更新され
ず、同じデータを２度読み出すという不具合が生じる。

【０００７】この発明は上述した事情に鑑みてなされた
もので、シングルポートＲＡＭに対する書き込み信号お
よび読み出し信号が同時に発行されても、自動的に優先
順位を与えることができ、どちらの命令も実行できるシ
ングルポートＲＡＭ用制御回路を提供することを目的と
している。

【０００８】

【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、シングルポートＲ
ＡＭに対する書き込み信号によって所定の書き込みアド
レスを生成し、読み出し信号によって所定の読み出しア
ドレスを生成するシングルポートＲＡＭ用制御回路にお
いて、前記書き込み信号と読み出し信号とが同時発生し
たことを検出する検出手段と、前記書き込み信号と読み
出し信号との同時発生が前記検出手段によって検出され
た場合、前記書き込み信号または前記読み出し信号のい
ずれか一方を優先的に発行した後、前記書き込み信号ま
たは前記読み出し信号の他方を発行する発行手段とを具
備することを特徴とする。

【０００９】また、請求項２記載の発明では、請求項１
記載の請求項１記載のシングルポートＲＡＭ用制御回路
において、前記デジタル回路の状態を監視する監視手段
を備え、前記発行手段は、前記監視手段によるデジタル
回路の状態に応じて、前記書き込み信号および前記読み
出し信号を発行するか否かを決定することを特徴とす
る。

【００１０】また、請求項３記載の発明では、請求項１
または２記載の請求項１または２記載のシングルポート
ＲＡＭ用制御回路において、前記発行手段は、前記書き
込み信号を優先的に発行することを特徴とする。

【００１１】この発明によれば、書き込み信号と読み出
し信号とが同時発生したことが検出手段によって検出さ
れると、発行手段は、前記書き込み信号と前記読み出し
信号のいずれか一方を優先的に発行した後、前記書き込
み信号と読み出し信号のうち他方を発行する。したがっ
て、優先信号を書き込み信号（ＰＵＳＨ信号）、非優先
信号を読み出し信号（ＰＯＰ信号）とした場合、書き込
み信号および読み出し信号が同時発行されても、自動的
に優先順位を与えることが可能となり、どちらの命令も
実行することが可能となる。

【００１２】

【発明の実施の形態】次に図面を参照してこの発明の実
施形態について説明する。

【００１３】Ａ．第１実施形態 Ａ−１．第１実施形態の構成 図１は本発明の第１実施形態によるシングルポートＲＡ
Ｍを使用したＦＩＦＯおよび該ＦＩＦＯに対するデータ
の書き込みおよび読み出しを制御する制御回路の構成を
示すブロック図である。なお、図５に対応する部分には
同一の符号を付けて説明を省略する。図において、５
は、制御回路であり、ＯＲ回路５ａ、ＡＮＤ回路５ｂ、
ディレイ回路５ｃおよびＡＮＤ回路５ｄから構成されて
いる。ＯＲ回路５ａは、一方の入力端にＰＯＰ信号が入
力されており、他方の入力端に後述するディレイ回路５
ｃの出力が入力されており、論理和をとって、ＡＮＤ回
路５ｂの一方の入力端およびＡＮＤ回路５ｄの一方の入
力端に供給する。

【００１４】ＡＮＤ回路５ｂは、ＰＵＳＨ信号と上記Ｏ
Ｒ回路５ａの出力との論理積をとり、ディレイ回路５ｃ
とＡＮＤ回路５ｄの他方の入力端に供給する。ディレイ
回路５ｃは、ＡＮＤ回路５ｂの出力を１クロック分遅延
して上記ＯＲ回路５ａの他方の入力端に供給する。ま
た、ＡＮＤ回路５ｄは、上記ＯＲ回路５ａの出力とＡＮ
Ｄ回路５ｂの出力を反転した値との論理積をとり、ＰＯ
Ｐカウンタ２のチップセレクト端子ＣＥに供給する。

【００１５】また、６は、ラッチ回路６ａ，６ｂから構
成されている保持回路であり、ＰＯＰ信号が発生したタ
イミングに同期して新しいデータを出力するために設け
ている。後述するように、この実施形態では、ＰＵＳＨ
信号とＰＯＰ信号とが競合した場合、ＰＵＳＨ動作を優
先してＰＯＰ動作をその間待機させる構成としているの
で、所望のＰＯＰタイミングとは異なるタイミングでＰ
ＯＰ動作が行われることになるが、それを所望のＰＯＰ
タイミングに合わせるためにラッチ回路６ａ、６ｂが設
けられている。

【００１６】Ａ−２．第１実施形態の動作 次に、上述した第１実施形態による動作について説明す
る。ここで、図２は、制御回路５の動作を説明するため
の回路図であり、図３は、その動作を説明するためのタ
イミングチャートである。ＰＵＳＨ信号とＰＯＰ信号が
同時に発行されると（Ｔ１）、まず、ＯＲ回路５ａの出
力Ｍが「１」となる。これより、ＡＮＤ回路５ｂの両入
力端が「１」となるので、その出力Ｎも「１」となる。
ＡＮＤ回路５ｄでは、ＯＲ回路５ａの出力Ｍ（「１」）
とＡＮＤ回路５ｂの出力Ｎの反転（「０」）との論理積
をとるので、その出力Ｚは、「０」となる。したがっ
て、ＰＯＰカウンタ２は更新されず（データの読み出し
も行われず）、同時に発行されたＰＵＳＨ信号に基づき
データが書き込まれるとともに、ＰＵＳＨカウンタ１が
更新される。

【００１７】ＰＯＰ信号は、次のサイクルＴ２で「０」
となるが、ディレイ回路５ｃによってＡＮＤ回路５ｂの
出力Ｎが遅延されて、ＯＲ回路５ａに供給されるので、
該ＯＲ回路５ａの出力Ｍは、サイクルＴ２においても
「１」となる。また、ＡＮＤ回路５ｂにおいても、ＰＵ
ＳＨ信号が「１」で、上記ＯＲ回路５ａの出力Ｍが
「１」であるので、その出力Ｎは「１」となる。したが
って、ＡＮＤ回路５ｄの出力Ｚは、「０」となる。すな
わち、ＰＵＳＨ信号はＴ１からＴ２にかけて連続して供
給されているので、待機していたＰＯＰ動作はさらに待
たされることになる。

【００１８】ＰＵＳＨ信号は、次のサイクルＴ３で
「０」となる。このとき、ＯＲ回路５ａには、上述した
ように、ディレイ回路５ｃによって、サイクルＴ２にお
けるＡＮＤ回路５ｂの出力Ｎが遅延されて供給されるの
で、その出力Ｍは「１」のままとなる。そして、ＰＵＳ
Ｈ信号が「０」となるので、ＡＮＤ回路５ｂの出力Ｎは
「０」となる。したがって、ＡＮＤ回路５ｄの出力Ｚ
は、「１」となる。すなわち、このサイクルＴ３で待機
していたＰＯＰ動作が行われることになる。

【００１９】そして、次のサイクルＴ４では、ＡＮＤ回
路５ｂの出力ＮがサイクルＴ３で「０」となっているの
で、ＡＮＤ回路５ｄの出力Ｚは、「０」となる。

【００２０】上述したように、制御回路５では、ＰＵＳ
Ｈ信号とＰＯＰ信号が同時に発行されると、ＰＵＳＨ信
号が終了してから、ＰＯＰ信号に相当する信号がＰＯＰ
カウンタ２のチップセレクタＣＥに供給される。したが
って、ＰＵＳＨ信号、ＰＯＰ信号が同時に発行されて
も、自動的にＰＵＳＨ信号を優先することができ、その
後、ＰＯＰ信号を有効とすることができる。なお、ＰＯ
Ｐ信号を非優先信号Ａ、ＰＵＳＨ信号を優先信号Ｂとす
ると、出力Ｚは、優先信号Ｂの終了後に発行されるよう
に制御された、非優先信号Ａと言える。なお、優先信号
Ｂをｂｕｓｙ信号（またはｗａｉｔ信号）と置き換えて
もよい。

【００２１】Ｂ．第２実施形態 Ｂ−１．第２実施形態の構成 次に、本発明の第２実施形態について説明する。第１実
施形態ではＰＵＳＨ信号とＰＯＰ信号が同時に発行され
た場合、機械的にＰＵＳＨ信号を優先してＰＯＰ信号を
待機させる構成としているので、データが満杯になりや
すい構成といえる。そこで、本第２実施形態では、一義
的にＰＵＳＨ信号を優先とするのではなく、ＦＩＦＯス
テータス（ＦＵＬＬとか、ＥＭＰＴＹ）の状態を加味し
ている。なお、ＦＵＬＬとはデータが満杯でこれ以上書
き込むことができない状態である（あるいはほぼ満杯で
ある状態も含むようにしてもよい）。また、ＥＭＰＴＹ
とはデータが空の状態である。ここで、図４は、第２実
施形態によるシングルポートＲＡＭを使用したＦＩＦＯ
および該ＦＩＦＯに対するデータの書き込みおよび読み
出しを制御する制御回路の構成を示すブロック図であ
る。なお、図１に対応する部分には同一の符号を付けて
説明を省略する。

【００２２】図において、ＡＮＤ回路７は、ＰＵＳＨ信
号とＦＵＬＬ信号の反転信号との論理積をとり、制御回
路５のＡＮＤ回路５ｂと、ＰＵＳＨカウンタ１のチップ
セレクト端子ＣＥに供給する。したがって、ＦＵＬＬ信
号が「１」となると、ＰＵＳＨ信号は無効となる。次
に、ＡＮＤ回路８は、制御回路５の出力であるＰＯＰ信
号とＥＭＰＴＹ信号の反転信号との論理積をとり、ＰＯ
Ｐカウンタ２のチップセレクト端子ＣＥに供給する。し
たがって、ＥＭＰＴＹ信号が「１」となると、制御回路
の出力であるＰＯＰ信号は無効となる。ＦＩＦＯ状態監
視部９は、上記ＡＮＤ回路７の出力と上記ＡＮＤ回路の
出力とを監視し、ＦＵＬＬ信号またはＥＭＰＴＹ信号を
出力する。

【００２３】Ｂ−２．第２実施形態の動作 次に、上述した第１実施形態による動作について説明す
る。通常の状態のとき（ＦＵＬＬ信号またはＥＭＰＴＹ
信号がないとき）、ＰＵＳＨ信号およびＰＯＰ信号が同
時に発行されると、前述した第１実施形態と同様に、Ｐ
ＵＳＨ信号が優先され、該ＰＵＳＨ信号の終了後、ＰＯ
Ｐ信号が有効となる。

【００２４】一方、ＦＵＬＬの状態のとき、ＰＵＳＨ信
号およびＰＯＰ信号が同時に発行されると、ＡＮＤ回路
７においてＰＵＳＨ信号が無効となるので、第１実施形
態のようにＰＯＰ動作が待機させられることがない。言
い換えると、ＦＵＬＬの状態とは、データがこれ以上記
憶できないという状態であるので、データを読み出すＰ
ＯＰ信号のみを有効とし、データを書き込むＰＵＳＨ信
号を無効とするわけである。

【００２５】なお、ＥＭＰＴＹの状態のときは、ＰＵＳ
Ｈ信号およびＰＯＰ信号が同時に発行される場合は勿論
のこと、ＰＯＰ信号が単独で発生した場合においても、
ＡＮＤ回路８において制御回路５から出力されるＰＯＰ
信号が無効となるので、ＰＵＳＨ信号のみが有効とな
る。言い換えると、ＥＭＰＴＹの状態とは、読み出すデ
ータがないという状態であるので、データを書き込むＰ
ＵＳＨ信号のみを有効とし、データを読み出すＰＯＰ信
号を無効とするわけである。

【００２６】このように、第２実施形態では、通常の状
態のときにＰＵＳＨ信号とＰＯＰ信号が同時に発行され
ると、ＰＵＳＨ信号が終了してから、ＰＯＰ信号が有効
となる。但し、ＦＵＬＬ状態のときに限ってＰＵＳＨ信
号とＰＯＰ信号が同時に発行されても、ＰＵＳＨ信号が
有効となることはない。したがって、ＦＩＦＯステータ
ス（ＦＵＬＬまたはＥＭＰＴＹ）の状態に応じて、ＰＵ
ＳＨ信号またはＰＯＰ信号の発行を制限でき、ＰＯＰ信
号が待機させられる頻度を少なくすることができる。

【００２７】なお、上述した第２実施形態において、第
１実施形態と同様に、「原則、ＰＯＰ信号を優先とし、
ＥＭＰＴＹ状態のときはＰＵＳＨ信号有効」とするよう
にしてもよい。

【００２８】

【発明の効果】以上、説明したように、この発明によれ
ば、書き込み信号と読み出し信号とが同時発生したこと
が検出手段によって検出された場合、発行手段によっ
て、前記書き込み信号と前記読み出し信号のいずれか一
方を優先的に発行した後、前記書き込み信号と読み出し
信号のうち他方を発行するようにしたので、優先信号を
書き込み信号（ＰＵＳＨ信号）、非優先信号を読み出し
信号（ＰＯＰ信号）とした場合、書き込み信号および読
み出し信号が同時発行されても、自動的に優先順位を与
えることができ、どちらの命令も実行できるいう利点が
得られる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるＦＩＦＯおよび
該ＦＩＦＯに対するデータの書き込みおよび読み出しを
制御するデジタル制御回路の構成を示すブロック図であ
る。

【図２】 デジタル制御回路５の動作を説明するための
回路図である。

【図３】 デジタル制御回路５の動作を説明するための
タイミングチャートである。

【図４】 本発明の第２実施形態によるＦＩＦＯおよび
該ＦＩＦＯに対するデータの書き込みおよび読み出しを
制御するデジタル制御回路の構成を示すブロック図であ
る。

【図５】 シングルポートＲＡＭを用いて構成した従来
のＦＩＦＯの構成を示すブロック図である。

【符号の説明】

４ シングルポートＲＡＭ ５ デジタル制御回路（検出手段、発行手段） ６ 保持回路 ７ ＡＮＤ回路 ８ ＡＮＤ回路 ９ ＦＩＦＯ状態監視部（監視手段）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シングルポートＲＡＭに対する書き込み
   信号によって所定の書き込みアドレスを生成し、読み出
   し信号によって所定の読み出しアドレスを生成するシン
   グルポートＲＡＭ用制御回路において、 前記書き込み信号と読み出し信号とが同時発生したこと
   を検出する検出手段と、 前記書き込み信号と読み出し信号との同時発生が前記検
   出手段によって検出された場合、前記書き込み信号また
   は前記読み出し信号のいずれか一方を優先的に発行した
   後、前記書き込み信号または前記読み出し信号の他方を
   発行する発行手段とを具備することを特徴とするシング
   ルポートＲＡＭ用制御回路。
2. 【請求項２】 前記デジタル回路の状態を監視する監視
   手段を備え、 前記発行手段は、前記監視手段によるデジタル回路の状
   態に応じて、前記書き込み信号および前記読み出し信号
   を発行するか否かを決定することを特徴とする請求項１
   記載のシングルポートＲＡＭ用制御回路。
3. 【請求項３】 前記発行手段は、前記書き込み信号を優
   先的に発行することを特徴とする請求項１または２記載
   のシングルポートＲＡＭ用制御回路。