JPH11506881A

JPH11506881A - 同期分布のためのエンコーディング・システム

Info

Publication number: JPH11506881A
Application number: JP9500813A
Authority: JP
Inventors: マディハリーナラシムハ; キサンシェノイ
Original assignee: シメトリコムインコーポレイテッド
Priority date: 1995-06-06
Filing date: 1996-05-29
Publication date: 1999-06-15
Also published as: EP0830757B1; CA2224059A1; DE69627848D1; WO1996039761A1; US5638379A; EP0830757A1

Abstract

(57)【要約】回路網全体に渡り同期化を分布させる装置と方法とが開示されている。基準タイミング信号を発生させることにより、そして第１のオフイスにおけるタイミング基準信号とフレームのスタートとの間のラインクロックパルスを数え、そのカウントをエンコードし、次のオフイスに送ることにより同期化状態を分布させる。この次のオフイスではその送られてきたカウントをデコードし、フレームのスタートからの受信ラインクロック・パルスを数えて基準タイミング信号を再発させることによって同期化状態を再現する。タイミング基準信号を選択する特定の基準が開示されている。

Description

【発明の詳細な説明】同期分布のためのエンコーディング・システム発明の背景発明の分野本発明は回路網に同期状態を分布させることに係るものであり、そして具体的に言えば、この分布を電話回路網に行き渡っている同期光学的交信環境につくりだすことに係るものである。従来技術の説明ディジタル電話回路網における回路網は図１に簡単に示すような何百、何千というオフイスやノードから構成される。この回路網１０はオフイス１２、１４、１６、１８、２０を有する。各ノードはＢＩＴＳ（ＢｕｉｌｄｉｎｇＩｎｔｅｇｒａｔｅｄＴｉｍｉｎｇＳｕｐｐｌｙ）と普通呼ばれているローカル・タイミングソース１２ａ，１４ａ，１６ａ，１８ａ，２０ａを有する。また、各ノードは様々な設備、例えばスイッチ、オプチカル・マルチプレクサ、チャンネル・ブランク等を有し、これらは回路網素子ＮＥ１２ｂ，１４ｂ，１６ｂ，１８ｂ，２０ｂとして参照され、そのオフイス内の各回路網素子のタイミングはそのオフイスのＢＩＴＳにより決められている。その回路網内の様々なオフイスはファシリティーズと呼ばれている銅もしくはオプティカル・ファイバーリンク２２により接続されている。銅ベースの回路網の初期のバージョンでは各オフイスが幾つかのファシリティーズにより複数のオフイスへリンクして網状の回路網をファシリティーズが形成していたが、このような銅ベースの回路網の初期のバージョンとは異なり、各オフイスが隣会う２つのオフイスと結びついて鎖もしくはリング状にディジタル・オプティカル回路網は構成されている。典型的なディジタル回路網にはＰＲＳチェックと呼ぶ複数の一次基準ソースチェックがある。セシウム・ビームもしくはＧＰＳレシーバー技術を用いてＰＲＳクロックをつくる。このＰＲＳクロックはマスタークロックとして作用し、そしてその回路網の残りの部分に対してのタイミングの基準をつくる。ＰＲＳタイミングはファシリティーズを介して異なるノードへ伝えられ、その回路網内の様々なノード間に同期を確立させる。オプチカル・ファイバー回路網の初期の（非標準の）バージョンは非同期ビット・スタッフイング技術を採用して支流からの入力信号をオプティカル・ラインに選択的に加える。このような回路網にタイミング基準を分布させるのに、図２に示すような埋め込まれたＤＳ１信号を使用する。オフイス３２におけるＰＲＳタイミング３０は第１のオフイスにおけるＢＩＴＳ３５に与えられ、それからファイバー・マルティプレクサＦＩＢＥＲＭＵＸ３６へ与えられ、そしてオプティカル・ファシィティ３８における埋め込まれたＤＳ１信号により次のオフイス４０と交信する。更に、このオフイス４０におけるファィバー・デマルティプレクサＦＩＢＥＲＤＥＭＵＸ４２はＤＳ１クロック４４を回復し、その回復したクロック信号を第２オフイスＯＦＦＩＣＥのＢＩＴＳ４６とファィバー・マルティプレクサＦＩＢＥＲＭＵＸ４８とへ通し、その鎖内の次のファシリティを介してその次のオフイスへ送る。その鎖内の次のオフイス（図示せず）へ与えられたラインタイミング信号５０を発生するのにＢＩＴＳクロック４６を使用しないので、中間のオフイスにおけるＢＩＴＳタイミングに関連しているタイミング基準における不正確さは順次のオフイスのＢＩＴＳに関連しているタイミング基準に影響を与えることはない。かくして、もし第２オフイスにおけるＢＩＴＳタイミング基準が不適当であっても、回路網内の順次のノードもしくはオフイス(図示せず) の同期化に悪い影響を与えることはない。それ故、回路網におけるノードもしくはオフイスの各々は、ＰＲＳを含む最初のオフイスから直接それの同期化タイミングを受け取るものと考えられる。回路網の各ノードがＰＲＳから直接タイミング基準を受け取る場合、同期化は同じレベルにあると考えられる。このような同期化分布スキムはフラットであるとして参照される。上に述べた方法は望ましいフラットな同期化分布システムを実現するが、２つの理由で電話回路網において広く利用されることはない。第１に、各ノードで行われるビット・スタッフィングオペレーションは埋め込まれたＤＳ１同期化基準へジッターを加える。このことによりＤＳ１信号は、それが二三のノードを通った後タイミング基準として使用できなくなる。第２に、そしてもっと重要なことであるが、この非標準の、非同期オプティカル・ファイバーシステムの代わりに近頃開発された標準の同期オプティカル回路網技術ＳＯＮＥＴもしくはＳＤＨが使用されているということである。埋め込まれたＤＳ１信号を利用して同期化基準を分布させる方法は、以下に説明するようにＳＯＮＥＴ環境内では適正に作動しない。ＳＯＮＥＴマルティプレクサにおいて出力オプティカルラインクロックはオフイスのＢＩＴＳクロックへ同期しているのが普通である。支流からの入力信号と出力ライン信号との間でのレート変動はポインター・アジャストメントとして知られているバイト・スタッフイングプロセスによって受容される。このポインター・アジャストメントにより生じる８ビットの位相のずれは大きく、そのため埋め込まれたＤＳ１タイミング基準は同期化情報を転送できなくなる。それ故、スタンダード・オーガナイゼーション（ＡＮＳＩとＩＴＵ）はＳＯＮＥＴライン信号内に埋め込まれたＤＳＩ信号を同期化分布に利用すべきでないと言っている。その代わりとして、スタンダード・オーガナイゼーションは回復されたオプティカル・ラインクロックを使って回収ＤＳ１同期化信号を発生させることを推奨している。この回収ＤＳ１同期化信号はオフイスのＢＩＴＳクロックへの同期化基準入力として機能する。しかしながら、同期化基準を分布するのにこの回収されたＤＳ１同期化信号を使用することは階層性の同期化回路網を意味する。そのような回路網において中間ノードにおけるＢＩＴＳクロックはＰＲＳに直接同期してはいないで、その前のノードにおけるＢＩＴＳクロックにより供給されるタイミング基準へ同期している。同期化信号分布のこの階層構成は多くの欠点を有する。第１に、（層数の低い）高品質のＢＩＴＳクロックが低品質のＢＩＴＳクロックからのタイミングを受容しないことを確実なものとするには管理調整を必要とする。第２に、階層鎖がつくるクロックのカスケードは回路網を横断するタイミング基準を損なうことがある。第３に、もしも鎖の何処かでＢＩＴＳクロックが不調となると、下流のクロックは全部既存のＢＩＴＳクロックを喪失し、そしてＳＯＮＥＴ回路網は不能となる。そして最後にこのスキムは、特にファシリテイーの故障状態の下で、不覚にもタイミング・ループをつくってしまう。（第１のノードからのタイミングが第２ノードへ通され、そしてそれからそのタイミングが一つもしくはそれ以上の別のノードを介して第１のノードへ戻され、その第１のノードがそれのタイミングをそれ自体に同期させてしまうとき、タイミングループが生じる。このような状態は明らかに望ましくはない。そのタイミング・ループに取り込まれるすべてのノードはＰＲＳから隔離されているからである。）同期化メッセージングは上記の欠点の中のあるものを軽減するためスタンダード・オーガナイゼーションにより推奨されている。その方法においては特定のノードにおいてタイミング基準を発生するクロックの状態はメッセージング・チャンネルにより他のノードのクロックと回路網素子とへ伝えられていく。これら他のノードにおけるクロックはインテリジェントな仕方で、到来タイミング基準の一つに同期すべきか、否かを、またはそれらのノードはホールドオーバー・モードで作動すべきか、否かを決定する。ししながら、同期化メッセージング・スキムは階層同期分布回路網がつくるすべての問題を治癒するものではない。更に、このメッセージング・スキムの実施はその機能を果たせるようにするには既存のＢＩＴＳクロックとＳＯＮＥＴ回路網素子との改築を必要とするため費用のかかるものとなる。本発明の第１の目的は、フラット分布スキムを使用して既存のＳＯＮＥＴ回路網に渡って回路網同期化基準信号を転送する方法を提供することである。本発明の第２の目的は、階層スキムに関連の問題を生じさせることなく同期化基準信号を分布させることである。本発明の第３の目的は、ハードウエアの投資もしくは改装費用を実質的に必要とすることなくフラット同期化分布システムを達成することである。発明の要約これらの目的の達成は、各オフイスで利用できる２つのタイミング素子、すなわち、ラインクロックとＳＯＮＥＴフレームタイミングに依存している。フレーム・レートよりも少なくとも幾らか少ない周波数でＰＲＳへ同期したタイミング基準信号が最初のＰＲＳサイトで発生される。このラインロックを使用してフレームのスタートとタイミング基準信号の縁（エッジ）との間の期間を決める。このタイミングの差はオーバヘッド・チャンネルにおいてエンコードされ、そして転送され、次のノードでデコードされる。次のノードはそれ自体のＢＩＴＳタイミングにおいて使用するため、そしてその次のノードへ転送するためタイミング基準を回復する。こうして、中間に介在するノードの代わりに最初のＰＲＳに基づいて回路網の各ノードはそれのタイミングを決めているのでフラット同期化構造がつくられるのである。さらにこのフラット同期化構造はタイミングループの発生の可能性を排除している。実質的にハードウエアに費用をかけないで既存の回路網にこの方法を適用するには、二三のカウンター、フリップ・フロップそしてゲートを使用してタイミング信号のすべてを発生させればよい。メッセージング・オーバヘッドをなくすためＳＯＮＥＴアーキテクチャーに保存されているいま使っている制御バイトで複数のフレームによって、エンコードしたタイミングの差を転送する。図面の説明図１は従来の電話回路網の略図である。図２は従来の非同期回路網の同期化分布スキムの略図である。図３は本発明の実施例のエンコーダとデコーダのブロック図である。図４Ａと４Ｂは図３の実施例のタイミング・ダイアグラムである。図５は図３の実施例の基本的な流れ図である。図６Ａと６Ｂはエンコーダにおけるタイミング基準信号のタイミングを取り直す回路の略図である。図７Ａはフレームのスタートとタイミング基準信号との間のタイミングの差を測定するエンコーダの回路の略図である。図７Ｂは図７Ａの回路のタイミング・ダイアグラムである。図８はどのフレームにタイミング基準信号の縁が発生しているかを指示するフラグを発生するエンコーダ内の回路の略図である。図９Ａは測定されたタイミングの差とフラグとをサンプルするエンコーダ内の回路である。図９Ｂは図９Ａの回路のタイミング・ダイアグラムである。図１０Ａはデコーダ内のタイミング基準信号発生回路を示す。図１０Ｂは図１０Ａの回路のタイミング・ダイアグラムを示す。図１１は、あるエラー状態が検出されたときタイミング基準信号の代わりの信号を発生する回路を示す。発明の詳細な説明本発明の実施例はタイミングの同期の転送を含む。図３は、ＳＯＮＥＴもしくは同様の同期オプティカル系に適用した本発明の実施例を説明するに有用な図である。回路網の一部分１００を図３に示す。回路網における各ノードもしくはオフイス１０２、１０４はＢＩＴＳクロック・ソース１０６、１０８を有し、そして少なくとも一つのノードはＢＩＴＳタイミング１０６を直接制御するＰＲＳ１１０を有する。ノードを結合しているオプティカル・ファイバー１１２のようなファシリティを介して各ノードはラインクロックＬＣＬＫ１１４を送受信する。各ノードは毎秒８０００回の公称レートでフレームを送受信し、フレームは確立した回路網プロトコールに従って制御情報とデータとを含んでいる。ＳＯＮＥＴ系ではフレームの時間幅は公称で１２５マイクロ秒である。ＢＩＴＳタイミング信号から発生した局部発振のタイミング基準信号１１６（ＳＯＮＥＴではＢＩＴＳタイミング信号は１．５４４メガヘルツの信号である）もＰＲＳを有する各ノードにつくられる。フレーム・スタート信号ＬＦＲＭ１２２もオフイスもしくはノード１０２の内部で発生される。このフレーム・スタート信号とラインクロックとはオフイスにおけるアッド・ドロップマルティプレクサ（ＡＤＭ、図示せず）から得ることができる。エンコーダＥＮＣＯＤＥＲ１２０は、フレーム・スタート信号ＬＦＲＭ１２２が示すフレームのスタートとタイミング基準信号１１６との間のタイミングの差を測定する。このタイミングの差はＬＦＲＭが示すフレームのスタートと局部発振のタイミング基準信号のパルス縁との間にあるラインクロックパルスを計数することにより求められる。このカウントにより表されるタイミングの差はメッセージ・フレーム１１５の保留制御バイトにエンコードされ、それからＳＯＮＥＴ鎖もしくはリングにおいて次のオフイス１０４へファシリティ１１２により送られる。この第２のオフイスにおいてデコーダＤＥＣＯＤＥＲ１２６は送られてきたライン・クロック１１４’とラインフレームスタート信号１２２’とであり、ライン・クロック１１４’はオフイス１０２から送られてきて、オフイス１０４においてＡＤＭ（図示せず）により回復されたものであり、そしてラインフレームスタート信号１２２’は周知の技術によりオフイスＡＤＭにより再構築されたものである。以下に示す仕方で、局部タイミング基準信号１１６’は例えば、ラインクロックＬＣＬＫ１１４の期間とその送られてきたカウント１１５とを乗じて以下に詳述する仕方で一つのパルスを発生することにより再発させれる。この再発タイミング信号１１６’は別のエンコーダＥＮＣＯＤＥＲ１２０’へ送られ、この別のエンコーダ１２０’も送ろうとしているフレームのためこのオフイスが発生するフレーム信号１２４のスタートを受けている。回路網の鎖における次のノード（図示せず）へ送るラインクロック１１４”もＡＤＭ(図示せず) からエンコーダ１２０’へ与えられる。フレームパルスＬＦＲＭ１２４のスタートと再発タイミング信号１１６’との間の差はライン・クロックで数えられてファシリティ（図示せず）を介して送る別のカウント１１５’をつくる。図４Ａは第１オフイス１０２における時間計測に関するタイミング・チャートを示す。５１．８４メガヘルツのラインクロックＬＣＬＫ１１４は時間計測のため周期もしくはビット・タイムを計数する根源的な基準をつくっている。順次のフレームＮ−１、Ｎ、Ｎ＋１、Ｎ＋２はフレーム・スタート信号ＬＦＲＭ１２２におけるパルスの立ち上がり縁により示されている。フレームの時間幅は１２５マイクロ秒であるので、タイミング基準信号１１６の縁が発生するライン・クロックＬＣＬＫの周期は６４８０個となる。フレームＮで言えば、５１．８４メガヘルツのクロックの単位で測定される第４ビット時間中にタイミング基準信号１１６の縁が発生してカウント４がエンコードされる。次のフレーム（Ｎ＋１）中そのカウントはリンク１１２を介してその次のノード１０４へ送られる。そのカウントを受けるとき回路網内の次のノード１０４が、図４Ｂに示すようにＮ＋Ｋフレームにおける第４の受信ビット・タイムのスタートにおいて再構築タイミング基準信号１１６’の立ち上がりの縁を発生する。すなわち、オフイス１０４においてＡＤＭが発生した再構築ライン・クロックＬＣＬＫ１１４’をデコーダ１２６が受け、そしてその受けたカウントに等しいそのクロックのサイクルを数える。その点でデコーダは再発タイミング基準信号１１６’の縁を発生し、この縁はノード１０２のＰＲＳ１１０へＢＩＴＳ１０８を同期させるためオフイス１０４で利用される。更に、ライン・クロック、再発タイミング信号１１６’ そして第２オフイス１０４のＳＯＮＥＴＡＤＭ（図示せず）からの局部フレームスタート信号１２４を使って差を測定して次のオフイスへそのカウントを送って、それがタイミング信号の局部バージョンを発生する。タイミング信号の各バージョンがＰＲＳのタイミングにだけ依存しており、鎖の各ローカル・オフイスのＢＩＴＳタイミングに依存してはいないので、タイミング基準に結びついたタイミングの分布はフラットであり、そしてタイミング・ループと階層の問題を回避する。図５は回路網に渡ってのタイミングの分布の基本フロー・ダイアグラムである。回路網内の順次のオフイスＮ−１、Ｎ、Ｎ＋１は、トランスミットライン・クロックを使って、タイミング基準信号とラインクロックとの間、そしてタイミング基準信号とフレームのスタートとの間のタイミングの差を測定する言う機能を果たしている。オフイスＮ−１におけるこの測定された時間差がエンコードされ、それからリンク１５０を介して送られる。次のノードもしくはオフイスＮにおいてライン・クロックとフレームタイミングとが回復され、その送られたカウントがデコードされそして使われてタイミング基準信号を再発する。この再発タイミング基準信号は同期化のためオフイスＮにおけるＢＩＴＳへ加えられる。オフイスＮにおいてこの再発タイミング基準信号は、次のノードへ送ろうとしているオフイスＮにおけるフレームのスタートに対するタイミングの差を、オフイスＮのトランスミットライン・クロックとフレームタイミングとを使用してを測定する。オフイスＮにおいて測定されたタイミングの差はエンコードされ、同じようにして次のオフイスＮ＋１における回復、デコーディングそして再発のためファシリティを介して送られる。局部タイミング基準信号のための適当な基準の選択は幾つかのファクターに基礎を置いている。第１に、ローカルタイミング信号のパルスの縁は各フレームで一度以上起きてはならない。それ故、ローカルタイミング信号のレートはフレームの周波数に等しいか、それよりも少ない、例えばＳＯＮＥＴ回路網において８キロヘルツである。しかしながら、フレームのレートはＳＯＮＥＴの規格内であるが幾らか低くなっているので、局部タイミング基準信号はフレームの最小許容周波数よりも小さいレートで生じるのが好ましい。更に、フレームのレートとタイミング信号のレートは相互にハーモニックであってはならない。それらはリンク・クロックの測定レート、５１．８４メガヘルツに対して「できるだけ素数」であるのがよい。すなわち、８キロヘルツのフレームのレートとタイミング基準信号との最高の共通ファクターはできるだけ低くしてライン・クロックでのサンプリングでビートが発生するのを防止する。加えて、タイミングレート信号は、オフイスにおける周波数例えばＢＩＴＳ信号から容易に得られる周波数であるのが好ましい。この理由で７．７２キロヘルツもしくはそれの整分数（すなわち、３．８６キロヘルツ、１．９３キロヘルツ、０．９６５キロヘルツ）のタイミングレートがＳＯＮＥＴ回路網に好ましい周波数である。これらの周波数は各オフイスにおいて得られる１．５４４メガヘルツのＢＩＴＳタイミング信号から簡単に発生できる。７．７２キロヘルツはＢＩＴＳ信号を２００で割ることにより簡単に得られる。事実、後述する理由で、ＳＯＮＥＴ回路網に渡って伝達させるためオーバヘッド・バイトにエンコードするのに１．９３キロヘルツを使うのが好ましい。７．７２キロヘルツもしくはそれの整分数のタイミング信号の別の利点は、様々な信号とデジタルロジックのスイッチング速度との同期的性格から生じる準安定状態の回避である。すなわち、５１．８４メガヘルツのライン・クロックでは、デジタル・ロジックに固有のトランジスタのスイッチング遅れのためタイミング信号の縁の発生をその中では検出できない窓がライン・クロックの各縁の周りにある。このような準安定状態は縁を検出する際に遅れを生じることとなり、そしてそのため、タイミングの縁の発生を表すカウントを検出するとき一クロック周期のずれを挿入してしまう。もしフレームレートと同じ周波数を有する、もしくはそれのハーモニックの周波数を有する信号を選択すると、この準安定状態はかなりの時間続くことがある。７．７２キロヘルツもしくはそれの整分数の周波数を選択すると、準安定状態があってもそれは一時的な事象であって、タイミング基準信号の発生に位相ロックループを使用することにより次のオフイスで簡単に除去できる。７．７２キロヘルツもしくはそれの整分数の周波数を選択することによりタイミング基準信号における縁から縁への変化によって確実にしていることは、そのロジックのためのラインクロックにおける縁の準安定区域にタイミング信号の縁が生じても、タイミング基準信号の縁の次の発生は準安定区域中にはないということである。図６Ａないし図１１は、回路網を通して様々なノードにおけるタイミング基準信号を発生し、そして再発生させるための回路とタイミング・ダイアグラムである。これらの回路の各々において回路素子は同期しているものとする。第１に、タイミング信号ＲＥＦはラインクロックＬＣＬＫのタイミングと合わせ直しておくのが好ましい。図６Ａは準安定状態になる傾向をなくしながら、そのようなタイミングの合わせ直しをする回路を示す。この回路は３エッジ・トリガーＤフリップ・フロップを備え、合わせ直したタイミング信号出力はＲＥＳＥＴであり、そしてそれのコンプルメントはＲＥＳＥＴ＿Ｌである。図６Ｂはそのような回路の代替え的な変形例である。信号ＬＦＲＭにおけるフレームＮのスタートを示すパルスとタイミングの合わせ直しをしたタイミング基準信号との間のタイミングの差をラインクロックＬＣＬＫの周期を単位として表したカウントを発生する回路を図７Ａに示す。フレーム信号ＬＦＲＭのスタートの立ち上がり縁がラインクロックＬＣＬＫを計数する１３ビットカウンター１６０をリセットする。タイミングの合わせ直しをしたコンプルメンタリのタイミング信号パルスＲＦＲＴ＿Ｌの立ち下がりの縁が生じるとき、それは１３ビット・レジスタ１６２の入力を可能化する。この１３ビット・レジスタ１６２は同期カウンター１６０の出力ＢＩＴ＿ＴＩＭＥＣＯＵＮＴとラインクロックＬＣＬＫとに結合されている。カウンターからの現在値はこの点でクロックでシフトレジスタ１６２に取り込まれる。粗いオフセットＣＯＡＲＳＥＯＦＦＳＥＴで表されているこのレジスタの内容はＬＦＲＭフレームパルスとＬＣＬＫ周期により決められた時間単位の合わせ直しタイミング信号との間のタイミング遅れを表している。カウンターの内容は合わせ直しタイミング信号の次の端までレジスタ内に保存される。図７Ｂはそのタイミングダイアグラムである。合わせ直しタイミング信号はフレーム毎に縁を持っているのではないので、縁が発生したときを示すフラグＦＬＡＧが必要である。図８の回路は、現在のフレーム中にＲＦＲＴＬに縁が生じたことを示すフラグ信号を発生する。回路１７０はラインクロックＬＣＬＫ、合わせ直しタイミング基準信号ＲＥＦＲＴ、フレーム信号ＬＦＲＭのスタートそして一つのラインクロック周期ＬＦＲＭＤ１だけ遅らされたフレーム信号のスタートを受ける。任意であるが、Ｄフリップフロップ１７４と１７６との間にフラグ信号ＦＬＡＧを発生する２つのインバーター１７２ａと１７２ｂとを設け、このフラグ信号ＦＬＡＧはタイミング基準信号の縁の発生を、フラグ発生を指示する真値で、表している。その後の次のノードへの転送のためその記憶されたカウントをサンプルしてエンコードし、そして送らなければならない。フラグと粗いオフセット値を図９Ａに示すように１４ビット・ワードとして記憶させる。フリップフロップ１８２においてラインクロックＬＣＬＫだけフレームスタートのタイミング信号ＬＦＲＭは遅らされ、そしてそのＬＦＲＭＤ１信号がＤフリップフロップ１８４とレジスタ１８６とを可能化し、これらの回路はそれらの入力としてＦＬＡＧ値とＣＯＡＲＳＥＯＦＦＳＥＴ値とを受ける。これらの２つの値はラインクロックＬＣＬＫでゲートされてその次のフレーム中に処理してサンプルされた１４ビットのエントリＦＬＡＧＯＦＦＳＥＴをつくる。このＦＬＡＧＯＦＦＳＥＴはＳＡＭＰＬＥＤＦＬＡＧとＳＡＭＰＬＥＤＣＯＡＲＳＥＯＦＦＳＥＴとから成る。図９Ｂのタイミングダイアグラムに示すように、ＦＬＡＧＯＦＦＳＥＴ値は（その前のフレーム中で縁が生じたとして）合わせ直したタイミング基準信号ＲＦＲＴが生じるところから一フレーム遅れる。サンプルされた粗いオフセット値がサンプルされたフラグ「高」を有すると、そのカウント値はオフイスの回路網素子例えばＡＤＭにより処理されて、回路網プロトコールに従って回路網の別のノードへ送られる。例えば、現在のＳＯＮＥＴプロトコールを使うときは、回路網はＦ１バイトと呼ぶオーバヘッドバイトを有しており、このオーバヘッドバイトは使用しないのであるが、将来使用するために保有している。それ故、Ｆ１バイトを同期化情報転送に使用することができる。同期カウント（ＣＯＡＲＳＥＯＦＦＳＥＴ）は８キロヘルツのフレーム・レートと５１．８４メガヘルツのラインクロックのＳＯＮＥＴ標準を使用すると、粗いオフセットは可能性としての最大カウント６４７９を転送するには１３ビットを要する。それ故、最低で、２つの別個のフレームに２つのＦ１バイトを情報転送のため使用する。しかしながら、正確にコーディングするのに望ましいことは４つのフレームで情報を転送し、そして４つのＦ１バイトを使って誤りを検出することである。それ故、この４フレームの転送レートにマッチさせるのにタイミング基準信号の周波数は１．９３キロヘルツもしくはそれの整分数であるべきである。フレームＮに生じるこのタイミングの縁は次の４つのフレームＮ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４である、４つのフレーム・シーケンスにエンコードされ、そして転送される。このアルゴリズムを使用しての受信ノードにおける縁の再発は、送信ノードにおいて縁が発生した後最小の５フレームで生じる。表ＩにＦ１バイトのフォーマットを示す。このフォーマットに従って最初の３つのＦ１バイトの各々における縁データを比較する。多数決ルールもしくはすべての３つの縁ビット・パターンが同じであるという要件のどちらかを使ってどのフレームで縁が発生したかを決める。４つのフレーム・シーケンスの最初の３つのフレーム毎に縁₁と縁₂の各々の異なる値を転送することを利用して、４つのフレーム・シーケンス中に縁は発生していない、リンクは破られてＰＲＳへの同期化は喪失されてしまっている、または予期した値よりも大きい位相スリップが生じてしまったことを指示する。更に、このような様々なエラー状態がＸで示したビットにそのエラー状態をエンコードすることによりノードとノードとの間を通されていく。粗いオフセットの値を４つのフレーム・シーケンスの最初の３つのＦ１バイトにエンコードする。又、周期的なレダンダンシー・チェック（ＣＲＣ）シーケンスもしくは他のエラー検出メカニズムを第４のフレームのＦ１バイトにおいて転送してその送られた粗いオフセットにおける転送エラーを検出する。Ｘという記号を付したビットは様々なオプショナルなファンクションに使用できる。例えば、そのようなビットをＣＲＣという記号を付けたビットと一緒に使ってＣＲＣの代わりに９ビットのエラー修正コードを送れる。これらのビットのための所定のビットパターンは、所定のスレッショルード等よりも大きい発振ノードにおける位相スリップを示して、位相エラーの伝播を防止する。そのようなエラーの検出は送信もしくは受信オフイスのどちらかで可能である。このような状態に応答して受信オフイスは４バイト・シーケンスのためのその送られたカウントを無視する。例えば受信オフイスは、フレームの相対周波数とタイミング基準信号とに基づいてその受けた粗いオフセットの予期値を計算する。この受信オフイスは、もしその値がその予期値を越えると、その受けた粗いオフセットを無視する。タイミングの差の情報（エンコードされた粗いオフセット・カウント）を受ける受信ノードにおいて、そのタイミングの差の情報を使って、図１０Ａの回路２００を使ってタイミング基準信号を再発生させることができる。すなわち、その再発され、受信され、そして回復されたライン・クロックＲＬＣＬＫと再発され、受信されたフレーム信号ＲＬＦＲＭとが受信オフイスＡＤＭ（図示せず）から与えられる。その送られたＦ１バイトは鎖の中の受信オフイスによりデコードされて再構築されたＦＬＡＧＯＦＦＳＥＴのバージョンを与える。この再発フラグ信号は、送られた４フレームシーケンス内の最初の３つのＦ１バイトの各々の縁ビットに基づいている。多数決ルールのプロトコール、もしくは３つ全部の組の縁ビット・パターンが一致していなければならないという条件のどちらかを使ってどのフレームで縁が生じているかを決定する。同等検出器におけるフラグ信号と整合するため論理「１」を与えて、パルスを適当なフレーム中に発生させるようにする。４フレーム・シーケンスで送られる粗いオフセットの３つの部分をつなぎ合わせることによりその粗いオフセットが得られる。デコードされたＦＬＡＧＯＦＦＳＥＴは、再構築されたスタートフレーム信号により可能化されるレジスター２０２にクロックで取り込まれる。同時に、１３ビット・カウンター２０４が再発ラインクロックＲＬＣＬＫを数える。カウンター２０４とレジスター２０２の両方の出力が同等検出器２０６に与えられる。その場合同等検出器は、そのカウントの内容とフラグとレジスターの内容とに一致する「１」とが等しいとき、一つのパルスを与える。同等検出器の出力からのパルスはＤフリップフロップ２０８へ与えられてその再発タイミング基準信号ＲＥＦＲＥＧＥＮを与える。この再発タイミング信号は、タイミング縁が発生した後少なくとも２つのフレーム＋一つの再発ラインクロック周期後与えられる。この遅れを２つのオフイス間の交信に固有の他の遅れが大きくする。しかし、このような再発基準タイミング信号によって図３ないし図５で説明した仕方で回路網を通して同期状態を移していくのである。５１．８４メガヘルツの使用により同期化を測定する約２０ナノ秒（ラインクロックの周期）のグラニュラリティをつくるけれども、このグラニュラリティを少なくすることができる。グラニュラリティを少なくするためその回復したタイミング基準信号ＲＥＦＲＥＧＥＮを非常に狭い帯域（例えば１ヘルツ）のデジタル位相ロック・ループへ与える。ラインクロックで周波数をサンプルするときのグラニュラリティは、タイミング信号とフレームパルスのスタートとの間の位相関係のサンプリングにおいてポアソン様のエラーの分布を生じさせる結果となる。ＰＲＳ信号が非常に安定している、すなわち一日１０¹³を一部としてその中で精度を維持しているものと仮定して、前記のグラニュラリティから生じるポアソン様の分布に起因する位相エラーの事実上すべてを長期に渡る狭帯域フイルタが取り除いてしまう。こうして、そのような狭帯域の位相ロックループの使用により、位相ロックループが一度安定化すると、はるかに緊密に制御された同期化を生じることになる。約２０ナノ秒の周期のラインクロックで、最良の位相化が２０ナノ秒程度で達成される。しかしながら、１ヘルツの帯域の位相ロック・ループを採用することにより長期に渡る位相エラーを０．２ナノ秒程度でこのグラニュラリティの約１パーセントへ低減できる。この位相ロック・ループを使用して、標準の周波数マルチプライヤーの構成を利用するノードにおいてＢＩＴＳクロックが要求する１．５４４メガヘルツのタイミング基準信号を発生する。更に、スタート・アップのときもしくは様々な過渡状態の後に位相ロックを達成するためにはディジタル・フイルタでは容易にできることであるが、フイルタの帯域を適応させれるようにしていることが好ましい。スタート・アップのときもしくは様々な過渡状態の後にループの帯域はオープン・アップされ、位相ロックを迅速に生じさせる。エラー状態を示している表１のＸで示したビットの中のいずれかの所定のビットパターンの検出、もしくはＣＲＣにおけるエラーの検出時に受信ノードはホールドオーバー・ノードとなっていく。又、そのようなホールド・オーバー状態に対してその再発値は位相ロック・ループにより無視され、そしてフレームレートの周波数とタイミング基準信号とを知ることにより発生される予報値にシステムは頼ることができる。代替え的に、そのような位相ロックループではホールドオーバー状態の原因がなくなるまでループは公称周波数に保持される。又、エンコードされた粗いオフセット情報にエラー状態があるとき、もしくは図１１に示すように縁情報があるとき一時的にタイミング信号を与えるのにＢＩＴＳクロックも使用できる。もしＣＲＣにおける受信オフイスがエラーを検出したらば、縁ビットもしくは予報値からの粗いオフセット値の急な変化は送信オフイスにおける同期喪失を示し、オフイスはエラー信号２５２を発生する。デコーダー１２６の出力はマルチプレクサー２５４の一方の入力へ与えられる。他方の入力には、ＢＩＴＳクロック１０８をデバイダー２５６で８００で割ることにより与えられ、そのデバイダー２５６の出力は周知の技術により再発信号の有効な立ち上がり縁と同期している。デバイダー２５６の出力はマルチプレクサー２５４の他方の入力へ結合されていて、再発タイミング信号の一時的なバック・アップバージョンを与える。それ故、オフイスがエラー状態を検出したときはいつでも、エラー信号２５２が仮のバック・アップ信号を選択して再発タイミング信号１１４を与える。回路網全体に同期化が進んでいくようにするためマスタークロック・ソースとして働いていないノードはどれもタイミング基準信号を受け、そして再発し、そしてタイミング基準信号を発生し、そしてその発生したタイミング基準信号とフレームとの間の差を送ることができる。回路網の各ノードは同じ同期化情報を受け、そして再発するので、回路網アーキテクチヤーは本質的にフラットである。更に、タイミングループはフラットアーキテクチヤーを利用するため生じない。本発明の特定の実施例を開示したけれども、当業者であればこれを容易に変更して実施することができよう。ラインクロック周波数が５１．８４メガヘルツもしくは１５５メガヘルツの整数倍であるＯＣ−ＮやＳＤＨのような別の回路網では信号周波数も異なる。多くの施設で容易に利用できる１９．４４メガヘルツのクロックを実際のラインクロックの代わりに使用してタイミングの差を測定してもよい。又、タイミングの差の信号をエンコードし、そして送るのに異なるプロトコールを使用してもよい。タイミングの差を発生するためカウンターを使用する代わりに様々なタイプのアナログとディジタル位相検出器を使用できる。代替え的に、粗いオフセット情報を使用するマイクロプロセッサにより制御される高精度の数値制御発振器を使用して再発タイミング信号を得て、発振器の出力にタイミング基準信号を発生することもできる。更に、ここに開示した実施例はフレームのスタートをタイミングの差を発生する基準として利用しているけれども、フレームにおける他の時間を使って局部的なタイミング基準信号を使ってタイミングの差を発生することもできる。更に、分布させようとする同期化信号のもとのソースとしてＰＲＳを使用する代わりに他のソース例えば、ザンペッチの米国特許出願０８／２７８、４２３の９頁ないし２６頁に開示された統制型タイムスケールジェネレータを使ってもよい。ＣＰＳやＬＯＲＡＮのようなユニバーサルタイムスケールに合わせたそのようなタイムスケールジェネレータを鎖内の幾つかのオフイスに装備することにより、オフイス毎に多くのＰＲＳクロックや統制型のタイムスケールジェネレータを設置する費用を要することなく高度に同期がとられた回路網が確立される。この本発明の技術的範囲特許請求の範囲により決定されるものである。

Claims

【特許請求の範囲】１．所定のフレームレートで相互に交信する複数のノードから成る回路網を通して同期させていく方法において、所定のスタートを有するフレームによりライン・クロックで前記のノードは相互に交信し、その交信はノード間でフレームとライン・クロックとを送ることにより発生させるようになっており、前記の方法は、一つのタイミング信号におけるイベント間のタイミングの差を第１のフレームの伝送時間中に生じる別のタイミング信号に基づいて決定する段階、続くフレーム中に伝送されるデータパケットにおけるそのタイミングの差をエンコードする段階、そしてどの先行フレーム中にそのイベントが発生したかを示す情報を前記の続くフレームにエンコードする段階を備えたことを特徴とした方法。２．タイミングの差をエンコードするに必要なビットの数より大きい数のビットでタイミングの差をエンコードして、余分なビットをつくる段階を更に備える請求項１に記載の方法。３．余分なビットの中の少なくとも幾つかを使ってエラー状態の発生を送信する請求項２に記載の方法。４．タイミング信号の各々の位相はその信号と関連しており、そして前記の余分ビットの内の少なくともあるものは所定のスレッショールドより大きい位相スリップが発生したことを示している請求項３に記載の方法。５．フレームの総てよりも少ないフレームにおいて生じるイベントに関連したノード間でメッセージを送っているフレームを利用して、回路網内で２つの信号に関連の位相情報をエンコードする装置において、前記の２つの信号の内の第１の信号はクロック信号であり、そして第２の信号はフレーム・タイミングに関連しており、前記の装置は、少なくとも一つのフレーム中でクロック信号とフレームタイミングとの間のタイミングの差を求める手段と、続く複数のフレームによって送ろうとしている複数のビットにタイミングの差をエンコードする手段と、どのフレームでイベントが発生したかを別の複数のビットで示す手段とを備えたことを特徴とする装置。６．タイミングの差が所定のスレッショールドを越えているか、否かを決定する手段と、タイミングの差が所定のスレッショールドを越えていることを示す情報を複数のビットにエンコードする手段とを備える請求項５に記載の装置。７．所定数のフレーム毎に一度、もしくはそれよりも少ないレートでイベントが発生し、前記のエンコードする手段が、複数のビットでタイミングの差を表す手段と、フレーム毎に一パケット送るようにした複数のパケットにタイミングの差の表示を分割する手段と、どの先行フレームでそのイベントが発生しているかをエンコードする手段と、どの先行フレームでそのイベントが発生しているかを示すエンコードされた情報を奇数のフレームで送信する手段とを含む請求項５に記載の装置。