JPH11503296A - 集積回路全波整流器 - Google Patents

集積回路全波整流器

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JPH11503296A
JPH11503296A JP8527394A JP52739496A JPH11503296A JP H11503296 A JPH11503296 A JP H11503296A JP 8527394 A JP8527394 A JP 8527394A JP 52739496 A JP52739496 A JP 52739496A JP H11503296 A JPH11503296 A JP H11503296A
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シェーレン、ヨス
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ブリティッシュ・テクノロジー・グループ・インター−コーポレート・ライセンシング・リミテッド
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Abstract

(57)【要約】 CMOS技術で構成することができる集積回路全波整流器は、交流入力信号の対向する半サイクルでスイッチするように構成され、ゲートを接続して対向する半サイクルを受取るように構成されたNチャンネルトランジスタの第1の対(104,106);および対向する半サイクルでスイッチするように構成され、共通のドレーンモードで接続されたNチャンネルトランジスタの第2の対を含む。回路は、対向する半サイクルで動作するように構成されたNチャンネルトランジスタの第3の対(112,114)および第4の対(118,120)を含む電圧制限回路を用意することができ、各対の第1のトランジスタ(114,120)は共通のドレーンモードで接続され、各対の他方のトランジスタ(112,118)のゲートはPチャンネルトランジスタ(110)から供給され、Pチャンネルトランジスタはそのゲートから基準電圧を供給される。

Description

【発明の詳細な説明】 集積回路全波整流器 本発明は、整流器、とくに集積回路内に構成される整流器、より詳しくはCM OS技術で構成される集積回路に関する。 通常、整流はダイオードを使用して行われるが、ある型式の集積回路、とくに CMOSでは、ダイオードは存在しない。複雑な回路が集積回路内で構成される とき、整流回路を別の技法で用意しなければならないとするのは不都合である。 本発明の目的は、CMOSで構成できる整流回路を提供することである。 さらに、CMOS回路を含む集積回路では、破損を避けるために印加される電 圧レベルを制限しなければならないことが知られている。CMOS回路は、最大 40Vで動作することができ、それよりも著しく低い最大電圧、例えば3Vだけ が必要とされることも多い。 本発明の別の目的は、整流回路に接続され、CMOS技術で構成可能な電圧制 限回路(リミタ)を提供することである。 集積された整流回路は、文献(Patent Abstract of Japan,volume 012,No.28 7(E-643),1988 年 8月 5日、およびJP-A-63 064572,田村電機製作所)で開示さ れており、全てのトランジスタは同じ型ではなく、都合悪く、それらを全て同じ シリコンウエル上に配置することはできないので、電圧保護を最大にすることは できない。 FR 2 520 950 Ates.では、トランジスタブリッジ整流回路が開示されているが 、この回路を集積回路内に構成することはできない。 本発明によると、集積された全波整流器は1対のトランジスタを含み、交流入 力信号の対向する半サイクルでスイッチするように構成されており、トランジス タの第1の対と同じ型の第2の対は電流制限モードで構成され、同様に前記信号 の対向する半サイクルで動作する。 好ましくは、このトランジスタは全てNチャンネルトランジスタであり、その 第1の対は前記交流入力信号の対向する半サイクルを受取るように接続されたゲ ートを有し、また第2の対は共通のドレーンモードで接続されている。 好ましくは、この回路はCMOS技術で構成される。 好ましくは、上述の全波整流器に接続された電圧制限回路も提供され、それは 二次コイルによって印加される電圧が所定のレベルを超えたときに、電流制限回 路トランジスタのゲートを接地に接続するように構成されたデプレッショントラ ンジスタで構成されている。 本発明のCMOS全波整流器および電圧制限回路の長所は、集積回路が変圧器 を必要とせずにこの回路を介して本線の電圧に接続できることである。この回路 は1100Vまでの電圧で、通常は列車および路面電車電源に使用される600 Vの電圧で使用することができる。 液晶ディスプレイドライバ、リフト、またはエレベータ制御、および交流エン ジンといった多様なICの制御回路が全て変圧器を必要とせずに制御される装置 に直接に接続することができるのが本出願の長所である。 例えば、電車又は路面電車の600V電源のサイリスタ制御に応用されるとき 、サイリスタゲートがこの集積回路に接続されるので、サイリスタは2つのみの ピンで動作できるという別の長所がある。これは、M.-L Bendaas、他による文献 ("Safe and Time Optimized Power Transfer Between Two Induction Loads Su pplied by a Generator"、IEEE Transactions on Industrial Electronics.Vo l.42,No.5,1995年10月)で開示された構造と対照的である。本発明の構造も、 従来の回路よりも著しく簡単であり、従来技術の回路は制御コンピュータとサイ リスタのゲートとのガルバーニ(直流電気)分離のためのインターフェイスボッ クスを動作する変圧器および関係する電源を必要としている。 別の応用は電源用の計器である。 別の応用では、例えば太陽電池からの直流電力が交流電力に接続されるときに 、変圧器を使用せず、かつそれに関連して電力損失なしに、本発明の回路を使用 することができる。 別の応用は技術的に可能であるが、電圧分離に関する安全規則が販売を規制す ることもある。 ここで本発明を添付の図面を引用して例としてのみ記載する。 図1は、電子識別システムの概略図である。 図2は、図1のシステムをより詳細に示した図である。 図3(a)は、CMOS技術で実行することができる半導体全波整流器および 過電圧保護回路の概略図である。 図3(b)および(c)は、図3(a)の回路の種々の部分の電圧サイクルを 示している。 図3(d)および(e)は、図3(a)の回路の動作中の相対的な電圧の大き さを示している。 図4は、サイリスタ制御電源における本発明の応用を示す。 図1は、インターロゲータ(応答指令信号発生器)10およびパッシブ(受動) トランスポンダ12を含む電子識別システムを示している。インターロゲータは、 参照符号14で示されるように、例えば150乃至250kHz でトランスポンダに 電力を送り、トランスポンダはこの電力を使用して、既知の技術によって振幅、 周波数、または位相変調により、例えば数百MHz で識別信号16を送信する。 図2は、本発明の第1の態様によるトランスポンダ12を一層詳細に示している 。トランスポンダは3つのアンテナ18,20,22を有し、それぞれはLC回路の形態 であり;アンテナ18は電力アンテナで成り;アンテナ20はデータ受信アンテナで 成り;アンテナ22はデータ送信アンテナを構成している。典型的にはアンテナ18 ,20,および22の各コイル内の巻線数は、120:30:60である。 電力アンテナ18は、全波整流回路26を介して電力用ストレージキャパシタ24に 接続されており;ここで回路26は4つのダイオードによって示されており、後に 図3aを引用して一層詳細に記載する。 データ受信アンテナ20はデータ入力回路28に、データ送信アンテナ22はデータ 出力回路30に接続されている。全ての4つの素子(完全体,integer)は電力キャ パシタ24からの電力を供給され、図示されているように、キャパシタ24、入力お よび出力回路28,30は、集積回路(IC)32として形成されている。 図2もインターロゲータ10の一部分を示しており、そこでは送信アンテナ34は IC36に接続され、IC36は通常の直列又は並列データライン38によって信号処 理回路(図示されていない)に接続されている。 動作するときは、アンテナ34は交番磁界を放射して、3つのアンテナ18,20,22 のコイル内にエネルギーを誘起し;電力アンテナ18が実質的に最大数のコイルを 含んでいるので、それが最大量のエネルギーを受取り、このエネルギーは回路26 によって整流され、トランスポンダ12の全ての素子に対する電力源として機能す るキャパシタ24によって蓄積される。 データ受信アンテナ20はより少ない量のエネルギーを受取り、変調信号はアン テナ20に接続された回路28によって変換される。応答して、回路30は識別信号を 変調し、この信号はデータ送信アンテナ22によって送信され、アンテナ34によっ て受信され、その後デコードされてトランスポンダ12を識別する。 インターロゲータ10内では、集積回路36は、データラインインターフェイス42 を介してデータライン38およびデータバファ44に接続されたマイクロプロセッサ 40を含んでおり;バッファ44はデジタル信号解析部46に、デジタル信号解析部46 は出力送信機48に接続され、この出力送信機48はマイクロプロセッサ40およびア ンテナ34の一方の側に接続され;さらにアンテナ34は集積ローカルオシレータ49 に接続されている。 動作するとき、データライン38から送信されてアンテナ34によって受信される データ、すなわちアンテナ34によって受信されるデータは、バッファ44に蓄積さ れ;アンテナ34はデータを送信するために、しかるべく変調し;受信されたデー タはデジタル信号解析部46によって解析される。 図2に示されているトランスポンダの主要な特徴は、それをCMOS内に構成 できることである。電力アンテナ18に供給される電力は交流であるので、整流し なければならない。さらに、CMOS技法は低電圧、しばしばたった5Vで動作 する。ICがより高い電圧を受取るときは、それはひどく損傷する。実際に使用 するときはインターロゲータ10からトランスポンダ12への距離が著しく変化する ことができるので、容易に上述のようになる可能性がある。したがって電圧制限 回路が必要とされる。 これらの機能の両方を実行し、CMOS内に構成可能な適切な回路は、図3に 示されている。全波整流器(図2の参照符号26で概略的に示されている)をCM OS内に構成することができる。それは、ブリッジ26のダイオードの代りに4つ のNチャンネルトランジスタ102,104,106,108 を具備している。 トランジスタ104,106 は、それらのゲートを電力アンテナ18の二次巻線18aの 両端部に接続して、スイッチとして機能する。トランジスタ102,108 は、共通の ドレーンモードで接続されている。4つのトランジスタは一緒に、整流回路を形 成している。 一方の半サイクル、例えばコイル18aの左側が正であるとき、電流はトランジ スタ102 を通って電力キャパシタ24の一方の側に流れ;そのゲート上の電圧によ ってトランジスタ104 は閉じられたままになるので、電流はトランジスタを通る ことはできないが、一方でトランジスタ106 は開放しているので;電力キャパシ タ24は充電電流を受取ることができる。他方の半サイクルでは、鏡像配置が適用 される。 図3(b)には電圧変動が示されており;キャパシタ24に印加されるロード電 圧Vloadは最初は高いが、Vchargeによって示されているように、キャパシタを 充電するときに急速に減少する。トランジスタ104 および108 のゲート間の電圧 差Vdiffは周期的であり、始動時に迅速に安定状態に到達する。 よく知られているように、CMOS技術は電圧に敏感であり、電圧制限手段が 組込まれなければならない。したがって回路は追加のトランジスタの対112,114 および118,120 を含み、一方の対はコイル18aの各端部に接続され、トランジス タの他方の対114,120 も共通ドレーンモードに接続されている。トランジスタ11 2,118 のゲートは、逆型のトランジスタ、すなわちPチャンネルトランジスタ11 0 から供給され、そのゲートはキャパシタ24から基準電圧VRefを供給される。 回路18aからの電圧がCMOS素子にとって高過ぎるとき、対向する半サイクル で動作するトランジスタの対112,114 または118,120 は、コイルから参照符号11 6 で示されている基板への電流を短絡するように構成されている。図3(c)に は、キャパシタ24の電圧Vchargeおよび基準電圧VRefの必要とされる相関する 大きさが示されている。 ゲート電圧の設定は重大である。始動モードでの動作、すなわち電力キャパシ タ24をロードして、ローカル電力が利用できなくなる前の動作に対して、トラン ジスタ112 および118 のゲートに接続されたデプレッショントランジスタ124 が 用意されている。一方の半サイクルでは、トランジスタ112 がデプレッショント ランジスタ124 を介して基板116 へ接続され、整流回路を保護する。反対の半サ イクルでは、トランジスタ118 が同様の方法で動作する。 回路の種々の部分での電圧と電流の相対的変化は図3(d)に示されている。 トランジスタ102 の電圧は最初はゼロであり、その後約6Vまで増加する。11 2 のドレーン電流と全電流の一致によって示されるように、全ての電流が電流制 限回路を通り、キャパシタ24へは通らないとき、トランジスタ118 のゲートの電 圧V112は最初はゼロであり、遅延後に約2Vに増加し、トランジスタは動作し て、トランジスタ118 を通る電流を減少させ;電流制限回路は完全に動作し、一 方でキャパシタ24(ICload)は安定電圧Vloadを保持して、安定基準電圧VRe f を供給する。 図3(e)は、回路の種々のトランジスタ、すなわちトランジスタ104 および 108 のゲートの電圧、基準電圧、120 のドレーンの電圧、および112 のゲートの 電圧を示し;電圧がそれを動作するのに十分であるとき、トランジスタ112 の電 圧は電流制限回路の動作を示している。 種々のトランジスタの特性は、二次コイル18aからの予測される電圧およびC MOS回路が許容できる最大電流によって判断される。 二次コイル18aの抵抗が低すぎるときには、好ましくは多結晶シリコンから製 造される付加的な抵抗(図示されていない)をそれと直列に接続することができ る。 トランジスタの大半はN型であるので、それらを全て最大の電圧保護を行う特 性を有する同じシリコンウエル内に配置することができる。 図4は、サイリスタ制御電源を示している。三相380v/50Hz入力50は、 整流器ブリッジ63として構成されている6つのサイリスタ52,54,56,58,60,62 に 接続されている。6つのサイリスタのゲートは半導体チップ64に接続され、その チップ上では図3aに示されている全波整流器および電圧制限回路がCMOS内 に構成されている。チップ64はさらに、入力50および2つの対のサイリスタ66,6 8,70,72 並びに別のサイリスタ74のゲートにも接続され、これらのサイリスタの 全ては第1のインダクタンス76と一緒にサイリスタブリッジインバータ77を形成 している。ブリッジインバータ77は第2のインダクタンス78を介して整流器ブリ ッジ63に接続されている。 ブリッジインバータ77の出力は、380Vで動作するロード80に接続されてい る。 図4を参照すると、三相入力によって直接に電力を供給され、サイリスタのゲ ートを直接に制御するチップ64が示されている。 図4に示されている回路は、電源または変圧器を追加せずに単一のハイブリッ ド上で構成することができ、本線の電力またはその他の高電源を制御するために デジタル処理電力が必要とされるとき、環境で使用することができる。 本発明の回路の応用は、上述の例の何れかに制限されず、整流を必要とし過電 圧の保護を行うCMOSチップで使用することができる。加えて、ダイオードを 適用することができないIC技術に応用することもできる。
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Claims (1)

  1. 【特許請求の範囲】 1.交流入力信号の対向する半サイクルでスイッチするように構成されたトラン ジスタの第1の対(104,106)と、電流制限モードで配置され、同じく前記信号の 対向する半サイクルで動作するトランジスタの第2の対(102,108)とを含むこと を特徴とする集積回路全波整流器。 2.CMOS内に構成された請求項1記載の集積回路全波整流器。 3.トランジスタ(102,104,106,108)がNチャンネルトランジスタであり、その 第1の対(104,106)がゲートを接続して前記交流信号の対向する半サイクルを受 取り、その第2の対(102,108)が共通のドレーンモードで接続されている請求項 1記載の全波整流器。 4.40乃至100Vの電圧源に直接接続する手段を含むことを特徴とする請求 項3記載の全波整流器。 5.トランジスタの第3の対(112,114)、トランジスタの第4の対(118,120)、お よび整流器への入力電圧が所定のレベルを超えるときに電流制限回路トランジス タ(102,108)のゲートを接地に接続するように構成されたデプレッショントラン ジスタ(124)とを有する電圧制限回路をさらに含むことを特徴とする請求項3記 載の全波整流器。 6.第3の対(112,114)および第4の対(118,120)が対向する半サイクルで動作す るように構成され、各対の第1のトランジスタは共通のドレーンモードで接続さ れ、各対からの第2のトランジスタのゲートが逆型のトランジスタ(110)から供 給され、逆型の前記トランジスタがゲートから基準電圧を供給されることを特徴 とする請求項5記載の全波整流器。 7.トランジスタの第1、第2、第3、および第4の対(104,106;102,108;112,1 14;118,120)がNチャンネルトランジスタであり、逆型のトランジスタ(110)がP チャンネルトランジスタであることを特徴とする請求項6記載の全波整流器。 8.交流入力信号の対向する半サイクルでスイッチするように構成されたトラン ジスタの第1の対(104,106)および電流制限モードで配置され、さらに前記信号 の対向する半サイクルで動作するトランジスタの第2の対(102,108)を含む集積 回路全波整流器に接続された電力アンテナ(18)と; 全波整流器に接続され、電力を蓄積し、それを供給してトランスポンダを動 作する電力蓄積手段(24)と; データ受信アンテナ(20)および前記トランスポンダに衝突する放射線からデ ータ信号を抽出する手段(28)と; データ出力信号を送信する送信アンテナ(22)と; 前記データ信号に応答し、トランスポンダを識別する応答信号をデータ送信 アンテナ(22)に供給するデータ蓄積手段(62)とを含むことを特徴とする電子識別 システム用パッシブトランスポンダ。 9.トランジスタの第3の対(112,114)、トランジスタの第4の対(118,120)、お よび整流器に対する入力電圧が所定のレベルを越えたときに、電流制限回路トラ ンジスタ(102,108)を接地に接続するように構成されたデプレッショントランジ スタ(124)を有する電圧制限回路をさらに含むことを特徴とする請求項8記載の パッシブトランスポンダ。 10.三相電源(50)に接続可能な三相サイリスタ整流器ブリッジ(63);交流入力 信号の対向する半サイクルでスイッチするように構成されたトランジスタの第1 の対(104,106)、および電流制限モードで構成され、さらに前記信号の対向する 半サイクルで動作するトランジスタの第2の対(102,108)を含み、入力側で前記 三相電源(50)へ、出力側で整流器ブリッジのサイリスタのゲートに接続され、さ らにサイリスタブリッジインバータ(77)として配置されている2つの対のサイリ スタ(66,68,70,72)並びに別のサイリスタのゲートとインダクタンスとにさらに 接続されている集積回路全波整流器;およびサイリスタブリッジインバータ(77) の出力を三相電源の電圧で動作可能なロード(80)へ接続する手段を含むことを特 徴とするサイリスタ制御電源。 11.トランジスタの第3の対(112,114)、トランジスタの第4の対(118,120)、 および整流器への入力信号が所定のレベルを越えたときに電流制限回路トランジ スタ(102,108)のゲートを接地に接続するように構成されたデプレッショントラ ンジスタ(124)とを有する電圧制限回路をさらに含むことを特徴とする請求項1 0記載のサイリスタ制御電源。
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