KR19980702934A - 전자 식별 시스템용 트랜스폰더 - Google Patents

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KR19980702934A
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루시카토케
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Abstract

전자 식별 시스템용 수동 트랜스폰더는 CMOS로 구현되며, 전력 안테나(18)와 상기 트랜스폰더에 영향을 주는 방사선으로부터 전력을 배출하고 이를 전력 저장 수단(24)에 공급하는 정류기 회로(26); 데이터 수신 안테나(20)와 트랜스폰더에 영향을 주는 방사선으로부터 데이터 입력 신호를 배출하는 회로(28); 데이터 출력 신호를 전송하는 데이터 전송 안테나(22); 및 데이터를 저장하고, 트랜스폰더를 식별하는 신호를 안테나(22)에 공급하는 EEPROM(62)을 포함한다.

Description

전자 식별 시스템용 트랜스폰더
전자 식별 시스템은 예를 들어 트랜스폰더를 가진 허가된 사람이 검문소를 통과하도록 보안을 위하여 이용될 수 있거나, 또는 슈퍼마켓 특히 계산대를 통과하는 짐이 실린 슈퍼마켓 트롤리내의 물건과 같이 트랜스폰더가 부착된 물품을 식별하기 위하여 이용되거나, 또는 재생과 같은 쓰레기 수집 시스템에 대하여 분류된 재료의 개별 용기를 식별하기 위하여 이용될 수 있다.
상기와 같은 시스템에서, 트랜스폰더는 때때로 수동 트랜스폰더이며, 이는 전력 신호와 인테로게이터로부터 방출된 인테로게이션 신호를 수신하고 이에 응답하여 응답 통신 신호를 발생 및 방출한다. 인테로게이터의 방출 수단 및 트랜스폰더의 신호 수신/방출 수단은 공진 LC 회로를 포함하며, 데이터는 상기 공진 주파수에 인가되는 변조를 포함한다.
본 발명은 전자 식별 시스템에 관한 것이며, 특히 인테로게이터(interrogator) 및 하나 이상의 비접촉 트랜스폰더를 포함하는 시스템 및 상기 시스템 또는 다른 시스템에 이용되는 회로에 관한 것이다.
도 1은 전자 식별 시스템의 계략도이다.
도 2는 상기와 같은 시스템의 상세도이다.
도 3은 도 2의 트랜스폰더의 일부를 상세히 도시한다.
도 4는 교정 회로를 부가적으로 가진 시스템을 도시하며, 도 4b 및 4c는 두 개의 선택적인 동작 모드의 결과를 도시한다.
도 5는 상이한 모드에서 동작할 때 전술한 종류의 트랜스폰더의 가변 에너지 및 주파수 요구조건을 도시한다.
도 6은 제로-교차 원리에 따라 작동하는 트랜스폰더용 국부 클록 발진기를 제공하는 집적 회로의 일부를 도시한다.
도 7(a)은 CMOS기술로 구현될 수 있는 고체 전파 정류기 및 과전압 보호 회로를 도시한다.
도 7(b) 및 7(c)은 도 7(a)의 회로의 여러 가지 부분에서 전압 주기를 도시한다.
도 7(d) 및 7(e)은 도 7(a)의 회로 동작 중에 상대 전압 진폭을 도시한다.
도 8은 진폭 변조된 데이터의 배출을 허용하는 회로를 도시한다.
도 9는 본 발명에 따른 트랜스폰더의 클록 및 입력 신호를 도시한다.
도 10(a)은 클록 신호를 90°위상 변위하는 회로를 도시한다.
도 10(b) 및 10(c)은 각각 도 10(a)의 회로에 대하여 입력되는 데이터 로우 및 데이터 하이에 대한 타이밍도이다.
도 11은 수동 트랜스폰더에 대한 피드백 신호가 결합된 캐패시터를 도시한다.
도 12는 도 11의 회로의 일부에 대한 신호를 도시한다.
도 13은 본 발명에 따른 전자 식별 시스템의 이용을 도시한다.
도 14는 상보 검출 시스템과 결합된 본 발명에 따른 전자 식별 시스템의 이용을 도시한다.
본 발명은 먼저 상기 시스템에 이용하기 위한 수동 공진 트랜스폰더에 관한 것이며, 이를 특정 타입의 수동 트랜스폰더라고 한다. 상기 시스템은 또한 공동계류중이며 1995년 4월 27일에 출원된 출원번호 제 9508600.5호 및 1995년 6월 1일에 출원된 제 9511085.4호에 기술된 인테로게이터를 포함한다.
공지된 타입의 수동 트랜스폰더는 정보 카드이며, 이는 토판 프린팅 컴패니 리미티드의 EP0 336 432에 기술되어 있다. 상기 트랜스폰더는 회로 보드 상에 3개의 외부 코일을 가지며, 상기 코일들은 동작시 터미널 유니트에서 대응 코일이 인접하게 배치되어야 한다.
공지된 또다른 타입의 수동 트랜스폰더는 컴퓨터 처리 카드이며, 이는 아메리칸 텔레폰텔레그래프 컴패니의 WO 86/04705에 기술되어 있으며, 만찬가지로 동작시 카드용 수용기(receptor)에서 대응 코일이 인접하게 배치되어야 하는 3개의 코일을 가진다.
유럽특허출원 제 0 598 624 A1,CSIR,에 기술된 선택적인 수동 트랜스폰더 전자 검출 시스템에서, 인테로게이터는 고정 주파수 신호를 방출하고, 트랜스폰더는 고정 주파수에서 신호를 변조하여 그 자신을 식별한다. 이러한 방식을 주파수-백 모드(Frequency-Back mode)라고 한다.
주파수-백 모드에서, 신호발신 속도는 시스템이 Q 펙터(factor)의 변화에 따라 동작하는 것보다 높다. 그러나, 주파수-백 모드는 인테로게이터 및 트랜스폰더 사이의 제한된 거리범위에서만 사용될 수 있다.
본 발명의 제 1특징으로서, 수용기 코일과 관련된 위치설정은 불필요하며, 트랜스폰더는 전술한 공동계류중인 출원에 설명된 인테로게이터로부터 실제 거리에서 동작할 수 있다. 이러한 장점은 본 발명의 정류 회로의 사용 결과이며, 이는 공동계류중인 분할출원{ }을 참조하기 바란다.
본 발명의 제 1특징으로서, 인테로게이터 회로로부터 실제 거리에서의 동작이 가능하며, 이러한 환경에서 국부 클록 발진기를 제공하는 것이 바람직하다.
본 발명의 제 2특징은 예를 들어 수동 트랜스폰더 상에 이용하기 위한 제로-교차(cross) 검출기 회로로서 동작하는 국부 클록 발진기에 관한 것이다. 제로-교차 검출기 회로는 지멘스의 EP 0 590 303에 기술되어 있지만, 상기 회로는 본 발명에 비하여 많은 수의 여러 종류의 트랜지스터를 사용한다. 다른 제로-교차 검출기 회로는 텔레풍켄의 EP 0 369 981에 개시되어 있지만, 상기 회로는 트랜지스터 쌍을 이용하지 않는다.
국부 클록 발진기를 제공함으로써 클록 신호와 데이터 신호는 90°위상차이를 가진다.
본 발명의 제 3특징은 클록 데이터 신호와 같은 신호를 90°위상 변위시키는 회로에 관한 것이며; 수동 트랜스폰더에서 상기와 같은 회로의 이용은 출력 신호가 클록 신호와 90°위상차이를 가질 때도 트랜스폰더에 큰 전력을 공급함에 따라 고주파를 샘플링할 필요 없이 진폭 변조 데이터를 빼내지 위하여 슈미트 트리거를 사용하도록 하는 것이다.
주파수 및 위상 검출과 관련된 회로는 코델의 미국특허4773085, 넬슨의 미국특허4876699 및 아더슨의 미국특허4380083에 시술되어 있지만, 상기 종래 회로는 본 발명의 회로와 동작 및 효과가 다르다.
본 발명의 제 4특징은 전력 수신과 데이터 수신 및 데이터 전송을 위한 단일 안테나 코일을 가진 수동 트랜스폰더에 관한 것이며; 상기와 같은 장치의 단점은 단일 코일과 회로의 연결 및 전파 정류기의 이용이 높은 전력 소모 및 전력 누설의 위험을 발생시킨다는 것이었으나 상기 본 발명의 제 4특징은 상기와 같은 단점을 해결하는 회로를 제공한다는 것이다.
본 발명의 제 5특징에 따르면, 전술한 종류의 수동 트랜스폰더는 전력 안테나 및 트랜스폰더에 영향을 주는 방사선으로부터 전력 신호를 배출하는 수단;
배출된 전력을 저장하고 트랜스폰더를 동작시키도록 이를 공급하는 전력 저장 수단;
데이터 수신 안테나와 트랜스폰더에 영향을 주는 방사선으로부터 데이터 입력 신호를 배출하는 수단;
데이터 출력 신호를 전송하는 데이터 전송 안테나; 및
데이터 입력 신호에 응답하여 트랜스폰더를 식별하는 데이터 출력 신호를 데이터 전송 수단에 공급하는 데이터 저장 수단을 포함한다.
본 발명의 제 1특징에 따른 수동 공진 트랜스폰더의 장점은 단일 반도체 칩 상에 CMOS로 구현될 수 있다는 것이다.
바람직하게 데이터 저장 수단은 또한 최초 또는 갱신된 응답 신호를 기록하도록 데이터 입력 신호에 응답한다.
전력 안테나, 데이터 수신 안테나 및 데이터 전송 안테나는 각각 공진 LC 회로의 일부를 형성하는 코일을 포함할 수 있으며, 이 경우에 전력 안테나 코일은 데이터 수신 및 데이터 전송 안테나 코일의 턴 수보다 예를 들어 2배정도 큰 턴 수를 가지며; 데이터 전송 코일은 데이터 수신 코일의 턴 수보다 예를 들어 2배정도 큰 턴 수를 가진다.
바람직하게 전력 안테나, 데이터 수신 안테나 및 데이터 전송 안테나를 구성하는 상기 코일은 CMOS기술로 형성된 집적 회로 상에 구현된 코일 형태로 제공되며; 각각의 코일은 상기 집적 회로의 각각의 일부의 코어를 감싸는 코일 형태이거나 또는 CMOS 회로의 패시베이션 층의 상부 상에 증착된 코일 형태일 수 있다.
선택적으로 각각의 안테나용 코일은 적어도 한 쌍의 팬케익 코일을 포함하며, 상기 팬케익 코일은 평면 나선형 코일이며, 각쌍의 나선형 코일은 반대극성을 가진다.
또한 본 발명에 따르면 상기 안테나의 Q펙터가 특정 방법에 따라 가변하도록 배치된 데이터 전송 안테나와 관련된 수단을 가진다.
또한 본 발명의 중요 특징에 따르면, 전송 안테나에 교정 신호를 제공하는 교정 회로 및 전력 안테나에 의하여 수신된 전력이 소정 최대 및 최소 전력 레벨에 도달할 때를 표시하는 수단을 가진다. 최대 및 최소 레벨은 인테로게이터로부터 트랜스폰더의 특정 거리에 대한 바람직한 수신 전력 범위를 결정하며; 인테로게이터는 트랜스폰더의 효율적인 동작에 대한 방사 전력을 가변시킬 수 있다.
바람직하게, 트랜스폰더 동작의 적합한 주파수를 표시하는 수단을 포함하며; 인테로게이터는 방사된 전력 신호 및 이에 따른 주파수를 가변시킬 수 있다.
바람직하게, 교정 회로는 동작 모드에 대한 트랜스폰더의 전력 요구조건에 따라 전송 안테나에 교정 신호를 공급하며; 인테로게이터는 방사된 전력 및 선택적으로 트랜스폰더의 다음과 같은 여러 가지 전력 요구조건에 따라 주파수를 가변할 수 있다.
(a) 교정 신호 출력;
(b) 데이터 수신 안테나에 영향을 주는 방사선으로부터의 데이터 입력 신호 배출과 상기 신호의 해석; 및
(c) 데이터 전송 안테나에 의한 데이터 출력 신호의 출력.
본 발명에 따른 수동 트랜스폰더의 특징은 데이터 전송 안테나의 Q펙터가 넓고 단조롭다는 것이며; 이는 종래 수동 공진 트랜스폰더에 제공된 결합 데이터 전송/수신 안테나의 좁고 날카로운 Q펙터와 대조적이다. 트랜스폰더의 동작 주파수 역시 가변하기 때문에, 관련된 인테로게이터가 상당히 정밀한 신호 분석 장치를 가지는 것이 필수적이며, 바람직하게, 디지털 신호 분석기가 제공되는 것이 필수적이다.
따라서, 본 발명에 따른 트랜스폰더에 공급된 전력 신호의 주파수가 가변될 수 있기 때문에, 국부 클록 신호가 공급되어야 한다. 종래 방법은 슈미트 트리거 회로를 이용하여야 하며, 상기와 같은 회로는 고정된 트리거 레벨을 가지는데 입력신호는 진폭 변조된 데이터를 포함하고 입력 신호는 약하기 때문에 수동 트랜스폰더에서 동작할 수 없다.
본 발명의 제 2특징에 따르면, 제로-교차 검출기 회로는 비교기 회로의 입력으로서 두 개의 N채널 트랜지스터; 전류소스에 대하여 기준 전압을 제공하는 고임피던스 저항 분할기; 및 각각의 N채널 트랜지스터에 연결된 전류 출력 회로를 포함한다. 상기와 같은 제로-교차 검출기 회로는 본 발명의 제 1특징에 따라 수동 트랜스폰더의 데이터 수신 안테나의 2차 코일에 연결될 수 있지만, 다른식으로 이용할 수 있다. 바람직하게, 각각의 전류 출력 회로에 연결된 폴로워(follower) 회로/트랜지스터가 제공되며, 이로부터 안정된 클록 신호가 데이터 수신 안테나에 의하여 수신된 클록 신호의 극성 변경에 따라 제공될 수 있다.
전술한 바와 같이, 본 발명의 제 1특징에 따른 수동 트랜스폰더의 장점은 CMOS기술로 구현될 수 있다는 것이다. 그러나 전력 안테나에 공급된 전력은 정류가 필요한 a.c형태이다. 종래에는, 정류는 다이오드를 이용하여 수행되었지만 다이오드는 CMOS 형태로 존재하지 않는다. 또한, 전압 레벨은 CMOS 회로에 손상을 주지 않도록 제한되어야 하며, 상기 회로는 최대 40볼트 및 이보다 상당히 낮은 최대 전압, 예를 들어 5볼트에서 동작할 수 있다.
바람직하게, 본 발명의 제 1특징에 따른 트랜스폰더에는 양쪽 반 주기를 스위칭 온하도록 배치된 제 1 트랜지스터 쌍 및 양쪽 반 주기상에서 동작하며 전류 제한 모드로 배치된 제 2트랜지스터 쌍을 가진 CMOS 집적 전파 정류기가 제공된다.
바람직하게, 트랜지스터는 모두 N채널 트랜지스터이며, 제 1쌍의 게이트는 a.c 입력 신호의 양쪽 반 주기를 수신하도록 연결되며, 제 2쌍은 공통 드레인 모드로 연결된다.
바람직하게, 2차 코일에 의하여 공급된 전압이 소정 레벨을 초과할 때 전류 제한기 트랜지스터의 게이트를 그라운드에 연결하는 공핍 트랜지스터를 가진 전술한 전파 정류기에 연결된 전압 제한기 회로가 제공된다.
본 발명에 따른 CMOS 전파 정류기 및 전압 제한기의 장점은 상기와 같은 회로를 통하여 변압기 없이 주전압에 연결될 수 있다는 것이다. 상기와 같은 정류기는 본 발명의 제 1특징에 따른 수동 트랜스폰더에 이용될 수 있지만, 다른 곳에도 이용될 수 있다.
수동 트랜스폰더에 따르면, 일부 구성에서 데이터 수신 안테나에 의하여 수신된 정보는 진폭 변조된 형태이다. 본 발명에 따른 트랜스폰더의 장점은 인테로게이터로부터의 동작 거리가 가깝게 고정되지 않는 다는 것이지만 그로 인한 단점은 위상 정보가 수신된 데이터로부터 배출될 수 없다는 것이다.
선택적으로 CMOS 집적 전파 정류기와 데이터 수신 안테나상의 진폭 변조된 신호를 수신할 수 있는 관련 전압 제한 회로를 가진 본 발명의 제 1특징에 따른 수동 트랜스폰더가 제공되며, 여기서 상기 공핍 트랜지스터는 슈미트 트리거 회로에 연결되며, 상기 슈미트 트리거 회로의 출력은 진폭 변조된 정보를 포함하는 데이터 신호를 포함한다.
그러나, 데이터 수신 안테나에 의하여 수신된 신호로부터 진폭 변조된 데이터를 배출시키도록 클록 신호 및 슈미트 트리거를 제공하는 제로-교차 검출기를 가진 수동 트랜스폰더에서, 슈미트 트리거로부터의 출력 신호는 클록 신호와 90°위상차이를 가진다.
종래 방법은 고주파수 샘플링을 사용하는 것이었지만, 상기 샘플링은 상당한 전력을 요구하며, 본 발명의 주요 목적은 트랜스폰더의 전력 소비를 감소시키는 것이다.
본 발명의 제 3특징에 따르면, 클록 데이터 신호와 같은 신호에 90°위상 변위를 제공하는 수단을 제공하며, 상기 수단은 클록 및 데이터 신호를 소정 리세트가능한 상태를 가지는 세트-리세트 플립플롭에 공급하는 3개의 AND게이트, OR게이트 및 인버터로 된 결합부; 및 상기 플립플롭의 출력과 비반전 및 반전 클록 신호와 직렬로 공급되는 제 1 및 제 2 D래치를 포함하며; 상기 구성은 플립플롭의 출력이 0 또는 이전 상태를 가지도록 되며, 제 2래치의 출력은 2데이터 주기 지연 후에 클록 신호의 상승 에지상에서 판독된 데이터 신호를 포함하며, 따라서 90°위상 변위가 제공된다. 상기와 같은 위상 변위 수단은 본 발명의 제 1특징에 따른 수동 트랜스폰더에 이용될 수 있다.
본 발명의 제 4특징에서, 전술한 타입의 수동 리스폰더는 전력과 데이터 수신 및 데이터 전송을 위한 단일 안테나를 포함하며, 안테나 이차측 코일의 한쪽과 인버터 회로의 한쪽 사이에 각각 연결된 적어도 한 쌍의 공핍 트랜지스터를 포함한다. 상기와 같은 구성에서, 사각파 입력은 버스트 주파수 출력 신호로 변환된다.
그러나 트랜스폰더는 인테로게이터로부터 너무 멀리 떨어져 있어 출력 버스트 신호가 검출되지 않는 경우가 있다. 선택적으로 사각파 입력의 주파수와 비교하여 높은 주파수에서 신호 버스트를 스위칭하는 발진기 회로가 제공된다.
Q펙터의 변화에 따라 동작하는 본 발명의 제 1특징에 따른 수동 트랜스폰더는 주파수-백 회로와 같은 상보형 회로와 관련하여 이용될 수 있으며, 상기 회로중 하나는 트랜스폰더와 관련 인테로게이터 사이의 거리 또는 이용가능한 저장 전력과 같은 전류 상태에 따라 활성화될 수 있다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
도 1은 인테로게이터(10) 및 수동 트랜스폰더(12)를 포함하는 전자 식별 시스템을 도시한다. 인테로게이터는 예를 들어 150 내지 250kHz에서 (14)로 표시된 트랜스폰더에 전력을 전송하며, 트랜스폰더는 예를 들어 몇백 MHz에서 진폭, 주파수 또는 위상 변조된 식별 신호(16)를 전송하기 위하여 상기 전력을 이용하며, 상기 변조는 공지된 기술에 의하여 이루어진다.
도 2는 본 발명의 제 1특징에 따른 트랜스폰더(12)를 상세히 도시한다. 트랜스폰더는 3개의 안테나(18, 20, 22)를 가지며, 각각은 LC 회로 형태이며; 안테나(18)는 전력 안테나를 포함하며, 안테나(20)는 데이터 수신 안테나를 포함하며, 안테나(22)는 데이터 전송 안테나를 포함한다. 일반적으로 안테나(18, 20, 22)의 각 코일의 권선 수는 120:30:60이다.
전력 안테나(18)는 전파 정류 회로(26)를 통하여 전력 저장 캐패시터(24)에 연결되며, 상기 회로(26)는 여기서 4개의 다이오드로 표시되며, 도 7을 참조로 상세히 설명한다.
데이터 수신 안테나(20)는 데이터 입력 회로(28)에 연결되며, 데이터 전송 안테나(22)는 데이터 출력 회로(30)에 연결된다. 모든 4개의 부재에는 전력 캐패시터(24)로부터의 전력이 제공되며, 도시된 바와 같이, 캐패시터(24)와 데이터 입력 및 출력 회로(28, 30)는 집적 회로(i.c.)(32)로서 형성된다.
도 2는 또한 신호 처리 회로(도시안됨)에 종래 직렬 또는 병렬 데이터 라인(38)에 의하여 연결된 i.c.(36)에 연결된 전송 안테나(34)를 가진 인테로게이터(10)의 일부를 도시한다.
동작시, 안테나(34)는 3개의 모든 안테나(18, 20, 22)의 코일의 에너지를 포함하는 교번 자기장을 방출하며; 전력 안테나(18)는 다수의 코일을 포함하기 때문에, 상기 전력 안테나는 많은 양의 에너지를 수신하며, 상기 에너지는 회로(26)에 의하여 정류되고 캐패시터(24)에 저장되며, 상기 캐패시터는 트랜스폰더(12)의 모든 소자의 전력 소스로서 작용한다.
데이터 수신 안테나(20)는 작은 양의 에너지를 수신하며, 변조된 신호는 관련 회로(28)에 의하여 해석된다. 데이터 전송 모드에서, 회로(30)는 데이터 전송 안테나(22)에 의하여 전송되고 안테나(34)에 의하여 수신되고 다음에 트랜스폰더(12)를 식별하도록 디코딩되는 변조된 식별 신호를 제공한다.
인테로게이터(10)에서, 집적 회로(36)는 데이터 라인 인터페이스(42)를 통하여 데이터 라인(38) 및 데이터 버퍼(44)에 연결된 마이크로프로세서(40)를 포함하며; 버퍼(44)는 디지털 신호 분석 유니트(46)에 연결되며, 상기 디지털 신호 분석 유니트는 출력 전송기(48)를 통하여 마이크로프로세서(40) 및 안테나(34)의 일단에 연결되며; 또한 안테나(34)의 타단에 연결된 집적 국부 발진기(49)가 제공된다.
동작시, 안테나(34)에 의하여 전송하기 위하여 데이터 라인(38)으로부터 수신된 데이터 또는 안테나(34)에 수신된 데이터는 버퍼(44)에 저장되며; 데이터 전송을 위하여, 안테나(34)는 그에 따라서 변조되며; 수신된 데이터는 디지털 신호 분석 유니트(46)에 의하여 분석된다.
도 2에 도시된 장치에 의하여 전송되고 수신될 수 있는 신호 타입은 데이터 수신 유니트(28) 및 데이터 전송 유니트(30)를 상세히 도시하는 도 3을 참조로 설명된다.
데이터 수신 유니트(28)는 디지털 위상 동기 루프(PLL)(52)를 통하여 맨체스터 디코더(54)에 연결된 국부 클록 발진기(50)를 포함하며, 상기 맨체스터 디코더는 프로세서(56)에 신호를 공급한다. PLL(52)은 또한 입력 버퍼(58)에 연결되며, 출력 버퍼(60) 및 국부 메모리(62)가 제공된다. 전체 회로는 CMOS로 구현된다.
동작시, 입력 버퍼(58)에 의하여 안테나(20)(도 2)로부터 수신된 데이터는 데이터 신호의 주파수에 의존하는 주파수에서 국부 발진기(50)에 의하여 클록킹되며; PLL(52)은 상기 주파수를 레귤레이션하여 맨체스터 디코더(54)에 주파수 변화를 나타내는 에러 코드를 공급하며; 상기 디코딩된 데이터는 프로세서(56)에 의하여 처리되며, 상기 프로세서는 칩(28) 상의 소정 기능을 수행하거나 또는 국부 메모리(62)의 내용을 근거로 소정 데이터를 출력 버퍼(60)를 통하여 데이터 출력 유니트(30)(도 2)로 복귀시킨다.
국부 메모리(62)는 비휘발성이여서, 상기 메모리는 외부 전력 공급이 없을 때, 즉 전력을 가진 수동 트랜스폰더(12)가 인테로게이터(10) 근방에 배치되지 않을 때, 데이터를 유지한다. 일반적으로 저장된 데이터는 슈퍼마켓 물건의 종류 및 가격과 같은 트랜스폰더의 반송자를 식별하거나, 트랜스폰더를 가진 사람 및 예를 들어 물리적 또는 전자적 접근을 허용하는 권한과 같은 관련 레벨을 식별한다.
본 발명에 따른 트랜스폰더의 장점은 국부 메모리의 내용이 예를 들어 슈퍼마켓 물건에 대한 가격 변경 또는 최초 가격 기록에 의하여 갱신되도록 하는 입력 신호가 수신될 수 있다는 것이다. 상기와 같은 변경은 안테나(20)를 통하여 신호가 전송되는 기록 주기 중에 실행될 수 있으며, 다음 판독 주기는 안테나(22)를 통하여 갱신된 정보를 공급한다.
다른 사용분야에서, 트랜스폰더는 세대에 공급되는 다수의 분류된 재생 쓰레기 수집용 컨테이너 각각에 부착될 수 있으며, 인테로게이터는 수집 용기에 의하여 운반되며; 수집시, 컨테이너는 개별적으로 무게가 달아지며 내용물의 무게는 트랜스폰더 및 용기상의 저장부에 기록되며; 상기 기록으로부터 수집된 물질에 대한 월별 청구서가 세대로 발행될 수 있다.
도 1의 안테나(18, 20, 22)상의 코일 수에 대한 비율에 대하여 기준이 설정되어 있었다. 종래 장치에서 안테나(18)와 동일한 즉 300턴의 전력 코일을 제공할 필요가 있다. 본 발명에 따른 별도의 데이터 수신 및 전송 코일을 가지며, CMOS로 구현된 트랜스폰더에서, 120턴 수를 가진 전력 안테나는 칩에 전력을 공급하기에 충분하며, 상기 전력은 150 내지 250kHz 사이의 주파수로서 공급된다.
상기와 같은 적은 수의 코일을 가진 안테나는 결국 넓고 단조로운 Q펙터를 가진다.
데이터 전송 신호를 제공하는 하나의 장치는 도 3을 참조로 설명된다. 데이터 입력 회로(28)의 출력 버퍼(60)는 출력 회로(30)의 출력 로직부(64)에 연결된다. 상기 로직부(64)는 맨체스터 프로토콜과 일부 추가 제어 비트에 따라 데이터를 변조함으로써 출력될 데이터를 코딩한다. 각각의 로직 레벨은 교차 데이터 출력 안테나(22)에 연결된 스위치(66)를 열거나 닫으며, 상기 회로 소자는 CMOS 형태로 제공된다.
스위치(66)를 열거나 닫음에 따라 4-안테나 시스템의 Q펙터를 가변시키는 안테나(22)의 코일부분을 단락시키며; 인테로게이터(10)에서의 회로는 상기 Q펙터를 검출하고 이를 예를 들어 슈퍼마켓 물건의 가격과 같은 트랜스폰더에 관련된 정보로 해석한다. Q펙터는 넓고 단조롭기 때문에, 인테로게이터(10)에서 디지털 신호 분석기(46)를 사용할 필요가 있다.
전술한 바와 같이, 트랜스폰더의 주요부분은 안테나(18, 20, 22)의 코일을 포함하여 CMOS로 구현될 수 있다. 상기 코일 자체는 CMOS로 구현될 수 있으며 집적 회로의 관련 능동 영역을 감쌀 수 있다. 상기 코일은 집적 회로의 나머지부분이 처리될 때와 동시에 제공된다. 각각의 안테나에 요구되는 권선 수는 작기 때문에, 요구되는 실리콘 커버 영역은 많지 않으며 350나도 하베이(Harvey) 코일에 대하여 1제곱 밀리미터만큼 작을 수 있다. 선택적으로 코일은 공지된 기술을 이용하여 집적 회로에 부가된 패시베이션 층의 상부에 배치될 수 있다.
집적 회로 영역을 감싸는 코일의 단점은 작은 금속 부분으로의 원치 않는 전류를 포함하여 자속이 칩의 능동 영역을 통과할 수 있어 불안정하게 된다는 것이다.
변형으로서, 각각의 안테나(18, 20, 22)에 대한 권선은 반대 방향으로 감긴 평면 코일 쌍으로서 제공되며, 이는 팬케익 코일로 공지되어 있다. 선택적으로 각각의 권선은 일반적으로 결합 영역에서 칩의 능동 영역 외부에 배치되는 예를 들어 30 또는 40개의 코일 쌍을 포함한다. 상기와 같은 구성에서, 원치 않는 전류는 칩의 능동 영역에 포함되지 않는다.
상기와 같은 코일에서, 코일 권선의 금속은 폭이 약 4미크론일 수 있으며, 코일은 서로 약 2미크론 정도 분리되어 있다.
본 발명에 따른 전자 식별 시스템에서, 인테로게이터와 트랜스폰더사이의 거리는 예를 들어 트랜스폰더가 슈퍼마켓 트롤리의 물건에 부착되어 계산대에서 인테로게이터에 물건의 가격을 알려줄 때 가변될 수 있다. 종래 수동 트랜스폰더에서, 인테로게이터에 트랜스폰더까지의 거리가 좁은 한계 내에 유지되어 시스템이 고정된 전송 에너지 레벨에서 동작할 수 있도록 하여야 했으며; 만약 트랜스폰더가 인테로게이터에 너무 가까이 접근하며, 전력 안테나에 의하여 수신된 에너지는 너무 커서 코일이 포화된다. 하나의 방법은 전류를 소비하여 코일 포화를 방지하기 위하여 전압 제한기 회로를 제공하는 것이지만, 여전히 코일 포화를 야기하는 소비 전류의 위험성을 가진다. 실제 상황에서, 인테로게이터(10)로부터 가변가능한 거리에서 트랜스폰더(12)가 동작할 수 있는 것이 바람직하다.
상기와 같은 가변 동작 거리를 허용하는 회로는 도 4에 도시되어 있다. 도 4a에서, 인테로게이터(10)에는 계략적으로 (34T)로서 표시된 전송 모드에서 안테나(34)에 공급된 전력을 가변하는 수단(78)에 연결된 제어 회로(74)가 제공된다. 안테나(34)의 수신 모드는 계략적으로 (34R)로 표 시되어 있다.(단일 안테나(34)가 물리적으로 존재한다는 것이 강조된다). 트랜스폰더(12)에는 데이터 수신 안테나(20)에 연결된 교정 회로(72)가 제공되며, 전력 안테나(18)상의 가변가능한 수신 전력은 (70)으로 표시된다. 제어 회로(74)는 개시시 또는 선택적으로 검출 프로세서중의 다른 시간에 안테나(34T)에 최대 전력을 제공한다.
인테로게이터(10)로부터의 트랜스폰더(12)까지의 거리에 의존하여, 전력 안테나(18)에 의하여 수신된 전력은 높아 수신 모드(34R)에서의 안테나(34) 코일이 포화될 수 있으며; 상기와 같은 상황에서, 교정 회로(72)로부터의 신호는 제어 회로(74)에 도달하지 않으며; 제어 회로(74)는 교정 회로(72)로부터의 신호를 수신하고 관련된 전력 출력을 기록하는 레벨로 출력 전력을 감소시키도록 동작하며; 회로(72)는 수신된 전력이 낮아 교정 회로(72)가 동작을 중지할 때까지 전력 출력을 계속 감소시킨다. 다음에 제어 회로(74)는 관련된 전력 출력을 기록한다. 회로(74)는 인테로게이터(10)로부터 특정 거리에서 트랜스폰더(12)가 효율적으로 동작할 수 있는 전력 대역의 레코드를 가지며, 따라서 출력 전력을 제어할 수 있다.
전력 변화는 도 4b에 도시되며, 여기서 수신된 최대 에너지 레벨 및 P1 및 P2사이의 에너지 레벨의 바람직한 동작 대역이 도시되며; 상기 레벨 위 및 아래에서 트랜스폰더는 인테로게이터(12)와의 사이의 특정 거리에 대하여 동작할 수 없다. 바람직한 전력 대역을 설정하는 것은 트랜스폰더의 기능을 유지하면서 전력 출력을 최소화하도록 한다. 사실상, 정상 동작 전력 대역이 확정된다.
변형예에서, 제어 회로(74)는 안테나(34)의 전력 출력 및 동작 주파수를 가변시키며; 바람직한 범위의 전력 및 주파수에 대한 도면은 도 4c에 도시되어 있다.
사용할 때, 트랜스폰더의 전력 및 주파수 요구조건은 인테로게이터(12)로부터의 거리뿐만 아니라 트랜스폰더(12)에 의하여 수행되는 동작에 의존하여 가변한다. 트랜스폰더에 의하여 식별되는 물품에 대한 정보를 넣거나 갱신하는 기록 신호의 수신에 대하여 설명된다. 다음에 상기 정보는 판독되며, 판독 신호의 제공은 기록 신호의 수신 및 제공보다 작은 에너지를 요구할 수 있다. 또한, 전술한 바와 같이 교정 신호의 제공은 제 3의 중간 에너지 소비 레벨을 요구할 수 있다.
이들 3가지 모드에서 동작하는 트랜스폰더의 에너지 및 주파수 요구조건은 도 5에 도시되어 있다.
전력이 상승할 때, 고에너지 및 고주파수가 제공되며(도4c); 전력 캐패시터(24)에 부하가 인가되며, 이러한 모드에서는 국부 메모리(62)(도 3)가 초기에 예를 들어 물건값을 표시하도록 되며; 일반적으로 국부 메모리(62)는 EEPROM이며 전력은 도 5에서 가장 높은 에너지 레벨로 표시된 바와 같이 상기 메모리 기록하기 위하여 요구된다.
EEPROM(62)은 통상적으로 2단계로 판독되는바; 즉 먼저 데이터 수신 안테나(20) 및 관련 회로(28)를 통하여 판독되고 수신된 명령은 회로(28)에 의하여 해석되며; 상기 정보는 EEPROM(62)로부터 출력 버퍼(60)에 기록되며, 이러한 동작은 에너지 레벨을 요구한다. 다음에 EEPROM(62)은 전력이 낮아지며 버퍼(60)의 데이터는 출력 안테나(22)에 제공되며 이 모드에서 칩은 낮은 에너지 레벨을 필요로 한다. 이러한 동작에서, 캐패시터(24)는 트랜스폰더(12)의 회로에 전력을 공급하며, 다음 동작은 교정 모드에서 다시 전력을 상승시키는 것이며, 이는 도 5에 도시되어 있다. 그러나 교정 모드에 필요한 전력은 EEPROM에 대한 기록 모드에서 요구되는 것보다 적다.
전술한 수동 트랜스폰더의 설명으로부터 트랜스폰더가 전력 입력을 수신하지 않을 때, 예를 들어 트랜스폰더가 인테로게이터로부터 멀리 있을 때와 같이 캐패시터(12)에 대하여 이용가능한 에너지가 작거나 제로인 어떤 환경에서 트랜스폰더가 데이터 정보를 전송한다는 것이 명백하다. 인테로게이터가 상기와 같은 데이터를 검출하도록 하기 위하여, 국부 클록 발진기(도 2에서 50으로 표시됨)가 필수적이며, 이는 인테로게이터에 의하여 이전에 트랜스폰더로 전송된 클록 신호에 의하여 트리거 된다.
적합한 국부 클록 신호를 제공하는 회로는 도 6에 도시되며, 제로-교차 검출기로서 동작한다. 이는 쌍으로 형성된 트랜지스터 형태이다.
데이터 수신 안테나(20)의 이차 코일(20a)의 단부에는 각각의 2개의 N채널 트랜지스터(80, 82)의 게이트중 하나에 연결된다. 이들 2개의 트랜지스터는 트랜지스터(84, 86 및 88, 90)로 구성된 비교기 회로의 입력을 제공한다. 트랜스폰더(12)의 전력 캐패시터(24)는 2개의 트랜지스터(92, 94) 사이에 연결되며, 상기 트랜지스터는 고임피던스 분할기로서 연결되고 전류 소스로서 작동하는 트랜지스터(96)의 게이트에 분할된 전압을 제공한다.
비교기 회로의 출력은 각각의 트랜지스터(98, 100)중 하나에 연결되며, 상기 트랜지스터는 출력 회로를 구성한다.
코일(20)로부터 수신된 클록 발진의 반 주기에서, 회로의 전류는 트랜지스터(84, 80)를 통하여 트랜지스터(96)로 흐르며, 다른 반 주기 전류는 미러 이미지 경로를 통해 흐른다. 모든 트랜지스터 쌍은 동일한 값을 가지기 때문에, 트랜지스터(80, 82)중 하나는 스위치 온 되거나 수신된 클록 신호의 제로 교차점으로 닫혀야 한다. 즉 극성이 언제나 변경된다.
트랜지스터(86, 90)는 게이트 연결을 위하여 트랜지스터(84, 88)에 종속하며 클록 출력을 제공할 수 있지만, 트랜지스터(98, 100)의 사용은 전류 밸런싱을 허용하고 보다 안정된 클록을 제공한다.
전술한 바와 같이, 본 발명에 따른 트랜스폰더의 주요 특징은 CMOS로 구현될 수 있다는 것이다. 전력 안테나(18)에 공급된 전력은 정류되어야 하는 a.c.이다. 통상적으로, 다이오드가 정류를 위하여 사용되지만, 다이오드는 CMOS로 구현될 수 없다. 또한 CMOS 기술은 저전압에서만 동작하며, 일반적으로 3.3 내지 40볼트의 선택된 값, 특히 5볼트에서 동작한다. 고전압이 IC에 수신되면, IC는 손상을 입는다. 이는 인테로게이터(10)에서 트랜스폰더(12)까지의 거리가 실제 사용할 때 급격하게 변화할 수 있기 때문에 쉽게 발생한다. 따라서, 전압 제한기가 요구된다.
이들 기능을 제공하고 CMOS로 구현할 수 있는 적합한 회로는 도 7에 도시되어 있다. 이러한 회로의 이용은 전술한 타입의 전자 검출 시스템에 국한되지 않으며, 상기 회로는 정류를 요구하고 과전압 보호가 요구되는 어떠한 CMOS칩도 사용될 수 있다. 이는 다이오드가 제공될 수 없는 어떠한 i.c.기술에도 사용될 수 있다.
도 7a에서, 전파 정류기(도 2에서 도면부호 26으로 표시됨)는 CMOS로 구현될 수 있다. 이는 브릿지 다이오드(26)대신 4개의 N채널 트랜지스터(102, 104, 106, 108)로 구성된다.
트랜지스터(104, 106)의 게이트는 전력 안테나(18)의 이차 권선(18a)의 양쪽 단부에 연결되며, 따라서 상기 트랜지스터는 스위치로서 작동한다. 트랜지스터9102, 108)는 공통 드레인 모드로 연결된다. 4개의 트랜지스터는 함께 정류기 회로를 형성한다.
반 주기에서, 예를 들어 코일(18a)의 좌측이 양일 때, 전류는 트랜지스터(102)를 통하여 전력 캐패시터(24)의 일측으로 흐르며; 전류는 트랜지스터(104)를 통하여 흐를 수 없는데, 왜냐하면 트랜지스터(106)가 열려있는 동안 트랜지스터(104)의 게이트 상의 전압이 닫혀 있기 때문이며; 따라서 전력 캐패시터(24)는 변화된 전류를 수신한다. 다른 반 주기에서, 미러 이미지 구조가 이용된다.
전압 변경은 도 7(b)에 도시되며; 캐패시터(24)에 인가된 부하 전압 Vload는 처음에 하이이며, 다음에 Vcharge로 도시된 바와 같이 캐패시터 충전함에 따라 빠르게 감소된다. 트랜지스터(104) 및 (108)사이의 전압차 Vdiff는 순환하며, 작동개시시 빠르게 안정화된다.
공지된 바와 같이, CMOS 기술은 전압에 민감하며, 따라서 전압 제한 수단이 제공되어야 한다. 따라서 상기 회로는 추가적인 트랜지스터(112, 114 및 118, 120)를 포함하여야 하며, 이들중 한 쌍은 코일(18a)의 각각의 단부에 연결되고, 트랜지스터(114, 120)는 공통 드레인 모드로 연결된다. 트랜지스터(112, 118)의 게이트는 다른 타입의 트랜지스터와 연결되는바, 즉 P채널 트랜지스터(110)와 연결되며, 상기 트랜지스터(110)의 게이트는 캐패시터(24)로부터 기준 전압 VRef가 제공된다. 상기 구조는 코일(18a)로부터의 전압이 CMOS 소자에 대하여 너무 높을 경우 양쪽 반 사이클에서 동작하는 트랜지스터 쌍(112, 114 및 118, 120)이 도면 부호 116으로 표시된 기판에 코일로부터의 전류를 단락시키도록 한다. Vcharge, 캐패시터(24)상의 전압 및 기준 전압 VRef는 도 7(c)에 도시된다.
게이트 전압을 설정하는 것이 중요하다. 동작개시 모드에서의 동작에 대하여, 즉 전력 캐패시터(24)에 부하가 공급되어 어떠한 국부 전력도 이용할 수 있기 전의 동작에 대하여, 공핍 트랜지스터(124)가 제공되며, 이는 트랜지스터(112, 118)의 게이트에 연결된다. 한 반 주기에서, 트랜지스터(112)는 공핍 트랜지스터(124)를 통하여 기판(116)에 연결되어, 정류기 회로가 보호된다. 다른 반 주기에서 트랜지스터(118)는 동일한 방식으로 작동한다.
회로의 여러 부분에서 전압 및 전류의 변화는 도 7(d)에 도시된다.
트랜지스터(102)상의 전압은 처음에 제로이고, 다음에 약 6볼트로 상승한다. 트랜지스터(118)의 게이트 상의 전압 V112는 처음에 제로이고, 소정 지연 후에 약 2볼트로 상승하여, 상기 트랜지스터가 동작하도록 하여 트랜지스터(118)를 통한 전류가 감소되도록 하고, 이 때 전류는 전류 제한 회로로 통과하고 어떠한 전류도 캐패시터(24)로 통과하지 못하며, 112의 전체 전류 및 드레인 전류와 동시에 나타나며; 전류 제한 회로는 완전히 동작하며, 캐패시터(24)(ICload)는 안정된 전압 Vload을 유지하여, 안정된 기준 전압 Vref를 제공한다.
도 7(e)은 회로의 여러 트랜지스터상의 전압, 즉 트랜지스터(104, 108)의 게이트상의 전압, 기준 전압, (120)의 드레인상의 전압 및 (112)의 게이트상의 전압을 도시하며; 트랜지스터(112)상의 전압은 상기 전압이 충분할 때 전류 제한 회로의 동작을 지시한다.
여러 가지 트랜지스터의 특징은 CMOS 회로가 허용하는 이차 코일(18a)의 예상 전압 및 최대 전류에 의하여 결정된다.
이차 코일(18a)의 저항값이 너무 작으면, 추가 저항(도시안됨)이 이것과 직렬로 접속될 수 있으며, 바람직하게 이는 다결정 실리콘으로 제조된다.
본 발명의 제 1특징에 따른 전자 식별 시스템은 인테로게이터(10)와 트랜스폰더(12)사이의 거리 범위에 따라 바람직하게 동작할 수 있다는 사실이 설명된다. 그러나 상기 시스템이 진폭 변조된 데이터에 대하여 동작하면, 위상 정보는 데이터 입력 회로(28)에 의하여 수신될 수 없다.
이러한 문제점에 대한 해결책은 도 8을 참조로 설명된다. 진폭 변조는 데이터 수신 신호에 이용되며, P채널 트랜지스터(110)로부터의 기준 전압 VRef는 신호 레벨이 제조가 되지 않도록 그라운드에 연결된다. 그 결과 이차 코일(18a)에 의하여 트랜지스터(120)에 인가된 전압이 3.6볼트와 같이 선택된 전압을 초과하면, 상기 트랜지스터는 스위칭된다. 공핍 트랜지스터(124)의 출력이 CMOS로 구현될 수 있는 종래 슈미트 트리거 회로(126)에 공급되면, 트리거 회로의 출력은 진폭 변조된(AM) 데이터와 관련되며 데이터 입력 회로(28)에 의하여 분석될 수 있다.
상기와 같은 구성에서, 코일(18)에 의하여 수신된 인버스 신호는 정류되며, 따라서 신호의 양쪽 반 주기로부터 수신된 클록 주파수에 대한 이중 데이터 정보를 발생한다.
그러나, 배출된 클록 신호 및 AM 데이터 신호는 90°위상차를 가지며, 따라서 회로(28)는 직접 정보를 처리할 수 없다. 그 결과는 도9에 도시되어 있으며, 상기 도 9는 제로-교차 검출기(도 6)로부터 수신된 사각파 클록 신호 C 및 사인파 신호 데이터 입력 신호 I를 도시하며, 이들 신호는 가변하는 진폭을 가지는 것으로 도시된다. 슈미트 트리거 회로의 트리거 레벨 S 역시 나타나 있다.
데이터 신호 I의 진폭이 슈미트 트리거 레벨 S와 동일할 경우, 이는 클록 신호 C와 90°위상차가 있다. 고주파 샘플링 기술은 이용될 수 없는데 이는 상기 샘플링 기술이 전력 소비를 증가시키기 때문이다. 클록 주파수가 90°위상 변위되는 선택적인 기술이 도 10에 도시되어 있으며; 상기 기술은 클록 및 데이터 신호의 최적 동기화를 가능하게 한다.
도 10(a)에 도시된 회로는 동기 클록 및 동기 클록 회로를 결합한 것인데, 이는 통상적으로 사용되지 않는 결합이며; 사실 일부 전자 회사에서 동기 클록의 사용을 금지하는 것이 일반적이다.
상기 회로가 여기서 전자 식별 시스템의 트랜스폰더에 이용되는 것으로 설명되었지만, 이는 다른 회로, 특히 90°위상 변위가 매우 작은 전력 소모에서 요구되는 어떠한 집적 회로에 이용될 수 있다.
국부 클록 신호(도 6)는 접속부(152)를 통하여 AND게이트(154)의 한 입력 공급되며, 또한 인버터(156)를 통하여 두 개의 다른 AND게이트(158, 160) 각각의 한 입력에 공급된다. 데이터 신호(도 8)는 접속부(150)를 통하여 각각의 AND 게이트(154, 158)의 다른 입력에 공급된다.
게이트(154)의 출력은 OR 게이트(162)의 한 입력을 형성하며, 다른 입력은 게이트(160)가 형성한다. 게이트(162)의 출력은 적합한 리셋가능한 상태를 가지는 세트-리세트 플립플롭(164)의 리세트 입력을 형성하며, 상기 플립플롭의 세트 입력은 게이트(158)로부터 유도된다. 플립플롭(164)의 출력Q는 제 1 D래치(166)에 공급되며, 상기 래치의 출력은 제 2 D래치(168) 및 AND 게이트(160)의 제 2입력에 공급된다. 상기 D래치는 양으로 트리거된다.
D래치에 대한 클록 입력은 제 1래치(166)인 경우에 그리고 제 2래치(168)에 대하여 인버터(156)를 통과한 후에 직접 접속부(152)로부터 공급된다.
클록이 연결되지 않기 때문에, 데이터 신호는 클록이 변화될 때, 즉 클록이 상승에지 또는 하강에지로 될 때 안정되어야 한다.
상기 회로의 작용은 도 10(b)의 타이밍도에 도시되며, 상기 도면은 커넥터(150)상의 데이터 신호가 로우일 때 회로 소자상의 파형을 도시하며, 도 10(c)은 데이터 신호가 하이일 때의 파형이다.
데이터 신호의 듀티 주기는 슈미트 트리거 회로(도 8 및 9)의 레벨에 의존한다. 데이터는 제로 레벨이 아닌 90°변위 후에 동기화되어야 하며, 이는 최적의 동기화를 제공한다.
본 발명에 따른 전자 식별 시스템의 다른 변형예에서, 도 2에 도시된 바와 같이, 별도의 데이터 수신 및 데이터 전송 안테나(20, 22)를 사용하는 대신, 결합된 전력/수신/전송 안테나가 이용될 수 있다. 상기와 같은 구성에서, 결합된 코일과 회로의 집적 연결은 도 7에 도시된 전파 정류기의 이용과 함께, 높은 전력 소비를 발생시킨다. 데이터 출력이 없다면, 전력 캐패시터(24)의 누설이 없지만, 트랜지스터 회로와 코일의 접속이 누설을 야기한다.
하나의 해결 방법이 도 11에 도시되어 있다. 안테나(128)는 도 2의 전력, 데이터 수신 및 데이터 전송 안테나(18, 20, 22)의 결합체와 동일하다. 이차 권선(128a)의 각각의 단부는 3쌍의 공핍 트랜지스터(130, 132)를 통하여 인버터 회로(136)의 입력 및 출력에 연결된다. 각각의 공핍 트랜지스터는 금속1 및 금속2로 적층된 구조를 가진 캐패시터 및 N채널 트랜지스터에 이용되는 것과 동일하며, 상기 N채널 트랜지스터는 N-웰에 배치되며 단락된 소스-드레인 접속으로서 트랜지스터 게이트의 한쪽 및 다른 쪽에 연결된다. 따라서 공핍 트랜지스터는 종래 회로 설계 규칙과 반대인 모드로 이용되며; 이들은 트랜지스터가 아닌 캐패시터로 작용한다.
공핍 트랜지스터(130, 132)에 대한 피드백은 주파수 버스트가 발생될 수 있는 슈미트 트리거 회로(138) 및 NAND 회로(140)로부터 제공되며, 데이터 신호의 에너지 레벨은 소정 레벨이상 제공되며, 스파이크 신호의 에너지는 검출하기에 너무 작다. 버스트 신호의 발진 주파수는 예를 들어 200 내지 400MHz일 수 있다. 이러한 신호는 트랜지스터(130, 132) 및 코일(128a)을 통하여 전송되며, 이는 상기 주파수에서 50%듀티 주기를 가진다.
그 결과는 도 12에 도시된다. 도 12(a)는 도 11의 회로의 상부 절반에 대한 출력을 도시하며, 도 12(b)는 하부 절반에 대한 회로 출력을 도시한다. 사각파 입력 데이터I는 적분되는데 이는 공핍 트랜지스터(130, 132)의 용량값이 제한되기 때문이며- 이는 CMOS 기술의 이용 결과이다. 캐패시터는 예를 들어 1pF값을 가질 수 있다. 그 결과 데이터 전송 회로로서 코일(128a)에 인가되는 버스트 출력 신호O가 발생하며; 만약 예를 들어 100메가헤르츠의 고주파 신호가 존재하면, 인테로게이터(10)와 트랜스폰더(12)사이의 거리가 멀 경우에도 인테로게이터에 의하여 방사선이 수신될 수 있다.
NAND-슈미트 트리거 회로(140, 138)가 상당한 전류를 소비한다는 단점을 가지지만, 높은 출력 필드를 가질 수 있는 장점을 가진다.
도 12b는 일반적인 전류 주입에 대한 도면이다.
도 13은 본 발명에 따른 트랜스폰더에 의하여 운반되는 전체 CMOS i.c.를 도시한다.
전술한 모든 버전의 전자 검출 시스템에서, 데이터 전송은 시스템의 Q펙터 가변을 기초로 하며, 이는 매우 정밀한 인테로게이터 회로를 요구한다. 또한, Q펙터의 변화에 따라 이용할 수 있는 신호 전송 레이트는 일부 환경에서 바람직하지 않게 낮을 수 있다.
전술한 EP 0 598 624에 설명된 주파수-백 시스템으로서 공지된 선택적인 검출 시스템에서, 신호 전송 레이트는 Q 펙터의 변화에 따라 동작하는 시스템에 비하여 높다. 그러나, 주파수-백 모드는 인테로게이터 및 트랜스폰더 사이의 제한된 거리 범위 이상에서만 이용될 수 있다.
이들 동작 모드를 결합한 시스템은 도 14(a)에서 계략적으로 설명되며, 상기 도 14(a)는 도 3의 데이터 출력 회로의 변형예를 도시한다. 도 14(a)는 스위치(66)를 통하여 출력 로직(64) 및 EEPROM(62)에 연결된 데이터 전송 안테나(22)를 도시한다. 데이터 출력 회로(30) 역시 도시되어 있다. 또한 발진기(182)를 결합한 주파수-백 모드 회로(180)가 제공되며; 출력 회로(30)는 스위치(66) 및 주파수-백 회로(180)에 연결되며, 스위치(66) 또는 발진기(182)가 안테나(22)사이에 연결되도록 동작한다.
로직 회로(64)는 시스템의 Q펙터 변화를 발생시키는 스위치(66)가 트랜스폰더의 전력 공급 중에 안테나(22)에 연결되도록 동작한다. 소정 레벨의 저장된 저력이 이용가능할 때, 상기 회로는 주파수-백 모드 회로(180)로 스위칭된다. 이는 빠른 데이터 전송 및 예를 들어4 또는 5미터의 먼 동작 거리를 허용하지만, 상대적으로 높은 전력 소비를 가진다는 단점이 있다. 가용 전력이 강하될 경우, 스위치(66)의 Q펙터 변조가 다시 이루어진다.
동작 모드 변경은 두 개의 연속적인 1(도 14(b))로서 EEPROM(62)에 프로그램될 수 있다.
일반적인 데이터 레이트는 다음과 같다; 즉 Q펙터 변경에 대하여, 트랜스폰더는 약 250kHz에서 동작하며; 데이터는 맨체스터 코딩방식으로 전송되며; 데이터의 긴 시간은 일반적으로 10주기 길이여서, 데이터 레이트 출력은 12kHz보다 적다.
주파수-백 모드에서, 주파수는 일반적으로 200MHz이다. 데이터는 도 10을 참조로 설명된 바와 같이 비동기 프로토콜 하에서 전송된다. 데이터는 클록의 높은 주기중에만 전송되며 제로 주기에서는 전송되지 않으며- 도10(b) 및 10(c)참조; 전체 주기 레이트는 약 제로이지만, 맨체스터 코딩 보다 효율적이지 못하다.
도 6의 국부 클록 발진기, 도 7의 CMOS 정류기, 도 8의 FM 변조용 배출 회로, 도 10의 90°위상 변위 회로 및 도 11의 캐패시터 결합 회로를 제공하는 회로는 CMOS로 구현된 많은 다른 회로와 마찬가지로 주파수-백 모드 시스템에서 이용될 수 있다.

Claims (34)

  1. 전자 식별 시스템용 수동 트랜스폰더에 있어서,
    전력 안테나(18) 및 상기 트랜스폰더에 영향을 주는 방사선으로부터 전력 신호를 배출하는 수단(26);
    전력을 저장하고 트랜스폰더를 동작시키도록 이를 공급하는 전력 저장 수단(24);
    데이터 수신 안테나(20) 및 트랜스폰더에 영향을 주는 방사선으로부터 데이터 입력 신호를 배출하는 수단(28);
    데이터 출력 신호를 전송하는 전송 안테나(22); 및
    데이터 입력 신호에 응답하여, 트랜스폰더를 식별하는 응답 신호를 데이터 전송 안테나(22)에 공급하는 데이터 저장 수단(62)을 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  2. 제 1항에 있어서, 상기 안테나 및 상기 데이터 저장 수단은 단일 반도체 칩 상에서 구현되는 것을 특징으로 하는 수동 트랜스폰더.
  3. 제 2항에 있어서, 상기 단일 반도체 칩은 CMOS 칩인 것을 특징으로 하는 수동 트랜스폰더.
  4. 제 1항에 있어서, 상기 데이터 저장 수단(28, 30)은 초기 또는 갱신된 응답 신호를 기록하기 위하여 데이터 입력 신호에 응답하는 것을 특징으로 하는 수동 트랜스폰더.
  5. 제 1항에 있어서, 상기 전력 안테나(18), 데이터 수신 안테나(20) 및 데이터 전송 안테나(22)는 각각 공진 LC 회로의 일부를 형성하는 코일을 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  6. 제 5항에 있어서, 상기 전력 안테나 코일(18)은 데이터 수신 안테나 코일(20) 또는 데이터 전송 안테나 코일(22)의 턴 수 보다 많은 턴 수를 가지는 것을 특징으로 하는 수동 트랜스폰더.
  7. 제 6항에 있어서, 상기 데이터 전송 안테나 코일(22)은 데이터 수신 안테나 코일(20)의 턴 수 보다 많은 턴 수를 가지는 것을 특징으로 하는 수동 트랜스폰더.
  8. 제 5항에 있어서, 상기 전력 안테나(18), 데이터 수신 안테나(20) 및 데이터 전송 안테나(22)를 구성하는 코일들은 각각 CMOS기술로 형성된 집적 회로 상에 삽입된 코일을 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  9. 제 8항에 있어서, 상기 각각의 삽입된 코일(18, 20, 22)은 집적 회로의 관련 부분의 코어를 감싸도록 배치되는 것을 특징으로 하는 수동 트랜스폰더.
  10. 제 8항에 있어서, 상기 각각의 삽입된 코일(18, 20, 22)은 상기 CMOS 회로의 패시베이션 층의 상부에 증착되는 것을 특징으로 하는 수동 트랜스폰더.
  11. 제 5항에 있어서, 상기 각각의 전력 안테나(18), 데이터 수신 안테나(20) 및 데이터 전송 안테나(22)는 평면 나선형인 한 쌍의 팬케익 코일을 포함하며, 각쌍의 나선형 코일은 반대극성을 가지는 것을 특징으로 하는 수동 트랜스폰더.
  12. 제 1항에 있어서, 상기 데이터 수신 안테나(20)는 디지털 위상 동기 루프(52)를 통하여 디코더 수단(54)에 연결된 국부 클록 발진기(50)를 포함하는 데이터 수신 유니트(28)에 연결되며, 상기 디코더 수단은 프로세서(56)를 통하여 출력 버퍼(60) 및 국부 비 휘발성 메모리 수단(62)에 연결되는 것을 특징으로 하는 수동 트랜스폰더.
  13. 제 1항에 있어서, 상기 데이터 수신 안테나(20)는 데이터 수신 안테나에 의하여 이전에 수신된 클록 신호에 의하여 트리거되도록 배치된 국부 클록 발진기(50)에 연결되는 것을 특징으로 하는 수동 트랜스폰더.
  14. 제 13항에 있어서, 상기 국부 클록 발진기는 반대로 배치된 동일한 두쌍의 트랜지스터(84, 86 및 88, 90)를 포함하는 비교기 회로의 입력으로서 배치된 한 쌍의 동일한 N채널 트랜지스터(80, 82); 및 전류 소스(96)에 대한 기준 전압을 제공하는 한 쌍의 동일한 트랜지스터(92, 94)를 포함하는 고임피던스 저항 분할기를 포함하여, 상기 트랜지스터(80, 82)중 하나가 상기 트랜지스터(80, 82)에 의하여 수신된 입력 신호의 극성이 변경될 때마다 스위칭하도록 하는 제로-교차 검출기 회로를 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  15. 제 14항에 있어서, 상기 제로-교차 검출기 회로는 전류 출력 회로로서 연결된 한쌍의 트랜지스터(98, 100)를 포함하는 폴로워 회로를 포함하여 검출기 회로에 의하여 수신된 안정되지 못한 신호 입력의 극성 변경에 따라 안정된 클록 신호가 제공될 수 있도록 하는 것을 특징으로 하는 수동 트랜스폰더.
  16. 제 1항에 있어서, 상기 데이터 전송 안테나(22)와 관련하여 상기 안테나의 Q펙터를 가변시키는 수단(64, 66)을 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  17. 제 16항에 있어서, 상기 수단은 상기 데이터 전송 안테나 사이에 연결된 스위치 수단(66)을 제어하는 출력 로직 수단(64)을 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  18. 제 16항에 있어서, 고정 주파수 수신 신호를 변조하고 상기 데이터 전송 안테나(22)에 연결가능한 주파수-백 회로 수단(180, 182); 및 전력 저장 캐패시터(24)가 소정 레벨이하일 때 데이터 전송 안테나(22)와 스위치 수단(66)을 연결하며 전력 저장 캐패시터(24)가 소정 레벨이상일 때 데이터 전송 안테나와 상기 주파수-백 회로 수단(180, 182)을 연결하도록 배치된 로직 수단(64)을 더 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  19. 제 1항에 있어서, 상기 전력 안테나(18)는 CMOS 집적 전파 정류기에 연결되며, 상기 전파 정류기는 전력 안테나에 의하여 수신된 a.c.신호의 양쪽 반 주기를 스위치 온 하도록 배치된 제 1쌍의 트랜지스터(104, 106) 및 전류 제한 모드로 배치되고 상기 신호의 양쪽 반 주기에 대하여 동작하는 제 2쌍의 트랜지스터(102, 108)를 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  20. 제 19항에 있어서, 상기 트랜지스터(102, 104, 106, 108)는 모두 N채널이며, 상기 제 1쌍(104, 106)의 게이트는 상기 a.c.입력의 양쪽 반 주기를 수신하도록 연결되며, 상기 제 2쌍(102, 108)은 공통 드레인 모드로 연결되는 것을 특징으로 하는 수동 트랜스폰더.
  21. 제 20항에 있어서, 제 3쌍 트랜지스터(112, 114), 제 4쌍 트랜지스터(118, 120) 및 정류기에 대한 입력 전압이 소정 레벨을 초과할 때 상기 전류 제한기 트랜지스터(102, 108)의 게이트를 그라운드에 연결시키도록 배치된 공핍 트랜지스터(124)를 포함하는 전압 제한 회로를 더 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  22. 제 21항에 있어서, 상기 공핍 트랜지스터(124)는 슈미트 트리거(126)에 연결되는 것을 특징으로 하는 수동 트랜스폰더.
  23. 제 22항에 있어서, 상기 슈미트 트리거(126)는 국부 클록 신호에 90°위상 변위를 제공하는 수단이 연결되며, 상기 수단은 국부 클록 및 데이터 신호를 소정 리세트가능한 상태를 가지는 세트-리세트 플립플롭(164)에 공급하는 3개의 AND게이트, OR게이트 및 인버터로된 결합부; 및 상기 플립플롭의 출력과 비반전 및 반전 클록 신호와 직렬로 공급되는 제 1 및 제 2 D래치(166, 168)를 포함하여; 플립플롭(164)의 출력이 0 또는 이전 상태를 가지도록 하며, 제 2래치(168)의 출력은 2개의 데이터 주기 지연 후에 클록 신호의 상승 에지상에서 판독된 데이터 신호를 포함하며, 따라서 90°위상 변위가 제공되도록 하는 것을 특징으로 하는 수동 트랜스폰더.
  24. 제 1항에 있어서, 데이터 수신 안테나(20)는 교정 수단(72)에 연결되며, 전력 수신 안테나(18)는 전력 표시 수단(70)에 연결되며, 교정 수단(72)은 전력 안테나(18)에 의하여 수신된 전력이 미리설정한 범위 내에 있을 경우에만 출력 신호를 제공하도록 배치되는 것을 특징으로 하는 수동 트랜스폰더.
  25. 전자 식별 시스템용 수동 트랜스폰더에 있어서,
    전력 및 데이터 수신과 데이터 전송을 위한 단일 안테나(128) 및 적어도 한 쌍의 공핍 트랜지스터(130, 132)를 포함하며,
    상기 각각의 공핍 트랜지스터는 안테나 이차 코일(128a)의 일측 및 인버터 회로(136)의 일측 사이에 연결되며, 사각파 입력은 버스트 주파수 출력 신호로 변환되는 것을 특징으로 하는 수동 트랜스폰더.
  26. 제 25항에 있어서, 상기 사각파 입력의 주파수에 비하여 높은 주파수에서 신호 버스트를 스위칭하는 발진기 회로(138, 140)를 더 포함하는 것을 특징으로 하는 수동 트랜스폰더.
  27. 교번 자장을 방출하는 안테나 수단(34); 상기 안테나 수단에 데이터를 공급하는 수단(38, 40, 42, 48); 및 식별 신호를 수신하기 위한 수단(49)을 가진 인테로게이터; 및
    제 1항에 따른 수동 트랜스폰더를 포함하는 것을 특징으로 하는 전자 식별 시스템.
  28. 교번 자장을 방출하는 안테나 수단(34); 상기 안테나 수단에 데이터를 공급하는 수단(38, 40, 42, 48); 수동 트랜스폰더(12)로부터 식별 신호를 수신하기 위한 수신 수단(34, 40, 44, 46); 제어 회로 수단(74); 및 전력 가변 수단(78)을 가지며, 상기 제어 회로 수단이 전력 안테나(18)에 의하여 수신된 전력이 미리설정한 범위 내에 유지되도록 교정 회로(72)로부터 수신 수단에 의하여 수신된 신호에 따라 안테나 수단(34)에 공급된 전력을 가변하도록 하는 인테로게이터; 및
    제 26항에 따른 수동 트랜스폰더를 포함하는 것을 특징으로 하는 전자 식별 시스템.
  29. 제 27항에 있어서, 상기 전력 안테나(18)에 공급된 전력은 에너지 레벨이 변하는 것을 특징으로 하는 전자 식별 시스템.
  30. 제 27항에 있어서, 상기 전력 안테나(18)에 공급된 전력은 에너지 레벨 및 주파수가 변하는 것을 특징으로 하는 전자 식별 시스템.
  31. 제 27항에 있어서, 상기 전력 안테나(18)에 공급된 전력은 수동 트랜스폰더(10)에 의하여 수행된 동작에 따라 변하는 것을 특징으로 하는 전자 식별 시스템.
  32. 반대로 배치된 동일한 두쌍의 트랜지스터(84, 86 및 88, 90)를 포함하는 비교기 회로의 입력으로서 배치된 한쌍의 동일한 N채널 트랜지스터(80, 82); 및 전류 소스(96)에 대한 기준 전압을 제공하는 한 쌍의 동일한 트랜지스터(92, 94)를 포함하는 고임피던스 저항 분할기를 포함하여, 상기 트랜지스터(80, 82)중 하나가 상기 트랜지스터(80, 82)에 의하여 수신된 입력 신호의 극성이 변경될 때마다 스위칭하도록 하는 것을 특징으로 하는 제로-교차 검출기 회로.
  33. 제 32항에 있어서, 전류 출력 회로로서 연결된 한 쌍의 트랜지스터(98, 100)를 포함하는 폴로워 회로를 더 포함하여, 검출기에 의하여 수신된 안정되지 못한 신호 입력의 극성 변경에 따라 안정된 클록 신호가 제공될 수 있도록 하는 것을 특징으로 하는 제로-교차 검출기 회로.
  34. 클록 신호에 90°위상 변위를 제공하는 위상 변위 장치에 있어서,
    국부 클록 및 데이터 신호를 소정 리세트가능한 상태를 가지는 세트-리세트 플립플롭(164)에 공급하는 3개의 AND게이트, OR게이트 및 인버터로된 결합부; 및 상기 플립플롭의 출력과 비반전 및 반전 클록 신호와 직렬로 공급되는 제 1 및 제 2 D래치(166, 168)를 포함하여; 플립플롭(164)의 출력이 0 또는 이전 상태를 가지도록 하며, 제 2래치(168)의 출력은 2개의 데이터 주기 지연 후에 클록 신호의 상승 에지상에서 판독된 데이터 신호를 포함하며, 따라서 90°위상 변위가 제공되도록 하는 것을 특징으로 하는 국부 클록 신호에 90°위상 변위를 제공하는 장치.
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