JPH11502340A

JPH11502340A - デジタル信号の処理に関する装置および方法およびそれにより構成される処理装置

Info

Publication number: JPH11502340A
Application number: JP8528330A
Authority: JP
Inventors: アンデルスヒンツカイネン，カリ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1995-03-22
Filing date: 1996-03-15
Publication date: 1999-02-23
Also published as: SE9501015D0; SE9501015L; US6003099A; AU5130096A; EP0815505A1; SE515737C2; KR100426038B1; CA2216132A1; CN1149483C; KR19980703197A; WO1996029644A1; CN1184536A

Abstract

(57)【要約】本発明はデジタルバッファメモリ（ＪＢＵＭ）内のデジタルバッファを処理すなわちアクセスする装置および方法に関し、各デジタルバッファに対して１組のポインタが参照メモリ（ＲＥＦＭ）内に配置されている。該装置は、デジタルバッファメモリ（ＪＢＵＭ）内のデジタルバッファの位置を規定するレジスタ装置（ＪＢＳＲ，ＪＢＥＲ）、オフセット値、アドレス計算装置、および動作アドレスレジスタ（ＪＢＡＲ）を具備している。デジタルバッファに関連するセット内の各ポインタに対して、別々のポインタレジスタ（ＪＢＳＲ，ＪＢＥＲ，ＪＢＩＲ，ＪＢＯＲ）が設けられ、１組のポインタに対応する各ポインタレジスタに実質的に同時にアドレスデータが入力されて格納される。デジタルバッファメモリ（ＪＢＵＭ）をリード／ライトするための後続アドレスが少なくとも動作アドレスレジスタ（ＪＢＡＲ）で計算されて格納される。

Description

【発明の詳細な説明】デジタル信号の処理に関する装置および方法およびそれにより構成される処理装置技術分野本発明はデジタルバッファメモリ内に配置されるデジタルバッファを処理すなわち管理、特にアクセス、する装置および方法に関する。本発明は、また、いくつかのデジタルバッファからなる少なくとも１つのデジタルバッファメモリが配置されている処理装置すなわちプロセッサにも関連する。従来技術デジタルバッファメモリ、特に、いわゆるジョブバッファメモリが例えばデジタルプロセッサに含まれる場合が多い。このようなジョブバッファメモリはいくつかのジョブバッファを含むことが多い。ジョブバッファいくつかの異なる形状をとることができ、例えば、サーキュラバッファとすることができる。デジタルバッファは、例えば、プロセッサ内の１つのユニット／装置から別のユニット／装置へ転送される情報を一時記憶するために、あるいは異なるプロセッサ間で情報を交換する間に使用される。しかしながら、ジョブバッファの管理は複雑で時間を費やすことがあり、例えば、非常に多くのマイクロプログラムステップを要する場合がある。大概は、ソフトウェアによる解決策でバッファを管理する基礎が形成される。１つの周知の装置はいくつかのジョブバッファを有するジョブバッファメモリを具備し、各ジョブバッファは信号を格納するのに使用されるサーキュラーバッファ（先入れ先出しバッファ）である。信号はデータのいくつかの語からなりジョブバッファのサイズは固定されない。各ジョブバッファには１組の管理ポインタが関連しており、それらはバッファエリア外部の参照メモリのポインタレジスタ内に配置されている。この周知の装置は、４つの管理ポインタ、ジョブバッファが開始するジョブバッファメモリ内の絶対物理的アドレスに関連するスタートポインタ、バッファが終了する絶対物理的アドレスに関連するエンドポインタ、データを書き込むべきジョブバッファメモリ内の絶対物理的アドレスに関連するインポインタおよびデータを読み取るべきジョブバッファメモリ内の絶対物理的アドレスを与えるアウトポインタを具備している。アドレスが必要な場合、それは関連するポインタから出力され所与の量だけ増減される。サーキュラーバッファの場合、インポインタがアウトポインタよりも低くなるような増減であればラップアラウンドが生じることがある。信号がジョブバッファへ格納される場合、それを格納するのに十分なスペースがバッファにあるかどうか調べなければならない。また、ラップアラウンドが生じるかどうかも調べなければならない。信号の格納はインポインタにより指示されるアドレスから開始される。その後、インポインタはポインタレジスタ、すなわち参照メモリ、において更新される。バッファから信号を読み出す場合、参照メモリからアウトポインタを呼び出さなければならず、アウトポインタにより指示されるジョブバッファメモリからの信号が読み出される。ラップアラウンドが生じるかどうかを調べなければならず、最後に参照メモリにおいてアウトポインタを更新しなければならない。したがって、ジョブバッファにデータを格納して呼び出すのに必要なプログラムステップ数が多くなる。ＷＡ９２／０８１８６には、ジョブバッファ内でアドレスを発生してアクセスするハードウェア実施システムが示されている。特に、この発明には、ベースアドレスおよびエンドアドレスにより規定されるサーキュラーバッファ内でターゲットアドレスを発生するアドレス発生器が記載されている。それは、バッファ内でアクセスされた前のアドレスを格納するレジスタ（Ｉ）、バッファメモリ内のサーキュラーバッファの位置およびサイズを規定する情報を格納するレジスタ手段、例えば、ベースレジスタおよび長さレジスタもしくはベースレジスタおよびエンドレジスタを具備している。さらに、この装置はオフセットに関連する増分もしくは減分値がロードされる修正レジスタを具備している。さらに、この装置は、前に格納されたアドレスプラスオフセットの値を計算して絶対アドレスが発生される加算器、および前記した値をバッファの長さで修正してラップされたアドレスを発生する論理手段を具備している。それは、さらに、ラップされたアドレスがサーキュラーバッファの範囲内であるかどうかを確認する手段、およびバッファ内でアクセスされた前のアドレスが格納されているレジスタへ絶対アドレスもしくはラップされたアドレスをロードする手段を具備している。したがって、アドレスはレジスタへロードされる前に計算される。そのため、バッファメモリをリードもしくはライトする前に、ベースレジスタ、エンドレジスタ（もしくは、長さレジスタ）およびＩレジスタおよび特にＭレジスタ（オフセット）をロードする必要がある。したがって、４つのプログラムステップが必要となり、それは１つの欠点である。さらに、周知の装置により同時にリードおよびライトを行うことはできない。要約すると、この装置は、前記したことはさておき、十分に高速ではなく、バッファメモリ内に多くのジョブバッファがある場合特にそうである。発明の要約バッファメモリ内のデジタルバッファメモリを処理／管理する時間を節減することは重要であるため、バッファメモリ内のデジタルバッファメモリを管理および処理するのに要する時間を短縮する装置および方法が必要とされている。また、デジタルバッファへアクセスするためのアドレスの発生が効率的に高速で行われる装置も必要とされている。また、アドレス論理を効率的に高速で処理できる装置も必要とされている。さらに、デジタルバッファの処理／管理がより効率的に高速で行われるように改善されて高容量プロセッサが提供されるような１つ以上のバッファメモリを具備する処理装置すなわちプロセッサも必要とされている。したがって、デジタルバッファメモリ内に配置されたデジタルバッファの処理および管理装置が提供される。各バッファに対して、１組のポインタが参照メモリ内に配置される。この装置は、バッファメモリ内のデジタルバッファの位置がそれにより規定されるレジスタ装置、所与のオフセット値、アドレス計算装置および動作アドレスレジスタを具備している。１組のポインタ内の各ポインタに別別のポインタレジスタが設けられ、アドレスデータは各ポインタレジスタに実質的に同時に格納することができ、後続アドレスは計算装置で計算されて動作アドレスレジスタに格納される。ライトもしくはリードされる語が前の語の直後に提示されない場合には、オフセット値が使用される。特に、オフセットは負もしくは正とすることができる。特に、動作レジスタは、データ格納スペース、すなわちデジタルバッファ内のスペース、がラップアラウンドする場合にも、バッファメモリに対してリードもしくはライトされる次の語を指示するように自動的に更新される。１組のポインタは、スタートポインタ、アウトポインタ、インポインタおよびエンドポインタを具備することができる。スタートポインタおよびエンドポインタは、特に、デジタルバッファの位置を規定する。各ポインタに対して、前記したように、別々のレジスタが配置され、バッファメモリをリードモードおよび／もしくはライトする時のアドレスである動作レジスタ内の動作アドレスと同じデータにより、インポインタはライトモードで更新されアウトポインタはリードモードで更新される。これにより、バッファメモリに対して信号をリードおよび／もしくはライトした後の参照メモリ内の位置の更新が容易になる。入力および出力ポインタの順序はラップアラウンドが生じたかどうかによって異なる。特に、レジスタ装置はジョブバッファスタートアドレスレジスタおよびジョブバッファエンドアドレスレジスタを具備している。本発明により、さらに、信号を発生する通信装置がデジタルバッファメモリ内のデジタルバッファの信号を処理しソートする信号プロセッサと通信し、信号プロセッサと通信する命令プロセッサと信号の通信を行う時にアクションが開始される処理装置が提供される。信号プロセッサには、参照メモリ内に配置された１組のポインタ内の各ポインタに対する別々のポインタレジスタを具備する装置が設けられている。デジタルバッファメモリに対してリード／ライトする信号に関連するアドレスデータが、各ポインタレジスタに実質的に同時に入力され格納される。この装置は、さらに、動作アドレスレジスタを具備し、リード／ライトするアドレスが計算されると、それは動作アドレスレジスタに格納される。特別な実施例では、処理装置は電気通信システム内の中央プロセッサを具備している。バッファメモリ内のデジタルバッファの管理すなわち処理（アクセス）が容易になり高速となることが本発明の利点である。もう１つの利点は、ジョブバッファへアクセスするのに必要なプログラムステップ数が周知の装置に較べて著しく低減されることである。もう１つの利点は、高容量プロセッサが提供されることである。図面の簡単な説明次に、添付図を参照して、本発明をさらに非制約的に説明し、ここに、第１図は処理装置を示す略図。第２図はデジタルバッファを処理する装置を具備する信号プロセッサを示す略図。第３図は信号を示す図。第４図はジョブバッファを処理／管理する装置の一実施例。第５図はジョブバッファに対するリード／ライトを示す図。第６図はラップアラウンドが生じている場合のジョブバッファに対するリード／ライトを示す図。発明の詳細な説明第１図は処理装置、例えば、電気通信システム内の中央プロセッサを示す略図である。信号プロセッサは、（本発明では）電話装置により発生され信号プロセッサＳＰＵに対して送信される沢山の信号に対処しなければならない。次に、信号プロセッサは着信信号を、例えば、優先順位方式にしたがってソートする。これは、さまざまな信号キューもしくはジョブバッファメモリ内のバッファでそれらをソートして行うことができる。ジョブバッファメモリはいくつかのジョブバッファを具備することができ、それを第４図により明瞭に示す。あるプロセッサがあるアクションをとらなければならない場合、それは命令プロセッサへ信号を送ることで開始される。次に、この信号によりプログラムメモリ内のプログラムが始動される。このプログラムは、最後に、命令プロセッサ内の他のプログラムを始動させるか、あるいは電話部内のある装置を制御するためにプロセッサを出る信号を送り出す。命令プロセッサから発生されるこれらの信号も信号プロセッサにより対処され、そこで優先順位方式に従ってジョブバッファメモリのジョブバッファ内に既に待機している信号によりソートされる。優先順位はどのジョブバッファへ信号がソートされるかにより与えられる。（特定のジョブバッファ内の優先順位は常に先入れ先出しである。）命令プロセッサがそれに依存しその容量が低すぎると中央プロセッサのボトルネックとなることがあるため、信号プロセッサが全ての信号をできるだけ高速に処理できることが最も重要である。デジタルバッファ処理装置が信号プロセッサＳＰＵに対してどのように配置されるかを第２図に略示する。信号プロセッサＳＰＵは参照メモリＲＥＦＭ、プログラム論理およびアドレス論理を具備している。機能は第３図−第６図を参照してより完全に記載され、それはこの図にも適用される。第３図に単なる説明のために信号を略示する。典型的に、信号はデータを付随するヘッダーの形式に構成されたデータのパケットである。それは、例えば、第３図に示すような形式をとることができる。信号はヘッド部およびボデー部へ分割される。ヘッド部すなわちヘッダーは信号のタイプを与えるポインタを含みそれによりその優先順位が決定される。センダーはどのプログラムもしくは装置が特定の信号を発生したかを表示し、レシーバはどのプログラムもしくは装置が特定の信号を受信しなければならないかを表示する。データ数はボデーのサイズを示し、最後にボデー部はデータ０，データ１，．．．，データｎ，のデータを含んでいる。一実施例では、ジョブバッファメモリ内の８つの異なるジョブバッファを必要とする少なくとも８種の信号がある。ジョブバッファはジョブバッファ参照メモリ（ＲＥＦＭ）内に格納された１組のポインタにより管理される。第４図−第６図を参照して、デジタルバッファすなわちジョブバッファを処理すなわち管理する本発明に従った装置についてより詳細に説明する。前記した特別な実施例では、デジタルバッファメモリは、実施例ではジョブバッファからなる、いくつかのデジタルバッファを格納するのに使用されるいわゆるジョブバッファメモリＪＢＵＭを形成している。ここでは、ジョブバッファはサーキュラー（先入れ先出し）バッファであり、特にエリクソンのＡＸＥシステム等の、電気通信システム内の、例えば、信号を一時的に格納するのに使用される。前記した信号はデータのいくつかの語により構成される。さらに、ジョブバッファのサイズは一定ではない。第４図にジョブバッファメモリＪＢＵＭおよびバッファメモリ内のジョブバッファを示す。各ジョブバッファに１組のポインタが設けられている。ポインタのセットは参照メモリＲＥＦＭ内に格納されている。ジョブバッファメモリＪＢＵＭ内の１つのバッファに対する１組のポインタはスタートポインタ、アウトポインタ、インポインタおよびエンドポインタを具備している。次に、ジョブバッファメモリ内の１つ以上のジョブバッファを処理すなわち管理する装置について説明する。前記したように、１組のポインタ内の各ポインタに対して別々のレジスタが配置される。スタートポインタ（ＪＢＳＲポインタ）に対してジョブバッファスタートアドレスレジスタＪＢＳＲが配置され、エンドポインタにはジョブバッファエンドアドレスレジスタＪＢＥＲが配置される（ポインタは同様にＪＢＥＲポインタと呼ばれる）。ジョブバッファエンドアドレスはジョブバッファ内の最高アドレスに関連し、ジョブバッファスタートアドレスはジョブバッファ内の最低アドレスに関連する。ポインタ内のインポインタＪＢＩＲに対してポインタレジスタＪＢＩＲ内のジョブバッファが配置される。ポインタＪＢＩＲはどこにデータを書き込むかを表示する。最後に、アウトポインタに対してジョブバッファアウトポインタレジスタＪＢＯＲが配置される。アウトポインタＪＢＯＲはどこでデータを読み取るかを示す。第４図は各レジスタＪＢＳＲ、ＪＢＥＲ、ＪＢＩＲおよびＪＢＯＲへのセット内の４つのポインタの同時移送を示す。これをＡで示す。これはポインタレジスタが実質的に同時にロードされることを意味する。インポインタおよびアウトポインタは多重化装置ＭＵＸにより多重化され、ジョブバッファをリード／ライトする時に使用される動作アドレスに関連する動作レジスタＪＢＡＲへ移送される。したがって、本発明に従って、１組の全てのポインタをそれらの各レジスタへ直接送信するのに１つのプログラムステップしか必要としない。このステップの後でジョブバッファにリード／ライトすることができる。リード／ライトするアドレスはレジスタのローディングの後でアドレス論理において実質的に瞬時に計算される。したがって、レジスタへデータを送信した後で全てのアドレスが計算され、ジョブバッファメモリのジョブバッファへ信号をリード／ライトした後で、参照メモリＲＥＦＭ内のポインタが更新される。次に、ここに記載する実施例に関連してアドレス論理の計算についてさらに説明する。動作レジスタＪＢＡＲはリード／ライトする次の語においてデータ格納スペースがラップアラウンドするか否かを指摘するように自動的に更新される。次に、これについて詳細に説明する。ジョブバッファインポインタレジスタＪＢＩＲ（ライトモード）およびジョブバッファアウトポインタレジスタＪＢＯＲ（リードモード）は動作レジスタＪＢＡＲと同じデータにより更新される。次に、ジョブバッファメモリＪＢＵＭのジョブバッファへ信号をリード／ライトした後で、参照メモリＲＥＦＭ内のイン／アウトポインタが更新される。リード／ライトされる語が前の語の直後に提示されない場合には、オフセット０（即ち、オー値）が使用される。オフセット０が使用されると、ラップアラウンドが生じることがある。輻湊および残りのスペースに関連する２つの機能だけでなく、さらに前記した機能を実施する時にオフセットは負０^-（オーマイナス値）であったり正０⁺（オープラス値）であったりすることがあり、それについては後に詳述する。ラップアラウンドが生じているか否か、すなわち、ラップアラウンドが生じているか否かに従って入力および出力ポインタが異なる順序であることに留意して戴きたい。これを第５図および第６図に示す。第５図と第６図の違いはアウトポインタＪＢＯＲおよびインポインタＪＢＩＲが異なる順序であることである。第５図は、例えば、ジョブバッファへデータが書き込まれる第１のケースを示す。これが行われる所を矢符ライトのＪＢＡＲおよびＪＢＩＲで示す。データの書き込みを続ける場合、このポインタはバッファの終りを示すＪＢＥＲに達するまで下向きに移動する。バッファにさらに書き込む必要がある場合には、バッファがセルラーであるためＪＢＳＲでこれを続けなければならない。これはラップアラウンドを表す。このように書き込みが継続される場合、第６図に説明するケース２に当てはまる。これはインポインタＪＢＩＲがアウトポインタＪＢＯＲの前に配置されることを示している。バッファから読み取りが行われラップアラウンドが生じている、すなわち、第６図のケース２に関連する場合には、アウトポインタＪＢＯＲはどこで読み取りを開始するかを示す。読み取られる各語に対して、ＪＢＯＲが１だけ増加され次に読み取る語を指摘して最終的にＪＢＥＲに到来する。次に、読み取りポインタはラップアラウンドして第５図のケース１へ戻る。その時、ＪＢＯＲはＪＢＩＲよりも低い。図のエンプティはデータが無いことを示す。書き込みを開始する時に、どこから開始してデータを記入することができるかを表示するのはＪＢＩＲポインタであり、始動時にＪＢＩＲはどこから信号の書き込みを開始するかの値、すなわち始動値を表示する。これは新しい値で表され、したがってどこへ信号を導入すべきかを示す。旧データは既に書き込まれているデータ、すなわち占有されているスペースを示す。したがって、始動時のＪＢＯＲはどこでデータの読み取りを開始するかを示し、読取り時のＪＢＡＲおよびＪＢＯＲは同様にどこでデータ読み取られるかを示す。有利な実施例では、ジョブバッファが輻湊しているという情報を第２図のプログラム論理へ与えることができる。輻湊レジスタＪＢＣＲにおいて、エンプティエリアは少なくともどれだけの語で構成すべきかが表示される。したがって、輻湊はエンプティエリアには僅かなスペースしか残されていないことを示す信号に関連している。したがって、エンプティエリア内の語数がジョブバッファ輻湊レジスタＪＢＣＲ内で指摘される語数よりも少ないことが輻湊の基準となる。これは、任意所望の方法で設定することができる。本発明に従った装置が有利に含むことができるもう１つの機能は、読み取られていないバッファ内のデータ語数、語数ＮＯＷ、に関する情報をプログラム論理へ供給することに関連している。これは、バッファ内に書き込まれているがまだ読み取られていない語数を示すデータ語に関連している。これは、それがジョブバッファ内の占有された位置数を表すことを意味する。リード／ライトゲートとすることができるモード機能（モード、第４図）の実施により、インポインタＪＢＩＲおよび動作レジスタＪＢＡＲは共に読み取り中に連続的に更新される。モード機能がライト位置であれば、アウトポインタＪＢＯＲは動作レジスタＪＢＡＲと同様に書き込み中に連続的に更新される。リードもしくはライトされるジョブバッファメモリＪＢＵＭ内の物理的アドレス（ｒａｄｒ）の計算についてさらに説明する。しかしながら、説明する計算が機能するのはＪＢＳＲポインタがＪＢＥＲポインタよりも小さいことが前提条件である。最初に、正のオフセット０⁺が使用されるケースについて説明する。アドレス動作ポインタＪＢＡＲプラス０⁺がＪＢＥＲポインタアドレスよりも大きい場合には、ジョブバッファメモリ内の物理的アドレスはジョブバッファスタートアドレスＪＢＳＲプラスジョブバッファ動作アドレスＪＢＡＲプラスオフセット０⁺ マイナスジョブバッファエンドアドレスＪＢＥＲに等しい。しかしながら、動作アドレスＪＢＡＲおよびオフセット０⁺がジョブバッファエンドアドレスＪＢＥＲ以下であれば、物理的アドレスは動作アドレスＪＢＡＲとオフセット０⁺の和に等しい。これは次式で表すことができる。（ＪＢＡＲ＋オフセット＞ＪＢＥＲ）であれば、ｒａｄｒ＝ＪＢＳＲ＋ＪＢＡＲ＋オフセット−ＪＢＥＲさもなくば、ｒａｄｒ＝ＪＢＡＲ＋オフセットしかしながら、負のオフセットが使用され０^-、かつ動作アドレスＪＢＡＲとオフセット０^-間の差がジョブバッファスタートアドレスＪＢＳＲよりも小さければ、ジョブバッファメモリ内の物理的アドレスは、オフセット０^-を動作アドレスＪＢＡＲおよびジョブバッファスタートアドレスＪＢＳＲで差し引いてジョブバッファエンドアドレスＪＢＥＲからマイナスしたものに等しい。しかしながら、動作アドレスＪＢＡＲとオフセット０^-間の差がジョブバッファスタートアドレスＪＢＳＲ以上であれば、物理的アドレスは動作アドレスＪＢＡＲからオフセット０^-を差し引いたたものとなる。これは、次式で表すことができる。（ＪＢＡＲ−オフセット＜ＪＢＳＲ）であれば、ｒａｄｒ＝ＪＢＥＲ−（オフセット−ＪＢＡＲ−ＪＢＳＲ）さもなくば、ｒａｄｒ＝ＪＢＡＲ−オフセットリードもしくはライトする次のアドレスの計算は次のようである。動作アドレスＪＢＡＲがジョブバッファエンドアドレスＪＢＥＲに等しければ、次の動作アドレスはジョブバッファスタートアドレスＪＢＳＲである。動作アドレスＪＢＡＲがジョブバッファエンドアドレスＪＢＥＲに等しくなければ、次の動作アドレスＪＢＡＲはＪＢＡＲを１だけ増加したものに等しい。これは次式で表すことができる。（ＪＢＡＲ＝ＪＢＥＲ）であれば、次のＪＢＡＲ＝ＪＢＳＲさもなくば、次のＪＢＡＲ＝ＪＢＡＲ＋１したがって、輻湊計算式は下記の形をとることができる。（ＪＢＩＲ≧ＪＢＯＲ）であれば、ＣＯＮＧ＝（ＪＢＥＲ−ＪＢＳＲ）−（ＪＢＩＲ−ＪＢＯＲ）＜ＪＢＣＲさもなくば、ＣＯＮＧ−（ＪＢＯＲ−ＪＢＩＲ）＜ＪＢＣＲしたがって、格納された語数ＮＯＷ、すなわち、読み取られていない語数は次の形をとる。（ＪＢＩＲ≧ＪＢＯＲ）であれば、ＮＯＷ＝ＪＢＩＲ−ＪＢＯＲさもなくば、ＮＯＷ＝（ＪＢＩＲ−ＪＢＳＲ）＋（ＪＢＥＲ−ＪＢＯＲ）＋１ジョブバッファに対してデータを格納および呼び出すのに要するステップ数が著しく低減されることが本発明の利点である。ジョブバッファメモリ内に多くのジョブバッファがある場合、例えばメモリ内におよそ２０のジョブバッファがある場合、これは特に重要である。もちろん、この数量は単なる例であり制約的意味合いはない。ジョブバッファメモリ内に２０個以上のジョブバッファがある場合だけでなく、バッファメモリ内に２，３個のバッファしか無い場合でも、本発明により効率および複雑さが著しく低減される。本発明に従った装置は、例えば、シンセサイザを使用して構成することができるが、標準部品等を使用して作ることもできる。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年４月２４日【補正内容】請求の範囲１．デジタル（ジョブ）バッファメモリ（ＪＢＵＭ）内に配列されたデジタルバッファ、特にサーキュラーバッファ、の処理装置であって、デジタルバッファメモリ内の各デジタルバッファに対して１組のポインタが参照メモリ（ＲＥＦＭ）内に配置されており、該処理装置はデジタルバッファメモリ（ＪＢＵＭ）内のデジタルバッファの位置を規定するレジスタ装置（ＪＢＳＲ，ＪＢＥＲ）と、所与のオフセット値（０）と、アドレス計算装置と動作アドレスレジスタ（ＪＢＡＲ）とを具備し、セット内の各ポインタ（スタート、アウト、イン、エンド）に対して、別々のポインタレジスタ（ＪＢＳＲ，ＪＢＥＲ，ＪＢＩＲ，ＪＢＯＲ）が設けられ、１組のポインタに対応する各ポインタレジスタに実質的に同時にアドレスデータが入力されて格納され、少なくとも動作アドレスレジスタ（ＪＢＡＲ）においてリード／ライトの後続アドレスが計算されて格納され、デジタルバッファメモリ（ＪＢＵＭ）をリード／ライトする時に使用される動作アドレスに関して、ポインタを実質的に多重化して前記動作レジスタ（ＪＢＡＲ）へ移送する多重化装置（ＭＵＸ）が設けられ、１つのプログラムステップだけでセットのポインタをそれらの各レジスタへ転送する、ことを特徴とする、デジタルバッファ処理装置。２．請求項１記載の装置であって、前のアドレスの直後に後続アドレスが提示されない場合には、後続アドレスにオフセット（０）が付加される、ことを特徴とする、デジタルバッファ処理装置。３．請求項１もしくは２記載の装置であって、１組のポインタはスタートポインタ、アウトポインタ、インポインタおよびエンドポインタを具備する、ことを特徴とする、デジタルバッファ処理装置。４．請求項１，２もしくは３記載の装置であって、レジスタ装置はジョブバッファスタートアドレスレジスタ（ＪＢＳＲ）、ジョブバッファエンドアドレスレジスタ（ＪＢＥＲ）、データ書き込みアドレス用インポインタレジスタ（ＪＢＩＲ）、およびデータ読み取りアドレス用アウトポインタレジスタ（ＪＢＯＲ）を具備する、ことを特徴とする、デジタルバッファ処理装置。５．請求項４記載の装置であって、インポインタレジスタ（ＪＢＩＲ）は動作レジスタ（ＪＢＡＲ）と同じデータにより更新される、ことを特徴とする、デジタルバッファ処理装置。６．請求項４記載の装置であって、アウトポインタレジスタ（ＪＢＯＲ）は動作レジスタ（ＪＢＡＲ）と同じデータにより更新される、ことを特徴とする、デジタルバッファ処理装置。７．前記いずれか一項記載の装置であって、正のオフセット（０⁺）が使用される、ことを特徴とする、デジタルバッファ処理装置。８．請求項７記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスと正のオフセット（０⁺）の和がジョブバッファエンドアドレス（ＪＢＥＲ）を越える場合には、リード／ライトの物理的アドレスはジョブバッファスタートアドレス（ＪＢＳＲ）と、動作レジスタ（ＪＢＡＲ）内のアドレスと、ジョブバッファエンドアドレス（ＪＢＥＲ）を減じたオフセット（０⁺）の和である、ことを特徴とする、デジタルバッファ処理装置。９．請求項７記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスとオフセット（０⁺）の和がジョブバッファエンドアドレス（ＪＢＥＲ）を越えない場合には、リード／ライトの物理的アドレスは動作レジスタ（ＪＢＡＲ）内に含まれるアドレスとオフセット（０⁺）の和である、ことを特徴とする、デジタルバッファ処理装置。 10．請求項１−６のいずれかに記載の装置であって、オフセットは負（０^-）である、ことを特徴とする、デジタルバッファ処理装置。 11．請求項１０記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスをオフセット（０^-）で差し引いた値がジョブバッファスタートアドレス（ＪＢＳＲ）よりも小さい場合には、リード／ライトの物理的アドレスはオフセットを差し引いたジョブバッファエンドアドレスであり、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスとジョブバッファスタートアドレス（ＪＢＳＲ）との和である、ことを特徴とする、デジタルバッファ処理装置。 12．請求項１０記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスからオフセット（０^-）を差し引いた値が少なくともジョブバッファスタートアドレスに等しい場合には、リード／ライトの物理的アドレスはオフセット（０^-）を差し引いた動作レジスタ（ＪＢＡＲ）内に含まれるアドレスである、ことを特徴とする、デジタルバッファ処理装置。 13．前記いずれか一項記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスがジョブバッファエンドアドレス（ＪＢＥＲ）に等しい場合には、リード／ライトの後続する動作アドレスはジョブバッファスタートアドレス（ＪＢＳＲ）であり、さもなくば、動作アドレス（ＪＢＡＲ）を１だけ増加したものである、ことを特徴とする、デジタルバッファ処理装置。 14．前記いずれか一項記載の装置であって、さらに、輻湊検出装置を具備する、ことを特徴とする、デジタルバッファ処理装置。 15．請求項１４記載の装置であって、輻湊検出装置は、まだジョブバッファ内へ書き込むことができる所与の最小数の語を示すレジスタ（ＪＢＣＲ）を具備する、デジタルバッファ処理装置。 16．前記いずれか一項記載の装置であって、該装置は、書き込まれてはいるが読み取られていないジョブバッファ内の語数（ＮＯＷ）を計算して表示する手段を具備する、ことを特徴とする、デジタルバッファ処理装置。 17．内部および／もしくは外部装置によりそれと通信される信号を処理する信号プロセッサ（ＳＰＵ）、プログラムメモリ等から命令を受信する命令プロセッサ、およびいくつかのジョブバッファを含むジョブバッファメモリ（ＪＢＵＭ）を具備する処理装置であって、信号プロセッサはジョブバッファに属する１組のポインタ内の各ポインタに対して別々のポインタレジスタを具備し、ポインタは参照メモリ（ＲＥＦＭ）内に配置され、信号プロセッサ内で装置および命令プロセッサからの信号は所与の優先順位方式に従ってジョブバッファメモリ内でソートされ、ジョブバッファにリード／ライトする信号に関連するアドレスデータが各ポインタレジスタに実質的に同時に送信され、さらにアドレス計算装置および動作アドレスレジスタ（ＪＢＡＲ）が設けられ、リード／ライトの後続アドレスが少なくとも動作アドレスレジスタ（ＢＡＲ）において計算されて格納され、ジョブバッファメモリ（ＪＢＵＭ）をリード／ライトする時に使用される動作アドレスに関して、ポインタを実質的に多重化して動作レジスタ（ＢＡＲ）へ移送する多重化装置（ＭＵＸ）が設けられ、１つのプログラムステップだけでポインタのセット内のポインタをそれらの各レジスタへ転送する、ことを特徴とする、処理装置。 18．請求項１７記載の処理装置であって、電気通信システム内の中央プロセッサを具備する、ことを特徴とする、処理装置。 19．請求項１８記載の処理装置であって、後続アドレスがジョブバッファアウトポインタレジスタ（ＪＢＯＲ）もしくはインポインタレジスタ（ＪＢＩＲ）に、それぞれ、読み取りもしくは書き込みのために格納される、ことを特徴とする、処理装置。 20．デジタルバッファメモリ内のデジタルバッファのアクセス方法であって、各デジタルバッファに対して１組のポインタが参照メモリ（ＲＥＦＭ）内に配置されており、該方法は、 − ポインタレジスタ装置（ＪＢＳＲ、ＪＢＥＲ）内のジョブバッファメモリの中のデジタルバッファの位置を規定するステップと、 − デジタルバッファの位置を規定するポインタをそれに設けられたレジスタ装置（ＪＢＳＲ、ＪＢＥＲ）へ送信するステップと、 − デジタルバッファ内のどこへデータを書き込むかを示すインポインタおよびデジタルバッファのどこでデータを読み取るかを示すアウトポインタを、位置規定ポインタ（ＪＢＳＲ、ＪＢＥＲ）の送信と実質的に同時にそれらの各レジスタ（ＪＢＩＲ、ＪＢＯＲ）へ送信するステップであって、１組のポインタ内のポインタをそれらの各ポインタレジスタへ転送するのに１つのプログラムステップしか必要としないステップと、 − デジタルバッファへリード／ライトする時に使用される動作アドレス（ＪＢＡＲ）を計算するステップと、 − 動作アドレスのために配列された動作アドレス（ＪＢＡＲ）レジスタをリード／ライトすべき後続語を指示するように自動的に更新するステップと、 − 動作アドレスの更新と一致して信号が書き込まれるかもしくは読み取られるかに従ってインポインタレジスタ（ＪＢＩＲ）もしくはアウトポインタレジスタ（ＪＢＯＲ）を更新するステップと、 − ジョブバッファメモリ（ＪＢＵＭ）をリード／ライトする時に使用される動作アドレスに関して、ポインタを実質的に多重化して動作レジスタ（ＢＡＲ）へ移送する多重化装置（ＭＵＸ）を配置するステップと、 − １つのプログラムステップだけでポインタのセット内のポインタをそれらの各レジスタへ転送するステップと、 − 参照メモリ（ＲＥＦＭ）内のポインタセット書き込み時のインポインタおよび読み取り時のアウトポインタを更新するステップと、からなる、デジタルバッファアクセス方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．デジタル（ジョブ）バッファメモリ（ＪＢＵＭ）内に配列されたデジタルバッファ、特にサーキュラーバッファ、の処理装置であって、デジタルバッファメモリ内の各デジタルバッファに対して１組のポインタが参照メモリ（ＲＥＦＭ）内に配置されており、該処理装置はデジタルバッファメモリ（ＪＢＵＭ）内のデジタルバッファの位置を規定するレジスタ装置（ＪＢＳＲ，ＪＢＥＲ）と、所与のオフセット値（０）と、アドレス計算装置と動作アドレスレジスタ（ＪＢＡＲ）とを具備し、セット内の各ポインタ（スタート、アウト、イン、エンド）に対して、別々のポインタレジスタ（ＪＢＳＲ，ＪＢＥＲ，ＪＢＩＲ，ＪＢＯＲ）が設けられ、１組のポインタに対応する各ポインタレジスタに実質的に同時にアドレスデータが入力されて格納され、少なくとも動作アドレスレジスタ（ＪＢＡＲ）においてリード／ライトの後続アドレスが計算されて格納される、ことを特徴とする、デジタルバッファ処理装置。２．請求項１記載の装置であって、前のアドレスの直後に後続アドレスが提示されない場合には、後続アドレスにオフセット（０）が付加される、ことを特徴とする、デジタルバッファ処理装置。３．請求項１もしくは２記載の装置であって、１組のポインタはスタートポインタ、アウトポインタ、インポインタおよびエンドポインタを具備する、ことを特徴とする、デジタルバッファ処理装置。４．請求項１，２もしくは３記載の装置であって、レジスタ装置はジョブバッフスタートアドレスレジスタ（ＪＢＳＲ）およびジョブバッファエンドアドレスレジスタ（ＪＢＥＲ）を具備する、ことを特徴とする、デジタルバッファ処理装置。５．請求項４記載の装置であって、データ書き込みアドレス用のインポインタレジスタ（ＪＢＩＲ）を具備する、ことを特徴とする、デジタルバッファ処理装置。６．前記いずれか一項記載の装置であって、データ読み取りアドレス用のアウトポインタレジスタ（ＪＢＯＲ）を具備する、ことを特徴とする、デジタルバッファ処理装置。７．請求項５記載の装置であって、インポインタレジスタ（ＪＢＩＲ）は動作レジスタ（ＪＢＡＲ）と同じデータにより更新される、ことを特徴とする、デジタルバッファ処理装置。８．請求項６記載の装置であって、アウトポインタレジスタ（ＪＢＯＲ）は動作レジスタ（ＪＢＡＲ）と同じデータにより更新される、ことを特徴とする、デジタルバッファ処理装置。９．前記いずれか一項記載の装置であって、正のオフセット（０⁺）が使用される、ことを特徴とする、デジタルバッファ処理装置。 10．請求項９記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスと正のオフセット（０⁺）の和がジョブバッファエンドアドレス（ＪＢＥＲ）を越える場合には、リード／ライトの物理的アドレスはジョブバッファスタートアドレス（ＪＢＳＲ）と、動作レジスタ（ＪＢＡＲ）内のアドレスと、ジョブバッファエンドアドレス（ＪＢＥＲ）を減じたオフセット（０⁺）の和である、ことを特徴とする、デジタルバッファ処理装置。 11．請求項９記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスとオフセット（０⁺）の和がジョブバッファエンドアドレス（ＪＢＥＲ）を越えない場合には、リード／ライトの物理的アドレスは動作レジスタ（ＪＢＡＲ）内に含まれるアドレスと、オフセット（０⁺）の和である、ことを特徴とする、デジタルバッファ処理装置。 12．請求項１−８のいずれかに記載の装置であって、オフセットは負（０^-）である、ことを特徴とする、デジタルバッファ処理装置。 13．請求項１２記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスからオフセット（０^-）を差し引いた値がジョブバッファスタートアドレス（ＪＢＳＲ）よりも小さい場合には、リード／ライトの物理的アドレスはオフセットを差し引いたジョブバッファエンドアドレス及び動作レジスタ（ＪＢＡＲ）内に含まれるアドレスとジョブバッファスタートアドレス（ＪＢＳＲ）との和である、ことを特徴とする、デジタルバッファ処理装置。 14．請求項１２記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスをオフセット（０^-）で差し引いた値が少なくともジョブバッファスタートアドレスに等しい場合には、リード／ライトの物理的アドレスはオフセット（０^-）で差し引いた動作レジスタ（ＪＢＡＲ）内に含まれるアドレスである、ことを特徴とする、デジタルバッファ処理装置。 15．前記いずれか一項記載の装置であって、動作レジスタ（ＪＢＡＲ）内に含まれるアドレスがジョブバッファエンドアドレス（ＪＢＥＲ）に等しい場合には、リード／ライトの後続する動作アドレスはジョブバッファスタートアドレス（ＪＢＳＲ）であり、さもなくば、動作アドレス（ＪＢＡＲ）を１だけ増加したものである、ことを特徴とする、デジタルバッファ処理装置。 16．前記いずれか一項記載の装置であって、さらに、輻湊検出装置を具備する、ことを特徴とする、デジタルバッファ処理装置。 17．請求項１６記載の装置であって、輻湊検出装置は、まだジョブバッファ内へ書き込むことができる所与の最小数の語を示すレジスタ（ＪＢＣＲ）を具備する、デジタルバッファ処理装置。 18．前記いずれか一項記載の装置であって、該装置は、書き込まれてはいるが読み取られていないジョブバッファ内の語数（ＮＯＷ）を計算して表示する手段を具備する、ことを特徴とする、デジタルバッファ処理装置。 19．内部および／もしくは外部装置によりそれと通信される信号を処理する信号プロセッサ（ＳＰＵ）、プログラムメモリ等から命令を受信する命令プロセッサ、およびいくつかのジョブバッファを含むジョブバッファメモリ（ＪＢＵＭ）を具備する処理装置であって、信号プロセッサはジョブバッファに属する１組のポインタ内の各ポインタに対して別々のポインタレジスタを具備し、ポインタは参照メモリ（ＲＥＦＭ）内に配置され、信号プロセッサ内で装置および命令プロセッサからの信号は所与の優先順位方式に従ってジョブバッファメモリ内でソートされ、ジョブバッファにリード／ライトする信号に関連するアドレスデータが各ポインタレジスタに実質的に同時に送信され、さらにアドレス計算装置および動作アドレスレジスタ（ＪＢＡＲ）が設けられ、リード／ライトの後続アドレスが少なくとも動作アドレスレジスタ（ＪＢＡＲ）において計算されて格納される、ことを特徴とする、処理装置。 20．請求項１９記載の処理装置であって、電気通信システム内の中央プロセッサを具備する、ことを特徴とする、処理装置。 21．請求項１９もしくは２０記載の処理装置であって、リード／ライトの後続アドレスが少なくとも動作アドレスレジスタ（ＪＢＡＲ）に格納される、ことを特徴とする、処理装置。 22．請求項２１記載の処理装置であって、後続アドレスがジョブバッファアウトポインタレジスタ（ＪＢＯＲ）もしくはインポインタレジスタ（ＪＢＩＲ）に、それぞれ、読み取りもしくは書き込みのために格納される、ことを特徴とする、処理装置。 23．デジタルバッファメモリ内のデジタルバッファのアクセス方法であって、各デジタルバッファに対して１組のポインタが参照メモリ（ＲＥＦＭ）内に配置されており、該方法は、 − ポインタレジスタ装置（ＪＢＳＲ、ＪＢＥＲレジスタ）内のジョブバッファメモリの中のデジタルバッファの位置を規定するステップと、 − デジタルバッファの位置を規定するポインタをそれに設けられたレジスタ装置（ＪＢＳＲ、ＪＢＥＲレジスタ）へ送信するステップと、 − デジタルバッファ内のどこへデータを書き込むかを示すインポインタおよびデジタルバッファのどこでデータを読み取るかを示すアウトポインタを、位置規定ポインタ（ＪＢＳＲ、ＪＢＥＲ）の送信と実質的に同時にそれらの各レジスタ（ＪＢＩＲ、ＪＢＯＲレジスタ）へ送信するステップと、 − デジタルバッファへリード／ライトする時に使用される動作アドレス（ＪＢＡＲ）を計算するステップと、 − 動作アドレスに対して配列された動作アドレス（ＪＢＡＲ）レジスタをリード／ライトすべき後続語を指示するように自動的に更新するステップと、 − 動作アドレスの更新と一致して信号が書き込まれるかもしくは読み取られるかに従ってインポインタレジスタ（ＪＢＩＲ）もしくはアウトポインタレジスタ（ＪＢＯＲ）を更新するステップと、 − 参照メモリ（ＲＥＦＭ）内の１組のポインタの書き込み時のインポインタもしくは読み取り時のアウトポインタを更新するステップと、からなる、デジタルバッファアクセス方法。