KR100426038B1 - 디지털버퍼메모리내의디지털버퍼를처리하는장치및액세스하는방법 - Google Patents

디지털버퍼메모리내의디지털버퍼를처리하는장치및액세스하는방법 Download PDF

Info

Publication number
KR100426038B1
KR100426038B1 KR1019970706600A KR19970706600A KR100426038B1 KR 100426038 B1 KR100426038 B1 KR 100426038B1 KR 1019970706600 A KR1019970706600 A KR 1019970706600A KR 19970706600 A KR19970706600 A KR 19970706600A KR 100426038 B1 KR100426038 B1 KR 100426038B1
Authority
KR
South Korea
Prior art keywords
address
register
pointer
buffer
jbar
Prior art date
Application number
KR1019970706600A
Other languages
English (en)
Other versions
KR19980703197A (ko
Inventor
안더스 힌투카이넨 카리
Original Assignee
텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텔레폰아크티에볼라게트 엘엠 에릭슨 filed Critical 텔레폰아크티에볼라게트 엘엠 에릭슨
Publication of KR19980703197A publication Critical patent/KR19980703197A/ko
Application granted granted Critical
Publication of KR100426038B1 publication Critical patent/KR100426038B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
    • G06F2205/064—Linked list, i.e. structure using pointers, e.g. allowing non-contiguous address segments in one logical buffer or dynamic buffer space allocation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 디지털 버퍼 메모리(JBUM)내의 디지털 버퍼를 처리하거나 상기 디지털 버퍼에 액세스하는 장치 및 방법에 관한 것인데, 상기 각 디지털 버퍼에 대해 한 세트의 포인터가 참조 메모리(REFM)에 배치된다. 상기 장치는 디지털 버퍼 메모리(JBUM)내의 디지털 버퍼의 위치를 정하는 레지스터 장치(JBSR, JBER), 오프셋 값, 어드레스 계산 장치 및 동작 어드레스 레지스터(JBAR)를 포함한다. EWLXJF 버퍼에 관한 세트의 포인터 각각에 대해, 개별 포인터 레지스터(JBSR, JBER, JBIR, JBOR)가 제공되며, 어드레스 데이터는 포인터 세트에 상응하는 각 포인터 레지스터에 실제로 동시에 입력되고 저장된다. 디지털 버퍼 메모리(JBUM)에서의 판독/기록을 위한 후속 어드레스가 계산되고, 적어도 동작 어드레스 레지스터(JBAR)에 저장된다.

Description

디지털 버퍼 메모리내의 디지털 버퍼를 처리하는 장치 및 액세스하는 방법
디지털 버퍼 메모리 또는 특히 작업 버퍼 메모리(job buffer memory)가 예컨대 디지털 처리기에 종종 포함된다. 이 작업 버퍼 메모리는 종종 다수의 작업 버퍼를 포함한다. 작업 버퍼는 다수의 상이한 형태를 가질 수 있으며, 예컨대 이것은 원형 버퍼일 수도 있다. 디지털 버퍼는, 예컨대 처리기내의 한 유닛/장치로부터 다른 유닛/장치로 송신될 정보를 다소 일시적으로 저장할 목적으로 이용되거나, 상이한 처리기들 사이에서 정보를 교환하는 동안 사용된다.
그러나, 작업 버퍼의 관리는 복잡하여 시간을 소비할 수 있다. 예컨대, 이것은 상당히 많은 마이크로 프로그램 단계를 필요로할 수도 있다. 대부분 소프트웨어 해법은 버퍼를 관리하기 위한 기초를 형성한다. 한 가지 공지된 장치는 다수의 작업 버퍼를 갖는 작업 버퍼 메모리를 포함하는데, 상기 각 작업 버퍼는 신호를 저장하는데 사용되는 원형 버퍼(선입, 선출 버퍼)이다. 신호는 다수의 데이터 워드를 포함하며, 그 작업버퍼의 크기는 일정하지 않다. 각 작업 버퍼는 이와 관련된 관리 포인터 세트를 가지며, 이들은 버퍼 영역의 외부에 있는 참조 메모리(reference memory)의 포인터 레지스터에 배치된다. 이러한 공지된 장치에는 4개의 관리 포인터, 즉 작업 버퍼가 시동하는 작업버퍼 메모리의 절대적인 물리 어드레스(absolute physical address)에 관한 시작 포인터(start pointer), 버퍼가 종료하는 절대적인 물리 어드레스에 관한 종단 포인터(end pointer), 데이터가 기록되는 작업 버퍼 메모리의 절대적인 물리 어드레스에 관한 인 포인터(in pointer), 및 데이터가 판독될 작업 버퍼 메모리에 절대적인 물리 어드레스를 제공하는 아웃(out) 포인터를 포함한다. 어드레스가 필요하면, 이것은 관련 포인터로부터 출력되며 소정의 양만큼 증가 또는 감소한다. 버퍼가 원형버퍼이면, 인 포인터가 아웃 포인터보다 낮게 되도록 상기 증가 또는 감소가 이루어질 경우에 랩 어라운드(wrap around)가 발생한다.
신호가 작업버퍼에 저장될 때, 그 신호를 저장하는 버퍼에 충분한 공간이 있는지 여부를 검사해야 한다. 또한, 랩 어라운드가 발생하는지 여부도 검사해야 한다. 상기 신호는 인 포인터에 의해 지시된 어드레스를 시작으로 저장된다. 그 후 상기 인 포인터는 포인터 레지스터, 즉 참조 메모리에서 갱신된다.
신호가 버퍼로부터 판독될 때, 아웃 포인터는 참조 메모리로부터 인출(fetch)되어야 하며, 그 아운 포인터에 의해 지시된 작업 버퍼 메모리로부터의 신호가 판독된다. 랩 어라운드가 발생하는지 여부를 검사해야 하며, 최종적으로 아웃 포인터가 참조 메모리에서 갱신되어야 한다. 따라서, 작업 버퍼에 데이터를 저장하고 인출하는데 필요한 프로그램 단계의 수가 많아진다.
WA 92/08186은 작업 버퍼에서 어드레스를 발생시키고 액세스하는 하드웨어로 구현된 시스템을 도시한다. 특히, 여기에 개시된 발명은 기본 어드레스와 종단 어드레스에 의해 정해지는 원형 버퍼에서 목표 어드레스(target address)를 발생시키는 어드레스 발생기를 설명한다. 이것은, 버퍼내에서 액세스된 이전의 어드레스를 저장하는 레지스터(I), 버퍼 메모리내의 원형 버퍼의 위치 및 크기를 정하는 정보를 저장하는 레지스터 수단, 예컨대, 베이스 레지스터와 길이 레지스터 또는 베이스 레지스터와 종단 레지스터를 포함한다. 또한, 상기 장치는 오프셋과 관련된 증가 또는 감소 값이 로딩되는 수정 레지스터(modify register)를 포함한다. 또한, 상기 장치는 이전에 저장된 어드레스의 값에 오프셋을 더하여 절대 어드레스를 발생시키는 가산기, 및 버퍼의 길이를 이용하여 상기 언급한 값을 수정하여 랩 어드레스를 발생시키는 논리 수단을 포함한다. 또한, 상기 원형 버퍼의 경계에 랩 어드레스가 있는지 여부를 결정하는 수단, 및 버퍼내에서 액세스된 이전의 어드레스가 저장되는 레지스터에 절대 어드레스 또는 랩 어드레스 중 하나를 로딩하는 수단을 포함한다.
따라서, 어드레스는 레지스터로 로딩하기 전에 계산된다. 따라서, 버퍼 메모리에 판독 또는 기록하기 전에, 기본 레지스터, 종단 레지스터(또는 길이 레지스터) 및 상기 I 레지스터와, 특히 M 레지스터(오프셋)를 로딩할 필요가 있다. 따라서, 4개의 프로그램 단계가 필요하며, 이것이 한 가지 단점이다. 더욱이, 상기 공지된 장치로 동일한 시간에 기록 및 판독을 수행하는 것은 불가능하다. 요약해 보면, 상기 언급된 것은 별도로, 상기 장치는 그리 빠르지 않으며, 특히 버퍼 메모리에 작업버퍼가 많을 경우 고속으로 실행될 수 없다.
본 발명은 디지털 버퍼 메모리에 배치되는 디지털 버퍼를 처리 또는 관리하고, 특히 액세스하는 장치 및 방법에 관한 것이다. 또한, 본 발명은 다수의 디지털 버퍼를 포함하는 적어도 하나의 디지털 버퍼 메모리가 배치되는 처리장치 또는 처리기에 관한 것이다.
도 1은 처리장치의 개요도.
도 2는 디지털 버퍼를 처리하는 장치를 포함하는 신호처리기의 개요도.
도 3은 신호를 나타내는 도면.
도 4는 작업버퍼를 처리/관리하는 장치의 일 실시예를 나타내는 도면.
도 5는 작업버퍼의 기록/판독을 나타내는 도면.
도 6은 랩 어라운드가 발생할 때 작업버퍼의 기록/판독을 나타내는 도면.
버퍼 메모리에서 디지털 버퍼를 처리/관리하는 시간을 절약하는 것이 중요하기 때문에, 버퍼 메모리에서 디지털 버퍼를 관리하고 처리하는데 더 적은 시간을 요구하는 방법 및 장치가 필요하다. 또한, 디지털 버퍼에 액세스하기 위한 어드레스의 발생이 효율적이고 신속한 방법으로 수행되는 장치가 필요하다. 또한, 어드레싱 논리가 신속하고 효율적인 방법으로 처리될 수 있는 장치가 필요하다.
또한, 디지털 버퍼의 처리/관리가 보다 효율적이고 빠르게 이루어진다는 점에서 상기 디지털 버퍼의 처리/관리가 개선됨으로써 고용랑 처리기를 제공할 수 있는, 하나 이상의 버퍼 메모리를 포함하는 처리 장치 또는 처리기가 필요하다.
따라서, 디지털 버퍼 메모리에 배치된 디지털 버퍼를 처리 또는 관리하는 장치가 제공된다. 각 버퍼에 대하여, 포인터 세트가 참조 메모리에 배치된다. 상기 장치는, 버퍼 메모리에 디지털 버퍼의 위치를 정하는 레지스터 장치, 설정된 오프셋 값, 어드레스 계산장치, 및 동작 어드레스 레지스터를 포함한다. 포인터 세트의 각 포인터에 대하여 개별적인 포인터 레지스터가 제공되고, 어드레스 데이터는 각 포인터 레지스터에 실제로 동시에 입력되고 저장될 수 있으며, 그 다음 어드레스는 계산장치에서 계산되어 동작 어드레스 레지스터에 저장된다.
오프셋 값은 기록 또는 판독될 워드가 이전의 워드 바로 뒤에 놓이지 않을경우 사용된다. 특히, 오프셋은 양(positive) 또는 음(negative)이 될 수 있다. 특히, 동작 레지스터는, 데이터 저장 공간, 즉 디지털 버퍼의 공간이 랩 어라운드할 때에도 버퍼 메모리로부터 판독되거나 메모리로 기록될 다음 워드를 지시하도록 자동으로 갱신된다. 포인터 세트는 시작 포인터, 아웃 포인터, 인 포인터, 및 종단 포인터를 포함한다. 시작 포인터와 종단 포인터는 특히 디지털 버퍼의 위치를 정한다. 상기 각 포인터에 대해, 상기 언급한 바와 같이 개별 레지스터가 배치되고, 버퍼 메모리에서 판독 및/또는 기록시의 어드레스인 동작 레지스터의 동작 어드레스와 동일한 데이터를 이용하여, 인 포인터는 기록 모드에서 갱신되고, 아웃 포인터가 판독 모드에서 갱신된다.
이것은 버퍼 메모리로부터 신호를 판독하고 기록한 후 참조 메모리내의 포인터의 갱신을 용이하게 한다. 입력 및 출력 포인터의 순서는 랩 어라운드가 발생하였는지의 여부에 따라 다르다. 특히, 레지스터 장치는 작업 버퍼 시작 어드레스 레지스터 및 작업 버퍼 종단 어드레스 레지스터를 포함한다.
본 발명을 통해 또한, 신호를 발생하는 통신설비가 디지털 버퍼 메모리내의 디지털 버퍼의 신호를 처리하고 분류하는 신호 처리기와 통신하도록 되어 있는 처리장치가 제공되는데, 이 경우 신호 처리기와 통신중인 명령 처리기로 신호를 전달할 때 작동이 개시된다. 신호 처리기에는, 참조 메모리에 배치된 포인터 세트의 각 포인터에 대한 개별 포인터 레지스터를 포함하는 장치가 제공된다, 디지털 버퍼 메모리에 대해 판독/기록할 신호와 관련된 어드레스 데이터는 각 포인터 레지스터에 실제로 동시에 입력되고 저장된다. 또한, 상기 장치는 동작 어드레스 레지스터를포함하며, 판독/기록을 위한 어드레스가 계산되면, 이것은 동작 어드레스 레지스터에 저장된다.
특정한 실시예에서 처리장치는 통신시스템의 중앙처리기를 포함한다.
본 발명의 장점은, 버퍼 메모리내의 디지털 버퍼의 관리 또는 처리(액세싱)가 용이하고 빠르다는 점이다. 다른 장점은 작업버퍼를 액세스하는데 필요한 프로그램 단계의 수가 공지된 장치에 비하여 상당히 감소된다는 것이다.
부가적인 장점은 고 용량의 처리기가 제공된다는 것이다.
도 1은 처리장치, 예컨대, 원격 통신시스템의 중앙 처리장치를 개략적으로 도시한다. 신호 처리기는 신호처리기(SPU)로 및 신호처리기(SPU)로부터 신호가 송신되는 전화장치(본 실시예에서)에 의해 발생되는 많은 신호를 처리해야 한다. 다음으로, 상기 신호 처리기는 예컨대 우선순위 방식에 따라 인입 신호를 분류한다. 이것은 작업 버퍼 메모리의 상이한 신호 대기행렬 또는 버퍼에 그들을 분류함으로써 수행될 수 있다. 상기 작업버퍼 메모리는 도 4에 명백히 도시되어 있는 다수의 작업 버퍼를 포함할 수 있다. 중앙 처리기에 의해 소정의 작동이 이루어져야만 하면, 이것은 명령처리기로 신호를 전송함으로써 개시된다. 다음으로, 이 신호에 의해 프로그램 메모리의 프로그램이 시작된다. 상기 프로그램은 결국, 명령 처리기의 다른 프로그램을 시작하거나, 전화기 부분의 어떤 장치를 제어하기 위해 처리기로부터 나가는 신호를 전송한다. 명령 처리기에 의해 발생되는 상기 신호가 또한 신호 처리기에 의해 처리되는데, 여기서 이들은 작업 버퍼 메모리의 작업버퍼에 이미 대기하고 있는 신호를 이용하여 우선 순위 방식에 따라 분류된다. 상기 우선순위는 어떤 작업 버퍼로 신호가 분류되는지에 의해 제공된다(특정한 작업 버퍼내의 우선순위는 항상 선입 선출이다). 명령 처리기의 용량이 신호처리기에 의존하여, 상기 명령 처리기의 용량이 너무 낮을 경우, 이것은 중앙 처리기의 병목(bottleneck)을 형성할 수 있으므로, 신호 처리기가 가능한 빨리 모든 신호를 처리하는 것이 가장 중요하다.
도 2는 디지털 버퍼를 처리하는 장치가 신호처리기(SPU)에 배치되는 방법을 개략적으로 도시한다. 상기 신호처리기(SPU)는 참조 메모리(REFM), 프로그램 논리 및 어드레스 논리를 포함한다. 그 기능은 도 3-6을 참고로 더욱 상세히 설명되며, 이것은 상기 도면에도 적용될 수 있다.
도 3은 단지 설명을 위해 신호를 개략적으로 도시한다. 보편적으로, 신호는 데이터를 수반하는 헤더(header)의 형태로 배열되는 데이터 패킷이다. 예컨대, 도 3에 도시된 형태가 될 수 있다. 신호는 헤드 부분과 몸체 부분으로 나뉜다. 상기헤드 부분 또는 헤더는 신호 유형을 제공하는 포인터를 포함하며, 이것에 의해 그 우선순위가 결정된다. 송신기는 어떤 프로그램 및 장치가 특정한 신호를 발생시키는지를 표시하고, 수신기는 어떤 프로그램 또는 장치가 특정한 신호를 수신하는지를 표시한다. 데이터의 수가 몸체 크기를 나타내며, 결국 그 몸체 부분은 데이터, 즉, 데이터 0, 데이터 1, . . . . ., 데이터 n를 포함한다.
소정의 한 실시예에서는, 작업 버퍼 메모리에 8개의 상이한 작업 버퍼를 필요로하는 적어도 8개의 신호 유형이 있다. 작업 버퍼는 작업 버퍼 참조 메모리(REFM)에 저장되는 포인터 세트에 의해 관리된다. 도 4∼6을 참고하여, 디지털 버퍼 또는 작업 버퍼를 처리하거나 관리하는 본 발명에 따른 장치가 더욱 상세히 설명된다.
상기 언급된 바와 같은 특정한 실시예에서, 디지털 버퍼 메모리는 다수의 디지털 버퍼를 저장하는데 사용되는 소위 작업 버퍼 메모리(JBUM)를 형성하는데, 이것은 상기 기술된 실시예에서 작업 버퍼를 포함한다. 여기서, 작업 버퍼는 원형(선임선출)버퍼이고, 이것은 신호를 저장하는데 사용되며, 특히, 예컨대 에릭슨사의 AXE 시스템과 같은 원격 통신시스템에 신호를 일시적으로 저장하는데 사용된다. 상기 언급한 신호는 다수의 데이터 워드를 구비한다. 또한, 작업버퍼의 크기는 일정하지 않다.
도 4에, 작업 버퍼 메모리(JBUM)가 도시되어 있으며, 그 버퍼 메모리의 작업 버퍼가 특별히 도시되어 있다. 포인터 세트가 각 작업버퍼에 제공된다. 상기 포인터 세트는 참조 메모리(REFM)에 저장된다. 작업 버퍼 메모리(JBUM)내의 한 버퍼에대한 하나의 포인터 세트는 시작 포인터, 아웃(out) 포인터, 인(in) 포인터 및 종단 포인터를 포함한다.
이제, 작업 버퍼 메모리내의 하나 이상의 작업 버퍼를 처리하거나 관리하는 장치가 설명된다. 상기 언급된 포인터 세트의 각 포인터에 대하여, 각각의 포인터 레지스터가 배치된다. 시작 포인터(JBSR 포인터)에 대하여, 작업 버퍼 시작 어드레스 레지스터(JBSR)가 배치되고, 종단 포인터에는 작업 버퍼 종단 어드레스 레지스터(JBER)가 배치된다(포인터는 마찬가지로 JBER 포인터를 말함). 상기 작업 버퍼 종단 어드레스는 작업 버퍼내의 최고 어드레스와 관련하고, 상기 작업 버퍼 시작 어드레스는 작업 버퍼내의 가장 낮은 번호의 어드레스와 관련된다. 포인터내의 인포인터(JBIR)에 대하여, 작업 버퍼 인 포인터 레지스터(JBIR)가 배치된다. 상기 인포인터(JBIR)는 데이터가 기록되는 장소를 표시한다. 마지막으로, 아웃 포인터에는 작업 버퍼 아웃 포인터 레지스터(JBOR)가 배치된다. 상기 아웃 포인터(JBOR)는 데이터가 판독되는 장소를 표시한다.
도 4는 각 레지스터(JBSR, JBER, JBIR 및 JBOR)로 세트내의 4 개 포인터를 동시 전송하는 것을 도시한다. 이것을 A로 표시한다. 이는, 포인터 레지스터가 사실상 동시에 로드된다는 것을 의미한다. 상기 인 포인터 및 아웃 포인터는 멀티플렉싱 장치(MUX)에서 멀티플렉싱되어, 작업 버퍼에서 판독/기록시 사용되는 동작 어드레스와 관련하는 동작 레지스터(JBAR)로 전송된다. 따라서, 본 발명에 따르면, 한 세트의 모든 포인터를 직접 이들의 각 레지스터로 송신하는 데에는 단지 한 개의 프로그램 단계만이 필요하다. 이러한 단계 후에, 작업 버퍼에서 판독/기록될 수있다. 판독/기록을 위한 어드레스는 상기 레지스터의 로딩후 어드레스 논리에서 즉시 계산된다. 따라서, 모든 어드레스는 레지스터에 데이터를 송신한 후에 계산되고, 작업 버퍼 메모리의 작업 버퍼로 신호를 판독/기록한 후, 참조 메모리(REFM)내의 포인터가 갱신된다. 본원에서 설명된 실시예와 관련된 어드레스 논리의 계산에 대해 지금부터 더욱 상세히 설명할 것이다.
동작 레지스터(JBAR)는, 판독/기록하기 위한 다음 워드에서 데이터 저장 공간이 랩어라운드 하는지 여부를 지시하도록 자동으로 갱신된다. 이하, 이것에 대하여 보다 상세히 설명할 것이다.
작업 버퍼 인 포인터 레지스터(JBIR)(기록 모드에서) 및 작업 버퍼 아웃 포인터 레지스터(JBOR)(판독 모드에서)는 동작 레지스터(JBAR)와 동일한 데이터로 갱신된다. 다음으로, 참조 메모리(REFM)내의 인/아웃 포인터는 작업 버퍼 메모리(JBUM)의 작업 버퍼로 신호를 판독/기록한 후에 갱신된다. 기록/판독될 워드가 이전의 워드 바로 뒤에 위치되지 않을 때, 오프셋 입력 0이 사용된다. 오프셋 0이 사용되면, 랩 어라운드가 발생할 수 있다. 이후에 더욱 설명될 버퍼의 나머지 공간 및 혼잡에 관한 두 가지 부가적인 기능 및 상기 언급된 기능을 수행할 때, 오프셋은 음의 0-또는 양의 0+중 하나일 수 있다. 랩 어라운드가 발생하는지 여부에 대하여, 즉 입력 및 출력 포인터가 랩 어라운드 발생 여부에 따라 상이한 순서로 된다는 것에 주목해야 한다.
이것은 도 5 및 6에 도시되어 있다. 도 5와 도 6의 차이는 아웃포인터(JBOR)와 인 포인터(JBIR)가 상이한 순서로 있다는 것이다. 도 5는, 예컨대 데이터를 작업 버퍼에 기록하는 제1의 경우를 도시한다. 이것이 수행되는 장소가 기록시의 JBAR 및 JBAR로 표시된 화살표로 지시된다. 계속해서 데이터를 기록하면, 상기 포인터는 버퍼의 종단을 표시하는 JBER에 도달할 때까지 아래쪽으로 이동하게 된다. 버퍼에 더 기록할 필요가 있을 경우, 버퍼가 원형이기 때문에 이것은 JBSR에서 계속되어야 한다. 이것은 랩 어라운드를 나타낸다. 따라서, 기록을 계속 진행하는 경우, 도 6에 기술된 2가지 경우와 관련이 있다. 이것은 인 포인터(JBIR)가 아웃 포인터(JBOR) 앞에 놓인다는 것을 나타내고 있다.
상기 대신, 버퍼로부터 판독이 수행되고 랩 어라운드가 발생한다면, 즉 도 6에 도시된 바와 같은 2가지 경우와 관련된 경우에는, 아웃 포인터(JBOR)가 판독을 시작할 장소를 표시한다. 판독될 모든 워드에 대하여, JBOR은 1씩 증가되어, 그 다음 판독할 워드를 지시하고, 마지막으로 JBER에 도달된다. 다음으로, 판독중인 포인터는 랩 어라운드하여 도 5의 한가지 경우로 돌아간다. 이와 같이 이루어지면, JBOR이 JBIR보다 아래에 있게 된다.
도면에서 비어 있다(empty)는 것은 데이터가 없다는 것을 표시한다. 기록을 시작할 때, 어느 곳으로부터 시작하여 데이터를 채우는 것이 가능한지를 나타내는 것은 JBIR 포인터이고, 시작시의 JBIR은 어느 곳으로부터 신호 기록을 시작하는지의 값을 나타낸다. 이것은 신규 데이터(new data)로 표시됨으로써, 신호가 삽입될 장소를 나타낸다. 구 데이터(old data)는 이미 기록된 데이터, 즉 공간을 점유한 데이터에 관한 것이다. 이에 상응하여, 시작시의 JBOR은 데이터 판독을 개시할 장소를 표시하고, 판독시의 JBAR 및 JBOR은 유사한 방법으로 데이터를 판독할 장소를 표시한다.
양호한 실시예에서, 정보는 작업 버퍼가 혼잡하게 되는 도 2의 프로그램 논리에 제공될 수 있다. 혼잡 레지스터(JBCR)에는 빈 영역이 적어도 얼마나 많은 워드를 포함하고 있는지가 표시된다. 따라서, 혼잡도는 빈 영역에 너무나 작은 공간이 남아 있다는 것을 알려주는 신호에 관한 것이다. 따라서, 혼잡에 대한 기준은 빈 영역의 워드수가 작업 버퍼 혼잡 레지스터(JBCR)에 지시된 워드 수보다 적다는 것이다. 이것은 임의의 원하는 방식으로 설정될 수 있다.
본 발명에 따른 장치가 유리하게 포함할 수 있다는 부가적인 기능은, 판독되지 않은 버퍼의 데이터 워드 수, 즉 워드 수(NOW)에 관한 정보를 프로그램 논리에 제공하는 것과 관련된다. 이것은 버퍼에 기록되었지만 아직 판독되지 않은 워드 수를 표시하는 데이터 출력에 관한 것이다. 이것은 작업버퍼내의 점유된 위치의 수를 표시한다는 것을 의미한다.
판독/기록 게이트라 할 수 있는 모드 기능(모드, 도 4)의 구현을 통해, 인포인터(JBIR)와 동작 포인터(JBAR)가 판독중에 지속적으로 갱신되는 것이 개시된다. 모드 기능이 기록 위치에 있다면, 동작 레지스터(JBAR)와 유사하게 아웃 포인터(JBOR)는 기록하는 동안 계속해서 갱신된다.
판독 또는 기록될 작업 버퍼 메모리(JBUM)에서 물리 어드레스(radr)의 계산은 이후에 더욱 설명될 것이다. 그러나, 상기 계산이 기능하기 위한 전제 조건은 JBSR 포인터가 JBER 포인터보다 작다는 것이다.
먼저, 양의 오프셋(0+)이 사용되는 경우가 설명된다. 어드레스 동작 포인터(JBAR)에 오프셋(0+)을 더한 것이 JBER 포인터 어드레스보다 클 경우, 작업버퍼 메모리내의 물리 어드레스는 작업 버퍼 시작 어드레스(JBSR) + 작업 버퍼 동작 어드레스(JBAR) +오프셋(0+) - 작업 버퍼 종단 어드레스(JBER)와 같다.
그러나, 동작 어드레스(JBAR)와 오프셋(0+)의 합이 작업버퍼 종단 어드레스(JBER)와 같거나 작으면, 상기 물리 어드레스는 동작 어드레스(JBAR)와 오프셋(0+)의 합과 같다. 이것은 다음과 같은 식으로 표현된다:
(JBAR + offset > JBER)일 경우, radr = JBSR + JBAR + offset - JBER이고
그 밖의 경우, radr = JBAR + offset
그러나, 음의 오프셋 (0-)이 사용될 경우, 및 동작 어드레스(JBAR)와 오프셋(0-)의 차이가 작업 버퍼 시작 어드레스(JBSR)보다 적을 경우, 작업 버퍼 메모리의 물리 어드레스는, 동작 어드레스(JBAR)와 작업 버퍼 시작 어드레스(JBSR)에 의해 감소된 오프셋(0-)을 상기 작업 버퍼 종단 어드레스(JBER)에서 마이너스 한 것과 같다. 그러나, 동작 어드레스(JBAR)와 오프셋(0-)간의 차이가 작업 버퍼 시작 어드레스(JBSR)와 같거나 이를 초과한다면, 상기 물리 어드레스는 동작 어드레스(JBAR)로부터 오프셋(0-)을 감소한 것이다. 이것은 다음과 같은 공식으로표현될 수 있다.
(JBAR - offset < JBSR)이면 radr = JBER - (offset - JBAR - JBSR)이고
그 밖의 경우, radr = JBAR - offset
판독 또는 기록을 위한 다음 어드레스의 계산은 다음과 같다.
즉, 동작 어드레스(JBAR)가 작업 버퍼 종단 어드레스(JBER)와 같으면, 그 다음 동작 어드레스는 작업 버퍼 시작 어드레스(JBSR)이다. 동작 어드레스(JBAR)가 작업 버퍼 종단 어드레스(JBER)와 동일하지 않으면, 그 다음 동작 어드레스(JBAR)는 1만큼 증가된 JBAR이다. 이것은 다음과 같이 표현될 수 있다.
(JBAR = JBER)이면 다음 JBAR = JBSR이고
그밖에는 다음 JBAR = JBAR + 1
이에 상응하여, 혼잡 계산 공식은 다음의 형태를 취할 수 있다.
(JBAR > JBOR)이면 CONG = (JBER - JBSR) - (JBIR - JBOR) < JBCR
그밖에는 CONG = (JBOR - JBIR) < JBCR
저장된 워드 수(NOW), 즉 판독되지 않은 워드 수에 대한 계산 공식은 다음과 같은 형태를 얻는다.
(JBAR > = JBOR)이면 NOW = JBIR - JBOR
그밖에는 NOW = (JBIR - JBSR) + (JBER - JBOR) + 1
본 발명의 장점은 작업 버퍼에 데이터를 저장 및 인출하는데 필요한 단계가 상당히 감소된다는 것이다. 이것은 작업 버퍼 메모리에 많은 작업버퍼가 있는 경우, 예컨대 메모리에 대략 20개의 작업버퍼가 있는 경우에 특히 중요하다. 물론,상기 도면은 단지 일례로서 제공된 것이며, 이것은 결코 제한하는 것이 아니다. 작업 버퍼 메모리에 20개 이상의 작업 버퍼가 있는 경우 뿐 아니라, 버퍼 메모리에 단지 몇 개의 버퍼만 있더라도, 본 발명을 통하여 상당히 효율적으로 복잡성이 감소될 수 있다.
본 발명에 따른 장치는 예컨대 합성기를 사용하여 구현될 수 있지만, 표준 소자 등을 사용하여 만들어질 수도 있다.

Claims (21)

  1. 디지털 (작업) 버퍼 메모리(JBUM)에 배치된 디지털 버퍼, 특히 원형 버퍼를 처리하는 장치로서, 상기 디지털 버퍼 메모리의 각 디지털 버퍼에 대해 포인터 세트가 참조 메모리(REFM)에 배치되며, 디지털 버퍼 메모리(JBUM)내의 디지털 버퍼의 위치를 정하는 레지스터 장치(JBSR, JBER), 설정된 오프셋 값(0), 어드레스 계산장치 및 동작 어드레스 레지스터(JBSR)를 포함하는, 디지털 버퍼를 처리하는 장치에 있어서,
    한 세트의 각 포인터(시작, 아웃, 인, 종단)에 대하여, 각각의 포인터 레지스터(JBSR, JBER, JBIR, JBOR)가 제공되고,
    어드레스 데이터는 한 세트의 포인터에 상응하는 각 포인터 레지스터에 실제로 동시에 입력되어 저장되고,
    판독/기록을 위한 후속 어드레스는 최소의 동작 어드레스 레지스터(JBAR)에서 계산되고 저장되며,
    멀티플렉싱 장치(MUX)가, 상기 디지털 버퍼 메모리(JBUM)를 판독/기록할 때 사용될 동작 어드레스와 관련하여, 실제적으로 포인터를 멀티플렉싱하여 이 멀티플렉싱된 포인터를 상기 동작 레지스터(JBAR)에 전송함으로써, 단지 한 개의 프로그램 단계에서 한 세트의 포인터를 그들 각각의 레지스터로 전송하기 위해 제공되는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  2. 제 1 항에 있어서,
    상기 후속 어드레스가 이전 어드레스 바로 뒤에 놓이지 않을 경우, 후속 어드레스에 오프셋(0)이 부가되는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  3. 제 1항 또는 제 2 항에 있어서,
    상기 포인터 세트는 시작 포인터(start pointer), 아웃 포인터(out pointer), 인 포인터(in pointer), 종단 포인터(end pointer)를 포함하는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 레지스터 장치는 작업 버퍼 시작 어드레스 레지스터(job buffer start address register)(JBSR), 작업 버퍼 종단 어드레스 레지스터(job buffer end address register)(JBER), 데이터를 기록하는 어드레스용의 인 포인터 레지스터(in pointer register) (JBIR), 및 데이터를 판독하는 어드레스용의 아웃 포인터 레지스터(out pointer register)(JBOR)를 포함하는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  5. 제 4 항에 있어서,
    상기 인 포인터 레지스터(JBIR)는 동작 레지스터(JBAR)와 동일한 데이터로 갱신되는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  6. 제 4 항에 있어서,
    상기 아웃 포인터 레지스터(JBOR)는 동작 레지스터(JBAR)와 동일한 데이터로 갱신되는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    양의 오프셋(0+)이 사용되는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  8. 제 7 항에 있어서,
    상기 동작 레지스터(JBAR)에 포함된 어드레스와 상기 양의 오프셋(0+)의 합이 상기 작업 버퍼 종단 어드레스(JBER)를 초과할 경우, 판독/기록을 위한 물리 어드레스(physical address)는 상기 작업 버퍼 시작 어드레스(JBSR)와, 상기 동작 레지스터(JBAR)의 어드레스와, 상기 작업 버퍼 종단 어드레스(JBER)를 감산한 오프셋(0+)과의 합인 것을 특징으로 디지털 버퍼를 처리하는 장치.
  9. 제 7 항에 있어서,
    상기 동작 레지스터(JBAR)에 포함된 어드레스와 오프셋(0+)의 합이 상기 작업 버퍼 종단 레지스터(JBER)를 초과하지 않을 경우, 판독/기록을 위한 상기 물리 어드레스는 동작 레지스터(JBAR)에 포함된 어드레스와 오프셋(0+)의 합인 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 오프셋은 음(0-)인 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  11. 제 10 항에 있어서,
    상기 오프셋(0-)에 의해 감소된 상기 동작 레지스터(JBAR)에 포함된 어드레스가 작업 버퍼 시작 어드레스(JBSR)보다 낮을 경우, 상기 판독/기록을 위한 물리 어드레스는, 동작 레지스터(JBAR)에 포함된 어드레스와 작업 버퍼 시작 어드레스(JBSR)의 합과 오프셋에 의해 감소되는 작업 버퍼 종단 어드레스인 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  12. 제 10 항에 있어서,
    상기 오프셋(0-)에 의해 감소된 상기 동작 레지스터(JBAR)에 포함된 어드레스가 최소한 상기 작업 버퍼 시작 어드레스와 동일하다면, 상기 판독/기록을 위한 물리 어드레스는 오프셋(0-)에 의해 감소되는 동작 레지스터(JBAR)에 포함된 어드레스인 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 동작 레지스터(JBAR)에 포함된 어드레스가 작업 버퍼 종단 어드레스(JBER)와 같다면, 판독/기록을 위한 후속 동작 어드레스는 상기 작업 버퍼 시작 어드레스(JBSR)이고, 그렇지 않으면, 1만큼 증가된 동작 어드레스(JBAR)인 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    혼잡 검출 장치(congestion detecting arrangement)를 더 포함하는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  15. 제 14 항에 있어서,
    상기 혼잡 검출 장치는 작업버퍼에 기록될 수 있는 주어진 최소의 워드 수를 나타내는 레지스터(JBCR)를 포함하는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  16. 제 1 항 또는 제 2 항에 있어서,
    기록되었으나 판독되지 않는 작업버퍼내의 워드 수(NOW)를 계산하여 표시하는 수단을 포함하는 것을 특징으로 하는 디지털 버퍼를 처리하는 장치.
  17. 내부 또는 외부 설비에 의해 전송되는 신호를 처리하는 신호 처리기(SPU), 프로그램 메모리 등으로부터 명령을 수신하는 명령처리기, 및 다수의 작업 버퍼를 포함하는 작업버퍼 메모리(JBUM)를 구비하는 처리장치에 있어서,
    상기 신호처리기는 작업 버퍼에 속하는 포인터 세트내의 각 포인터에 대하여 각각의 포인터 레지스터를 포함하고, 상기 포인터가 참조 레지스터(REFM)에 배치되며,
    상기 신호처리기에서, 상기 설비 및 명령처리기로부터의 신호는 작업 버퍼 메모리의 설정된 우선순위 방식에 따라 분류되고,
    상기 작업 버퍼에서 기록/판독하는 신호에 관한 어드레스 데이터는 각 포인터 레지스터로 사실상 동시에 전송되고,
    어드레스 계산장치 및 동작 어드레스 레지스터(JBAR)가 제공되고, 판독/기록을 위한 후속 어드레스가 적어도 동작 어드레스 레지스터(JBAR)에서 계산되어 저장되며,
    멀티플렉싱 장치(MUX)가, 상기 디지털 버퍼 메모리(JBUM)를 판독/기록할 때 사용될 동작 어드레스와 관련하여, 실제로 포인터를 멀티플렉싱하여 이 멀티플렉싱된 포인터를 상기 동작 레지스터(JBAR)에 전송함으로써, 단지 한 개의 프로그램 단계에서 한 세트의 포인터를 그들 각각의 레지스터로 전송하기 위해 제공되는 것을 특징으로 하는 처리 장치.
  18. 내부 및 외부 설비에 의해 전송되는 신호를 처리하는 신호 처리기(SPU), 프로그램 메모리 등으로부터 명령을 수신하는 명령처리기, 및 다수의 작업 버퍼를 포함하는 작업버퍼 메모리(JBUM)를 구비하는 처리장치에 있어서,
    상기 신호처리기는 작업 버퍼에 속하는 포인터 세트내의 각 포인터에 대하여 각각의 포인터 레지스터를 포함하고, 상기 포인터가 참조 레지스터(REFM)에 배치되며,
    상기 신호처리기에서, 상기 설비 및 명령처리기로부터의 신호는 작업 버퍼 메모리의 설정된 우선순위 방식에 따라 분류되고,
    상기 작업 버퍼에서 기록/판독하는 신호에 관한 어드레스 데이터는 각 포인터 레지스터로 사실상 동시에 전송되고,
    어드레스 계산장치 및 동작 어드레스 레지스터(JBAR)가 제공되고, 판독/기록을 위한 후속 어드레스가 적어도 동작 어드레스 레지스터(JBAR)에서 계산되어 저장되며,
    멀티플렉싱 장치(MUX)가, 상기 디지털 버퍼 메모리(JBUM)를 판독/기록할 때 사용될 동작 어드레스와 관련하여, 실제로 포인터를 멀티플렉싱하여 이 멀티플렉싱된 포인터를 상기 동작 레지스터(JBAR)에 전송함으로써, 단지 한 개의 프로그램 단계에서 한 세트의 포인터를 그들 각각의 레지스터로 전송하기 위해 제공되는 것을 특징으로 하는 처리 장치.
  19. 제 17 항 또는 제 18 항에 있어서,
    원격 통신시스템의 중앙처리기를 포함하는 것을 특징으로 하는 처리장치.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 후속 어드레스는 작업 버퍼 아웃 포인터 레지스터(JBOR) 또는 인 포인터 레지스터(JBIR)에 각각 판독 또는 기록을 위해 저장되는 것을 특징으로 하는 처리장치.
  21. 각 디지털 버퍼 메모리에 대해 한 세트의 포인터가 참조 메모리(REFM)에 배치되도록 되어 있는, 디지털 버퍼 메모리내의 디지털 버퍼를 액세스하는 방법에 있어서,
    포인터 레지스터 장치(JBSR, JBER)내의 작업 버퍼 메모리의 디지털 버퍼의 위치를 정하는 단계,
    디지털 버퍼의 위치를 정하는 포인터를 이를 위해 제공된 레지스터 장치(JBSR,JBER)로 전송하는 단계,
    디지털 버퍼에서 데이터를 기록할 장소를 지시하는 인 포인터 및 디지털 버퍼에서 데이터를 판독할 장소를 지시하는 아웃 포인터를, 상기 위치 지정 포인터(JBSR,SBER)의 송신과 실제로 동시에 이들의 각 레지스터(JBIR,JBOR)로 전송하는 단계로서, 한 세트의 포인터의 포인터를 이들 각각의 포인터 레지스터로 전달하는데 단 하나의 프로그램 단계만이 필요하며,
    상기 디지털 버퍼에서 판독/기록할 때 사용될 동작 어드레스(JBAR)를 계산하는 단계,
    동작 어드레스에 대해 배치된 동작 어드레스 (JBAR) 레지스터를, 판독/기록을 수행할 후속 워드를 지시하도록 자동으로 갱신하는 단계,
    상기 동작 레지스터의 갱신과 일치하여 신호가 판독되는지 또는 기록되는지 여부에 따라 상기 인 포인터 레지스터(JBIR) 또는 아웃 포인터 레지스터(JBOR)를 갱신하는 단계,
    작업 버퍼 메모리(JBUM)를 판독/기록할 때 사용될 동작 어드레스에 관하여, 포인터를 실제적으로 멀티플렉싱하여 그 멀티플렉싱된 포인터를 상기 동작 레지스터(JBAR)로 전송하는 멀티플렉싱 수단(MUX)을 배치하는 단계,
    단지 하나의 프로그램 단계에서, 포인터 세트의 포인터를 그들 각각의 레지스터로 전송하는 단계, 및
    참조 메모리(REFM)에서 상기 포인터의 세트를 기록시 인 포인터를 갱신하고 판독시 아웃 포인터를 갱신하는 단계를 포함하는 것을 특징으로 하는, 디지털 메모리내의 디지털 버퍼를 액세스하는 방법.
KR1019970706600A 1995-03-22 1996-03-15 디지털버퍼메모리내의디지털버퍼를처리하는장치및액세스하는방법 KR100426038B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9501015-3 1995-03-22
SE9501015A SE515737C2 (sv) 1995-03-22 1995-03-22 Anordning och förfarande avseende hantering av digitala signaler och en behandlingsanordning omfattande en dylik

Publications (2)

Publication Number Publication Date
KR19980703197A KR19980703197A (ko) 1998-10-15
KR100426038B1 true KR100426038B1 (ko) 2004-07-14

Family

ID=20397629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970706600A KR100426038B1 (ko) 1995-03-22 1996-03-15 디지털버퍼메모리내의디지털버퍼를처리하는장치및액세스하는방법

Country Status (9)

Country Link
US (1) US6003099A (ko)
EP (1) EP0815505A1 (ko)
JP (1) JPH11502340A (ko)
KR (1) KR100426038B1 (ko)
CN (1) CN1149483C (ko)
AU (1) AU5130096A (ko)
CA (1) CA2216132A1 (ko)
SE (1) SE515737C2 (ko)
WO (1) WO1996029644A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6148365A (en) * 1998-06-29 2000-11-14 Vlsi Technology, Inc. Dual pointer circular queue
US6785798B2 (en) * 2001-08-10 2004-08-31 Macronix International Co., Ltd. Method and system for circular addressing with efficient memory usage
TWI233053B (en) * 2003-11-06 2005-05-21 Via Tech Inc Apparatus and method for initializing an elastic buffer
US20060098031A1 (en) * 2004-10-26 2006-05-11 Lai Jimmy K L System and method for effectively performing image rotation procedures in a compressed domain
US7266650B2 (en) * 2004-11-12 2007-09-04 International Business Machines Corporation Method, apparatus, and computer program product for implementing enhanced circular queue using loop counts
US8151266B2 (en) * 2008-03-31 2012-04-03 Qualcomm Incorporated Operating system fast run command
CN117991995B (zh) * 2024-03-26 2024-06-07 中国人民解放军海军潜艇学院 一种sd卡文件连续读或写控制方法、系统及存储设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503492A (en) * 1981-09-11 1985-03-05 Data General Corp. Apparatus and methods for deriving addresses of data using painters whose values remain unchanged during an execution of a procedure
DE3235243C2 (de) * 1982-09-23 1984-07-19 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung für einen universell einsetzbaren Pufferspeicher
US4630230A (en) * 1983-04-25 1986-12-16 Cray Research, Inc. Solid state storage device
DE3586523T2 (de) * 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.
US4800524A (en) * 1985-12-20 1989-01-24 Analog Devices, Inc. Modulo address generator
JPH01237864A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd Ｄｍａ転送制御装置
JPH0337723A (ja) * 1989-07-05 1991-02-19 Hitachi Ltd 情報処理装置
US5347634A (en) * 1990-03-15 1994-09-13 Hewlett-Packard Company System and method for directly executing user DMA instruction from user controlled process by employing processor privileged work buffer pointers
DE69118392T2 (de) * 1990-11-02 1996-08-14 Analog Devices Inc Adressengenerator für einen ringpuffer
US5218564A (en) * 1991-06-07 1993-06-08 National Semiconductor Corporation Layout efficient 32-bit shifter/register with 16-bit interface
US5838631A (en) * 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram

Also Published As

Publication number Publication date
JPH11502340A (ja) 1999-02-23
SE9501015D0 (sv) 1995-03-22
SE9501015L (sv) 1996-09-23
US6003099A (en) 1999-12-14
AU5130096A (en) 1996-10-08
EP0815505A1 (en) 1998-01-07
SE515737C2 (sv) 2001-10-01
CA2216132A1 (en) 1996-09-26
CN1149483C (zh) 2004-05-12
KR19980703197A (ko) 1998-10-15
WO1996029644A1 (en) 1996-09-26
CN1184536A (zh) 1998-06-10

Similar Documents

Publication Publication Date Title
US5765187A (en) Control system for a ring buffer which prevents overrunning and underrunning
EP0599449B1 (en) Data communication system and method
US5155831A (en) Data processing system with fast queue store interposed between store-through caches and a main memory
US4419728A (en) Channel interface circuit providing virtual channel number translation and direct memory access
US5287487A (en) Predictive caching method and apparatus for generating a predicted address for a frame buffer
US20040024971A1 (en) Method and apparatus for write cache flush and fill mechanisms
US20030033461A1 (en) Data processing system having an adaptive priority controller
US6006323A (en) Intelligent multiple stack management unit
JPH08297626A (ja) ネットワーク・インタフェースおよびネットワーク・インタフェースにおけるパケット処理方法
EP0351955A2 (en) Multiprocessor systems with cross-interrogated store-in-caches
US5603006A (en) Cache control unit using a plurality of request stacks
KR100426038B1 (ko) 디지털버퍼메모리내의디지털버퍼를처리하는장치및액세스하는방법
US5386514A (en) Queue apparatus and mechanics for a communications interface architecture
JP4210024B2 (ja) 記憶装置を動作する方法および記憶装置
EP0543487A1 (en) Method and cache memory controller for fetching data for a CPU that further reduces CPU idle time
EP0099462B1 (en) Apparatus and method for buffering data in a data processing system
US5774697A (en) Data realignment method and apparatus
US6339558B1 (en) FIFO memory device and FIFO control method
US5369747A (en) Input/output channel apparatus
EP0261947A1 (en) Computer system
US6374344B1 (en) Methods and apparatus for processing load instructions in the presence of RAM array and data bus conflicts
US5706443A (en) Method and apparatus for enabling pipelining of buffered data
US7475159B2 (en) High-speed scheduler
KR20000006575A (ko) 빈버퍼들에대한포인터들을포함하는프리포인터선입선출메모리를이용하여버퍼들을관리하는시스템및방법
US7082482B2 (en) Data handling device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080324

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee