JPH11502068A - ゲート・キャパシタを用いたレーザ・アンチヒューズ - Google Patents

Abstract

(57)【要約】 ２つの物理的状態を有する集積回路レーザ・アンチ・ヒューズが開示されている。第１の状態において、レーザ・アンチヒューズは誘電体材によって電気的に分離された２つの導電性プレートを有する。第２の状態において、これら２つの導電性プレートは誘電体を介してレーザ等の外部輻射源に応じて電気的に接続される。

Description

【発明の詳細な説明】 ゲート・キャパシタを用いたレーザ・アンチヒューズ 技術分野 本発明は一般的には集積回路に関し、より詳細には、集積回路内に形成される レーザ・アンチヒューズに関する。 背景技術 集積回路は溶融性リンク又は可融性リンク等のプログラマブル要素を共通して 用いて、製造後の集積回路の特注プログラミングを可能としている。これら溶融 性リンクが様々な適用例に対して使用可能である一方、不良回路の冗長回路での 置き換えに特に有効であり得る。例えば、集積回路メモリは、しばしば、冗長メ モリセルを具備して製作されている。これらメモリセルは、製作後、テスト動作 中に検出される不良メモリセルを代替すべく選択的にイネーブルに為され得る( 能動化される)。 使用可能であろう溶融性リンクの１つのタイプは、標準的なポリシリコン・ヒ ューズである。こうしたヒューズは、集積回路上に形成される約１μ厚のポリシ リコン導体を備え、その通常状態において、そのヒューズを介して完全な電気路 を提供している。ヒューズをプログラムするためには、高出力レーザが用いられ 、そのポリシリコンの一部を蒸発することによって電気路を切開する。効果的で ある一方で、ポリシリコン・ヒューズの使用は物理的サイズ要件によって制約を 受ける。即ち、ヒューズは相互に隔てて、一方のヒューズがレーザで切開されて いる間に隣接するヒューズが損傷しないようにする必要性がある。集積回路は高 密度回路となるべく継続して製作されてきているので、より多くの溶融性リンク に対する必要性も増大している。レーザ・ヒューズの物理的な間隔要件は、それ 故に、こうした高密度回路におけるそれらの効果的な使用を妨げている。 集積回路に用いられてきた溶融性リンクの他のタイプはアンチヒューズ(antif use)である。アンチヒューズは、それが常時開回路であるので通常のヒューズと は電気的に反対である。このアンチヒューズをプログラムするためには、その接 続部は相互に短絡されて、該アンチヒューズを介して電気路を形成している。集 積回路に共通して用いられるアンチヒューズの１つのタイプは、酸化物-窒化物- 酸化物（ＯＮＯ）アンチヒューズである。典型的なＯＮＯアンチヒューズは２つ の酸化物層の間にサンドイッチされた窒化物層を有し、酸化物の底部層がポリシ リコンに接触し、酸化物の上部層もポリシリコンに接触している。このＯＮＯサ ンドイッチは誘電体であって、未プログラムのアンチヒューズがキャパシタとし て機能する。ＯＮＯアンチヒューズをプログラムするためには、大きな電位が上 部ポリシリコンに印加されて、その誘電体が破られ、それら２つのＮ+層が相互 に短絡されるように為す。ＯＮＯアンチヒューズは、現行下、集積回路に用いら れているが、それらを高密度集積回路に継続して使用していくには疑問が残る。 これは主に高密度集積回路製作のために使用される材料が原因である。ＯＮＯサ ンドイッチに対して必要とされている窒化物は、標準的製造において有効ではな く、余分な加工段階を要求することになる。集積回路製造における如何なる余分 な段階も時間浪費且つ高価の両面を有する。 上述した理由や、本明細書を読んで理解するに及んだ当業者には明らかとなる であろう以下に述べる理由のため、追加的な加工段階を要求することがなく高密 度集積回路に形成され得る、信頼性があって小型なアンチヒューズが当業界で必 要となっている。 発明の開示 上述した集積回路のレーザ・アンチヒューズにかかわる問題や他の問題は、以 下の明細書を読んで検討することによって理解されるであろう本発明によって対 処される。追加的なプロセス段階の必要性なしに、高密度集積回路上に形成可能 なレーザ・アンチヒューズが説明される。 特に本発明は集積回路内に形成されるレーザ・アンチヒューズを説明するもの である。このレーザ・アンチヒューズは第１及び第２の物理的状態を有すると共 に、第１導電性プレート、第２導電性プレート、並びに、それら第１導電性プレ ート及び第２導電性プレートの間に配置された誘電体材から成る層を備える。第 １導電性プレート及び第２導電性プレートは、第１物理的状態にある誘電体材層 によって電気的に絶縁される。また第１導電性プレート及び第２導電性プレート は、集束された外部輻射源に応じて第２物理的状態にある誘電体材層を介して電 気的に接続される。 一実施例において、第１導電性プレートは誘電体材層上に形成されたポリシリ コンから成る層を備える。他の実施例において、第２導電性プレートは集積回路 のＰ型基板内に形成されたＮ型ウェルを備える。集束された外部輻射源はレーザ を含むことができる。 他の実施例においては、集積メモリ回路内に２つの物理的状態を伴って形成さ れるレーザ・アンチヒューズが説明されている。レーザ・アンチヒューズは、ポ リシリコンの層である第１導電性プレートと、集積メモリ回路の基板内に形成さ れたウェルである第２導電性プレートと、これら第１及び第２導電性プレート間 に配置された誘電体材の層とを備える。第１導電性プレート及び第２導電性プレ ートは、第１物理的状態にある誘電体材層によって電気的に絶縁される。また第 １導電性プレート及び第２導電性プレートは、集束された外部輻射源に応じて第 ２物理的状態にある誘電体材層を介して電気的に接続される。 図面の簡単な説明 図１は、本発明に係るレーザ・アンチヒューズの断面図であり、 図２は、本発明に係るレーザ・アンチヒューズの代替例の断面図であり、 図３は、本発明を取り込んでいるＤＲＡＭの概略ブロック図であり、 図４は、図３に示されるＤＲＡＭの概略回路図であり、 図５は、本発明を取り込んでいるＰＲＯＭの部分的な概略ブロック図である。 発明を実施するための最良の形態 好適実施例の以下の詳細な説明において、本願の一部を形成する添付図面が参 照され、該図面には本発明を実施し得る特定の好適実施例が例示目的で示されて いる。これら実施例は、当業者が本発明を実施できるように充分詳細に説明され ており、そして、理解して頂きたいことは、他の実施例も利用可能であり且つ、 論理的、機械的、並びに、電気的な変更が本発明の精神及び範囲から逸脱するこ となく為され得ることである。それ故に、以下の詳細な説明は限定的に解釈され るべきではなく、本発明の範囲は添付の請求の範囲によってのみ規定される。 図１で参照されるように、レーザ・アンチヒューズ１０の一実施例では、該レ ーザ・アンチヒューズが標準的なトランジスタ製造技術を利用したキャパシタと して形成されるように説明される。好適なキャパシタは物理的に大きく、「ファ ット(fat)」キャパシタと呼称される。ファット・キャパシタは、集積回路のＰ 型基板内に形成されたＮ型ウェル１２に形成される。このキャパシタはそのＮ型 ウェル内に形成された２つのＮ+型接点領域１６及び１８を有する。これらＮ+型 接点領域は、当業者には公知なように、トランジスタのソース及びドレインの製 造段階中に形成される。誘電体の層、好ましくは酸化物層２０はＮ型ウェル上に 形成されて、その酸化物層上にはポリシリコン・ゲート２２が形成される。この 酸化物層は、好ましくは、約１００オングストローム厚である。それ故にレーザ ・アンチヒューズ１０は、ゲート２２が第１のキャパシタ・プレートであり且つ Ｎ型ウェル１２が第２のキャパシタ・プレートであるキャパシタとして電気的に 接続される。回路接続部はＮ+型領域１６或は１８の何れかを通じた第２プレー トに対して作ることができる。理解して頂けるように、レーザ・アンチヒューズ は図２に示されるようにＰ型ウェル１３を用いても形成され得る。更に誘電体層 ２０に好ましくは用いられる酸化物は適切な誘電体材料で置き換えることもでき る。例えば、バリウム・ストロンチウム・チタン（ＢａＳｒＴｉ(Ｏ₃)）が酸化 物層の代りに使用可能である。この材料は低電圧レベルでは誘電体特性を有し、 より高電圧レベルでは導電特性を示す。理解して頂けるように、ＢａＳｒＴｉ（ Ｏ₃）は上述したＯＮＯサンドイッチ誘電体の代りに用いることができない。即 ち、ＢａＳｒＴｉ（Ｏ₃）はより高電圧レベルを用いただけでは容易に破ること ができない。 レーザ・アンチヒューズ１０をプログラムするためには、レーザ・ビームがゲ ート２２に向けられて、誘電体が破られ、ゲート及びＮ型ウェル１２が相互に短 絡させられて一体化される。それ故にレーザのエネルギー・レベルとしては、約 １００オングストロームの酸化物を通じた単なる穴開けに充分である必要がある 。このエネルギー・レベルは、上述したポリシリコン・ヒューズをプログラムす るに必要とされるエネルギー・レベルよりも実質的に低い。集積回路に対して用 いられる任意のタイプのレーザ或は集束輻射源がレーザ・アンチヒューズ１０を プログラムすべく使用可能である。１０６４ナノメートル波長と０．５ジュール のエネルギーを有するＮＤＹＡＧレーザは、ゲート２２内に１から２平方マイク ロメートルの面積を有する穴を製作する試験で首尾よく使用された。これらの穴 はゲート２２及びＮ型ウェル１２の間に信頼性ある接点を提供した。 上述のレーザ・アンチヒューズは任意の集積回路内に製作可能であり、そうし た集積回路としては、限定されるわけではないが、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥ ＰＲＯＭ等のプログラマブル論理装置や、ＳＲＡＭ及びＤＲＡＭ等のメモリを含 む。図３は、本発明を組み入れる１６メガビットのメモリ装置を示す。この装置 は、８ビット・データの入出力路２４を有してメモリ・アレイ２６内に２，０９ ７，１５２バイトの情報のデータ記憶を為す２Ｍｅｇ（メガ）×８バーストＥＤ Ｏ ＤＲＡＭとして組織化されている。Ｚａｇｅｒ等の「バーストＥＤＯメモリ 装置(ＢＵＲＳＴ ＥＤＯ ＭＥＭＯＲＹ ＤＥＶＩＣＥ)」との名称で本発明と同 一の譲受人に譲渡された合衆国特許第５，５２６，３２０号では、バーストＥＤ Ｏメモリが詳細に記載されている。アクティブ-ロー（低）の行アドレス・スト ローブ（ＲＡＳ^*）信号２８が用いられて、アドレス入力３０から多重化された メモリ・アドレスをラッチ３２内にラッチする。ラッチされた行アドレス３３は 行デコーダ３４でデコード（複号化）される。そのデコードされた行アドレスが 用いられて、メモリ・アレイ２６の行が選択される。列アドレス・ストローブ（ ＣＡＳ^*）信号３６が用いられて、アドレス入力３０からメモリ・アドレスの第 ２部分をアドレス生成回路３８内にラッチする。このラッチされた列アドレス４ ０は列アドレス・デコーダ４２内でデコードされる。デコードされた列アドレス が用いられて、メモリ・アレイ２６の列が選択される。 バースト読取りサイクルにおいて、行アドレス・デコーダ及び列アドレス・デ コーダによって選択された行アドレス及び列アドレスに配置されたメモリ・アレ イ内のデータは該メモリ・アレイから読取られて、データ路４４にそって出力ラ ッチへ送られる。ひとたびこのメモリ装置がバースト読取りサイクルでデータ出 力を始めると、出力ドライバ４６は、出力イネーブル及び書込みイネーブル（Ｏ Ｅ^*及びＷＥ^*）制御線の状態に依存したＣＡＳ^*ハイ（高）期間中、データ出力 をトライステートにすることなくデータ線を駆動し続けて、そうしてシステムが 出力データをラッチする追加時間を見越す。データ出力は、データ遷移の僅かな 時 間を除いて、バースト読取りサイクルの間じゅう有効のままである。 ひとたび行及び列のアドレスが選択されると、ＣＡＳ^*信号の追加遷移が用い られて、アドレス生成回路内の列アドレスを所定のシーケンスで前進させる。ア ドレスは線形的にも、或は全体的なシステム要件と最大限の互換性のためにイン ターリーブ形式でも進められ得る。出力データ信号レベルは、標準的なＣＭＯＳ 、ＴＴＬ，ＬＶＴＴＬ、ＧＴＬ、或は、ＨＳＴＬの出力レベル規格に従って駆動 され得るが、それらに限定されるわけではない。 図４は図３の一部を示し、アドレス・デコーダ回路３４及び４２内にレーザ・ アンチヒューズ１０を取り込んでいる。これらレーザ・アンチヒューズは、不良 であると決定されたメモリセルのメモリセル・アドレスを示すべく使用されて、 冗長メモリセルが使用可能となる。コンパレータ（比較器）５０が設けられて、 外部メモリ・アドレス３０がレーザ・アンチヒューズと比較されて、適切なメモ リセル出力アドレス５２を提供する。次いでこの出力アドレスが、適切時に冗長 メモリセルにアクセスすべく使用可能となる。レーザ・アンチヒューズは電源投 入回路５４及びラッチ回路５６の両方に接続されている。電源投入回路はメモリ が最初にターン・オンされた際にレーザ・アンチヒューズを読取るべく使用され 、ラッチ回路は通常動作中のレーザ・アンチヒューズ１０の状態をラッチすべく 使用される。理解して頂けるように、レーザ・アンチヒューズ１０は任意の所望 目的のためにメモリ回路内に組込むことができ、冗長メモリセル回路に限定され ない。 図５は、本発明を組み入れている他の集積回路の一部を示す。この集積回路は プログラマブル読取り専用メモリ（ＰＲＯＭ）６０であり、レーザ・アンチヒュ ーズ１０がメモリセルとして用いられている。このＰＲＯＭは、接地とアクセス ・トランジスタ６２との間に接続されたレーザ・アンチヒューズのメモリセル１ ０を含む。アクセス・トランジスタのゲートは、そうしたメモリセルをディジッ ト線６６に接続させるべく選択的に起動され得るワード線６４に接続されている 。ディジット線は、バッファ７０を介してメモリの出力線６８に接続可能である 。動作中、レーザ・アンチヒューズのメモリセルは上述されたようにレーザを用 いてプログラムされる。こうしたメモリセルを読取るために、ディジット線はプ リチャージ回路７２が用いられて所定電圧レベルまで先ずプリチャージされる。 次いでワード線６４が起動されて、メモリセル１０をディジット線６６に接続さ せる。もしメモリセルがレーザが用いられてプログラムされていれば、ディジッ ト線は該メモリセルを介して放電される。もしレーザ・アンチヒューズがプログ ラムされていなければ、ディジット線電圧は略不変のままである。センス回路７ ４が用いられて、ディジット線電圧を検知し、その信号を増幅してバッファ７０ を介して外部通信線上に出力される。理解して頂けるように、レーザ・アンチヒ ューズは所望目的のためにＰＲＯＭ内に組込むことができるが、プログラマブル ・メモリセルに限定されない。 結論 以上に説明されたレーザ・アンチヒューズは集積回路上に形成可能であり、追 加的な製作段階を要求しない。レーザ・アンチヒューズは、その通常物理的状態 において、誘電体材の層によって分離された２つの導電性プレートを具備するキ ャパシタとして動作する。レーザ・アンチヒューズの物理的状態は、レーザ等の 外部輻射源を用いて変更させられてその誘電体層を破って、それら導電性プレー ト間の電気的短絡を作り出す。以上に説明されたレーザ・アンチヒューズは、Ｎ 型ウェル或はＰ型ウェルの何れかを導電性プレートの一方として有し得るファッ ト・キャパシタとして形成されている。 以上、レーザ・アンチヒューズの数々の適用例の内の２つ、即ち、冗長回路イ ネーブル及びプログラマブル・メモリセルが説明された。特定実施例がここで図 示され且つ説明されたが、当業者には理解して頂けるように、同一目的を達成す べく計算された任意の構成を以上に示された特定実施例に代替させることが可能 である。この出願は、本発明のあらゆる適合例或は変更例を網羅すべく意図され ている。それ故に、この発明は請求の範囲及びその均等物によってのみ限定され ることが明らかに意図されている。

【手続補正書】 【提出日】１９９８年７月３日 【補正内容】 請求の範囲 １． 第１及び第２の物理的状態を有して集積回路内に形成された、第１導 電性プレート（２２）及び第２導電性プレート（１２）を具備するレーザ・アン チヒューズ（１０）であって、 前記第１及び第２導電性プレートの間に配置されたＢａＳｒＴｉＯ₃誘電体材 の層（２０）と、 前記第１及び第２導電性プレートが前記第１物理的状態にある前記誘電体材の 層によって電気的に絶縁されており、前記第１及び第２導電性プレートが、レー ザに応じて前記第２物理的状態にある前記誘電体材の層を通じて電気的に接続さ れていることと、を備えることを特徴とするレーザ・アンチヒューズ。 ２． 前記第１導電性プレートが前記ＢａＳｒＴｉＯ₃誘電体材の層上に形 成されたポリシリコンの層を備える、請求項１に記載のレーザ・アンチヒューズ 。 ３． 前記第２導電性プレートが前記集積回路のＰ型基板（１４）内に形成 されたＮ型ウェル（１２）を備える、請求項１に記載のレーザ・アンチヒューズ 。 ４． 前記第２導電性プレートが前記Ｎ型ウェル内に形成されたＮ+型接点 領域（１６）を更に備える、請求項３に記載のレーザ・アンチヒューズ。 ５． 前記第２導電性プレートが前記集積回路のＮ型基板内に形成されたＰ 型ウェル（１３）を備える、請求項１に記載のレーザ・アンチヒューズ。 ６． 前記第２導電性プレートが前記Ｐ型ウェル内に形成されたＰ+型接点 領域を更に備える、請求項５に記載のレーザ・アンチヒューズ。 ７． 前記集積回路がダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）である、請求項１に記載のレーザ・アンチヒューズ。 ８． アンチヒューズをプログラムする方法であって、 アンチヒューズ（１０）であり、第１導電性プレート（２２）と、第２導電性 プレート（１２）と、前記第１及び第２導電性プレートの間に配置されたＢａＳ ｒＴｉＯ₃誘電体材の層（２０）とを具備し、前記第１及び第２導電性プレート が前記ＢａＳｒＴｉＯ₃誘電体材の層によって電気的に絶縁されていることから 成るアンチヒューズ（１０）を有する集積回路を形成する段階と、 導電性路が前記誘電体材の層を介して形成されるように前記第１導電性プレー トに対してレーザを集束することによって、前記第１導電性プレート及び前記第 ２導電性プレートを電気的に接続する段階と、 の諸段階を含むことから成るアンチヒューズをプログラムする方法。 ９． 前記第１導電性プレートがポリシリコンであり、前記第２導電性プレ ートが前記集積回路の基板内に形成されたウェルである、請求項８に記載のアン チヒューズをプログラムする方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １． 第１及び第２の物理的状態を有して、集積回路内に形成されたレーザ ・アンチヒューズであって、 第１導電性プレートと、 第２導電性プレートと、 前記第１及び第２導電性プレートの間に配置された誘電体材の層と、 を備え、 前記第１及び第２導電性プレートが前記第１物理的状態にある前記誘電体材の 層によって電気的に絶縁されており、前記第１及び第２導電性プレートが、集束 された外部輻射源に応じて前記第２物理的状態にある前記誘電体材の層を通じて 電気的に接続されていることから成るレーザ・アンチヒューズ。 ２． 前記第１導電性プレートが前記誘電体材の層上に形成されたポリシリ コンの層を備える、請求項１に記載のレーザ・アンチヒューズ。 ３． 前記第２導電性プレートが前記集積回路のＰ型基板内に形成されたＮ 型ウェルを備える、請求項１に記載のレーザ・アンチヒューズ。 ４． 前記第２導電性プレートが前記Ｎ型ウェル内に形成されたＮ+型接点 領域を更に備える、請求項３に記載のレーザ・アンチヒューズ。 ５． 前記第２導電性プレートが前記集積回路のＮ型基板内に形成されたＰ 型ウェルを備える、請求項１に記載のレーザ・アンチヒューズ。 ６． 前記第２導電性プレートが前記Ｐ型ウェル内に形成されたＰ+型接点 領域を更に備える、請求項５に記載のレーザ・アンチヒューズ。 ７． 前記集束された外部輻射源がレーザを備える、請求項１に記載のレー ザ・アンチヒューズ。 ８． 前記誘電体材が酸化物の層である、請求項１に記載のレーザ・アンチ ヒューズ。 ９． 前記集積回路がダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）である、請求項１に記載のレーザ・アンチヒューズ。 １０． 第１及び第２の物理的状態を有して、集積回路内に形成されたレーザ ・アンチヒューズであって、 ポリシリコンの層である第１導電性プレートと、 前記集積メモリ回路の基板内に形成されたウェルである第２導電性プレートと 前記第１及び第２導電性プレートの間に配置された誘電体材の層と、 を備え、 前記第１及び第２導電性プレートが前記第１物理的状態にある前記誘電体材の 層によって電気的に絶縁されており、前記第１及び第２導電性プレートが、集束 された外部輻射源に応じて前記第２物理的状態にある前記誘電体材の層を通じて 電気的に接続されていることから成るレーザ・アンチヒューズ。 １１． 前記集積メモリ回路がダイナミック・ランダム・アクセス・メモリ（ ＤＲＡＭ）である、請求項１０に記載のレーザ・アンチヒューズ。 １２． 前記第２導電性プレートが前記集積回路のＰ型基板内に形成されたＮ 型ウェルを備える、請求項１０に記載のレーザ・アンチヒューズ。 １３． 前記第２導電性プレートが前記集積メモリ回路のＮ型基板内に形成さ れたＰ型ウェルを備える、請求項１０に記載のレーザ・アンチヒューズ。 １４． 前記集束された外部輻射源がレーザを備える、請求項１０に記載のレ ーザ・アンチヒューズ。 １５． レーザ・アンチヒューズをプログラムする方法であって、 レーザ・アンチヒューズであり、第１導電性プレートと、第２導電性プレート と、前記第１及び第２導電性プレートの間に配置された誘電体材の層とを具備し 、前記第１及び第２導電性プレートが前記誘電体材の層によって電気的に絶縁さ れていることから成るレーザ・アンチヒューズを有する集積回路を形成する段階 と、 導電性路が前記誘電体材の層を介して形成されるように前記第１導電性プレー トに対して外部輻射源を集束することによって、前記第１導電性プレート及び前 記第２導電性プレートを電気的に接続する段階と、 の諸段階を含むことから成るレーザ・アンチヒューズをプログラムする方法。 １６． 前記外部輻射源がレーザである、請求項１５に記載のレーザ・アンチ ヒューズをプログラムする方法。 １７． 前記第１導電性プレートがポリシリコンであり、前記第２導電性プレ ートが前記集積回路の基板内に形成されたウェルである、請求項１５に記載のレ ーザ・アンチヒューズをプログラムする方法。 １８． 前記誘電体材が前記第２導電性プレート上に形成された酸化物の層で ある、請求項１５に記載のレーザ・アンチヒューズをプログラムする方法。