JPH113897A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH113897A JPH113897A JP15386097A JP15386097A JPH113897A JP H113897 A JPH113897 A JP H113897A JP 15386097 A JP15386097 A JP 15386097A JP 15386097 A JP15386097 A JP 15386097A JP H113897 A JPH113897 A JP H113897A
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Abstract
(57)【要約】
【課題】 化合物半導体電界効果トランジスタＦＥＴ
の、ゲート・ドレイン耐圧の高耐圧化を図る。 【解決手段】 化合物半導体電界効果トランジスタＦＥ
Ｔにおいて、半導体素子表面にＨ、Ｂ、Ｏ、Ｃrいずれ
かをイオン注入することにより、ＧＲ(Generation-Reco
mbination)センターを有する層をゲート電極とドレイン
電極の間の表面に形成させることを特徴とする半導体装
置および該装置の製造方法であり、ゲートとドレイン間
にかかる電圧は、表面において多量のＧＲセンターによ
りその電位分布がなだらかに変化するため、ゲート電極
端やドレイン電極端で電界の集中が起こらず、ドレイン
耐圧を向上させることが可能となる。
の、ゲート・ドレイン耐圧の高耐圧化を図る。 【解決手段】 化合物半導体電界効果トランジスタＦＥ
Ｔにおいて、半導体素子表面にＨ、Ｂ、Ｏ、Ｃrいずれ
かをイオン注入することにより、ＧＲ(Generation-Reco
mbination)センターを有する層をゲート電極とドレイン
電極の間の表面に形成させることを特徴とする半導体装
置および該装置の製造方法であり、ゲートとドレイン間
にかかる電圧は、表面において多量のＧＲセンターによ
りその電位分布がなだらかに変化するため、ゲート電極
端やドレイン電極端で電界の集中が起こらず、ドレイン
耐圧を向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に素子表面にＧＲ（Generation-Rec
ombination）センターを有する半導体素子およびその製
造方法に関する。
製造方法に関し、特に素子表面にＧＲ（Generation-Rec
ombination）センターを有する半導体素子およびその製
造方法に関する。
【従来の技術】半導体装置、特に電界効果トランジスタ
（ＦＥＴ:Field Effect Transistor）において、ゲート
・ドレイン耐圧の高耐圧化は高出力素子にとって重要な
課題である。従来、この耐圧を高めるために化合物半導
体を動作層とするＦＥＴでは、ＬＤＤ（Lightly Doped
Drain）構造、あるいは２段リセス構造を用いてコンタ
クト抵抗を低く保ちつつゲート・ドレイン間にかかる電
圧を分散する技術が知られている。
（ＦＥＴ:Field Effect Transistor）において、ゲート
・ドレイン耐圧の高耐圧化は高出力素子にとって重要な
課題である。従来、この耐圧を高めるために化合物半導
体を動作層とするＦＥＴでは、ＬＤＤ（Lightly Doped
Drain）構造、あるいは２段リセス構造を用いてコンタ
クト抵抗を低く保ちつつゲート・ドレイン間にかかる電
圧を分散する技術が知られている。
【０００２】一方、ゲートドレイン間のアンゲート領域
の表面準位も耐圧に及ぼす影響は大きく、図９に示すよ
うに、この界面準位を表面処理により低減させて耐圧を
高める試みが、特開平４−１９９５１８号公報に記載さ
れている。また、通常用いられているＳiＯ2等の酸化膜
以外に、IEEE MTT-S Digest p643-646 に記載されてい
るように、低温成長ＧaＡsを用いて素子をパッシベーシ
ョン（表面保護）する構造が図１０に示すように試みら
れている。
の表面準位も耐圧に及ぼす影響は大きく、図９に示すよ
うに、この界面準位を表面処理により低減させて耐圧を
高める試みが、特開平４−１９９５１８号公報に記載さ
れている。また、通常用いられているＳiＯ2等の酸化膜
以外に、IEEE MTT-S Digest p643-646 に記載されてい
るように、低温成長ＧaＡsを用いて素子をパッシベーシ
ョン（表面保護）する構造が図１０に示すように試みら
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＬＤＤ
構造や２段リセス構造では、ゲート・ドレイン間の電位
勾配をある程度緩和する効果はあっても、表面の電位自
体を制御することはできない。このため、ゲート−ドレ
イン間の電位はその表面準位の性質によりゲート側ある
いはドレイン側に集中する。
構造や２段リセス構造では、ゲート・ドレイン間の電位
勾配をある程度緩和する効果はあっても、表面の電位自
体を制御することはできない。このため、ゲート−ドレ
イン間の電位はその表面準位の性質によりゲート側ある
いはドレイン側に集中する。
【０００４】図９に示すような従来例で表面準位密度を
表面処理により低減したとしても、完全になくさない限
り、どちらかの電極側に電位が集中することになる。表
面に低温成長のＧaＡs膜をパッシベーション（表面保護
膜）として設けた場合、その電位分布は成長条件により
変化し、深い準位の性質によって変わる。
表面処理により低減したとしても、完全になくさない限
り、どちらかの電極側に電位が集中することになる。表
面に低温成長のＧaＡs膜をパッシベーション（表面保護
膜）として設けた場合、その電位分布は成長条件により
変化し、深い準位の性質によって変わる。
【０００５】この方法では、ウェハー全面にデポされる
ためゲートとドレインの間だけ等といった部分的な形成
ができない。また、ゲート電極、ソース電極、ドレイン
電極を形成するとき、これに当たる部分を取り除く必要
がある。さらに、取り除いた部分に形成された電極金属
と、低温成長ＧaＡs膜の隙間やエッジが耐圧上問題とな
る。本発明の目的は、上記のような問題のない、高耐圧
の半導体装置およびその製造方法を提供することにあ
る。
ためゲートとドレインの間だけ等といった部分的な形成
ができない。また、ゲート電極、ソース電極、ドレイン
電極を形成するとき、これに当たる部分を取り除く必要
がある。さらに、取り除いた部分に形成された電極金属
と、低温成長ＧaＡs膜の隙間やエッジが耐圧上問題とな
る。本発明の目的は、上記のような問題のない、高耐圧
の半導体装置およびその製造方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の課題・目的は以下
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、再結合中心（ＧＲ:Generat
ion-Recombination センター）を有する層を半導体素子
表面に形成してなる構造を有することを特徴とする、半
導体装置を開示するものである。
に示す本発明によって解決・達成される。すなわち本発
明は、半導体装置において、再結合中心（ＧＲ:Generat
ion-Recombination センター）を有する層を半導体素子
表面に形成してなる構造を有することを特徴とする、半
導体装置を開示するものである。
【０００７】また本発明は、半導体装置を製造する方法
において、前記ＧＲセンターを有する層を半導体素子表
面に形成してなる構造を有し、且つ該ＧＲセンターをイ
オン注入により形成することを特徴とする、半導体装置
の製造方法を開示するものである。
において、前記ＧＲセンターを有する層を半導体素子表
面に形成してなる構造を有し、且つ該ＧＲセンターをイ
オン注入により形成することを特徴とする、半導体装置
の製造方法を開示するものである。
【０００８】二つの電極、例えばゲートとドレイン間に
電圧をかけた場合の、表面におけるその電位分布を図３
に示す。表面準位のエネルギー的な深さにかかわらず、
Ｐ−typeかＮ−typeかにより、かけたドレイン電圧はゲ
ートのドレイン端あるいはドレインのゲート端で電位が
急激に変化し一部に電界が集中する。
電圧をかけた場合の、表面におけるその電位分布を図３
に示す。表面準位のエネルギー的な深さにかかわらず、
Ｐ−typeかＮ−typeかにより、かけたドレイン電圧はゲ
ートのドレイン端あるいはドレインのゲート端で電位が
急激に変化し一部に電界が集中する。
【０００９】この電界集中が、半導体装置のアバランシ
ェあるいはツェナー降伏を起こして耐圧を劣化させる。
この電界の集中を回避する方法として、ＧＲセンターを
多量に有する層を表面に形成することが、図３に示すよ
うに有効である。ＧＲセンターを多量に有する層が二つ
の電極間に存在する場合はその電位はなだらかに傾斜
し、一部のみに高電界な場を作ることはない。
ェあるいはツェナー降伏を起こして耐圧を劣化させる。
この電界の集中を回避する方法として、ＧＲセンターを
多量に有する層を表面に形成することが、図３に示すよ
うに有効である。ＧＲセンターを多量に有する層が二つ
の電極間に存在する場合はその電位はなだらかに傾斜
し、一部のみに高電界な場を作ることはない。
【００１０】本発明は表面にＧＲセンターを多量に形成
し、表面における電界の集中を回避し半導体装置の耐圧
を向上させるものである。これを実現する方法として、
表面のごく浅い部分にイオン注入によりＧＲセンターを
作ることが考えられる。加速電圧を低くして表面の結晶
のみにＨ、Ｂ、Ｏ、Ｃｒ等のイオンを注入することによ
り結晶欠陥等を表面近傍に形成し、電気的にはＧＲセン
ターを形成することが可能である。
し、表面における電界の集中を回避し半導体装置の耐圧
を向上させるものである。これを実現する方法として、
表面のごく浅い部分にイオン注入によりＧＲセンターを
作ることが考えられる。加速電圧を低くして表面の結晶
のみにＨ、Ｂ、Ｏ、Ｃｒ等のイオンを注入することによ
り結晶欠陥等を表面近傍に形成し、電気的にはＧＲセン
ターを形成することが可能である。
【００１１】このＧＲセンターが二つの電極間の電位勾
配、すなわち電界の集中を回避する役目を果たす。ま
た、これをドレイン側のみに形成し、ソース側には形成
しない非対称構造をとることにより、ゲート・ソース間
の電位変動に対するＧＲセンターの応答が及ぼすＣgsの
変動などのデバイス特性に及ぼす影響を回避することが
できる。
配、すなわち電界の集中を回避する役目を果たす。ま
た、これをドレイン側のみに形成し、ソース側には形成
しない非対称構造をとることにより、ゲート・ソース間
の電位変動に対するＧＲセンターの応答が及ぼすＣgsの
変動などのデバイス特性に及ぼす影響を回避することが
できる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施態様を説明する。図１により本発明による半導体装置
の製造方法を説明する。
施態様を説明する。図１により本発明による半導体装置
の製造方法を説明する。
【００１３】
【実施例】以下、図面に基づいて実施例により本発明を
詳細に説明するが、本発明がこれらによって何ら限定さ
れるものではない。
詳細に説明するが、本発明がこれらによって何ら限定さ
れるものではない。
【００１４】［実施例１］化合物半導体を用いた電界効
果トランジスタＦＥＴを用いて本発明の実施例を説明す
る。図１に本発明の半導体装置の例であるＦＥＴの摸式
断面図を示す。図に示すＦＥＴは、半絶縁性ＧaＡs基板
１４上に、チャネル層１５（ｎ形のＳiドープのＧaＡ
s）を有し、コンタクト層１７（ｎ+ＧaＡs）とこのコン
タクト層よりもドーピング濃度の低い、中間濃度層１６
（ｎ型ＧaＡs層）を有した２段リセス構造のＧaＡsＭＥ
ＳＦＥＴ（Metal-Semiconductor Field Effect Transis
tor）である。
果トランジスタＦＥＴを用いて本発明の実施例を説明す
る。図１に本発明の半導体装置の例であるＦＥＴの摸式
断面図を示す。図に示すＦＥＴは、半絶縁性ＧaＡs基板
１４上に、チャネル層１５（ｎ形のＳiドープのＧaＡ
s）を有し、コンタクト層１７（ｎ+ＧaＡs）とこのコン
タクト層よりもドーピング濃度の低い、中間濃度層１６
（ｎ型ＧaＡs層）を有した２段リセス構造のＧaＡsＭＥ
ＳＦＥＴ（Metal-Semiconductor Field Effect Transis
tor）である。
【００１５】本発明の電界効果トランジスタはゲート電
極１２とソース電極１１およびドレイン電極１３の間の
表面に、１×１０13ｃｍ-2のＧＲセンター１８を有する
層を半導体表面と絶縁膜との間に有している。このＧＲ
センター１８を有する層は、例えばＣrを浅くイオン注
入することにより形成する。このように多量のＧＲセン
ターが二つの電極間に存在する場合、その間で電子ある
いは正孔の電極片側での蓄積が起こらないので、結果と
して電位は図３に示すように、なだらかに変化する。
極１２とソース電極１１およびドレイン電極１３の間の
表面に、１×１０13ｃｍ-2のＧＲセンター１８を有する
層を半導体表面と絶縁膜との間に有している。このＧＲ
センター１８を有する層は、例えばＣrを浅くイオン注
入することにより形成する。このように多量のＧＲセン
ターが二つの電極間に存在する場合、その間で電子ある
いは正孔の電極片側での蓄積が起こらないので、結果と
して電位は図３に示すように、なだらかに変化する。
【００１６】この結果、表面の一部分で電界集中は起こ
らず、ゲート・ドレイン間耐圧は向上する。本発明によ
り、表面ＧＲセンターなしの装置の耐圧が９Ｖであった
のに対して、本発明の耐圧は１４Ｖに向上した。本実施
例では、ＧaＡsＭＥＳＦＥＴを例に取り説明したが、Ｈ
ＪＦＥＴ（Hetero Junction Field Effect Transisto
r）についても同様に適用することができる。また、図
１はリセス型のＦＥＴを例に用いたが、図２に示すよう
なイオン注入などにより形成したチャネル層やコンタク
ト層を用いたプレーナー型のＦＥＴにおいても同様であ
る。
らず、ゲート・ドレイン間耐圧は向上する。本発明によ
り、表面ＧＲセンターなしの装置の耐圧が９Ｖであった
のに対して、本発明の耐圧は１４Ｖに向上した。本実施
例では、ＧaＡsＭＥＳＦＥＴを例に取り説明したが、Ｈ
ＪＦＥＴ（Hetero Junction Field Effect Transisto
r）についても同様に適用することができる。また、図
１はリセス型のＦＥＴを例に用いたが、図２に示すよう
なイオン注入などにより形成したチャネル層やコンタク
ト層を用いたプレーナー型のＦＥＴにおいても同様であ
る。
【００１７】［実施例２］図４は実施例１において、ド
レイン側のみにＧＲセンター１８を有する表面層を形成
し、ソース電極１１側には行わずに選択的に表面にＧＲ
センター１８を形成した実施例を示す摸式断面図であ
る。ソース電極１１側にＧＲセンターを形成しないこと
により、ソース・ドレイン間電位の変動に対するＧＲセ
ンターの応答のデバイスに及ぼす影響で、例えばゲート
・ソース間容量Ｃgsの変動やソース抵抗Ｒsの変動など
の影響を回避することができる。この構造をとることに
より、図５に示すように全面にＧＲセンターを形成した
場合に比べ、トランスコンダクタンスＧｍの周波数変動
等のデバイス特性の変動が小さく抑えられた。
レイン側のみにＧＲセンター１８を有する表面層を形成
し、ソース電極１１側には行わずに選択的に表面にＧＲ
センター１８を形成した実施例を示す摸式断面図であ
る。ソース電極１１側にＧＲセンターを形成しないこと
により、ソース・ドレイン間電位の変動に対するＧＲセ
ンターの応答のデバイスに及ぼす影響で、例えばゲート
・ソース間容量Ｃgsの変動やソース抵抗Ｒsの変動など
の影響を回避することができる。この構造をとることに
より、図５に示すように全面にＧＲセンターを形成した
場合に比べ、トランスコンダクタンスＧｍの周波数変動
等のデバイス特性の変動が小さく抑えられた。
【００１８】［実施例３］図６は本発明の製造方法を示
す説明図である。図６（ａ）に示すように、ＧaＡs基板
１４上にチャネル層１５および中間層１６とコンタクト
層１７が形成されたエピ基板を用いた場合の本発明の実
施例を説明する。これに図６（ｂ）に示すようにソース
電極１１、ドレイン電極１３を、例えばＡuＧe／Ｎi／
Ａuを蒸着とアロイを行うことにより形成し、さらにゲ
ートのリセスエッチングを行う。
す説明図である。図６（ａ）に示すように、ＧaＡs基板
１４上にチャネル層１５および中間層１６とコンタクト
層１７が形成されたエピ基板を用いた場合の本発明の実
施例を説明する。これに図６（ｂ）に示すようにソース
電極１１、ドレイン電極１３を、例えばＡuＧe／Ｎi／
Ａuを蒸着とアロイを行うことにより形成し、さらにゲ
ートのリセスエッチングを行う。
【００１９】本実施例は２段のリセスエッチングを行っ
た例であり、最初に広く中間層１６の表面までエッチン
グを行い、この中にさらに狭い部分にチャネル層１５ま
でエッチングを行っている。これに図６（ｃ）に示すよ
うにゲート電極１２を例えばＴi／Ｐt／Ａuで形成す
る。このあと図６（ｄ）に示すように、本発明の特徴で
あるＧＲセンター１８を多量に含む層を、ボロンＢをイ
オン注入により加速電圧３ＫＶ、ドーズ量１×１０13ｃ
ｍ-2で注入してＧＲセンターを形成した。さらに表面に
保護膜として絶縁膜１９を、例えばＳiＯ2などで形成し
たあとに電極部分を開口して電界効果トランジスタを得
る。
た例であり、最初に広く中間層１６の表面までエッチン
グを行い、この中にさらに狭い部分にチャネル層１５ま
でエッチングを行っている。これに図６（ｃ）に示すよ
うにゲート電極１２を例えばＴi／Ｐt／Ａuで形成す
る。このあと図６（ｄ）に示すように、本発明の特徴で
あるＧＲセンター１８を多量に含む層を、ボロンＢをイ
オン注入により加速電圧３ＫＶ、ドーズ量１×１０13ｃ
ｍ-2で注入してＧＲセンターを形成した。さらに表面に
保護膜として絶縁膜１９を、例えばＳiＯ2などで形成し
たあとに電極部分を開口して電界効果トランジスタを得
る。
【００２０】本発明により、イオン注入により表面のご
く浅いプロファイルで表面にＧＲセンターを多量に作製
することができる。ゲート電極直下のチャネル層あるい
はオーミック電極下は電極金属により阻止されるので、
セルフアラインでゲートとドレイン間のアンゲート領域
に選択的にＧＲセンターを作ることが可能である。ま
た、電極エッジやマスクエッジ等にも、もれなく形成す
ることができる。
く浅いプロファイルで表面にＧＲセンターを多量に作製
することができる。ゲート電極直下のチャネル層あるい
はオーミック電極下は電極金属により阻止されるので、
セルフアラインでゲートとドレイン間のアンゲート領域
に選択的にＧＲセンターを作ることが可能である。ま
た、電極エッジやマスクエッジ等にも、もれなく形成す
ることができる。
【００２１】ドレインにかけた電圧は表面においてＧＲ
センターが多量にあるために、その電位はゲート電極か
らドレイン電極にかけてなだらかに変化し、ゲート端や
ドレイン端での電界の集中は抑制される。その結果ドレ
イン耐圧は向上する。ゲートからドレインまでの表面で
の電位分布を図３に示す。本実施例ではＭＥＳＦＥＴを
例に説明したが、ＨＪＦＥＴ等においても同様に実施す
ることができる。
センターが多量にあるために、その電位はゲート電極か
らドレイン電極にかけてなだらかに変化し、ゲート端や
ドレイン端での電界の集中は抑制される。その結果ドレ
イン耐圧は向上する。ゲートからドレインまでの表面で
の電位分布を図３に示す。本実施例ではＭＥＳＦＥＴを
例に説明したが、ＨＪＦＥＴ等においても同様に実施す
ることができる。
【００２２】［実施例４］本発明の半導体装置製造方法
をプレーナー型の電界効果トランジスタに用いた例を図
７に示しこれを説明する。図７（ａ）に示すようにＧa
Ａs基板１４上にチャネル層１５およびコンタクト層１
７をＳiのイオン注入により形成する。これにゲート電
極１２を設け、この上からさらにＳiをイオン注入する
ことにより中間濃度層１６を設ける。これにソース電極
１１、ドレイン電極１３を設けて、通常のプレーナー構
造の電界効果トランジスタＦＥＴを得る。これに加速電
圧を２ＫＶでクロムＣrをイオン注入して表面にのみＧ
Ｒセンター１８を形成する。このあとに絶縁膜１９を表
面保護膜として設けてＦＥＴを得る。
をプレーナー型の電界効果トランジスタに用いた例を図
７に示しこれを説明する。図７（ａ）に示すようにＧa
Ａs基板１４上にチャネル層１５およびコンタクト層１
７をＳiのイオン注入により形成する。これにゲート電
極１２を設け、この上からさらにＳiをイオン注入する
ことにより中間濃度層１６を設ける。これにソース電極
１１、ドレイン電極１３を設けて、通常のプレーナー構
造の電界効果トランジスタＦＥＴを得る。これに加速電
圧を２ＫＶでクロムＣrをイオン注入して表面にのみＧ
Ｒセンター１８を形成する。このあとに絶縁膜１９を表
面保護膜として設けてＦＥＴを得る。
【００２３】本発明の製造方法を用いることにより、表
面電位がゲートとドレイン間で急激な変化による電界の
集中を回避することができるので、ゲートとドレイン間
の耐圧の向上したＦＥＴを容易に得ることができる。
面電位がゲートとドレイン間で急激な変化による電界の
集中を回避することができるので、ゲートとドレイン間
の耐圧の向上したＦＥＴを容易に得ることができる。
【００２４】［実施例５］本発明の半導体装置製造方法
の他の実施例を図８に示しこれを説明する。図８は本発
明の製造方法を示す説明図である。図８（ａ）に示すよ
うにＧaＡs基板１４上にチャネル層１５および中間濃度
層１６とコンタクト層１７をイオン注入により形成す
る。これに図８（ｂ）に示すようにソース電極１１、ド
レイン電極１３を例えばＡuＧe／Ｎi／Ａuを蒸着とアロ
イを行うことにより形成する。これに図８（ｃ）に示す
ようにゲート電極１２を例えばＴi／Ｐt／Ａuで形成す
る。このあと図８（ｄ）に示すように、本発明の特徴で
あるＧＲセンターを多量に合む層１８を、酸素Ｏを加速
電圧３ＫＶ、ドーズ量１ｘ１０13ｃｍ-2でイオン注入す
ることにより形成した。この際、ゲートとドレイン間の
みを開口し、ゲートとソース間をマスクすることによ
り、ＧＲセンターをドレイン側のみに形成してソース側
には形成しない。さらに表面に保護膜として絶縁膜１９
を、例えばＳiＯ2などで形成したあとに電極部分を開口
してＦＥＴを得る。
の他の実施例を図８に示しこれを説明する。図８は本発
明の製造方法を示す説明図である。図８（ａ）に示すよ
うにＧaＡs基板１４上にチャネル層１５および中間濃度
層１６とコンタクト層１７をイオン注入により形成す
る。これに図８（ｂ）に示すようにソース電極１１、ド
レイン電極１３を例えばＡuＧe／Ｎi／Ａuを蒸着とアロ
イを行うことにより形成する。これに図８（ｃ）に示す
ようにゲート電極１２を例えばＴi／Ｐt／Ａuで形成す
る。このあと図８（ｄ）に示すように、本発明の特徴で
あるＧＲセンターを多量に合む層１８を、酸素Ｏを加速
電圧３ＫＶ、ドーズ量１ｘ１０13ｃｍ-2でイオン注入す
ることにより形成した。この際、ゲートとドレイン間の
みを開口し、ゲートとソース間をマスクすることによ
り、ＧＲセンターをドレイン側のみに形成してソース側
には形成しない。さらに表面に保護膜として絶縁膜１９
を、例えばＳiＯ2などで形成したあとに電極部分を開口
してＦＥＴを得る。
【００２５】本発明の製造方法を用いることにより、実
施例４と同様にイオン注入により表面のごく浅いプロフ
ァイルで表面にＧＲセンターを多量に非対称に所望の位
置に作製できる。ゲート電極直下のチャネル層あるいは
オーミック電極下は電極金属により阻止されるので、セ
ルフアラインでゲートとドレイン間のアンゲート領域に
選択的にＧＲセンターを作ることが可能である。
施例４と同様にイオン注入により表面のごく浅いプロフ
ァイルで表面にＧＲセンターを多量に非対称に所望の位
置に作製できる。ゲート電極直下のチャネル層あるいは
オーミック電極下は電極金属により阻止されるので、セ
ルフアラインでゲートとドレイン間のアンゲート領域に
選択的にＧＲセンターを作ることが可能である。
【００２６】この製造方法で作製したＦＥＴにおいて
は、ドレインにかけた電圧は表面においてＧＲセンター
が多量にあるために、その電位はゲート電極からドレイ
ン電極にかけてなだらかに変化し、特に中間濃度領域に
おいて電界がドレイン電極１３側、あるいはゲート電極
１２での電界の集中は抑制され、ドレイン耐圧は向上す
る。ゲートからドレインまでの表面での電位分布を図２
に示す。さらに、ソース電極１１側にＧＲセンターを形
成しないことにより、ソース・ドレイン間電位の変動に
対するＧＲセンターの応答のデバイスに及ぼす影響で例
えばゲート・ソース間容量Ｃgsの変動やソース抵抗Ｒs
の変動などの影響を回避することができる。
は、ドレインにかけた電圧は表面においてＧＲセンター
が多量にあるために、その電位はゲート電極からドレイ
ン電極にかけてなだらかに変化し、特に中間濃度領域に
おいて電界がドレイン電極１３側、あるいはゲート電極
１２での電界の集中は抑制され、ドレイン耐圧は向上す
る。ゲートからドレインまでの表面での電位分布を図２
に示す。さらに、ソース電極１１側にＧＲセンターを形
成しないことにより、ソース・ドレイン間電位の変動に
対するＧＲセンターの応答のデバイスに及ぼす影響で例
えばゲート・ソース間容量Ｃgsの変動やソース抵抗Ｒs
の変動などの影響を回避することができる。
【００２７】この製造方法をとることにより、図６に示
すように全面にＧＲセンターを形成した場合に比べ、ト
ランスコンダクタンスＧｍの周波数変動等のデバイス特
性の変動が小さく抑えられた半導体装置を得ることがで
きる。
すように全面にＧＲセンターを形成した場合に比べ、ト
ランスコンダクタンスＧｍの周波数変動等のデバイス特
性の変動が小さく抑えられた半導体装置を得ることがで
きる。
【００２８】
【発明の効果】本発明の半導体装置は、表面での電界集
中を回避することができるので、ゲート・ドレイン間耐
圧は向上し、図１１に示すとおり従来は９Ｖ程度であっ
た耐圧が１４Ｖまで向上するような効果が得られる。
中を回避することができるので、ゲート・ドレイン間耐
圧は向上し、図１１に示すとおり従来は９Ｖ程度であっ
た耐圧が１４Ｖまで向上するような効果が得られる。
【００２９】また、ドレイン側ソース・ドレイン間のみ
にＧＲセンターを形成することにより、電位の変動に対
するＧＲセンターの応答のデバイスに及ぼす影響で、例
えばゲート・ソース間容量Ｃgsの変動やソース抵抗Ｒs
の変動などの影響を回避することができる。
にＧＲセンターを形成することにより、電位の変動に対
するＧＲセンターの応答のデバイスに及ぼす影響で、例
えばゲート・ソース間容量Ｃgsの変動やソース抵抗Ｒs
の変動などの影響を回避することができる。
【００３０】また、これらをイオン注入で作製すること
により、デバイスの表面にセルフアラインで選択的にＧ
Ｒセンターを容易に作成することができる。これにより
デバイスの耐圧は向上し、高周波の高出力素子などの特
性が向上する等々の顕著な効果が奏される。
により、デバイスの表面にセルフアラインで選択的にＧ
Ｒセンターを容易に作成することができる。これにより
デバイスの耐圧は向上し、高周波の高出力素子などの特
性が向上する等々の顕著な効果が奏される。
【図１】本発明のリセス型の電界効果トランジスタＦＥ
Ｔを示す摸式断面図。
Ｔを示す摸式断面図。
【図２】本発明のプレーナー型の電界効果トランジスタ
ＦＥＴを示す摸式断面図。
ＦＥＴを示す摸式断面図。
【図３】本発明の電界効果トランジスタＦＥＴの表面電
位を示す説明図。
位を示す説明図。
【図４】本発明の非対称構造の電界効果トランジスタＦ
ＥＴを示す摸式断面図。
ＥＴを示す摸式断面図。
【図５】本発明の非対称構造の電界効果トランジスタＦ
ＥＴのゲートバイアスの周波数に対するトランスコンダ
クタンスＧｍの変動量を示すグラフ図。
ＥＴのゲートバイアスの周波数に対するトランスコンダ
クタンスＧｍの変動量を示すグラフ図。
【図６】本発明のリセス型の電界効果トランジスタＦＥ
Ｔの製造方法を示す説明図。
Ｔの製造方法を示す説明図。
【図７】本発明のプレーナー型電界効果トランジスタＦ
ＥＴの製造方法を示す説明図。
ＥＴの製造方法を示す説明図。
【図８】本発明の非対称の電界効果トランジスタＦＥＴ
の製造方法を示す説明図。
の製造方法を示す説明図。
【図９】界面に処理を施した従来例を示す摸式断面図。
【図１０】表面に低温成長ＧaＡsを用いた従来例を示す
摸式断面図。
摸式断面図。
【図１１】本発明の電界効果トランジスタＦＥＴのドレ
イン電圧・ドレイン電流特性を示すグラフ図。
イン電圧・ドレイン電流特性を示すグラフ図。
１１ ソース電極 １２ ゲート電極 １３ ドレイン電極 １４ 半絶縁性ＧaＡs基板 １５ チャネル層 １６ 中間濃度層 １７ コンタクト層 １８ ＧＲセンター １９ 絶縁膜 ２０ ＰＲ ９１ 表面準位低減処理 １０１ ＬＴＧaＡs
Claims (5)
- 【請求項１】 半導体装置において、再結合中心（ＧＲ
センター）を有する層を半導体素子表面に形成してなる
構造を有することを特徴とする半導体装置。 - 【請求項２】 前記半導体装置が、電界効果トランジス
タ（ＦＥＴ）であり且つ、ＧＲセンターを有する層を少
なくともゲート電極とドレイン電極の間の全部、または
一部に有することを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記半導体装置が、化合物半導体からな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 半導体装置を製造する方法において、Ｇ
Ｒセンターを有する層を半導体素子表面に形成してなる
構造を有し、且つ該ＧＲセンターをイオン注入により形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記イオン注入する元素が、Ｈ、Ｂ、
Ｏ、およびＣrのいずれか、あるいはその組み合わせか
らなることを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386097A JPH113897A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386097A JPH113897A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113897A true JPH113897A (ja) | 1999-01-06 |
Family
ID=15571693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15386097A Pending JPH113897A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113897A (ja) |
-
1997
- 1997-06-11 JP JP15386097A patent/JPH113897A/ja active Pending
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