JPH11355101A - Ｆｉｒ型フィルタ - Google Patents
Ｆｉｒ型フィルタInfo
- Publication number
- JPH11355101A JPH11355101A JP16404198A JP16404198A JPH11355101A JP H11355101 A JPH11355101 A JP H11355101A JP 16404198 A JP16404198 A JP 16404198A JP 16404198 A JP16404198 A JP 16404198A JP H11355101 A JPH11355101 A JP H11355101A
- Authority
- JP
- Japan
- Prior art keywords
- digital data
- circuit
- filter
- bits
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 回路規模の削減を行うことのできるＦＩＲ型
フィルタを提供できなかった。 【解決手段】 本発明のＦＩＲ型フィルタは、フィルタ
特性に対応したアナログデータを保持するサンプルホー
ルド手段と、該サンプルホールド手段に保持されたアナ
ログデータとデジタルデータとの積和演算手段とからな
るＦＩＲ型フィルタであって、上記フィルタ特性のビッ
ト数が、上記デジタルデータのビット数より大きいこと
を特徴とする。
フィルタを提供できなかった。 【解決手段】 本発明のＦＩＲ型フィルタは、フィルタ
特性に対応したアナログデータを保持するサンプルホー
ルド手段と、該サンプルホールド手段に保持されたアナ
ログデータとデジタルデータとの積和演算手段とからな
るＦＩＲ型フィルタであって、上記フィルタ特性のビッ
ト数が、上記デジタルデータのビット数より大きいこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ベースバンド伝送
用フィルタに用いることができ、フィルタの回路面積を
縮小し、高速動作が可能なＦＩＲ型フィルタに関する。
用フィルタに用いることができ、フィルタの回路面積を
縮小し、高速動作が可能なＦＩＲ型フィルタに関する。
【０００２】
【従来の技術】ＦＩＲフィルタは、構成が単純であるこ
とから、ローパスフィルタ（ロールオフフィルタ）等に
利用されている。例えば、特開平６−１６５３２１号公
報には、アナログ回路を用いたＦＩＲ型フィルタが開示
されている。
とから、ローパスフィルタ（ロールオフフィルタ）等に
利用されている。例えば、特開平６−１６５３２１号公
報には、アナログ回路を用いたＦＩＲ型フィルタが開示
されている。
【０００３】図５に、従来のアナログ回路を用いたＦＩ
Ｒ型フィルタの構成を示す。連続的に時系列で入力され
るデジタルデータＸｉがＤ／Ａ（デジタル／アナログ）
変換回路５１でアナログデータｘ（ｔ）に順次周期Ｔで
変換されてサンプルホールド回路ＳＨ１〜ＳＨｍに周期
Ｔごとに順次入力される。このようにサンプルホールド
されたアナログデータに、フィルタ特性を反映したデジ
タルデータａ１〜ａｍが乗算回路Ｍ１〜Ｍｍにて乗算さ
れる。この乗算結果が加算回路５２で加算され、その出
力ｙは以下のようになる。
Ｒ型フィルタの構成を示す。連続的に時系列で入力され
るデジタルデータＸｉがＤ／Ａ（デジタル／アナログ）
変換回路５１でアナログデータｘ（ｔ）に順次周期Ｔで
変換されてサンプルホールド回路ＳＨ１〜ＳＨｍに周期
Ｔごとに順次入力される。このようにサンプルホールド
されたアナログデータに、フィルタ特性を反映したデジ
タルデータａ１〜ａｍが乗算回路Ｍ１〜Ｍｍにて乗算さ
れる。この乗算結果が加算回路５２で加算され、その出
力ｙは以下のようになる。
【０００４】
【数１】
【０００５】ここで、ｘm-i+1は、時刻ｔ＝（ｍ−ｉ＋
１）Ｔにおいて、デジタルデータが変換されたアナログ
データである。
１）Ｔにおいて、デジタルデータが変換されたアナログ
データである。
【０００６】デジタルデータａ１〜ａｍは、周期Ｔで各
乗算回路に順次シフトされ、そのたびに乗算され、デジ
タルデータａ１〜ａｍが一巡するｍＴ周期で、各サンプ
ルホールド回路はアナログデータのサンプリングを行
う。なお、フィルタ係数（デジタルデータａ１〜ａｍ）
を固定してサンプルホールド回路ＳＨ１〜ＳＨｍを直列
接続して入力されるアナログデータをシフトさせる構成
にしてもよいが、この場合は、シフト動作の繰り返しに
よる演算誤差の蓄積が生じ、高精度のフィルタ演算がで
きなくなるので、図５の構成の方が望ましい。
乗算回路に順次シフトされ、そのたびに乗算され、デジ
タルデータａ１〜ａｍが一巡するｍＴ周期で、各サンプ
ルホールド回路はアナログデータのサンプリングを行
う。なお、フィルタ係数（デジタルデータａ１〜ａｍ）
を固定してサンプルホールド回路ＳＨ１〜ＳＨｍを直列
接続して入力されるアナログデータをシフトさせる構成
にしてもよいが、この場合は、シフト動作の繰り返しに
よる演算誤差の蓄積が生じ、高精度のフィルタ演算がで
きなくなるので、図５の構成の方が望ましい。
【０００７】また、アナログデータとデジタルデータと
の乗算は、例えば、特開平６−１６８３４９号公報に記
載の技術を用いればよいが、図６を用いて乗算回路を簡
単に説明する。図６において、アナログデータに対し
て、デジタルデータのビット数ａ１〜ａｈと同数だけの
スイッチＳＷとキャパシタＣ１〜Ｃｈ（容量比が、Ｃ
１：Ｃ２：・・・：Ｃｈ＝２h-1：２h-2：・・・：
２0）とが並列に設けられ、帰還キャパシタＣｆを備え
たアナログ演算回路としてのアンプ（Ａｍｐ）６１が接
続され、ａ１〜ａｈの各ビット値に応じてスイッチＳＷ
を切り替えてキャパシタＣ１〜Ｃｈを接続して帰還キャ
パシタＣｆの重みに応じた乗算を行う。なお、加算回路
も図６と同様な構成で、キャパシタＣ１〜Ｃｈの容量比
を同一にすることで実現できる。
の乗算は、例えば、特開平６−１６８３４９号公報に記
載の技術を用いればよいが、図６を用いて乗算回路を簡
単に説明する。図６において、アナログデータに対し
て、デジタルデータのビット数ａ１〜ａｈと同数だけの
スイッチＳＷとキャパシタＣ１〜Ｃｈ（容量比が、Ｃ
１：Ｃ２：・・・：Ｃｈ＝２h-1：２h-2：・・・：
２0）とが並列に設けられ、帰還キャパシタＣｆを備え
たアナログ演算回路としてのアンプ（Ａｍｐ）６１が接
続され、ａ１〜ａｈの各ビット値に応じてスイッチＳＷ
を切り替えてキャパシタＣ１〜Ｃｈを接続して帰還キャ
パシタＣｆの重みに応じた乗算を行う。なお、加算回路
も図６と同様な構成で、キャパシタＣ１〜Ｃｈの容量比
を同一にすることで実現できる。
【０００８】
【発明が解決しようとする課題】ところが、上述したよ
うなＦＩＲ型フィルタをベースバンド伝送用フィルタに
用いる場合、デジタルデータＸｉのビット数は１〜３ビ
ット程度（例えばＱＰＳＫでは４値、ＣＤＭＡ複素直交
拡散信号では３値）であり、デジタルデータのビット数
ａｈは８ビット程度であるため、入力されるデジタルデ
ータのビット数よりもフィルタ係数のビット数の方が大
きくなる。そのため、フィルタ精度を上げるため、フィ
ルタ係数のビット数を大きくすると、それに従って乗算
回路を構成するキャパシタ数も多くなり、その容量和は
指数関数的に増大するため回路面積も同様に大きくなっ
てしまうという問題点があった。
うなＦＩＲ型フィルタをベースバンド伝送用フィルタに
用いる場合、デジタルデータＸｉのビット数は１〜３ビ
ット程度（例えばＱＰＳＫでは４値、ＣＤＭＡ複素直交
拡散信号では３値）であり、デジタルデータのビット数
ａｈは８ビット程度であるため、入力されるデジタルデ
ータのビット数よりもフィルタ係数のビット数の方が大
きくなる。そのため、フィルタ精度を上げるため、フィ
ルタ係数のビット数を大きくすると、それに従って乗算
回路を構成するキャパシタ数も多くなり、その容量和は
指数関数的に増大するため回路面積も同様に大きくなっ
てしまうという問題点があった。
【０００９】本発明の目的は、上記問題点に鑑み、回路
規模を低減することのできるＦＩＲ型フィルタを提供す
るものである。
規模を低減することのできるＦＩＲ型フィルタを提供す
るものである。
【００１０】
【課題を解決するための手段】請求項１記載のＦＩＲ型
フィルタは、フィルタ特性に対応したアナログデータを
保持するサンプルホールド手段と、該サンプルホールド
手段に保持されたアナログデータとデジタルデータとの
積和演算手段とからなるＦＩＲ型フィルタであって、上
記フィルタ特性のビット数が、上記デジタルデータのビ
ット数より大きいことを特徴とする。
フィルタは、フィルタ特性に対応したアナログデータを
保持するサンプルホールド手段と、該サンプルホールド
手段に保持されたアナログデータとデジタルデータとの
積和演算手段とからなるＦＩＲ型フィルタであって、上
記フィルタ特性のビット数が、上記デジタルデータのビ
ット数より大きいことを特徴とする。
【００１１】請求項２記載のＦＩＲ型フィルタは、請求
項１記載のＦＩＲ型フィルタにおいて、上記デジタルデ
ータが、送信のためのベースバンド信号であることを特
徴とする。
項１記載のＦＩＲ型フィルタにおいて、上記デジタルデ
ータが、送信のためのベースバンド信号であることを特
徴とする。
【００１２】
【発明の実施の形態】本実施の形態に係るＦＩＲ型フィ
ルタについて図１〜図４を用いて説明する。図１におい
て、フィルタ特性を反映したデジタルデータａｉがＤ／
Ａ（デジタル／アナログ）変換回路１１（Ｄ／Ａ変換手
段）でアナログデータＡ（ｔ）に変換され、サンプルホ
ールド回路ＳＨ１〜ＳＨｎに並列に入力される。このよ
うにサンプルホールドされたフィルタ特性に対応したア
ナログデータに、ベースバンド信号としてのデジタルデ
ータＸ１〜Ｘｎが乗算回路Ｍ１〜Ｍｎにて乗算される。
この乗算結果が加算回路１２で加算され、その出力ｙは
以下のようになる。
ルタについて図１〜図４を用いて説明する。図１におい
て、フィルタ特性を反映したデジタルデータａｉがＤ／
Ａ（デジタル／アナログ）変換回路１１（Ｄ／Ａ変換手
段）でアナログデータＡ（ｔ）に変換され、サンプルホ
ールド回路ＳＨ１〜ＳＨｎに並列に入力される。このよ
うにサンプルホールドされたフィルタ特性に対応したア
ナログデータに、ベースバンド信号としてのデジタルデ
ータＸ１〜Ｘｎが乗算回路Ｍ１〜Ｍｎにて乗算される。
この乗算結果が加算回路１２で加算され、その出力ｙは
以下のようになる。
【００１３】
【数２】
【００１４】ここで、デジタルデータＸｉは周期Ｔでシ
フトされ、そのたびに順次乗算される。一方、アナログ
データＡn-i+1はいったんサンプリングすればそのまま
保持しておけばよいが、デジタルデータＸｉが一巡する
ｎＴ期間ごとのタイミングでサンプリングしてもよい。
なお、フィルタ係数が変更になった時にはアナログデー
タＡn-i+1は当然サンプリングすることになる。ここ
で、フィルタ係数としてのデジタルデータａｉのビット
数が、送信のためのデジタルデータＸｉのビット数より
大きくしているため、積和演算手段中の乗算回路のキャ
パシタ数や全容量を減らすことができ、回路面積を縮小
できる。
フトされ、そのたびに順次乗算される。一方、アナログ
データＡn-i+1はいったんサンプリングすればそのまま
保持しておけばよいが、デジタルデータＸｉが一巡する
ｎＴ期間ごとのタイミングでサンプリングしてもよい。
なお、フィルタ係数が変更になった時にはアナログデー
タＡn-i+1は当然サンプリングすることになる。ここ
で、フィルタ係数としてのデジタルデータａｉのビット
数が、送信のためのデジタルデータＸｉのビット数より
大きくしているため、積和演算手段中の乗算回路のキャ
パシタ数や全容量を減らすことができ、回路面積を縮小
できる。
【００１５】図２に、サンプルホールド回路ＳＨｉの回
路構成を示す。図２の回路は、演算処理のためのアンプ
２１、入力キャパシタＣ、及びスイッチＳ１，Ｓ２を備
え、スイッチＳ２は、入力ラインＩ側と出力ラインＯ側
とを切り替えて入力キャパシタＣに接続する。
路構成を示す。図２の回路は、演算処理のためのアンプ
２１、入力キャパシタＣ、及びスイッチＳ１，Ｓ２を備
え、スイッチＳ２は、入力ラインＩ側と出力ラインＯ側
とを切り替えて入力キャパシタＣに接続する。
【００１６】スイッチＳ１はクロックがハイレベルの時
に導通し、スイッチＳ２は入力ラインＩ側に接続する。
このとき、アンプ２１の反転入力端及び出力ラインＯ側
は動作電圧Ｖｒになり、入力キャパシタＣに入力電圧Ｖ
ｉｎと動作電圧Ｖｒの差が印加され、オフセット電圧補
償がなされる。
に導通し、スイッチＳ２は入力ラインＩ側に接続する。
このとき、アンプ２１の反転入力端及び出力ラインＯ側
は動作電圧Ｖｒになり、入力キャパシタＣに入力電圧Ｖ
ｉｎと動作電圧Ｖｒの差が印加され、オフセット電圧補
償がなされる。
【００１７】スイッチＳ１はクロックがローレベルの時
に非導通になり、スイッチＳ２は出力ラインＯ側に接続
され、クロックがハイレベルからローレベルへ変化する
時、入力キャパシタンスＣに蓄えられた電荷量は保持さ
れたまま、入力電圧Ｖｉｎと等しい電圧が出力電圧Ｖｏ
ｕｔとして得られる。
に非導通になり、スイッチＳ２は出力ラインＯ側に接続
され、クロックがハイレベルからローレベルへ変化する
時、入力キャパシタンスＣに蓄えられた電荷量は保持さ
れたまま、入力電圧Ｖｉｎと等しい電圧が出力電圧Ｖｏ
ｕｔとして得られる。
【００１８】図３に、乗算回路Ｍｉの回路構成を示す。
図３の回路は、乗算処理のためのアンプ３１、参照ライ
ンＩｒｅｆ側と入力ラインＩ側とを切り替えるためのス
イッチＳＷ１〜ＳＷｋ、入力キャパシタＣｉｎ１〜Ｃｉ
ｎｋ（容量比は図６と同様に設定されている）、帰還キ
ャパシタＣｆ、及びスイッチＳ１，Ｓ２を備え、スイッ
チＳ２は、参照ラインＩｒｅｆ側と出力ラインＯ側とを
切り替えて帰還キャパシタＣｆに接続する。
図３の回路は、乗算処理のためのアンプ３１、参照ライ
ンＩｒｅｆ側と入力ラインＩ側とを切り替えるためのス
イッチＳＷ１〜ＳＷｋ、入力キャパシタＣｉｎ１〜Ｃｉ
ｎｋ（容量比は図６と同様に設定されている）、帰還キ
ャパシタＣｆ、及びスイッチＳ１，Ｓ２を備え、スイッ
チＳ２は、参照ラインＩｒｅｆ側と出力ラインＯ側とを
切り替えて帰還キャパシタＣｆに接続する。
【００１９】クロックがハイレベルの時、スイッチＳ１
は導通し、スイッチＳＷ１〜ＳＷｋにより参照ラインＩ
ｒｅｆ側に接続され、さらに、スイッチＳ２により参照
ラインＩｒｅｆ側に接続される。このとき、アンプ３１
の反転入力端及び出力ラインＯ側は動作電圧Ｖｒとな
る。入力キャパシタＣｉｎ１〜Ｃｉｎｋ及び帰還キャパ
シタＣｆにはそれぞれ、基準電圧Ｖｒ−Ｖｒｅｆが印加
され、オフセット電圧補償がなされる。
は導通し、スイッチＳＷ１〜ＳＷｋにより参照ラインＩ
ｒｅｆ側に接続され、さらに、スイッチＳ２により参照
ラインＩｒｅｆ側に接続される。このとき、アンプ３１
の反転入力端及び出力ラインＯ側は動作電圧Ｖｒとな
る。入力キャパシタＣｉｎ１〜Ｃｉｎｋ及び帰還キャパ
シタＣｆにはそれぞれ、基準電圧Ｖｒ−Ｖｒｅｆが印加
され、オフセット電圧補償がなされる。
【００２０】クロックがローレベルの時、スイッチＳ１
は非導通となり、スイッチＳ２は出力ラインＯ側に接続
されると同時に、デジタルデータＸｉの各ビット値に応
じてスイッチＳＷ１〜ＳＷｋは参照ラインＩｒｅｆ側ま
たは入力ラインＩ側のいづれかに接続される。このと
き、入力キャパシタＣｉｎ１〜Ｃｉｎｋ及び帰還キャパ
シタＣｆに蓄えられた電荷量が保存されることから、出
力電圧Ｖｏｕｔは以下のようになり、帰還キャパシタＣ
ｆの重みに応じたアナログデータとデジタルデータとの
乗算が行われる。
は非導通となり、スイッチＳ２は出力ラインＯ側に接続
されると同時に、デジタルデータＸｉの各ビット値に応
じてスイッチＳＷ１〜ＳＷｋは参照ラインＩｒｅｆ側ま
たは入力ラインＩ側のいづれかに接続される。このと
き、入力キャパシタＣｉｎ１〜Ｃｉｎｋ及び帰還キャパ
シタＣｆに蓄えられた電荷量が保存されることから、出
力電圧Ｖｏｕｔは以下のようになり、帰還キャパシタＣ
ｆの重みに応じたアナログデータとデジタルデータとの
乗算が行われる。
【００２１】
【数３】
【００２２】図４に、加算回路の回路構成を示す。図４
において、その構成は、図３とほぼ同様であるが、図３
の構成と異なる点は、入力キャパシタンスの容量Ｃｉｎ
は一定のＣｉである点、乗算回路と同数の入力ラインＩ
１〜Ｉｎを有する点、及びスイッチＳＷ１〜ＳＷｎによ
り接続するラインが全て入力ラインＩ１〜Ｉｎ側か参照
ラインＩｒｅｆ側かである点である。従って、この回路
動作は図３と同様であり、オフセット電圧補償と加算処
理を行い、その出力電圧Ｖｏｕｔは以下のようになる。
において、その構成は、図３とほぼ同様であるが、図３
の構成と異なる点は、入力キャパシタンスの容量Ｃｉｎ
は一定のＣｉである点、乗算回路と同数の入力ラインＩ
１〜Ｉｎを有する点、及びスイッチＳＷ１〜ＳＷｎによ
り接続するラインが全て入力ラインＩ１〜Ｉｎ側か参照
ラインＩｒｅｆ側かである点である。従って、この回路
動作は図３と同様であり、オフセット電圧補償と加算処
理を行い、その出力電圧Ｖｏｕｔは以下のようになる。
【００２３】
【数４】
【００２４】
【発明の効果】本発明によれば、積和演算手段中の乗算
回路の回路規模を小さくでき、さらには、サンプルホー
ルド手段の負荷を減らすことができるため、より高速動
作ができる。
回路の回路規模を小さくでき、さらには、サンプルホー
ルド手段の負荷を減らすことができるため、より高速動
作ができる。
【図１】本実施の形態のＦＩＲ型フィルタのブロック図
である。
である。
【図２】本実施の形態のサンプルホールド回路の詳細回
路図である。
路図である。
【図３】本実施の形態の乗算回路の詳細回路図である。
【図４】本実施の形態の加算回路の詳細回路図である。
【図５】従来のＦＩＲ型フィルタのブロック図である。
【図６】従来の乗算回路を説明するための回路図であ
る。
る。
１１ Ｄ／Ａ（デジタル／アナログ）変換回路 １２ 加算回路（積和演算手段） Ｍ１〜Ｍｎ 乗算回路（積和演算手段） ＳＨ１〜ＳＨｎ サンプルホールド回路（サンプルホー
ルド手段）
ルド手段）
Claims (2)
- 【請求項１】 フィルタ特性に対応したアナログデータ
を保持するサンプルホールド手段と、該サンプルホール
ド手段に保持されたアナログデータとデジタルデータと
の積和演算手段とからなるＦＩＲ型フィルタであって、 上記フィルタ特性のビット数が、上記デジタルデータの
ビット数より大きいことを特徴とするＦＩＲ型フィル
タ。 - 【請求項２】 上記デジタルデータが、送信のためのベ
ースバンド信号であることを特徴とする請求項１記載の
ＦＩＲ型フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16404198A JPH11355101A (ja) | 1998-06-12 | 1998-06-12 | Ｆｉｒ型フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16404198A JPH11355101A (ja) | 1998-06-12 | 1998-06-12 | Ｆｉｒ型フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355101A true JPH11355101A (ja) | 1999-12-24 |
Family
ID=15785689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16404198A Pending JPH11355101A (ja) | 1998-06-12 | 1998-06-12 | Ｆｉｒ型フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355101A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1108868A2 (en) | 1999-12-14 | 2001-06-20 | Nissan Motor Co., Ltd. | Compression self-ignition gasoline engine |
-
1998
- 1998-06-12 JP JP16404198A patent/JPH11355101A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1108868A2 (en) | 1999-12-14 | 2001-06-20 | Nissan Motor Co., Ltd. | Compression self-ignition gasoline engine |
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