JPH11354753A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11354753A JPH11354753A JP10174125A JP17412598A JPH11354753A JP H11354753 A JPH11354753 A JP H11354753A JP 10174125 A JP10174125 A JP 10174125A JP 17412598 A JP17412598 A JP 17412598A JP H11354753 A JPH11354753 A JP H11354753A
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- 239000004065 semiconductor Substances 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 239000010410 layer Substances 0.000 claims abstract description 62
- 239000003990 capacitor Substances 0.000 claims abstract description 51
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 28
- 239000011800 void material Substances 0.000 claims abstract description 24
- 239000002344 surface layer Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 36
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 70
- 238000003860 storage Methods 0.000 abstract description 56
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 42
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 42
- 238000005530 etching Methods 0.000 description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 229910052814 silicon oxide Inorganic materials 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 230000001965 increasing effect Effects 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000005498 polishing Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 電荷蓄積特性を向上させたＤＲＡＭメモリキ
ャパシタを備えた半導体装置を提供する。 【解決手段】 ストレージノード電極２２の下層に形成
された第５の層間絶縁膜１１を、ウエットエッチングに
よって除去して空隙領域２３を形成し、この空隙領域２
３にセルプレート電極２４及び誘電体膜１７を形成する
ことにより、ストレージノード電極２２の下部において
キャパシタ容量を増大させる。
ャパシタを備えた半導体装置を提供する。 【解決手段】 ストレージノード電極２２の下層に形成
された第５の層間絶縁膜１１を、ウエットエッチングに
よって除去して空隙領域２３を形成し、この空隙領域２
３にセルプレート電極２４及び誘電体膜１７を形成する
ことにより、ストレージノード電極２２の下部において
キャパシタ容量を増大させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、メモリキャパシタを備えた半
導体装置に適用して好適なものである。
の製造方法に関し、特に、メモリキャパシタを備えた半
導体装置に適用して好適なものである。
【０００２】
【従来の技術】ＤＲＡＭ等に代表される半導体メモリに
おいては、近時における半導体装置の高集積化によりメ
モリセルのキャパシタ面積がより縮小化している。そし
て、面積の縮小化により所望のキャパシタ容量を得るこ
とが困難となっている。
おいては、近時における半導体装置の高集積化によりメ
モリセルのキャパシタ面積がより縮小化している。そし
て、面積の縮小化により所望のキャパシタ容量を得るこ
とが困難となっている。
【０００３】このような状況下において、キャパシタ容
量を増加させるために、キャパシタの電極形状の改良が
行われている。例えば、主にＣＯＢ構造のＤＲＡＭに適
用されるクラウン形状のキャパシタでは、下部電極の周
縁部にフィン状の突出部を設け、この突出部によりキャ
パシタ容量を増大させている。
量を増加させるために、キャパシタの電極形状の改良が
行われている。例えば、主にＣＯＢ構造のＤＲＡＭに適
用されるクラウン形状のキャパシタでは、下部電極の周
縁部にフィン状の突出部を設け、この突出部によりキャ
パシタ容量を増大させている。
【０００４】また、例えば特開平７−２８８３１３号公
報や特開平９−６４２９９号公報には、キャパシタの電
極に凹凸部を形成して容量を増加させる方法が記載され
ている。
報や特開平９−６４２９９号公報には、キャパシタの電
極に凹凸部を形成して容量を増加させる方法が記載され
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
７−２８８３１３号公報や特開平９−６４２９９号公報
に記載されたメモリキャパシタにおいては、キャパシタ
の実効面積を増大させることができるものの、下部電極
が誘電体膜によって覆われる領域は、あくまでも下部電
極の上部だけであり、実効面積の拡大にも限界があっ
た。
７−２８８３１３号公報や特開平９−６４２９９号公報
に記載されたメモリキャパシタにおいては、キャパシタ
の実効面積を増大させることができるものの、下部電極
が誘電体膜によって覆われる領域は、あくまでも下部電
極の上部だけであり、実効面積の拡大にも限界があっ
た。
【０００６】本発明は、このような問題を解決するため
に成されたものであり、キャパシタの下部電極の表面積
を有効に用いることにより、電荷蓄積特性を向上させた
半導体装置と、その製造方法を提供することにある。
に成されたものであり、キャパシタの下部電極の表面積
を有効に用いることにより、電荷蓄積特性を向上させた
半導体装置と、その製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に、誘電体膜を介在させて対向する第１及
び第２の電極からなるキャパシタが構成された半導体装
置であって、前記半導体基板上にゲ−ト絶縁膜を介して
形成されたゲ−ト電極と、前記ゲート電極の両側におけ
る前記半導体基板の表面領域に形成された一対の不純物
拡散層とを有し、前記不純物拡散層の一方は前記第１の
電極と電気的に接続されるとともに、前記不純物拡散層
の他方は前記半導体基板の上層で延在する配線層に接続
されており、前記第１の電極は前記配線層よりも上層位
置に形成されており、前記誘電体膜及び前記第２の電極
の一部が、隣接し合う２つの前記配線層間における前記
第１の電極の下部に埋め込まれている。
半導体基板上に、誘電体膜を介在させて対向する第１及
び第２の電極からなるキャパシタが構成された半導体装
置であって、前記半導体基板上にゲ−ト絶縁膜を介して
形成されたゲ−ト電極と、前記ゲート電極の両側におけ
る前記半導体基板の表面領域に形成された一対の不純物
拡散層とを有し、前記不純物拡散層の一方は前記第１の
電極と電気的に接続されるとともに、前記不純物拡散層
の他方は前記半導体基板の上層で延在する配線層に接続
されており、前記第１の電極は前記配線層よりも上層位
置に形成されており、前記誘電体膜及び前記第２の電極
の一部が、隣接し合う２つの前記配線層間における前記
第１の電極の下部に埋め込まれている。
【０００８】本発明の半導体装置の一態様例において、
前記配線層は絶縁膜により覆われており、前記第１の電
極の下面の一部が、前記配線層上の前記絶縁膜と当接し
ている。
前記配線層は絶縁膜により覆われており、前記第１の電
極の下面の一部が、前記配線層上の前記絶縁膜と当接し
ている。
【０００９】本発明の半導体装置は、半導体基板上に、
誘電体膜を介在させて対向する第１及び第２の電極から
なるキャパシタが構成された半導体装置であって、前記
半導体基板上にゲ−ト絶縁膜を介して形成されたゲ−ト
電極と、前記ゲート電極の両側における前記半導体基板
の表面領域に形成された一対の不純物拡散層と、前記ゲ
−ト電極及び前記不純物拡散層上に形成された絶縁膜と
を有し、前記第１の電極が前記絶縁膜の上層に形成され
るとともに前記不純物拡散層の一方と電気的に接続され
ており、前記誘電体膜及び前記第２の電極の一部が、前
記第１の電極の下部に埋め込まれ、前記第１の電極の下
面の一部が前記絶縁膜と当接している。
誘電体膜を介在させて対向する第１及び第２の電極から
なるキャパシタが構成された半導体装置であって、前記
半導体基板上にゲ−ト絶縁膜を介して形成されたゲ−ト
電極と、前記ゲート電極の両側における前記半導体基板
の表面領域に形成された一対の不純物拡散層と、前記ゲ
−ト電極及び前記不純物拡散層上に形成された絶縁膜と
を有し、前記第１の電極が前記絶縁膜の上層に形成され
るとともに前記不純物拡散層の一方と電気的に接続され
ており、前記誘電体膜及び前記第２の電極の一部が、前
記第１の電極の下部に埋め込まれ、前記第１の電極の下
面の一部が前記絶縁膜と当接している。
【００１０】本発明の半導体装置の一態様例において
は、前記第１の電極と前記不純物拡散層とを接続し、前
記第１の電極よりも幅狭に形成された接続部を有し、前
記誘電体膜及び前記第２の電極は前記接続部の周囲を含
む領域に埋め込まれている。
は、前記第１の電極と前記不純物拡散層とを接続し、前
記第１の電極よりも幅狭に形成された接続部を有し、前
記誘電体膜及び前記第２の電極は前記接続部の周囲を含
む領域に埋め込まれている。
【００１１】本発明の半導体装置の一態様例において
は、前記第１の電極の周縁には上方への突出部が形成さ
れており、前記突出部と前記第２の電極が前記誘電体膜
を介して対向している。
は、前記第１の電極の周縁には上方への突出部が形成さ
れており、前記突出部と前記第２の電極が前記誘電体膜
を介して対向している。
【００１２】本発明の半導体装置の一態様例において
は、少なくとも前記第１の電極の表層の一部に、半球状
のグレインからなる多結晶シリコン膜が形成されてい
る。
は、少なくとも前記第１の電極の表層の一部に、半球状
のグレインからなる多結晶シリコン膜が形成されてい
る。
【００１３】本発明の半導体装置の製造方法は、半導体
基板の上層に形成された第１の絶縁膜上に、平行する複
数の配線層を形成する第１の工程と、前記配線層を覆う
ように第２の絶縁膜を形成する第２の工程と、前記第２
の絶縁膜上に第３の絶縁膜を形成する第３の工程と、前
記配線層上における前記第２の絶縁膜が露出するまで前
記第３の絶縁膜を平坦化する第４の工程と、前記配線層
間に埋め込まれた前記第３の絶縁膜、前記第３の絶縁膜
の下層における前記第２の絶縁膜及び前記第１の絶縁膜
の所定範囲を共に穿って、前記半導体基板に達する第１
の開孔を形成する第５の工程と、前記第２及び第３の絶
縁膜上に第１の導電膜を形成するとともに該第１の導電
膜により前記第１の開孔を充填する第６の工程と、前記
第１の開孔の両側の前記第２の絶縁膜上に跨がるように
前記第１の導電膜をパターニングして、前記開孔上にお
いて島状の電極を形成する第７の工程と、前記第３の絶
縁膜を除去して、前記電極の下部に空隙領域を形成する
第８の工程と、前記空隙領域における露出部位を含む前
記第１の電極の表面全域を覆うように誘電体膜を形成す
る第９の工程と、前記誘電体膜を覆うように第２の導電
膜を形成して、前記空隙領域を埋め込む第１０の工程と
を有する。
基板の上層に形成された第１の絶縁膜上に、平行する複
数の配線層を形成する第１の工程と、前記配線層を覆う
ように第２の絶縁膜を形成する第２の工程と、前記第２
の絶縁膜上に第３の絶縁膜を形成する第３の工程と、前
記配線層上における前記第２の絶縁膜が露出するまで前
記第３の絶縁膜を平坦化する第４の工程と、前記配線層
間に埋め込まれた前記第３の絶縁膜、前記第３の絶縁膜
の下層における前記第２の絶縁膜及び前記第１の絶縁膜
の所定範囲を共に穿って、前記半導体基板に達する第１
の開孔を形成する第５の工程と、前記第２及び第３の絶
縁膜上に第１の導電膜を形成するとともに該第１の導電
膜により前記第１の開孔を充填する第６の工程と、前記
第１の開孔の両側の前記第２の絶縁膜上に跨がるように
前記第１の導電膜をパターニングして、前記開孔上にお
いて島状の電極を形成する第７の工程と、前記第３の絶
縁膜を除去して、前記電極の下部に空隙領域を形成する
第８の工程と、前記空隙領域における露出部位を含む前
記第１の電極の表面全域を覆うように誘電体膜を形成す
る第９の工程と、前記誘電体膜を覆うように第２の導電
膜を形成して、前記空隙領域を埋め込む第１０の工程と
を有する。
【００１４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程前に、前記半導体基板上に
ゲート絶縁膜、ゲート電極及び前記ゲート電極の両側の
前記半導体基板の表面領域に形成された一対の不純物拡
散層からなるＭＯＳトランジスタを形成する第１１の工
程と、前記ＭＯＳトランジスタを覆うように前記第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を穿って前
記不純物拡散層の一方に達する第２の開孔を形成する第
１２の工程とを更に有し、前記第１の工程において前記
複数の配線層のうちの１つにより前記第２の開孔を充填
させて、前記配線層と前記不純物拡散層の一方とを接続
し、前記第５の工程において、前記第１の開孔を前記不
純物拡散層の他方に達するように形成し、前記第６の工
程において、前記第１の導電膜と前記不純物拡散層の他
方を接続する。
においては、前記第１の工程前に、前記半導体基板上に
ゲート絶縁膜、ゲート電極及び前記ゲート電極の両側の
前記半導体基板の表面領域に形成された一対の不純物拡
散層からなるＭＯＳトランジスタを形成する第１１の工
程と、前記ＭＯＳトランジスタを覆うように前記第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を穿って前
記不純物拡散層の一方に達する第２の開孔を形成する第
１２の工程とを更に有し、前記第１の工程において前記
複数の配線層のうちの１つにより前記第２の開孔を充填
させて、前記配線層と前記不純物拡散層の一方とを接続
し、前記第５の工程において、前記第１の開孔を前記不
純物拡散層の他方に達するように形成し、前記第６の工
程において、前記第１の導電膜と前記不純物拡散層の他
方を接続する。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第２の絶縁膜と前記第３の絶縁膜が別
材料からなる。
においては、前記第２の絶縁膜と前記第３の絶縁膜が別
材料からなる。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程と前記第７の工程の間に、
前記第１の導電膜上に第４の絶縁膜を形成する第１３の
工程を更に有し、前記第７の工程において、前記第４の
絶縁膜を前記第１の導電膜と同一の島状のパターンに形
成し、前記第７の工程と、前記第８の工程の間に、前記
島状のパターンの前記第４の絶縁膜及び前記電極の側面
を覆い前記電極と接続された導電膜からなる第１のサイ
ドウォールを形成する第１４の工程を更に有し、前記第
８の工程において前記第３の絶縁膜とともに前記第４の
絶縁膜を除去して、前記電極の周縁部に前記第１のサイ
ドウォールからなる上方への突出部を形成する。
においては、前記第６の工程と前記第７の工程の間に、
前記第１の導電膜上に第４の絶縁膜を形成する第１３の
工程を更に有し、前記第７の工程において、前記第４の
絶縁膜を前記第１の導電膜と同一の島状のパターンに形
成し、前記第７の工程と、前記第８の工程の間に、前記
島状のパターンの前記第４の絶縁膜及び前記電極の側面
を覆い前記電極と接続された導電膜からなる第１のサイ
ドウォールを形成する第１４の工程を更に有し、前記第
８の工程において前記第３の絶縁膜とともに前記第４の
絶縁膜を除去して、前記電極の周縁部に前記第１のサイ
ドウォールからなる上方への突出部を形成する。
【００１７】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程と前記第５の工程の間に、
前記第２の絶縁膜及び前記第３の絶縁膜上に第３の導電
膜を形成する第１５の工程と、前記第３の絶縁膜上にお
いて前記第３の導電膜を穿って前記第３の絶縁膜を露出
させる第３の開孔を形成する第１６の工程と、前記第３
の開孔における前記第３の導電膜の側壁を覆う導電膜か
らなる第２のサイドウォールを形成する第１７の工程と
を更に有し、前記第５の工程において前記第３の導電膜
及び前記第２のサイドウォールをマスクとして前記第１
の開孔を形成し、前記第７の工程において、前記第１の
導電膜と共に前記第３の導電膜をパターニングして、前
記第１の導電膜、前記第３の導電膜及び前記第２のサイ
ドウォールからなる前記電極を形成する。
においては、前記第４の工程と前記第５の工程の間に、
前記第２の絶縁膜及び前記第３の絶縁膜上に第３の導電
膜を形成する第１５の工程と、前記第３の絶縁膜上にお
いて前記第３の導電膜を穿って前記第３の絶縁膜を露出
させる第３の開孔を形成する第１６の工程と、前記第３
の開孔における前記第３の導電膜の側壁を覆う導電膜か
らなる第２のサイドウォールを形成する第１７の工程と
を更に有し、前記第５の工程において前記第３の導電膜
及び前記第２のサイドウォールをマスクとして前記第１
の開孔を形成し、前記第７の工程において、前記第１の
導電膜と共に前記第３の導電膜をパターニングして、前
記第１の導電膜、前記第３の導電膜及び前記第２のサイ
ドウォールからなる前記電極を形成する。
【００１８】本発明の半導体装置の製造方法の一態様例
において、前記第２の絶縁膜の膜厚は、隣接する前記配
線層間の距離から前記第１の開孔の径を差し引いた長さ
の１／２よりも小さい。
において、前記第２の絶縁膜の膜厚は、隣接する前記配
線層間の距離から前記第１の開孔の径を差し引いた長さ
の１／２よりも小さい。
【００１９】本発明の半導体装置の製造方法の一態様例
においては、前記第１４の工程において、前記第１のサ
イドウォールを半球状のグレインからなる多結晶シリコ
ン膜により形成する。
においては、前記第１４の工程において、前記第１のサ
イドウォールを半球状のグレインからなる多結晶シリコ
ン膜により形成する。
【００２０】
【作用】本発明においては、メモリキャパシタの下部電
極上部のみならず、下部電極の下部及び不純物拡散層と
の接続部が誘電体膜に覆われている。そして、この部位
において、下部電極上から連なるように形成された上部
電極が誘電体膜を介して容量結合するため、微細化を妨
げることなくキャパシタ容量を増大させることができ
る。
極上部のみならず、下部電極の下部及び不純物拡散層と
の接続部が誘電体膜に覆われている。そして、この部位
において、下部電極上から連なるように形成された上部
電極が誘電体膜を介して容量結合するため、微細化を妨
げることなくキャパシタ容量を増大させることができ
る。
【００２１】
【発明の実施の形態】（第１の実施形態）先ず、本発明
の第１の実施形態を図面に基づいて説明する。図１〜図
３は本発明の第１の実施形態に係る高集積半導体装置
（ＤＲＡＭメモリキャパシタ）の製造方法を工程順に示
す断面図である。図１はワードラインに垂直方向の概略
断面図、図２及び図３はビットラインに垂直方向の断面
図である。また、図４は図３（ｂ）に示す工程におけ
る、ストレージノード電極上面を示す平面図である。
の第１の実施形態を図面に基づいて説明する。図１〜図
３は本発明の第１の実施形態に係る高集積半導体装置
（ＤＲＡＭメモリキャパシタ）の製造方法を工程順に示
す断面図である。図１はワードラインに垂直方向の概略
断面図、図２及び図３はビットラインに垂直方向の断面
図である。また、図４は図３（ｂ）に示す工程におけ
る、ストレージノード電極上面を示す平面図である。
【００２２】先ず、図１（ａ）に示すように、ｐ型シリ
コン半導体基板１０１の主表面に、予め必要な領域に必
要な不純物を導入した後、公知のＬＯＣＯＳ法を用いて
素子分離領域にフィールド酸化膜１を形成する。これに
より、素子活性領域１６が画定される。
コン半導体基板１０１の主表面に、予め必要な領域に必
要な不純物を導入した後、公知のＬＯＣＯＳ法を用いて
素子分離領域にフィールド酸化膜１を形成する。これに
より、素子活性領域１６が画定される。
【００２３】次に、図１（ｂ）に示すように、フィ−ル
ド酸化膜１によって画定された素子活性領域１６表面を
熱酸化することによりゲート酸化膜２を形成し、リンを
ドープした多結晶シリコン膜３ａ、タングステンシリサ
イド膜３ｂ、シリコン窒化膜３ｃを順に積層してこれら
の積層膜からなるゲート配線３を形成する。
ド酸化膜１によって画定された素子活性領域１６表面を
熱酸化することによりゲート酸化膜２を形成し、リンを
ドープした多結晶シリコン膜３ａ、タングステンシリサ
イド膜３ｂ、シリコン窒化膜３ｃを順に積層してこれら
の積層膜からなるゲート配線３を形成する。
【００２４】次に、フィールド酸化膜１、ゲート配線３
をマスクにして砒素（Ａｓ）又は燐（Ｐ）をイオン注入
することにより、素子活性領域１６におけるゲート配線
３の両側のｐ型シリコン半導体基板１０１の表面領域
に、低濃度不純物拡散層１８を形成する。
をマスクにして砒素（Ａｓ）又は燐（Ｐ）をイオン注入
することにより、素子活性領域１６におけるゲート配線
３の両側のｐ型シリコン半導体基板１０１の表面領域
に、低濃度不純物拡散層１８を形成する。
【００２５】その後、減圧ＣＶＤ法によりシリコン窒化
膜を成膜し、異方性エッチングを施すことによりシリコ
ン窒化膜からなるサイドウォール４を形成する。これに
より、ゲート配線３がサイドウォール４によって覆われ
る。
膜を成膜し、異方性エッチングを施すことによりシリコ
ン窒化膜からなるサイドウォール４を形成する。これに
より、ゲート配線３がサイドウォール４によって覆われ
る。
【００２６】次に、フィールド酸化膜１、ゲート配線
３、サイドウォール４をマスクにして、砒素（Ａｓ）又
は燐（Ｐ）をイオン注入して、素子活性領域１６に自己
整合的にｎ+ 型のソース／ドレイン領域５を形成する。
３、サイドウォール４をマスクにして、砒素（Ａｓ）又
は燐（Ｐ）をイオン注入して、素子活性領域１６に自己
整合的にｎ+ 型のソース／ドレイン領域５を形成する。
【００２７】次に、図１（ｃ）に示すように、減圧ＣＶ
Ｄ法によりシリコン酸化膜からなる膜厚１００ｎｍ程度
の第１の層間絶縁膜６を形成する。そして、常圧化学気
相成長法により、ＢＰＳＧ膜からなる膜厚６００ｎｍ程
度の第２の層間絶縁膜７を形成して、リフローすること
により平坦化する。その後、ゲート配線３のシリコン窒
化膜３ｃをストッパー膜として、化学機械研磨（ＣＭ
Ｐ）法により第２の層間絶縁膜７を平坦化する。
Ｄ法によりシリコン酸化膜からなる膜厚１００ｎｍ程度
の第１の層間絶縁膜６を形成する。そして、常圧化学気
相成長法により、ＢＰＳＧ膜からなる膜厚６００ｎｍ程
度の第２の層間絶縁膜７を形成して、リフローすること
により平坦化する。その後、ゲート配線３のシリコン窒
化膜３ｃをストッパー膜として、化学機械研磨（ＣＭ
Ｐ）法により第２の層間絶縁膜７を平坦化する。
【００２８】次に、減圧ＣＶＤ法で膜厚１００ｎｍ程度
のシリコン酸化膜からなる第３の層間絶縁膜８を形成す
る。これにより、第１の層間絶縁膜６、第２の層間絶縁
膜７及び露出したシリコン窒化膜３ｃが覆われる。
のシリコン酸化膜からなる第３の層間絶縁膜８を形成す
る。これにより、第１の層間絶縁膜６、第２の層間絶縁
膜７及び露出したシリコン窒化膜３ｃが覆われる。
【００２９】次に、第３の層間絶縁膜８上に、図示せぬ
フォトレジストの塗布後、縮小露光法にてフォトレジス
トからなるビットコンタクトバターンを形成し、このビ
ットコンタクトパターンをマスクにして第３の層間絶縁
膜８、第２の層間絶縁膜７、第１の層間絶縁膜６、ゲー
ト酸化膜２を異方性ドライエッチング法、例えば平行平
板型エッチング装置を用いてエッチングする。これによ
り、ゲート配線２上のシリコン窒化膜３ｃ、シリコン窒
化膜からなるサイドウォール４に対して自己整合され
た、ｐ型シリコン半導体基板１０１に到達するビットコ
ンタクト２１を形成する。ここで、ビットコンタクト２
１はｐ型シリコン半導体基板１０１に形成されたソース
／ドレイン領域５に到達する。
フォトレジストの塗布後、縮小露光法にてフォトレジス
トからなるビットコンタクトバターンを形成し、このビ
ットコンタクトパターンをマスクにして第３の層間絶縁
膜８、第２の層間絶縁膜７、第１の層間絶縁膜６、ゲー
ト酸化膜２を異方性ドライエッチング法、例えば平行平
板型エッチング装置を用いてエッチングする。これによ
り、ゲート配線２上のシリコン窒化膜３ｃ、シリコン窒
化膜からなるサイドウォール４に対して自己整合され
た、ｐ型シリコン半導体基板１０１に到達するビットコ
ンタクト２１を形成する。ここで、ビットコンタクト２
１はｐ型シリコン半導体基板１０１に形成されたソース
／ドレイン領域５に到達する。
【００３０】通常、ＢＰＳＧ膜等のシリコン酸化膜のド
ライエッチングにおいてはＣＦ系ガスが用いられるが、
フッ素（Ｆ）はシリコン酸化膜とシリコン窒化膜の双方
に対してエッチング性を有しているので、シリコン酸化
膜にのみフッ素（Ｆ）が供給されるようにしないとシリ
コン窒化膜に対するエッチング選択比をとることができ
ない。
ライエッチングにおいてはＣＦ系ガスが用いられるが、
フッ素（Ｆ）はシリコン酸化膜とシリコン窒化膜の双方
に対してエッチング性を有しているので、シリコン酸化
膜にのみフッ素（Ｆ）が供給されるようにしないとシリ
コン窒化膜に対するエッチング選択比をとることができ
ない。
【００３１】本実施形態においては、ビットコンタクト
２１の形成の際、シリコン酸化膜とシリコン窒化膜のエ
ッチング選択比を出すために、エッチングガスにＣＯガ
スを混合している。これにより、シリコン窒化膜上にエ
ッチング保護膜としてＣＦ膜を堆積させて、最も選択性
が低下する４５度の傾斜部分のシリコン窒化膜（サイド
ウォール４）に対しても選択比１７以上を実現すること
ができる。
２１の形成の際、シリコン酸化膜とシリコン窒化膜のエ
ッチング選択比を出すために、エッチングガスにＣＯガ
スを混合している。これにより、シリコン窒化膜上にエ
ッチング保護膜としてＣＦ膜を堆積させて、最も選択性
が低下する４５度の傾斜部分のシリコン窒化膜（サイド
ウォール４）に対しても選択比１７以上を実現すること
ができる。
【００３２】次に図１（ｄ）に示すように、減圧ＣＶＤ
法により膜厚６０ｎｍ程度のリンをドープした多結晶シ
リコン膜９ａを形成し、連続してスパッタ法またはＣＶ
Ｄ法により膜厚２００ｎｍ程度のタングステンシリサイ
ド膜９ｂを形成し、減圧ＣＶＤ法により膜厚２００ｎｍ
程度のシリコン窒化膜９ｃを形成する。
法により膜厚６０ｎｍ程度のリンをドープした多結晶シ
リコン膜９ａを形成し、連続してスパッタ法またはＣＶ
Ｄ法により膜厚２００ｎｍ程度のタングステンシリサイ
ド膜９ｂを形成し、減圧ＣＶＤ法により膜厚２００ｎｍ
程度のシリコン窒化膜９ｃを形成する。
【００３３】次に、シリコン窒化膜９ｃ上に縮小露光法
により図示せぬフォトレジストからなるビット配線パタ
ーンを形成し、これをマスクにシリコン窒化膜９ｃを平
行平板型エッチング装置を用いてパターニングする。そ
の後、フォトレジストを除去する。
により図示せぬフォトレジストからなるビット配線パタ
ーンを形成し、これをマスクにシリコン窒化膜９ｃを平
行平板型エッチング装置を用いてパターニングする。そ
の後、フォトレジストを除去する。
【００３４】ここで、微細なビット配線パターンの形成
には、図示せぬ反射防止膜、化学増幅型レジストを塗布
し、ＫｒＦエキシマレーザー光線リソグラフィー技術を
用いた露光、現像を行い、化学増幅型レジストをマスク
にドライエッチングにて反射防止膜をエッチングする。
には、図示せぬ反射防止膜、化学増幅型レジストを塗布
し、ＫｒＦエキシマレーザー光線リソグラフィー技術を
用いた露光、現像を行い、化学増幅型レジストをマスク
にドライエッチングにて反射防止膜をエッチングする。
【００３５】そして、反射防止膜によって、露光時の下
地タングステンシリサイド膜９ｂからの反射光を防止
し、ハレーション等によるビット配線パターンの細りや
欠けを防ぐことができる。
地タングステンシリサイド膜９ｂからの反射光を防止
し、ハレーション等によるビット配線パターンの細りや
欠けを防ぐことができる。
【００３６】次に、図２（ａ）に示すように、パターニ
ングされたシリコン窒化膜９ｃをマスクとして、誘導結
合型エッチング装置を用いてドープした多結晶シリコン
膜９ａ、タングステンシリサイド膜９ｂを第３の層間絶
縁膜８をストッパーとしてエッチングし、ビット配線９
を形成する。
ングされたシリコン窒化膜９ｃをマスクとして、誘導結
合型エッチング装置を用いてドープした多結晶シリコン
膜９ａ、タングステンシリサイド膜９ｂを第３の層間絶
縁膜８をストッパーとしてエッチングし、ビット配線９
を形成する。
【００３７】次に、図２（ｂ）に示すように、減圧ＣＶ
Ｄ法によりシリコン窒化膜からなる膜厚１００ｎｍ程度
の第４の層間絶縁膜１０を形成し、同じく減圧ＣＶＤ法
によりシリコン酸化膜からなる膜厚６００ｎｍ程度の第
５の層間絶縁膜１１を形成する。
Ｄ法によりシリコン窒化膜からなる膜厚１００ｎｍ程度
の第４の層間絶縁膜１０を形成し、同じく減圧ＣＶＤ法
によりシリコン酸化膜からなる膜厚６００ｎｍ程度の第
５の層間絶縁膜１１を形成する。
【００３８】その後、ビット配線９上のシリコン窒化膜
からなる第４の層間絶縁膜１０をストッパー膜として、
化学機械研磨（ＣＭＰ）法により第５の層間絶縁膜１１
を研磨して平坦化する。
からなる第４の層間絶縁膜１０をストッパー膜として、
化学機械研磨（ＣＭＰ）法により第５の層間絶縁膜１１
を研磨して平坦化する。
【００３９】次に、図２（ｃ）に示すように、化学機械
研磨（ＣＭＰ）法により平坦化された第５の層間絶縁膜
１１、第４の層間絶縁膜１０上に減圧ＣＶＤ法により膜
厚１００ｎｍ程度の多結晶シリコン膜１２ａを形成す
る。
研磨（ＣＭＰ）法により平坦化された第５の層間絶縁膜
１１、第４の層間絶縁膜１０上に減圧ＣＶＤ法により膜
厚１００ｎｍ程度の多結晶シリコン膜１２ａを形成す
る。
【００４０】次に多結晶シリコン膜１２ａ上に、縮小露
光法にて図示せぬフォトレジストからなるストレージノ
ードコンタクトホールパターンを形成し、これをマスク
に多結晶シリコン膜１２ａを誘導結合型エッチング装置
を用いてエッチングして、下層の第５の層間絶縁膜１１
を露出させるホールを形成する。その後、マスクとして
用いた図示せぬフォトレジストを除去する。
光法にて図示せぬフォトレジストからなるストレージノ
ードコンタクトホールパターンを形成し、これをマスク
に多結晶シリコン膜１２ａを誘導結合型エッチング装置
を用いてエッチングして、下層の第５の層間絶縁膜１１
を露出させるホールを形成する。その後、マスクとして
用いた図示せぬフォトレジストを除去する。
【００４１】次に、膜厚１００ｎｍ程度の多結晶シリコ
ン膜を形成し、異方性ドライエッチングにてエッチバッ
クを行うことにより、多結晶シリコン膜１２ａのホール
側壁に多結晶シリコン膜からなるサイドウォール１２ｂ
を形成する。これにより、多結晶シリコン膜１２ａ，１
２ｂによってストレージノードコンタクトホール形成の
際のマスクが形成される。
ン膜を形成し、異方性ドライエッチングにてエッチバッ
クを行うことにより、多結晶シリコン膜１２ａのホール
側壁に多結晶シリコン膜からなるサイドウォール１２ｂ
を形成する。これにより、多結晶シリコン膜１２ａ，１
２ｂによってストレージノードコンタクトホール形成の
際のマスクが形成される。
【００４２】このように、多結晶シリコン膜１２ａのホ
ール側壁にサイドウォール１２ｂを形成することによっ
て、ホール径を縮小して微細化を図ることができる。
ール側壁にサイドウォール１２ｂを形成することによっ
て、ホール径を縮小して微細化を図ることができる。
【００４３】次に、図２（ｄ）に示すように、多結晶シ
リコン膜１２ａ、多結晶シリコン膜からなるサイドウォ
ール１２ｂをマスクとして第５の層間絶縁膜１１、第４
の層間絶縁膜１０、第３の層間絶縁膜８、第２の層間絶
縁膜７、第１の層間絶縁膜６、ゲート酸化膜２を異方性
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチング除去し、ｐ型シリコン半導体基板１
０１に到達するストレージノードコンタクトホール２０
を形成する。ここで、ストレージノードコンタクトホー
ル２０は、ビット配線９と接続されていないソース／ド
レイン領域５に到達する。
リコン膜１２ａ、多結晶シリコン膜からなるサイドウォ
ール１２ｂをマスクとして第５の層間絶縁膜１１、第４
の層間絶縁膜１０、第３の層間絶縁膜８、第２の層間絶
縁膜７、第１の層間絶縁膜６、ゲート酸化膜２を異方性
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチング除去し、ｐ型シリコン半導体基板１
０１に到達するストレージノードコンタクトホール２０
を形成する。ここで、ストレージノードコンタクトホー
ル２０は、ビット配線９と接続されていないソース／ド
レイン領域５に到達する。
【００４４】次に、図３（ａ）に示すように、減圧ＣＶ
Ｄ法により膜厚１００ｎｍ程度のリンをドープした多結
晶シリコン膜１３を形成し、ストレージノードコンタク
トホール５を充填する。これにより、多結晶シリコン膜
１３とｐ型シリコン半導体基板１０１のソース／ドレイ
ン領域５が接続される。
Ｄ法により膜厚１００ｎｍ程度のリンをドープした多結
晶シリコン膜１３を形成し、ストレージノードコンタク
トホール５を充填する。これにより、多結晶シリコン膜
１３とｐ型シリコン半導体基板１０１のソース／ドレイ
ン領域５が接続される。
【００４５】そして、減圧ＣＶＤ法により膜厚５００ｎ
ｍ程度のシリコン酸化膜１４を形成しリフローを行い、
シリコン酸化膜１４上に縮小露光法にて図示しないフォ
トレジストからなるノードパターンを形成する。
ｍ程度のシリコン酸化膜１４を形成しリフローを行い、
シリコン酸化膜１４上に縮小露光法にて図示しないフォ
トレジストからなるノードパターンを形成する。
【００４６】そして、このフォトレジストをマスクとし
てシリコン酸化膜１４を異方性ドライエッチング法、例
えば平行平板型エッチング装置を用いてエッチングし、
連続して多結晶シリコン膜１３、ストレージノードコン
タクトホール形成の際にマスクとして用いた多結晶シリ
コン膜１２ａを誘導結合型エッチング装置を用いてエッ
チングし、その後フォトレジストを除去する。
てシリコン酸化膜１４を異方性ドライエッチング法、例
えば平行平板型エッチング装置を用いてエッチングし、
連続して多結晶シリコン膜１３、ストレージノードコン
タクトホール形成の際にマスクとして用いた多結晶シリ
コン膜１２ａを誘導結合型エッチング装置を用いてエッ
チングし、その後フォトレジストを除去する。
【００４７】次に、図３（ｂ）に示すように、減圧ＣＶ
Ｄ法で膜厚８０ｎｍ程度のリンをドープした多結晶シリ
コン膜を形成し、異方性ドライエッチングにてエッチバ
ックを行いノードパターンに形成したシリコン酸化膜１
４、多結晶シリコン膜１２ａ，１３の側壁のみにサイド
ウォール１５を形成する。
Ｄ法で膜厚８０ｎｍ程度のリンをドープした多結晶シリ
コン膜を形成し、異方性ドライエッチングにてエッチバ
ックを行いノードパターンに形成したシリコン酸化膜１
４、多結晶シリコン膜１２ａ，１３の側壁のみにサイド
ウォール１５を形成する。
【００４８】その後、シリコン窒化膜からなる第４の層
間絶縁膜１０をストッパー膜として、ウェットエッチン
グを施すことにより、ノードパターンに形成したシリコ
ン酸化膜１４、シリコン酸化膜からなる第５の層間絶縁
膜１１を除去する。以上により多結晶シリコン膜１２
ａ、サイドウォール１２ｂ、多結晶シリコン膜１３及び
サイドウォール１５から構成されるクラウン型のストレ
ージノード電極２２が完成する。
間絶縁膜１０をストッパー膜として、ウェットエッチン
グを施すことにより、ノードパターンに形成したシリコ
ン酸化膜１４、シリコン酸化膜からなる第５の層間絶縁
膜１１を除去する。以上により多結晶シリコン膜１２
ａ、サイドウォール１２ｂ、多結晶シリコン膜１３及び
サイドウォール１５から構成されるクラウン型のストレ
ージノード電極２２が完成する。
【００４９】そして、ストレージノード電極２２の下層
において第５の層間絶縁膜１１がエッチング除去される
ため、ストレージノード電極２２の下層には空隙領域２
３が形成されることになる。そして、ストレージノード
電極２２の下面の端部がビット配線９を覆う第４の層間
絶縁膜１０上に位置し、ストレージノード電極２２とソ
ース／ドレイン領域５との接続部２２ａ（多結晶シリコ
ン膜１３から成る）は空隙領域２３を貫通する。このよ
うに、ストレージノード電極２２の両端が第４の層間絶
縁膜１０により支持されているため、電極の倒れを抑止
することが可能である。
において第５の層間絶縁膜１１がエッチング除去される
ため、ストレージノード電極２２の下層には空隙領域２
３が形成されることになる。そして、ストレージノード
電極２２の下面の端部がビット配線９を覆う第４の層間
絶縁膜１０上に位置し、ストレージノード電極２２とソ
ース／ドレイン領域５との接続部２２ａ（多結晶シリコ
ン膜１３から成る）は空隙領域２３を貫通する。このよ
うに、ストレージノード電極２２の両端が第４の層間絶
縁膜１０により支持されているため、電極の倒れを抑止
することが可能である。
【００５０】図４は、図３（ｂ）の状態の平面図を示し
ている。このように、ストレージノード電極２２は、隣
接するビット配線９上に跨がるように位置しており、空
隙領域２３は隣接するビット配線９間に形成される。
ている。このように、ストレージノード電極２２は、隣
接するビット配線９上に跨がるように位置しており、空
隙領域２３は隣接するビット配線９間に形成される。
【００５１】この後、図３（ｃ）に示すように、ＯＮＯ
膜からなる誘電体膜１７を成膜する。ここで誘電体膜１
７は、図４に示す上面に露出した第４の層間絶縁膜１０
及びストレージノード電極２２の表面のみならず、空隙
領域２３内の第４の層間絶縁膜１０の表層及びストレー
ジノード電極２２を覆うように形成される。
膜からなる誘電体膜１７を成膜する。ここで誘電体膜１
７は、図４に示す上面に露出した第４の層間絶縁膜１０
及びストレージノード電極２２の表面のみならず、空隙
領域２３内の第４の層間絶縁膜１０の表層及びストレー
ジノード電極２２を覆うように形成される。
【００５２】そして、減圧ＣＶＤ法により、リンをドー
プした多結晶シリコン膜からなるセルプレート電極２４
を形成する。これにより、ストレージノード電極２２、
誘電体膜１７及びセルプレート電極２４からなるＤＲＡ
Ｍのメモリキャパシタが完成する。
プした多結晶シリコン膜からなるセルプレート電極２４
を形成する。これにより、ストレージノード電極２２、
誘電体膜１７及びセルプレート電極２４からなるＤＲＡ
Ｍのメモリキャパシタが完成する。
【００５３】ここで、ＣＶＤ法により形成したセルプレ
ート電極２４は空隙領域２３を充填するため、ストレー
ジノード電極２２の上層のみならず下層においても、セ
ルプレート電極２４とストレージノード電極２２が誘電
体膜１７を介して容量結合することになり、キャパシタ
の実効面積を拡大することができる。
ート電極２４は空隙領域２３を充填するため、ストレー
ジノード電極２２の上層のみならず下層においても、セ
ルプレート電極２４とストレージノード電極２２が誘電
体膜１７を介して容量結合することになり、キャパシタ
の実効面積を拡大することができる。
【００５４】また、図３（ｃ）に示すように、ストレー
ジノード電極２２とソース／ドレイン領域５との接続部
２２ａにおいても、誘電体膜７を介して多結晶シリコン
膜１３とセルプレート電極２４が容量結合するため、キ
ャパシタの実効面積をより拡大することが可能である。
ジノード電極２２とソース／ドレイン領域５との接続部
２２ａにおいても、誘電体膜７を介して多結晶シリコン
膜１３とセルプレート電極２４が容量結合するため、キ
ャパシタの実効面積をより拡大することが可能である。
【００５５】以上説明したように第１の実施形態によれ
ば、ストレージノード電極２２の下層に形成された第５
の層間絶縁膜１１を、ウエットエッチングによって除去
して空隙領域２３を形成し、この空隙領域２３において
もセルプレート電極２４を誘電体膜７を介してストレー
ジノード電極２２と容量結合させるため、セルの微細化
を損なうことなくキャパシタの実効面積を拡大すること
ができる。
ば、ストレージノード電極２２の下層に形成された第５
の層間絶縁膜１１を、ウエットエッチングによって除去
して空隙領域２３を形成し、この空隙領域２３において
もセルプレート電極２４を誘電体膜７を介してストレー
ジノード電極２２と容量結合させるため、セルの微細化
を損なうことなくキャパシタの実効面積を拡大すること
ができる。
【００５６】また、ストレージノード電極２２とソース
／ドレイン領域５とを接続する接続部２２ａも、空隙領
域２３を充填する誘電体膜７及びセルプレート電極２４
とともにキャパシタを構成するため、実効面積を更に拡
大することが可能である。
／ドレイン領域５とを接続する接続部２２ａも、空隙領
域２３を充填する誘電体膜７及びセルプレート電極２４
とともにキャパシタを構成するため、実効面積を更に拡
大することが可能である。
【００５７】（第２の実施形態）次に、本発明の第２の
実施形態を図面に基づいて説明する。図５〜図７は本発
明の第２の実施形態に係る高集積半導体装置（ＤＲＡＭ
メモリキャパシタ）の製造方法を工程順に示す断面図で
ある。図５はワードラインに垂直方向の概略断面図、図
６及び図７はビットラインに垂直方向の断面図である。
また、図８は図７（ｂ）に示す工程における、ストレー
ジノード電極上面を示す平面図である。
実施形態を図面に基づいて説明する。図５〜図７は本発
明の第２の実施形態に係る高集積半導体装置（ＤＲＡＭ
メモリキャパシタ）の製造方法を工程順に示す断面図で
ある。図５はワードラインに垂直方向の概略断面図、図
６及び図７はビットラインに垂直方向の断面図である。
また、図８は図７（ｂ）に示す工程における、ストレー
ジノード電極上面を示す平面図である。
【００５８】先ず、図５（ａ）に示すように、ｐ型シリ
コン半導体基板１０１の主表面に、予め必要な領域に必
要な不純物を導入した後、公知のＬＯＣＯＳ法を用いて
素子分離領域にフィールド酸化膜１を形成する。これに
より、素子活性領域１６が画定される。
コン半導体基板１０１の主表面に、予め必要な領域に必
要な不純物を導入した後、公知のＬＯＣＯＳ法を用いて
素子分離領域にフィールド酸化膜１を形成する。これに
より、素子活性領域１６が画定される。
【００５９】次に、図５（ｂ）に示すように、フィ−ル
ド酸化膜１によって画定された素子活性領域１６表面を
熱酸化することによりゲート酸化膜２を形成し、リンを
ドープした多結晶シリコン膜３ａ、タングステンシリサ
イド膜３ｂ、シリコン窒化膜３ｃを順に積層してこれら
の積層膜からなるゲート配線３を形成する。
ド酸化膜１によって画定された素子活性領域１６表面を
熱酸化することによりゲート酸化膜２を形成し、リンを
ドープした多結晶シリコン膜３ａ、タングステンシリサ
イド膜３ｂ、シリコン窒化膜３ｃを順に積層してこれら
の積層膜からなるゲート配線３を形成する。
【００６０】次に、フィールド酸化膜１、ゲート配線３
をマスクにして砒素（Ａｓ）又は燐（Ｐ）をイオン注入
することにより、素子活性領域１６におけるゲート配線
３の両側のｐ型シリコン半導体基板１０１の表面領域
に、低濃度不純物拡散層１８を形成する。
をマスクにして砒素（Ａｓ）又は燐（Ｐ）をイオン注入
することにより、素子活性領域１６におけるゲート配線
３の両側のｐ型シリコン半導体基板１０１の表面領域
に、低濃度不純物拡散層１８を形成する。
【００６１】その後、減圧ＣＶＤ法によりシリコン窒化
膜を成膜し、異方性エッチングを施すことによりシリコ
ン窒化膜からなるサイドウォール４を形成する。これに
より、ゲート配線３がサイドウォール４によって覆われ
る。
膜を成膜し、異方性エッチングを施すことによりシリコ
ン窒化膜からなるサイドウォール４を形成する。これに
より、ゲート配線３がサイドウォール４によって覆われ
る。
【００６２】次に、フィールド酸化膜１、ゲート配線
３、サイドウォール４をマスクにして、砒素（Ａｓ）又
は燐（Ｐ）をイオン注入して、素子活性領域１６に自己
整合的にｎ+ 型のソース／ドレイン領域５を形成する。
３、サイドウォール４をマスクにして、砒素（Ａｓ）又
は燐（Ｐ）をイオン注入して、素子活性領域１６に自己
整合的にｎ+ 型のソース／ドレイン領域５を形成する。
【００６３】次に、図５（ｃ）に示すように、減圧ＣＶ
Ｄ法によりシリコン酸化膜からなる膜厚１００ｎｍ程度
の第１の層間絶縁膜６を形成する。そして、常圧化学気
相成長法により、ＢＰＳＧ膜からなる膜厚６００ｎｍ程
度の第２の層間絶縁膜７を形成して、リフローすること
により平坦化する。その後、ゲート配線３のシリコン窒
化膜３ｃをストッパー膜として、化学機械研磨（ＣＭ
Ｐ）法により第２の層間絶縁膜７を平坦化する。
Ｄ法によりシリコン酸化膜からなる膜厚１００ｎｍ程度
の第１の層間絶縁膜６を形成する。そして、常圧化学気
相成長法により、ＢＰＳＧ膜からなる膜厚６００ｎｍ程
度の第２の層間絶縁膜７を形成して、リフローすること
により平坦化する。その後、ゲート配線３のシリコン窒
化膜３ｃをストッパー膜として、化学機械研磨（ＣＭ
Ｐ）法により第２の層間絶縁膜７を平坦化する。
【００６４】次に、減圧ＣＶＤ法で膜厚１００ｎｍ程度
のシリコン酸化膜からなる第３の層間絶縁膜８を形成す
る。これにより、第１の層間絶縁膜６、第２の層間絶縁
膜７及び露出したシリコン窒化膜３ｃが覆われる。
のシリコン酸化膜からなる第３の層間絶縁膜８を形成す
る。これにより、第１の層間絶縁膜６、第２の層間絶縁
膜７及び露出したシリコン窒化膜３ｃが覆われる。
【００６５】次に、第３の層間絶縁膜８上に、図示せぬ
フォトレジストの塗布後、縮小露光法にてフォトレジス
トからなるビットコンタクトバターンを形成し、このビ
ットコンタクトパターンをマスクにして第３の層間絶縁
膜８、第２の層間絶縁膜７、第１の層間絶縁膜６、ゲー
ト酸化膜２を異方性ドライエッチング法、例えば平行平
板型エッチング装置を用いてエッチングする。これによ
り、ゲート配線２上のシリコン窒化膜３ｃ、シリコン窒
化膜からなるサイドウォール４に対して自己整合され
た、ｐ型シリコン半導体基板１０１に到達するビットコ
ンタクト２１を形成する。ここで、ビットコンタクト２
１はｐ型シリコン半導体基板１０１に形成されたソース
／ドレイン領域５に到達する。
フォトレジストの塗布後、縮小露光法にてフォトレジス
トからなるビットコンタクトバターンを形成し、このビ
ットコンタクトパターンをマスクにして第３の層間絶縁
膜８、第２の層間絶縁膜７、第１の層間絶縁膜６、ゲー
ト酸化膜２を異方性ドライエッチング法、例えば平行平
板型エッチング装置を用いてエッチングする。これによ
り、ゲート配線２上のシリコン窒化膜３ｃ、シリコン窒
化膜からなるサイドウォール４に対して自己整合され
た、ｐ型シリコン半導体基板１０１に到達するビットコ
ンタクト２１を形成する。ここで、ビットコンタクト２
１はｐ型シリコン半導体基板１０１に形成されたソース
／ドレイン領域５に到達する。
【００６６】通常、ＢＰＳＧ膜等のシリコン酸化膜のド
ライエッチングにおいてはＣＦ系ガスが用いられるが、
フッ素（Ｆ）はシリコン酸化膜とシリコン窒化膜の双方
に対してエッチング性を有しているので、シリコン酸化
膜にのみフッ素（Ｆ）が供給されるようにしないとシリ
コン窒化膜に対するエッチング選択比をとることができ
ない。
ライエッチングにおいてはＣＦ系ガスが用いられるが、
フッ素（Ｆ）はシリコン酸化膜とシリコン窒化膜の双方
に対してエッチング性を有しているので、シリコン酸化
膜にのみフッ素（Ｆ）が供給されるようにしないとシリ
コン窒化膜に対するエッチング選択比をとることができ
ない。
【００６７】本実施形態においては、ビットコンタクト
２１の形成の際、シリコン酸化膜とシリコン窒化膜のエ
ッチング選択比を出すために、エッチングガスにＣＯガ
スを混合している。これにより、シリコン窒化膜上にエ
ッチング保護膜としてＣＦ膜を堆積させて、最も選択性
が低下する４５度の傾斜部分のシリコン窒化膜（サイド
ウォール４）に対しても選択比１７以上を実現すること
ができる。
２１の形成の際、シリコン酸化膜とシリコン窒化膜のエ
ッチング選択比を出すために、エッチングガスにＣＯガ
スを混合している。これにより、シリコン窒化膜上にエ
ッチング保護膜としてＣＦ膜を堆積させて、最も選択性
が低下する４５度の傾斜部分のシリコン窒化膜（サイド
ウォール４）に対しても選択比１７以上を実現すること
ができる。
【００６８】次に図５（ｄ）に示すように、減圧ＣＶＤ
法により膜厚６０ｎｍ程度のリンをドープした多結晶シ
リコン膜９ａを形成し、連続してスパッタ法またはＣＶ
Ｄ法により膜厚２００ｎｍ程度のタングステンシリサイ
ド膜９ｂを形成し、減圧ＣＶＤ法により膜厚２００ｎｍ
程度のシリコン窒化膜９ｃを形成する。
法により膜厚６０ｎｍ程度のリンをドープした多結晶シ
リコン膜９ａを形成し、連続してスパッタ法またはＣＶ
Ｄ法により膜厚２００ｎｍ程度のタングステンシリサイ
ド膜９ｂを形成し、減圧ＣＶＤ法により膜厚２００ｎｍ
程度のシリコン窒化膜９ｃを形成する。
【００６９】次に、シリコン窒化膜９ｃ上に縮小露光法
により図示せぬフォトレジストからなるビット配線パタ
ーンを形成し、これをマスクにシリコン窒化膜９ｃを平
行平板型エッチング装置を用いてパターニングする。そ
の後、フォトレジストを除去する。
により図示せぬフォトレジストからなるビット配線パタ
ーンを形成し、これをマスクにシリコン窒化膜９ｃを平
行平板型エッチング装置を用いてパターニングする。そ
の後、フォトレジストを除去する。
【００７０】ここで、微細なビット配線パターンの形成
には、図示せぬ反射防止膜、化学増幅型レジストを塗布
し、ＫｒＦエキシマレーザー光線リソグラフィー技術を
用いた露光、現像を行い、化学増幅型レジストをマスク
にドライエッチングにて反射防止膜をエッチングする。
には、図示せぬ反射防止膜、化学増幅型レジストを塗布
し、ＫｒＦエキシマレーザー光線リソグラフィー技術を
用いた露光、現像を行い、化学増幅型レジストをマスク
にドライエッチングにて反射防止膜をエッチングする。
【００７１】そして、反射防止膜によって、露光時の下
地タングステンシリサイド膜９ｂからの反射光を防止
し、ハレーション等によるビット配線パターンの細りや
欠けを防ぐことができる。
地タングステンシリサイド膜９ｂからの反射光を防止
し、ハレーション等によるビット配線パターンの細りや
欠けを防ぐことができる。
【００７２】次に、図６（ａ）に示すように、パターニ
ングされたシリコン窒化膜９ｃをマスクとして、誘導結
合型エッチング装置を用いてドープした多結晶シリコン
膜９ａ、タングステンシリサイド膜９ｂを第３の層間絶
縁膜８をストッパーとしてエッチングし、ビット配線９
を形成する。
ングされたシリコン窒化膜９ｃをマスクとして、誘導結
合型エッチング装置を用いてドープした多結晶シリコン
膜９ａ、タングステンシリサイド膜９ｂを第３の層間絶
縁膜８をストッパーとしてエッチングし、ビット配線９
を形成する。
【００７３】次に、図６（ｂ）に示すように、減圧ＣＶ
Ｄ法によりシリコン窒化膜からなる膜厚１００ｎｍ程度
の第４の層間絶縁膜１０を形成し、同じく減圧ＣＶＤ法
によりシリコン酸化膜からなる膜厚６００ｎｍ程度の第
５の層間絶縁膜１１を形成する。
Ｄ法によりシリコン窒化膜からなる膜厚１００ｎｍ程度
の第４の層間絶縁膜１０を形成し、同じく減圧ＣＶＤ法
によりシリコン酸化膜からなる膜厚６００ｎｍ程度の第
５の層間絶縁膜１１を形成する。
【００７４】その後、ビット配線９上のシリコン窒化膜
からなる第４の層間絶縁膜１０をストッパー膜として、
化学機械研磨（ＣＭＰ）法により第５の層間絶縁膜１１
を研磨して平坦化する。
からなる第４の層間絶縁膜１０をストッパー膜として、
化学機械研磨（ＣＭＰ）法により第５の層間絶縁膜１１
を研磨して平坦化する。
【００７５】次に、図６（ｃ）に示すように、化学機械
研磨（ＣＭＰ）法により平坦化された第５の層間絶縁膜
１１、第４の層間絶縁膜１０上に減圧ＣＶＤ法により膜
厚１００ｎｍ程度の多結晶シリコン膜１２ａを形成す
る。
研磨（ＣＭＰ）法により平坦化された第５の層間絶縁膜
１１、第４の層間絶縁膜１０上に減圧ＣＶＤ法により膜
厚１００ｎｍ程度の多結晶シリコン膜１２ａを形成す
る。
【００７６】次に多結晶シリコン膜１２ａ上に、縮小露
光法にて図示せぬフォトレジストからなるストレージノ
ードコンタクトホールパターンを形成し、これをマスク
に多結晶シリコン膜１２ａを誘導結合型エッチング装置
を用いてエッチングして、下層の第５の層間絶縁膜１１
を露出させるホールを形成する。その後、マスクとして
用いた図示せぬフォトレジストを除去する。
光法にて図示せぬフォトレジストからなるストレージノ
ードコンタクトホールパターンを形成し、これをマスク
に多結晶シリコン膜１２ａを誘導結合型エッチング装置
を用いてエッチングして、下層の第５の層間絶縁膜１１
を露出させるホールを形成する。その後、マスクとして
用いた図示せぬフォトレジストを除去する。
【００７７】次に、膜厚１００ｎｍ程度の多結晶シリコ
ン膜を形成し、異方性ドライエッチングにてエッチバッ
クを行うことにより、多結晶シリコン膜１２ａのホール
側壁に多結晶シリコン膜からなるサイドウォール１２ｂ
を形成する。これにより、多結晶シリコン膜１２ａ，１
２ｂによってストレージノードコンタクトホール形成の
際のマスクが形成される。
ン膜を形成し、異方性ドライエッチングにてエッチバッ
クを行うことにより、多結晶シリコン膜１２ａのホール
側壁に多結晶シリコン膜からなるサイドウォール１２ｂ
を形成する。これにより、多結晶シリコン膜１２ａ，１
２ｂによってストレージノードコンタクトホール形成の
際のマスクが形成される。
【００７８】このように、多結晶シリコン膜１２ａのホ
ール側壁にサイドウォール１２ｂを形成することによっ
て、ホール径を縮小して微細化を図ることができる。
ール側壁にサイドウォール１２ｂを形成することによっ
て、ホール径を縮小して微細化を図ることができる。
【００７９】次に、図６（ｄ）に示すように、多結晶シ
リコン膜１２ａ、多結晶シリコン膜からなるサイドウォ
ール１２ｂをマスクとして第５の層間絶縁膜１１、第４
の層間絶縁膜１０、第３の層間絶縁膜８、第２の層間絶
縁膜７、第１の層間絶縁膜６、ゲート酸化膜２を異方性
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチング除去し、ｐ型シリコン半導体基板１
０１に到達するストレージノードコンタクトホール２０
を形成する。ここで、ストレージノードコンタクトホー
ル２０は、ビット配線９と接続されていないソース／ド
レイン領域５に到達する。
リコン膜１２ａ、多結晶シリコン膜からなるサイドウォ
ール１２ｂをマスクとして第５の層間絶縁膜１１、第４
の層間絶縁膜１０、第３の層間絶縁膜８、第２の層間絶
縁膜７、第１の層間絶縁膜６、ゲート酸化膜２を異方性
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチング除去し、ｐ型シリコン半導体基板１
０１に到達するストレージノードコンタクトホール２０
を形成する。ここで、ストレージノードコンタクトホー
ル２０は、ビット配線９と接続されていないソース／ド
レイン領域５に到達する。
【００８０】次に、図７（ａ）に示すように、減圧ＣＶ
Ｄ法により膜厚１００ｎｍ程度のリンをドープした多結
晶シリコン膜１３を形成し、ストレージノードコンタク
トホール５を充填する。これにより、多結晶シリコン膜
１３とｐ型シリコン半導体基板１０１のソース／ドレイ
ン領域５が接続される。
Ｄ法により膜厚１００ｎｍ程度のリンをドープした多結
晶シリコン膜１３を形成し、ストレージノードコンタク
トホール５を充填する。これにより、多結晶シリコン膜
１３とｐ型シリコン半導体基板１０１のソース／ドレイ
ン領域５が接続される。
【００８１】そして、減圧ＣＶＤ法により膜厚５００ｎ
ｍ程度のシリコン酸化膜１４を形成しリフローを行い、
シリコン酸化膜１４上に縮小露光法にて図示しないフォ
トレジストからなるノードパターンを形成する。
ｍ程度のシリコン酸化膜１４を形成しリフローを行い、
シリコン酸化膜１４上に縮小露光法にて図示しないフォ
トレジストからなるノードパターンを形成する。
【００８２】そして、このフォトレジストをマスクとし
てシリコン酸化膜１４を異方性ドライエッチング法、例
えば平行平板型エッチング装置を用いてエッチングし、
連続して多結晶シリコン膜１３、ストレージノードコン
タクトホール形成の際にマスクとして用いた多結晶シリ
コン膜１２ａを誘導結合型エッチング装置を用いてエッ
チングし、その後フォトレジストを除去する。
てシリコン酸化膜１４を異方性ドライエッチング法、例
えば平行平板型エッチング装置を用いてエッチングし、
連続して多結晶シリコン膜１３、ストレージノードコン
タクトホール形成の際にマスクとして用いた多結晶シリ
コン膜１２ａを誘導結合型エッチング装置を用いてエッ
チングし、その後フォトレジストを除去する。
【００８３】次に、図７（ｂ）に示すように、ＣＶＤ法
により温度５７０〜５８０度程度に設定して、膜厚８０
ｎｍ程度のリンをドープした粗面多結晶シリコン膜２１
を形成する。粗面多結晶シリコン膜２１は半球状のグレ
インからなるため、表層に微細な凹凸が形成される。
により温度５７０〜５８０度程度に設定して、膜厚８０
ｎｍ程度のリンをドープした粗面多結晶シリコン膜２１
を形成する。粗面多結晶シリコン膜２１は半球状のグレ
インからなるため、表層に微細な凹凸が形成される。
【００８４】その後、異方性ドライエッチングにてエッ
チバックを行い、ノードパターンに形成したシリコン酸
化膜１４、多結晶シリコン膜１２ａ，１３の側壁のみ
に、粗面多結晶シリコン膜２１からなるサイドウォール
１５’を形成する。異方性ドライエッチング後にもサイ
ドウォール１５’の表面には凹凸は残存することとな
る。
チバックを行い、ノードパターンに形成したシリコン酸
化膜１４、多結晶シリコン膜１２ａ，１３の側壁のみ
に、粗面多結晶シリコン膜２１からなるサイドウォール
１５’を形成する。異方性ドライエッチング後にもサイ
ドウォール１５’の表面には凹凸は残存することとな
る。
【００８５】その後、シリコン窒化膜からなる第４の層
間絶縁膜１０をストッパー膜として、ウェットエッチン
グを施すことにより、ノードパターンに形成したシリコ
ン酸化膜１４、シリコン酸化膜からなる第５の層間絶縁
膜１１を除去する。以上により多結晶シリコン膜１２
ａ、サイドウォール１２ｂ、多結晶シリコン膜１３及び
サイドウォール１５’から構成されるクラウン型のスト
レージノード電極２２が完成する。
間絶縁膜１０をストッパー膜として、ウェットエッチン
グを施すことにより、ノードパターンに形成したシリコ
ン酸化膜１４、シリコン酸化膜からなる第５の層間絶縁
膜１１を除去する。以上により多結晶シリコン膜１２
ａ、サイドウォール１２ｂ、多結晶シリコン膜１３及び
サイドウォール１５’から構成されるクラウン型のスト
レージノード電極２２が完成する。
【００８６】そして、ストレージノード電極２２の下層
において第５の層間絶縁膜１１がエッチング除去される
ため、ストレージノード電極２２の下層には空隙領域２
３が形成されることになる。そして、ストレージノード
電極２２の下面の端部がビット配線９を覆う第４の層間
絶縁膜１０上に位置し、ストレージノード電極２２とソ
ース／ドレイン領域５との接続部２２ａ（多結晶シリコ
ン膜１３から成る）は空隙領域２３を貫通する。このよ
うに、ストレージノード電極２２の両端が第４の層間絶
縁膜１０によって支持されているため、電極の倒れを抑
止することが可能である。
において第５の層間絶縁膜１１がエッチング除去される
ため、ストレージノード電極２２の下層には空隙領域２
３が形成されることになる。そして、ストレージノード
電極２２の下面の端部がビット配線９を覆う第４の層間
絶縁膜１０上に位置し、ストレージノード電極２２とソ
ース／ドレイン領域５との接続部２２ａ（多結晶シリコ
ン膜１３から成る）は空隙領域２３を貫通する。このよ
うに、ストレージノード電極２２の両端が第４の層間絶
縁膜１０によって支持されているため、電極の倒れを抑
止することが可能である。
【００８７】図８は、図７（ｂ）の状態の平面図を示し
ている。このように、ストレージノード電極２２は、隣
接するビット配線９上に跨がるように位置しており、空
隙領域２３は隣接するビット配線９間に形成される。
ている。このように、ストレージノード電極２２は、隣
接するビット配線９上に跨がるように位置しており、空
隙領域２３は隣接するビット配線９間に形成される。
【００８８】この後、図７（ｃ）に示すように、ＯＮＯ
膜からなる誘電体膜１７を成膜する。ここで誘電体膜１
７は、図４に示す上面に露出した第４の層間絶縁膜１０
及びストレージノード電極２２の表面のみならず、空隙
領域２３内の第４の層間絶縁膜１０の表層及びストレー
ジノード電極２２を覆うように形成される。また、誘電
体膜１７は、ストレージノード電極２２を構成するサイ
ドウォール１５’の表面の凹凸の形状に倣って形成され
る。従って、この凹凸により誘電体膜１７の実効面積を
第１の実施形態に比して拡大することができる。
膜からなる誘電体膜１７を成膜する。ここで誘電体膜１
７は、図４に示す上面に露出した第４の層間絶縁膜１０
及びストレージノード電極２２の表面のみならず、空隙
領域２３内の第４の層間絶縁膜１０の表層及びストレー
ジノード電極２２を覆うように形成される。また、誘電
体膜１７は、ストレージノード電極２２を構成するサイ
ドウォール１５’の表面の凹凸の形状に倣って形成され
る。従って、この凹凸により誘電体膜１７の実効面積を
第１の実施形態に比して拡大することができる。
【００８９】そして、減圧ＣＶＤ法により、リンをドー
プした多結晶シリコン膜からなるセルプレート電極２４
を形成する。これにより、ストレージノード電極２２、
誘電体膜１７及びセルプレート電極２４からなるＤＲＡ
Ｍのメモリキャパシタが完成する。
プした多結晶シリコン膜からなるセルプレート電極２４
を形成する。これにより、ストレージノード電極２２、
誘電体膜１７及びセルプレート電極２４からなるＤＲＡ
Ｍのメモリキャパシタが完成する。
【００９０】ここで、ＣＶＤ法により形成したセルプレ
ート電極２４は空隙領域２３を充填するため、ストレー
ジノード電極２２の上層のみならず下層においても、セ
ルプレート電極２４とストレージノード電極２２が誘電
体膜１７を介して容量結合することになり、キャパシタ
の実効面積を拡大することができる。
ート電極２４は空隙領域２３を充填するため、ストレー
ジノード電極２２の上層のみならず下層においても、セ
ルプレート電極２４とストレージノード電極２２が誘電
体膜１７を介して容量結合することになり、キャパシタ
の実効面積を拡大することができる。
【００９１】また、図７（ｃ）に示すように、ストレー
ジノード電極２２とソース／ドレイン領域５との接続部
２２ａにおいても、誘電体膜７を介して多結晶シリコン
膜１３とセルプレート電極２４が容量結合するため、キ
ャパシタの実効面積をより拡大することが可能である。
ジノード電極２２とソース／ドレイン領域５との接続部
２２ａにおいても、誘電体膜７を介して多結晶シリコン
膜１３とセルプレート電極２４が容量結合するため、キ
ャパシタの実効面積をより拡大することが可能である。
【００９２】以上説明したように第２の実施形態によれ
ば、ストレージノード電極２２の下層に形成された第５
の層間絶縁膜１１を、ウエットエッチングによって除去
して空隙領域２３を形成し、この空隙領域２３において
もセルプレート電極２４を誘電体膜１７を介してストレ
ージノード電極２２と容量結合させるため、セルの微細
化を損なうことなくキャパシタの実効面積を拡大するこ
とができる。
ば、ストレージノード電極２２の下層に形成された第５
の層間絶縁膜１１を、ウエットエッチングによって除去
して空隙領域２３を形成し、この空隙領域２３において
もセルプレート電極２４を誘電体膜１７を介してストレ
ージノード電極２２と容量結合させるため、セルの微細
化を損なうことなくキャパシタの実効面積を拡大するこ
とができる。
【００９３】また、ストレージノード電極２２とソース
／ドレイン領域５とを接続する多結晶シリコン膜１３か
らなる接続部２２ａも、空隙領域２３を充填する誘電体
膜１７及びセルプレート電極２４とともにキャパシタを
構成するため、実効面積を更に拡大することが可能であ
る。
／ドレイン領域５とを接続する多結晶シリコン膜１３か
らなる接続部２２ａも、空隙領域２３を充填する誘電体
膜１７及びセルプレート電極２４とともにキャパシタを
構成するため、実効面積を更に拡大することが可能であ
る。
【００９４】また、第２の実施形態におけるサイドウォ
ール１５’は粗面多結晶シリコン膜２１をエッチングす
ることにより形成するため表面に凹凸を有しており、誘
電体膜１７を介してセルプレート電極２４と容量結合さ
せることにより、更にキャパシタの実効面積を拡大させ
ることが可能である。
ール１５’は粗面多結晶シリコン膜２１をエッチングす
ることにより形成するため表面に凹凸を有しており、誘
電体膜１７を介してセルプレート電極２４と容量結合さ
せることにより、更にキャパシタの実効面積を拡大させ
ることが可能である。
【００９５】なお、上述した第１、第２の実施形態にお
いては、素子分離にＬＯＣＯＳ法により形成したフィ−
ルド酸化膜１を用いた例を示したが、他の素子分離方法
を用いても良い。
いては、素子分離にＬＯＣＯＳ法により形成したフィ−
ルド酸化膜１を用いた例を示したが、他の素子分離方法
を用いても良い。
【００９６】図９は、第１の実施形態のＤＲＡＭメモリ
キャパシタの素子分離を、トレンチ型素子分離構造（Ｓ
ＴＩ）により行った例を示す。ここで、ｐ型シリコン半
導体基板１０１に形成された溝２５を絶縁膜１９によっ
て埋め込むことにより、トレンチ型素子分離構造が構成
されている。
キャパシタの素子分離を、トレンチ型素子分離構造（Ｓ
ＴＩ）により行った例を示す。ここで、ｐ型シリコン半
導体基板１０１に形成された溝２５を絶縁膜１９によっ
て埋め込むことにより、トレンチ型素子分離構造が構成
されている。
【００９７】このようなトレンチ型素子分離構造におい
ては、ＬＯＣＯＳ法によるフィ−ルド酸化膜のようにバ
ーズビーク等の問題が発生しないため、より微細化され
たＤＲＡＭメモリキャパシタを構成することが可能であ
る。
ては、ＬＯＣＯＳ法によるフィ−ルド酸化膜のようにバ
ーズビーク等の問題が発生しないため、より微細化され
たＤＲＡＭメモリキャパシタを構成することが可能であ
る。
【００９８】また、本発明はＤＲＡＭメモリキャパシタ
に限定されず、広くキャパシタ全般に適用することが可
能である。
に限定されず、広くキャパシタ全般に適用することが可
能である。
【００９９】
【発明の効果】本発明によれば、キャパシタ電極の実効
面積を拡大して、メモリキャパシタの容量を増大させる
ことができる。従って、電気的特性を向上させた半導体
装置と、その製造方法を提供することができる。
面積を拡大して、メモリキャパシタの容量を増大させる
ことができる。従って、電気的特性を向上させた半導体
装置と、その製造方法を提供することができる。
【図１】本発明の第１の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図２】本発明の第１の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図３】本発明の第１の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図４】本発明の第１の実施形態に係るＤＲＡＭメモリ
キャパシタのストレージノード電極を示す概略平面図で
ある。
キャパシタのストレージノード電極を示す概略平面図で
ある。
【図５】本発明の第２の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図６】本発明の第２の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図７】本発明の第２の実施形態に係るＤＲＡＭメモリ
キャパシタの製造方法を工程順に示す概略断面図であ
る。
キャパシタの製造方法を工程順に示す概略断面図であ
る。
【図８】本発明の第２の実施形態に係るＤＲＡＭメモリ
キャパシタのストレージノード電極を示す概略平面図で
ある。
キャパシタのストレージノード電極を示す概略平面図で
ある。
【図９】本発明の第１の実施形態の変形例に係るＤＲＡ
Ｍメモリキャパシタを示す概略断面図である。
Ｍメモリキャパシタを示す概略断面図である。
１ フィ−ルド酸化膜 ２ ゲート酸化膜 ３ ゲート配線 ３ａ 多結晶シリコン膜 ３ｂ タングステンシリサイド膜 ３ｃ シリコン窒化膜 ４ サイドウォール（シリコン窒化膜） ５ ソース／ドレイン領域 ６ 第１の層間絶縁膜（シリコン酸化膜） ７ 第２の層間絶縁膜（ＢＰＳＧ膜） ８ 第３の層間絶縁膜（シリコン酸化膜） ９ ビット配線 ９ａ 多結晶シリコン膜 ９ｂ タングステンシリサイド膜 ９ｃ シリコン窒化膜 １０ 第４の層間絶縁膜（シリコン窒化膜） １１ 第５の層間絶縁膜（シリコン酸化膜） １２ａ 多結晶シリコン膜 １２ｂ サイドウォール（多結晶シリコン膜） １３ 多結晶シリコン膜 １４ シリコン酸化膜 １５，１５’ サイドウォール（多結晶シリコン膜） １６ 素子活性領域 １７ 誘電体膜（ＯＮＯ膜） １８ 低濃度不純物拡散層 １９ 絶縁膜 ２０ ストレージノードコンタクトホール ２１ ビットコンタクト ２２ ストレージノード電極 ２２ａ 接続部 ２３ 空隙領域 ２４ セルプレート電極 ２５ 溝 １０１ ｐ型シリコン半導体基板
Claims (13)
- 【請求項１】 半導体基板上に、誘電体膜を介在させて
対向する第１及び第２の電極からなるキャパシタが構成
された半導体装置であって、 前記半導体基板上にゲ−ト絶縁膜を介して形成されたゲ
−ト電極と、 前記ゲート電極の両側における前記半導体基板の表面領
域に形成された一対の不純物拡散層とを有し、 前記不純物拡散層の一方は前記第１の電極と電気的に接
続されるとともに、 前記不純物拡散層の他方は前記半導体基板の上層で延在
する配線層に接続されており、 前記第１の電極は前記配線層よりも上層位置に形成され
ており、 前記誘電体膜及び前記第２の電極の一部が、隣接し合う
２つの前記配線層間における前記第１の電極の下部に埋
め込まれていることを特徴とする半導体装置。 - 【請求項２】 前記配線層は絶縁膜により覆われてお
り、 前記第１の電極の下面の一部が、前記配線層上の前記絶
縁膜と当接していることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 半導体基板上に、誘電体膜を介在させて
対向する第１及び第２の電極からなるキャパシタが構成
された半導体装置であって、 前記半導体基板上にゲ−ト絶縁膜を介して形成されたゲ
−ト電極と、 前記ゲート電極の両側における前記半導体基板の表面領
域に形成された一対の不純物拡散層と、 前記ゲ−ト電極及び前記不純物拡散層上に形成された絶
縁膜とを有し、 前記第１の電極が前記絶縁膜の上層に形成されるととも
に前記不純物拡散層の一方と電気的に接続されており、 前記誘電体膜及び前記第２の電極の一部が、前記第１の
電極の下部に埋め込まれ、 前記第１の電極の下面の一部が前記絶縁膜と当接してい
ることを特徴とする半導体装置。 - 【請求項４】 前記第１の電極と前記不純物拡散層とを
接続し、前記第１の電極よりも幅狭に形成された接続部
を有し、 前記誘電体膜及び前記第２の電極は前記接続部の周囲を
含む領域に埋め込まれていることを特徴とする請求項１
〜３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記第１の電極の周縁には上方への突出
部が形成されており、 前記突出部と前記第２の電極が前記誘電体膜を介して対
向していることを特徴とする請求項１〜４のいずれか１
項に記載の半導体装置。 - 【請求項６】 半導体基板の上層に形成された第１の絶
縁膜上に、平行する複数の配線層を形成する第１の工程
と、 前記配線層を覆うように第２の絶縁膜を形成する第２の
工程と、 前記第２の絶縁膜上に第３の絶縁膜を形成する第３の工
程と、 前記配線層上における前記第２の絶縁膜が露出するまで
前記第３の絶縁膜を平坦化する第４の工程と、 前記配線層間に埋め込まれた前記第３の絶縁膜、前記第
３の絶縁膜の下層における前記第２の絶縁膜及び前記第
１の絶縁膜の所定範囲を共に穿って、前記半導体基板に
達する第１の開孔を形成する第５の工程と、 前記第２及び第３の絶縁膜上に第１の導電膜を形成する
とともに該第１の導電膜により前記第１の開孔を充填す
る第６の工程と、 前記第１の開孔の両側の前記第２の絶縁膜上に跨がるよ
うに前記第１の導電膜をパターニングして、前記開孔上
において島状の電極を形成する第７の工程と、 前記第３の絶縁膜を除去して、前記電極の下部に空隙領
域を形成する第８の工程と、 前記空隙領域における露出部位を含む前記第１の電極の
表面全域を覆うように誘電体膜を形成する第９の工程
と、 前記誘電体膜を覆うように第２の導電膜を形成して、前
記空隙領域を埋め込む第１０の工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項７】 前記第１の工程前に、 前記半導体基板上にゲート絶縁膜、ゲート電極及び前記
ゲート電極の両側の前記半導体基板の表面領域に形成さ
れた一対の不純物拡散層からなるＭＯＳトランジスタを
形成する第１１の工程と、 前記ＭＯＳトランジスタを覆うように前記第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜を穿って前記不純物拡散層の一方に達
する第２の開孔を形成する第１２の工程とを更に有し、 前記第１の工程において前記複数の配線層のうちの１つ
により前記第２の開孔を充填させて、前記配線層と前記
不純物拡散層の一方とを接続し、 前記第５の工程において、前記第１の開孔を前記不純物
拡散層の他方に達するように形成し、 前記第６の工程において、前記第１の導電膜と前記不純
物拡散層の他方を接続することを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 前記第２の絶縁膜と前記第３の絶縁膜が
別材料からなることを特徴とする請求項６又は７に記載
の半導体装置の製造方法。 - 【請求項９】 前記第６の工程と前記第７の工程の間
に、前記第１の導電膜上に第４の絶縁膜を形成する第１
３の工程を更に有し、 前記第７の工程において、前記第４の絶縁膜を前記第１
の導電膜と同一の島状のパターンに形成し、 前記第７の工程と、前記第８の工程の間に、前記島状の
パターンの前記第４の絶縁膜及び前記電極の側面を覆い
前記電極と接続された導電膜からなる第１のサイドウォ
ールを形成する第１４の工程を更に有し、 前記第８の工程において前記第３の絶縁膜とともに前記
第４の絶縁膜を除去して、前記電極の周縁部に前記第１
のサイドウォールからなる上方への突出部を形成するこ
とを特徴とする請求項６〜８のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項１０】 前記第４の工程と前記第５の工程の間
に、前記第２の絶縁膜及び前記第３の絶縁膜上に第３の
導電膜を形成する第１５の工程と、 前記第３の絶縁膜上において前記第３の導電膜を穿って
前記第３の絶縁膜を露出させる第３の開孔を形成する第
１６の工程と、 前記第３の開孔における前記第３の導電膜の側壁を覆う
導電膜からなる第２のサイドウォールを形成する第１７
の工程とを更に有し、 前記第５の工程において前記第３の導電膜及び前記第２
のサイドウォールをマスクとして前記第１の開孔を形成
し、 前記第７の工程において、前記第１の導電膜と共に前記
第３の導電膜をパターニングして、前記第１の導電膜、
前記第３の導電膜及び前記第２のサイドウォールからな
る前記電極を形成することを特徴とする請求項６〜９の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の絶縁膜の膜厚は、隣接する
前記配線層間の距離から前記第１の開孔の径を差し引い
た長さの１／２よりも小さいことを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１４の工程において、前記第１
のサイドウォールを半球状のグレインからなる多結晶シ
リコン膜により形成することを特徴とする請求項９に記
載の半導体装置の製造方法。 - 【請求項１３】 少なくとも前記第１の電極の表層の一
部に、半球状のグレインからなる多結晶シリコン膜が形
成されていることを特徴とする請求項１又は３に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174125A JPH11354753A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174125A JPH11354753A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354753A true JPH11354753A (ja) | 1999-12-24 |
Family
ID=15973101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10174125A Withdrawn JPH11354753A (ja) | 1998-06-05 | 1998-06-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11354753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201403A (ja) * | 2006-01-26 | 2007-08-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1998
- 1998-06-05 JP JP10174125A patent/JPH11354753A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201403A (ja) * | 2006-01-26 | 2007-08-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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