JPH11354731A - 自己破壊型半導体装置 - Google Patents
自己破壊型半導体装置Info
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- JPH11354731A JPH11354731A JP15722498A JP15722498A JPH11354731A JP H11354731 A JPH11354731 A JP H11354731A JP 15722498 A JP15722498 A JP 15722498A JP 15722498 A JP15722498 A JP 15722498A JP H11354731 A JPH11354731 A JP H11354731A
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Abstract
(57)【要約】
【課題】 半導体集積回路のメモリ内容への改ざん行為
を確実に阻止する。 【解決手段】 破壊回路２により自己破壊を行うための
電荷を蓄積しておく破壊用キャパシタ３を集積回路１と
一体に設け、通常、これとは別体の電源供給源６ａから
接続端子１０を介して破壊用キャパシタ３に電荷を蓄積
する。集積回路１のメモリ内容を改ざんする目的で電源
供給源６ａを外した場合は、その接続端子間電圧の変化
を電圧変化検出回路５−１〜５−ｎで検出し、制御回路
乃至素子４ａを切換動作させることにより、破壊用キャ
パシタ３の電荷を破壊回路２に供給し、自己破壊を行
う。
を確実に阻止する。 【解決手段】 破壊回路２により自己破壊を行うための
電荷を蓄積しておく破壊用キャパシタ３を集積回路１と
一体に設け、通常、これとは別体の電源供給源６ａから
接続端子１０を介して破壊用キャパシタ３に電荷を蓄積
する。集積回路１のメモリ内容を改ざんする目的で電源
供給源６ａを外した場合は、その接続端子間電圧の変化
を電圧変化検出回路５−１〜５−ｎで検出し、制御回路
乃至素子４ａを切換動作させることにより、破壊用キャ
パシタ３の電荷を破壊回路２に供給し、自己破壊を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るもので、機密性の高い重要な情報を記憶および処理す
る半導体集積回路を傭えた半導体装置に係わり、特に半
導体集積回路のメモリ内容の改ざんに対するセキュリテ
ィー技術に関するものである。
るもので、機密性の高い重要な情報を記憶および処理す
る半導体集積回路を傭えた半導体装置に係わり、特に半
導体集積回路のメモリ内容の改ざんに対するセキュリテ
ィー技術に関するものである。
【０００２】
【従来の技術】半導体集積回路（Large-Scale Integrat
ed Circuit;LSI）が形成されている半導体装置のその集
積回路の機能、動作方法、回路方式、回路パタン、記憶
データなどを解析するため、従来より、図８に示すよう
に、半導体装置に設けられている外部接続用の電極パッ
ド７に探査用電源を接続し、電気信号を供給してＬＳＩ
テスターなどで端子の信号の入出力を測定する方法があ
る。
ed Circuit;LSI）が形成されている半導体装置のその集
積回路の機能、動作方法、回路方式、回路パタン、記憶
データなどを解析するため、従来より、図８に示すよう
に、半導体装置に設けられている外部接続用の電極パッ
ド７に探査用電源を接続し、電気信号を供給してＬＳＩ
テスターなどで端子の信号の入出力を測定する方法があ
る。
【０００３】また、それらの解析のため、半導体装置表
面より光学顕微鏡などの形状認識装置を用いて、回路ブ
ロック構成や、回路パタンそのものを観察し、さらに一
歩進んで、電極パッド７に現れない集積回路内部の配線
上で観測する方法がある。したがって、現行のＩＣカー
ド１３においては、ＩＣモジュール１１を開放・解剖
し、ＩＣチップ１２内部の情報を読み出し、さらにメモ
リ内容を解析して改ざんすることが可能であり、セキュ
リテイーの観点から問題である。
面より光学顕微鏡などの形状認識装置を用いて、回路ブ
ロック構成や、回路パタンそのものを観察し、さらに一
歩進んで、電極パッド７に現れない集積回路内部の配線
上で観測する方法がある。したがって、現行のＩＣカー
ド１３においては、ＩＣモジュール１１を開放・解剖
し、ＩＣチップ１２内部の情報を読み出し、さらにメモ
リ内容を解析して改ざんすることが可能であり、セキュ
リテイーの観点から問題である。
【０００４】図８は、現行のＩＣカード１３におけるＩ
Ｃモジュール１１の構成例を示しており、同図におい
て、（ａ）はＩＣカード１３に搭載された半導体集積回
路における回路ブロック配置を示す平面図、（ｂ）は断
面図、（ｃ）はＩＣモジュール搭載例を示す断面図であ
る。
Ｃモジュール１１の構成例を示しており、同図におい
て、（ａ）はＩＣカード１３に搭載された半導体集積回
路における回路ブロック配置を示す平面図、（ｂ）は断
面図、（ｃ）はＩＣモジュール搭載例を示す断面図であ
る。
【０００５】図８（ｃ）に示すように、カード厚０．７
６ｍｍのＩＣカード１３には、ホットメルト接着剤３４
により、ＩＣモジュール１１が搭載されている。この場
合、ＩＣモジュール１１は、接触型ＩＣカードの電極に
当たるコンタクトパターン３５を形成したガラスエポキ
シ基板３６に、ＩＣチップ１２がダイボンディングさ
れ、金ワイヤー３７によって、引き出し電極パッド７と
各コンタクトパターン３５とがワイヤーボンディングさ
れた後、モールド樹脂３８により封止された構造をして
いる。
６ｍｍのＩＣカード１３には、ホットメルト接着剤３４
により、ＩＣモジュール１１が搭載されている。この場
合、ＩＣモジュール１１は、接触型ＩＣカードの電極に
当たるコンタクトパターン３５を形成したガラスエポキ
シ基板３６に、ＩＣチップ１２がダイボンディングさ
れ、金ワイヤー３７によって、引き出し電極パッド７と
各コンタクトパターン３５とがワイヤーボンディングさ
れた後、モールド樹脂３８により封止された構造をして
いる。
【０００６】図８（ａ）に示すように、ＩＣチップ１２
の上には、暗号コードや認証コードなど、特に重要な情
報を記憶しているデータメモリ（ＥＥＰＲＯＭあるいは
強誘電体メモリ素子などで構成）１４、およびその書込
・消去のための電圧昇圧回路を始めとする周辺回路１
５、読み出し専用のプログラムメモリ（ＲＯＭなどで構
成）１６、演算や制御を行う中央演算処理部（ＣＰＵ）
１７、一時蓄え用のメモリとしてのランダムアクセスメ
モリ（ＲＡＭ）１８、セキュリティー認証用マイクロプ
ロセッサ（ＭＰＵ）１９が形成されている。そして、こ
れら周辺には、データバスおよび電源供給用の電極配線
（図示せず）が施されている。
の上には、暗号コードや認証コードなど、特に重要な情
報を記憶しているデータメモリ（ＥＥＰＲＯＭあるいは
強誘電体メモリ素子などで構成）１４、およびその書込
・消去のための電圧昇圧回路を始めとする周辺回路１
５、読み出し専用のプログラムメモリ（ＲＯＭなどで構
成）１６、演算や制御を行う中央演算処理部（ＣＰＵ）
１７、一時蓄え用のメモリとしてのランダムアクセスメ
モリ（ＲＡＭ）１８、セキュリティー認証用マイクロプ
ロセッサ（ＭＰＵ）１９が形成されている。そして、こ
れら周辺には、データバスおよび電源供給用の電極配線
（図示せず）が施されている。
【０００７】このようなＩＣカード１３に搭載されたデ
ータメモリ１４やプログラムメモリ１６及び認証用マイ
クロプロセッサ１９には、通信の際に必要なプロトコ
ル、認証用の番号コード、使用金額、残り度数などの種
々の重要なデータが格納されている。そのため、これら
のコードやデータ類、さらには半導体装置を構成する回
路ブロック、回路パタンなどの情報は、ＩＣカードの偽
造・改ざんを防止する観点から、第三者によって読み出
されることを阻止する必要がある。
ータメモリ１４やプログラムメモリ１６及び認証用マイ
クロプロセッサ１９には、通信の際に必要なプロトコ
ル、認証用の番号コード、使用金額、残り度数などの種
々の重要なデータが格納されている。そのため、これら
のコードやデータ類、さらには半導体装置を構成する回
路ブロック、回路パタンなどの情報は、ＩＣカードの偽
造・改ざんを防止する観点から、第三者によって読み出
されることを阻止する必要がある。
【０００８】しかしながら、上記図８に示すような半導
体装置においては、上部からの観測によって回路構成ブ
ロックを始め、機能素子回路、データメモリ１４やプロ
グラムメモリ１６及び認証用マイクロプロセッサ１９の
配置を見ることができ、その上、電子ビームを用いたプ
ロービング測定により、メモリ素子の内容を容易に読み
出したり、認証用マイクロプロセッサ１９をトリガー暴
走させて誤動作させ、認証プロセスそのものをスキップ
させたりすることが可能であった。
体装置においては、上部からの観測によって回路構成ブ
ロックを始め、機能素子回路、データメモリ１４やプロ
グラムメモリ１６及び認証用マイクロプロセッサ１９の
配置を見ることができ、その上、電子ビームを用いたプ
ロービング測定により、メモリ素子の内容を容易に読み
出したり、認証用マイクロプロセッサ１９をトリガー暴
走させて誤動作させ、認証プロセスそのものをスキップ
させたりすることが可能であった。
【０００９】そこで、上記の問題を解決する一手法とし
て、筆者らは、薄型電力供給源を内蔵した自己破壊型半
導体装置を提案した（特願平１０−１１０５２７号）。
図９にその自己破壊型半導体装置の基本的な回路ブロッ
ク構成図を示す。半導体基板９上の半導体集積回路１に
は、前述した図８に示すように、本来のＩＣカード機能
に必要なデータメモリ１４、プログラムメモリ１６、中
央演算処理部１７、ランダムアクセスメモリ１８、認証
用マイクロプロセッサ１９が形成されているが、ここで
は省略している。
て、筆者らは、薄型電力供給源を内蔵した自己破壊型半
導体装置を提案した（特願平１０−１１０５２７号）。
図９にその自己破壊型半導体装置の基本的な回路ブロッ
ク構成図を示す。半導体基板９上の半導体集積回路１に
は、前述した図８に示すように、本来のＩＣカード機能
に必要なデータメモリ１４、プログラムメモリ１６、中
央演算処理部１７、ランダムアクセスメモリ１８、認証
用マイクロプロセッサ１９が形成されているが、ここで
は省略している。
【００１０】本構成では、以上の構成に加えて、破壊回
路２として、メモリ情報を破壊する破壊回路、あるいは
信号配線経路にヒューズ・アンチヒューズを設けた破壊
回路が付加されており、さらに半導体基板９上には、破
壊用キャパシタ３、制御用回路乃至素子４、および電圧
変化検出回路５が形成されている。そして、電圧変化検
出回路５により端子電圧が常時監視されている端子１０
に、薄型の電力供給源６が接続配置されている。
路２として、メモリ情報を破壊する破壊回路、あるいは
信号配線経路にヒューズ・アンチヒューズを設けた破壊
回路が付加されており、さらに半導体基板９上には、破
壊用キャパシタ３、制御用回路乃至素子４、および電圧
変化検出回路５が形成されている。そして、電圧変化検
出回路５により端子電圧が常時監視されている端子１０
に、薄型の電力供給源６が接続配置されている。
【００１１】破壊回路２を駆動するための電源として
は、半導体基板９上に形成された大容量の破壊用キャパ
シタ３に蓄積された電荷を用いる。このキャパシタ３に
は、通常動作状態において、制御回路乃至素子４を介し
て電力供給源６が接続されており、電力供給源６の出力
電圧は、容量結合性の電圧変化検出回路５により、随
時、監視されている。第三者が、ＩＣチップ１２の改ざ
んを目的として、電力供給源６を外しにかかった場合、
容量結合性の電圧変化検出回路５によりその電圧変化が
検出され、電圧変化検出回路５からの検出信号によりオ
ン動作した制御回路乃至素子４を介して、破壊用キャパ
シタ３の電力が上記破壊回路２に印加される。そのた
め、改ざんしようとする半導体集積回路１のメモリ情報
が破壊される。
は、半導体基板９上に形成された大容量の破壊用キャパ
シタ３に蓄積された電荷を用いる。このキャパシタ３に
は、通常動作状態において、制御回路乃至素子４を介し
て電力供給源６が接続されており、電力供給源６の出力
電圧は、容量結合性の電圧変化検出回路５により、随
時、監視されている。第三者が、ＩＣチップ１２の改ざ
んを目的として、電力供給源６を外しにかかった場合、
容量結合性の電圧変化検出回路５によりその電圧変化が
検出され、電圧変化検出回路５からの検出信号によりオ
ン動作した制御回路乃至素子４を介して、破壊用キャパ
シタ３の電力が上記破壊回路２に印加される。そのた
め、改ざんしようとする半導体集積回路１のメモリ情報
が破壊される。
【００１２】図１０は上記の自己破壊型半導体装置の基
本構成を示しており、（ａ）は平面図、（ｂ）は断面図
である。自己破壊型のＩＣチップ１２が形成された半導
体基板９は、ＩＣカード１３としての動作に必要な８つ
の電極パッド７に加え、電力供給源６と接続するための
電極パッド１０が新たに２つ（コンタクトペア）追加さ
れている。薄型の電力供給源６は、図１０（ｂ）に示す
ように、正極集電体兼端子板２１、正極２２、固体電解
質２３、負極２４、負極集電体兼端子板２５の積層構造
により形成され、周辺を封止材２６により熱溶着封止さ
れている。電力供給源の接続リード２８と、電力供給源
接続用電極パッド１０は、バンプ２７により接続されて
いる。
本構成を示しており、（ａ）は平面図、（ｂ）は断面図
である。自己破壊型のＩＣチップ１２が形成された半導
体基板９は、ＩＣカード１３としての動作に必要な８つ
の電極パッド７に加え、電力供給源６と接続するための
電極パッド１０が新たに２つ（コンタクトペア）追加さ
れている。薄型の電力供給源６は、図１０（ｂ）に示す
ように、正極集電体兼端子板２１、正極２２、固体電解
質２３、負極２４、負極集電体兼端子板２５の積層構造
により形成され、周辺を封止材２６により熱溶着封止さ
れている。電力供給源の接続リード２８と、電力供給源
接続用電極パッド１０は、バンプ２７により接続されて
いる。
【００１３】電力供給源６の搭載方法には、図１０
（ａ）に示すように、ＩＣチップ１２に並列に配置する
ことも可能である。また、表面側を電極基体により遮蔽
するフェースダウンのフリップチップ実装をする場合に
は、裏面観察を阻止するために、図１０（ｂ）に示すよ
うに裏面側に接着フィルム２０を介して搭載することも
できる。さらに、図１１に示すように、光学的な表面観
察を阻止する目的であれば、接着フィルム２０を介し
て、ＩＣチップ１２の素子形成側表面に搭載する方法も
ある。同図において、（ａ）は平面図、（ｂ）は断面図
であり、図１０と同等部分には同一符号を付してある。
（ａ）に示すように、ＩＣチップ１２に並列に配置する
ことも可能である。また、表面側を電極基体により遮蔽
するフェースダウンのフリップチップ実装をする場合に
は、裏面観察を阻止するために、図１０（ｂ）に示すよ
うに裏面側に接着フィルム２０を介して搭載することも
できる。さらに、図１１に示すように、光学的な表面観
察を阻止する目的であれば、接着フィルム２０を介し
て、ＩＣチップ１２の素子形成側表面に搭載する方法も
ある。同図において、（ａ）は平面図、（ｂ）は断面図
であり、図１０と同等部分には同一符号を付してある。
【００１４】
【発明が解決しようとする課題】以上のような搭載法の
場合、薄型の電力供給源６の正極リードと負極リード２
８を介して、自己破壊用回路の二つの接続端子１０へ接
続される。しかし、このような接続法では、接続端子１
０及びリード２８が第三者に容易に解明できてしまう。
第三者は、当然、正・負リード２８に並列に同電圧を発
生する電圧源を接続した後、ＩＣチップ１２の素子形成
側表面を光学的に遮蔽している電力供給源６を外すであ
ろう。この場合、電圧変化検出回路５により電圧変化が
検出されないまま、電力供給源６が除去されてしまうの
で、自己破壊機構が動作しないという問題点があった。
本発明は、上記課題を解決するためになされたもので、
半導体集積回路の重要部分を光学的に遮蔽すると共に、
半導体集積回路のメモリ内容の改ざん行為を確実に防止
できる自己破壊型半導体装置を提供することを目的とす
る。
場合、薄型の電力供給源６の正極リードと負極リード２
８を介して、自己破壊用回路の二つの接続端子１０へ接
続される。しかし、このような接続法では、接続端子１
０及びリード２８が第三者に容易に解明できてしまう。
第三者は、当然、正・負リード２８に並列に同電圧を発
生する電圧源を接続した後、ＩＣチップ１２の素子形成
側表面を光学的に遮蔽している電力供給源６を外すであ
ろう。この場合、電圧変化検出回路５により電圧変化が
検出されないまま、電力供給源６が除去されてしまうの
で、自己破壊機構が動作しないという問題点があった。
本発明は、上記課題を解決するためになされたもので、
半導体集積回路の重要部分を光学的に遮蔽すると共に、
半導体集積回路のメモリ内容の改ざん行為を確実に防止
できる自己破壊型半導体装置を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は、請求項１に記
載のように、正極及び負極用の接続リードをそれぞれｎ
個ずつ備えた電力供給源を有すると共に、半導体集積回
路のメモリ情報の少なくとも一部を破壊あるいは少なく
とも一部の信号配線を断線させることにより自己破壊を
行う破壊回路と、この破壊回路により自己破壊を行うた
めの電荷を蓄積しておく破壊用キャパシタと、この破壊
用キャパシタに電荷を蓄積する電力供給源の正極及び負
極用にそれぞれｎ個ずつ設けられた接続端子と、正極及
び負極用の接続端子対毎に設けられ、この接続端子対の
端子間電圧を監視しその電圧低下に応じて検出信号を出
力するｎ個の電圧変化検出回路と、通常動作時は接続端
子を介して電力供給源と破壊用キャパシタを接続し、少
なくとも１つの電圧変化検出回路から検出信号が出力さ
れたときは、接続を遮断して破壊用キャパシタと破壊回
路を接続する制御回路乃至素子とを、それぞれ半導体基
板上に有し、接続端子に電力供給源を接続して配置する
ようにしたものである。電源供給源は、例えば正極集電
体、正極、固体電解質、負極、負極集電体を積層して構
成する薄型の電力供給源である。破壊回路は、破壊用キ
ャパシタに蓄積された電荷を少なくとも１つのワード線
に印加することにより、不揮発性メモリ素子に記憶され
た一部データビットを消去してメモリ内容を破壊する。
また、破壊回路は、半導体集積回路の一部信号配線経路
にヒューズまたはアンチヒューズを設けることにより形
成し、このヒューズまたはアンチヒューズに破壊用キャ
パシタに蓄積された電荷を印加することにより、一部信
号配線経路を破壊する。制御回路乃至素子は、容量終端
された１つ以上の半導体素子あるいはマイクロメカニカ
ルスイッチから構成される。電圧変化検出回路は、第１
の容量、第２の容量、および第１の抵抗の直列接続から
なり、この両端に印加された接続端子電圧を第１および
第２の容量の接続点から分圧出力する電圧分圧部と、こ
の電圧分圧部の分圧出力がゲート電極に接続されるとと
もにソース電極に破壊用キャパシタが接続された電界効
果型トランジスタ、およびこの電界効果型トランジスタ
のドレイン電極に接続された第２の抵抗からなる電圧変
化検出部とから構成され、定常状態では、電圧分圧部か
ら電界効果型トランジスタがオフする電圧を分圧出力
し、接続端子電圧の低下に応じて、電圧分圧出力から電
界効果型トランジスタがオンする電圧を分圧出力し、電
界効果型トランジスタのオンに応じて破壊用キャパシタ
からの電荷を第２の抵抗に供給し、第２の抵抗の両端電
圧の上昇に応じて検出信号を出力する。そして、本発明
では、電力供給源に正極及び負極用の接続リードをそれ
ぞれｎ個ずつ設け、半導体集積回路に電力供給源と接続
するための接続端子を正極及び負極用にそれぞれｎ個ず
つ設け、正極及び負極用の接続端子対毎に電圧変化検出
回路を設け、各端子間電圧を常時監視する。半導体集積
回路のメモリ内容を改ざんしようとして、電力供給源を
外そうとすると、ｎ対のコンタクトを外す必要がある
が、１つでも外されると、このコンタクトに対応した電
圧変化検出回路により電圧低下が検出される。この検出
信号により制御回路乃至素子がオン動作し、破壊回路と
破壊用キャパシタが接続される。これにより、キャパシ
タに蓄積された電荷が破壊回路に印加される。そのた
め、改ざんしようとする集積回路の一部配線ないし必須
メモリデータが破壊されるので、改ざんは不可能とな
る。
載のように、正極及び負極用の接続リードをそれぞれｎ
個ずつ備えた電力供給源を有すると共に、半導体集積回
路のメモリ情報の少なくとも一部を破壊あるいは少なく
とも一部の信号配線を断線させることにより自己破壊を
行う破壊回路と、この破壊回路により自己破壊を行うた
めの電荷を蓄積しておく破壊用キャパシタと、この破壊
用キャパシタに電荷を蓄積する電力供給源の正極及び負
極用にそれぞれｎ個ずつ設けられた接続端子と、正極及
び負極用の接続端子対毎に設けられ、この接続端子対の
端子間電圧を監視しその電圧低下に応じて検出信号を出
力するｎ個の電圧変化検出回路と、通常動作時は接続端
子を介して電力供給源と破壊用キャパシタを接続し、少
なくとも１つの電圧変化検出回路から検出信号が出力さ
れたときは、接続を遮断して破壊用キャパシタと破壊回
路を接続する制御回路乃至素子とを、それぞれ半導体基
板上に有し、接続端子に電力供給源を接続して配置する
ようにしたものである。電源供給源は、例えば正極集電
体、正極、固体電解質、負極、負極集電体を積層して構
成する薄型の電力供給源である。破壊回路は、破壊用キ
ャパシタに蓄積された電荷を少なくとも１つのワード線
に印加することにより、不揮発性メモリ素子に記憶され
た一部データビットを消去してメモリ内容を破壊する。
また、破壊回路は、半導体集積回路の一部信号配線経路
にヒューズまたはアンチヒューズを設けることにより形
成し、このヒューズまたはアンチヒューズに破壊用キャ
パシタに蓄積された電荷を印加することにより、一部信
号配線経路を破壊する。制御回路乃至素子は、容量終端
された１つ以上の半導体素子あるいはマイクロメカニカ
ルスイッチから構成される。電圧変化検出回路は、第１
の容量、第２の容量、および第１の抵抗の直列接続から
なり、この両端に印加された接続端子電圧を第１および
第２の容量の接続点から分圧出力する電圧分圧部と、こ
の電圧分圧部の分圧出力がゲート電極に接続されるとと
もにソース電極に破壊用キャパシタが接続された電界効
果型トランジスタ、およびこの電界効果型トランジスタ
のドレイン電極に接続された第２の抵抗からなる電圧変
化検出部とから構成され、定常状態では、電圧分圧部か
ら電界効果型トランジスタがオフする電圧を分圧出力
し、接続端子電圧の低下に応じて、電圧分圧出力から電
界効果型トランジスタがオンする電圧を分圧出力し、電
界効果型トランジスタのオンに応じて破壊用キャパシタ
からの電荷を第２の抵抗に供給し、第２の抵抗の両端電
圧の上昇に応じて検出信号を出力する。そして、本発明
では、電力供給源に正極及び負極用の接続リードをそれ
ぞれｎ個ずつ設け、半導体集積回路に電力供給源と接続
するための接続端子を正極及び負極用にそれぞれｎ個ず
つ設け、正極及び負極用の接続端子対毎に電圧変化検出
回路を設け、各端子間電圧を常時監視する。半導体集積
回路のメモリ内容を改ざんしようとして、電力供給源を
外そうとすると、ｎ対のコンタクトを外す必要がある
が、１つでも外されると、このコンタクトに対応した電
圧変化検出回路により電圧低下が検出される。この検出
信号により制御回路乃至素子がオン動作し、破壊回路と
破壊用キャパシタが接続される。これにより、キャパシ
タに蓄積された電荷が破壊回路に印加される。そのた
め、改ざんしようとする集積回路の一部配線ないし必須
メモリデータが破壊されるので、改ざんは不可能とな
る。
【００１６】また、請求項２に記載のように、正極及び
負極用の接続リードをそれぞれｎ個ずつ備えた電力供給
源を有すると共に、半導体集積回路のメモリ情報の少な
くとも一部を破壊あるいは少なくとも一部の信号配線を
断線させることにより自己破壊を行う破壊回路と、この
破壊回路により自己破壊を行うための電荷を蓄積してお
く破壊用キャパシタと、この破壊用キャパシタに電荷を
蓄積する電力供給源の正極及び負極用にそれぞれｎ個ず
つ設けられた接続端子と、正極及び負極用各々１つずつ
の接続端子間の電圧を分圧する分圧回路と、正極用の接
続端子毎に設けられると共に負極用の接続端子毎に設け
られ、正極用の接続端子と分圧回路の出力端子の端子間
電圧あるいは負極用の接続端子と分圧回路の出力端子の
端子間電圧を監視し、その電圧低下に応じて検出信号を
出力する２ｎ個の電圧変化検出回路と、通常動作時は接
続端子を介して電力供給源と破壊用キャパシタを接続
し、少なくとも１つの電圧変化検出回路から検出信号が
出力されたときは、接続を遮断して破壊用キャパシタと
破壊回路を接続する制御回路乃至素子とを、それぞれ半
導体基板上に有し、接続端子に電力供給源を接続して配
置するようにしたものである。
負極用の接続リードをそれぞれｎ個ずつ備えた電力供給
源を有すると共に、半導体集積回路のメモリ情報の少な
くとも一部を破壊あるいは少なくとも一部の信号配線を
断線させることにより自己破壊を行う破壊回路と、この
破壊回路により自己破壊を行うための電荷を蓄積してお
く破壊用キャパシタと、この破壊用キャパシタに電荷を
蓄積する電力供給源の正極及び負極用にそれぞれｎ個ず
つ設けられた接続端子と、正極及び負極用各々１つずつ
の接続端子間の電圧を分圧する分圧回路と、正極用の接
続端子毎に設けられると共に負極用の接続端子毎に設け
られ、正極用の接続端子と分圧回路の出力端子の端子間
電圧あるいは負極用の接続端子と分圧回路の出力端子の
端子間電圧を監視し、その電圧低下に応じて検出信号を
出力する２ｎ個の電圧変化検出回路と、通常動作時は接
続端子を介して電力供給源と破壊用キャパシタを接続
し、少なくとも１つの電圧変化検出回路から検出信号が
出力されたときは、接続を遮断して破壊用キャパシタと
破壊回路を接続する制御回路乃至素子とを、それぞれ半
導体基板上に有し、接続端子に電力供給源を接続して配
置するようにしたものである。
【００１７】また、請求項３に記載のように、正極及び
負極用の接続リードをそれぞれｎ＋１個ずつ備えた電力
供給源を有すると共に、半導体集積回路のメモリ情報の
少なくとも一部を破壊あるいは少なくとも一部の信号配
線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積し
ておく破壊用キャパシタと、この破壊用キャパシタに電
荷を蓄積する電力供給源の正極及び負極用にそれぞれｎ
＋１個ずつ設けられた接続端子と、正極及び負極用各々
１つずつの接続端子間の電圧を分圧する分圧回路と、分
圧回路が接続されていない正極用の接続端子毎に設けら
れると共に負極用の接続端子毎に設けられ、正極用の接
続端子と分圧回路の出力端子の端子間電圧あるいは負極
用の接続端子と分圧回路の出力端子の端子間電圧を監視
し、その電圧低下に応じて検出信号を出力する２ｎ個の
電圧変化検出回路と、通常動作時は接続端子を介して電
力供給源と破壊用キャパシタを接続し、少なくとも１つ
の電圧変化検出回路から検出信号が出力されたときは、
接続を遮断して破壊用キャパシタと破壊回路を接続する
制御回路乃至素子とを、それぞれ半導体基板上に有し、
接続端子に電力供給源を接続して配置するようにしたも
のである。また、請求項４に記載のように、各電圧変化
検出回路からの検出信号がＯＲ論理回路を介して制御回
路乃至素子に入力されるようにしたものである。また、
請求項５に記載のように、電力供給源は、半導体集積回
路の重要部分を光学的に遮蔽するように、半導体集積回
路上に形成された層間絶縁膜上に配置されるようにした
ものである。
負極用の接続リードをそれぞれｎ＋１個ずつ備えた電力
供給源を有すると共に、半導体集積回路のメモリ情報の
少なくとも一部を破壊あるいは少なくとも一部の信号配
線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積し
ておく破壊用キャパシタと、この破壊用キャパシタに電
荷を蓄積する電力供給源の正極及び負極用にそれぞれｎ
＋１個ずつ設けられた接続端子と、正極及び負極用各々
１つずつの接続端子間の電圧を分圧する分圧回路と、分
圧回路が接続されていない正極用の接続端子毎に設けら
れると共に負極用の接続端子毎に設けられ、正極用の接
続端子と分圧回路の出力端子の端子間電圧あるいは負極
用の接続端子と分圧回路の出力端子の端子間電圧を監視
し、その電圧低下に応じて検出信号を出力する２ｎ個の
電圧変化検出回路と、通常動作時は接続端子を介して電
力供給源と破壊用キャパシタを接続し、少なくとも１つ
の電圧変化検出回路から検出信号が出力されたときは、
接続を遮断して破壊用キャパシタと破壊回路を接続する
制御回路乃至素子とを、それぞれ半導体基板上に有し、
接続端子に電力供給源を接続して配置するようにしたも
のである。また、請求項４に記載のように、各電圧変化
検出回路からの検出信号がＯＲ論理回路を介して制御回
路乃至素子に入力されるようにしたものである。また、
請求項５に記載のように、電力供給源は、半導体集積回
路の重要部分を光学的に遮蔽するように、半導体集積回
路上に形成された層間絶縁膜上に配置されるようにした
ものである。
【００１８】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す自己破壊型半導
体装置の回路ブロック構成図、図２（ａ）は図１の自己
破壊型半導体装置の配置構成例を示す平面図、図２
（ｂ）、図２（ｃ）はこの自己破壊型半導体装置の断面
図であり、図９〜図１１と同等の構成には同一の符号を
付してある。
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す自己破壊型半導
体装置の回路ブロック構成図、図２（ａ）は図１の自己
破壊型半導体装置の配置構成例を示す平面図、図２
（ｂ）、図２（ｃ）はこの自己破壊型半導体装置の断面
図であり、図９〜図１１と同等の構成には同一の符号を
付してある。
【００１９】半導体基板９ａ上には、本来のＩＣカード
機能に必要な半導体集積回路１として、暗号コードや認
証コードなど、特に重要な情報を記憶している不揮発性
のデータメモリ（ＥＥＰＲＯＭあるいは強誘電体メモリ
素子などで構成）１４、およびその書込・消去のための
電圧昇圧回路を始めとする周辺回路１５、読み出し専用
のプログラムメモリ（ＲＯＭなどで構成）１６、演算や
制御を行う中央演算処理部（ＣＰＵ）１７、一時蓄え用
のメモリとしてのランダムアクセスメモリ（ＲＡＭ）１
８、セキュリティー認証用マイクロプロセッサ（ＭＰ
Ｕ）１９が形成されている。
機能に必要な半導体集積回路１として、暗号コードや認
証コードなど、特に重要な情報を記憶している不揮発性
のデータメモリ（ＥＥＰＲＯＭあるいは強誘電体メモリ
素子などで構成）１４、およびその書込・消去のための
電圧昇圧回路を始めとする周辺回路１５、読み出し専用
のプログラムメモリ（ＲＯＭなどで構成）１６、演算や
制御を行う中央演算処理部（ＣＰＵ）１７、一時蓄え用
のメモリとしてのランダムアクセスメモリ（ＲＡＭ）１
８、セキュリティー認証用マイクロプロセッサ（ＭＰ
Ｕ）１９が形成されている。
【００２０】本発明では、以上の構成に加えて、破壊回
路２として、メモリ情報を破壊する破壊回路、あるいは
信号配線経路にヒューズ・アンチヒューズを設けた破壊
回路が半導体基板９ａ上に付加されており、さらに、破
壊用キャパシタ３、制御用回路乃至素子４ａ及び電圧変
化検出回路５−１〜５−ｎが付加されている。こうし
て、自己破壊型のＩＣチップ１２ａが構成されている。
路２として、メモリ情報を破壊する破壊回路、あるいは
信号配線経路にヒューズ・アンチヒューズを設けた破壊
回路が半導体基板９ａ上に付加されており、さらに、破
壊用キャパシタ３、制御用回路乃至素子４ａ及び電圧変
化検出回路５−１〜５−ｎが付加されている。こうし
て、自己破壊型のＩＣチップ１２ａが構成されている。
【００２１】ここで、破壊回路２について、具体例を参
考に説明する。例えば、データメモリ１４にフラッシュ
ＥＥＰＲＯＭを利用している場合、そのメモリ情報を消
去するには、１２〜１５Ｖの電圧が必要であり、そのよ
うな高電圧を発生させる消去用の昇圧回路がデータメモ
リ１４の周辺回路１５として形成されている。
考に説明する。例えば、データメモリ１４にフラッシュ
ＥＥＰＲＯＭを利用している場合、そのメモリ情報を消
去するには、１２〜１５Ｖの電圧が必要であり、そのよ
うな高電圧を発生させる消去用の昇圧回路がデータメモ
リ１４の周辺回路１５として形成されている。
【００２２】電力供給源６ａとして現行のリチウム一次
電池を使用した場合、出力電圧は３．６Ｖで、厚さは
０．１ｍｍである。この場合には、電力供給源６ａを直
列接続して数層重ねることにより、必要とする電圧を発
生させ、この電力により破壊用キャパシタ３に電荷を蓄
積すればよい。また、電力供給源６ａは、リチウム電池
に限らず、ペーパー電池等でもよい。
電池を使用した場合、出力電圧は３．６Ｖで、厚さは
０．１ｍｍである。この場合には、電力供給源６ａを直
列接続して数層重ねることにより、必要とする電圧を発
生させ、この電力により破壊用キャパシタ３に電荷を蓄
積すればよい。また、電力供給源６ａは、リチウム電池
に限らず、ペーパー電池等でもよい。
【００２３】フラッシュＥＥＰＲＯＭでは、２層ポリシ
リコンによって構成される制御ゲートからなるワード線
に対して、パルス的に１２〜１５Ｖの電圧を印加する
と、容量結合された浮遊ゲート電極へ基板から電子が注
入され、全ビットが等しく「１」または「０」と書き換
えられる。こうして、メモリ情報を破壊することができ
る。
リコンによって構成される制御ゲートからなるワード線
に対して、パルス的に１２〜１５Ｖの電圧を印加する
と、容量結合された浮遊ゲート電極へ基板から電子が注
入され、全ビットが等しく「１」または「０」と書き換
えられる。こうして、メモリ情報を破壊することができ
る。
【００２４】また、データメモリ１４に強誘電体メモリ
素子を利用している場合、消去用の電圧は５Ｖ程度と低
いので、２つ以上の直列接続された電力供給源６ａよ
り、電荷を蓄積した大容量の破壊用キャパシタ３を直接
接続するなど、より簡便に破壊回路２を構成することも
可能である。
素子を利用している場合、消去用の電圧は５Ｖ程度と低
いので、２つ以上の直列接続された電力供給源６ａよ
り、電荷を蓄積した大容量の破壊用キャパシタ３を直接
接続するなど、より簡便に破壊回路２を構成することも
可能である。
【００２５】何れにせよ、本発明では、破壊回路２を駆
動するための電力供給源として、半導体基板９ａ上に形
成された大容量の破壊用キャパシタ３に蓄積された電荷
を用いる。破壊用キャパシタ３は、半導体基板９ａ上に
形成した熱酸化膜（Ｓｉ０2）を絶縁膜として利用する
構造にし、大容量のものとするのが望ましい。というの
は、熱酸化膜の場合、そのリーク電流が極めて少ない等
の特徴が利用でき、エネルギー密度の小さな薄型の電力
供給源６ａによってキャパシタ３に大量の電荷を蓄積で
き、しかもリークによるエネルギー消費が少なくできる
からである。
動するための電力供給源として、半導体基板９ａ上に形
成された大容量の破壊用キャパシタ３に蓄積された電荷
を用いる。破壊用キャパシタ３は、半導体基板９ａ上に
形成した熱酸化膜（Ｓｉ０2）を絶縁膜として利用する
構造にし、大容量のものとするのが望ましい。というの
は、熱酸化膜の場合、そのリーク電流が極めて少ない等
の特徴が利用でき、エネルギー密度の小さな薄型の電力
供給源６ａによってキャパシタ３に大量の電荷を蓄積で
き、しかもリークによるエネルギー消費が少なくできる
からである。
【００２６】破壊用キャパシタ３に電荷を蓄積するため
の薄型の電力供給源６ａは、図２（ｂ）に示すように、
正極集電体兼端子板２１、正極２２、固体電解質２３、
負極２４、負極集電体兼端子板２５の積層構造により形
成され、周辺を封止材２６により熱溶着封止されてい
る。そして、電力供給源６ａには、接続リード２８が２
ｎ本（図２では、ｎ＝４）、つまり上記端子板２１とつ
ながる正極リードがｎ本、上記端子板２５とつながる負
極リードがｎ本設けられている。
の薄型の電力供給源６ａは、図２（ｂ）に示すように、
正極集電体兼端子板２１、正極２２、固体電解質２３、
負極２４、負極集電体兼端子板２５の積層構造により形
成され、周辺を封止材２６により熱溶着封止されてい
る。そして、電力供給源６ａには、接続リード２８が２
ｎ本（図２では、ｎ＝４）、つまり上記端子板２１とつ
ながる正極リードがｎ本、上記端子板２５とつながる負
極リードがｎ本設けられている。
【００２７】これに対して、ＩＣチップ１２ａが形成さ
れた半導体基板９ａには、ＩＣカード１３ａとしての動
作に必要な８つの外部接続用電極パッド７に加え、電力
供給源６ａと接続するための電極パッド１０が２ｎ個、
すなわち電力供給源６ａの正極リード用にｎ個、負極リ
ード用にｎ個追加され、電力供給源６ａとのマルチコン
タクトを実現している。
れた半導体基板９ａには、ＩＣカード１３ａとしての動
作に必要な８つの外部接続用電極パッド７に加え、電力
供給源６ａと接続するための電極パッド１０が２ｎ個、
すなわち電力供給源６ａの正極リード用にｎ個、負極リ
ード用にｎ個追加され、電力供給源６ａとのマルチコン
タクトを実現している。
【００２８】正極及び負極用各々１つずつの電極パッド
１０からなる電極パッド対ごとに、容量結合性の電圧変
化検出回路５−１〜５−ｎが設けられ、破壊用キャパシ
タ３も少なくともｎ個設けられている。そして、電圧変
化検出回路５−１〜５−ｎは、対応する電極パッド対の
電圧、すなわち電力供給源６ａの出力電圧を随時、監視
している。
１０からなる電極パッド対ごとに、容量結合性の電圧変
化検出回路５−１〜５−ｎが設けられ、破壊用キャパシ
タ３も少なくともｎ個設けられている。そして、電圧変
化検出回路５−１〜５−ｎは、対応する電極パッド対の
電圧、すなわち電力供給源６ａの出力電圧を随時、監視
している。
【００２９】制御回路乃至素子４ａは、各電圧変化検出
回路５−１〜５−ｎから出力される検出信号の論理和を
とるＯＲ論理回路２９と、このＯＲ論理回路２９の出力
を制御入力とする２ｎ個のスイッチ３０とを有してい
る。
回路５−１〜５−ｎから出力される検出信号の論理和を
とるＯＲ論理回路２９と、このＯＲ論理回路２９の出力
を制御入力とする２ｎ個のスイッチ３０とを有してい
る。
【００３０】電力供給源６ａの正極は、通常動作状態に
おいて、正極用の電極パッド１０、スイッチ３０を介し
て破壊用キャパシタ３の一端と接続され、同じく電力供
給源６ａの負極は、負極用の電極パッド１０、スイッチ
３０を介して破壊用キャパシタ３の他端と接続されてい
る。
おいて、正極用の電極パッド１０、スイッチ３０を介し
て破壊用キャパシタ３の一端と接続され、同じく電力供
給源６ａの負極は、負極用の電極パッド１０、スイッチ
３０を介して破壊用キャパシタ３の他端と接続されてい
る。
【００３１】以上のようなＩＣチップ１２ａはガラスエ
ポキシ基板３６上に実装される。電力供給源６ａは、Ｉ
Ｃチップ１２ａの光学的な表面観察を阻止するために、
ＩＣチップ１２ａの素子形成側表面上に接着フィルム２
０によって搭載される。そして、電力供給源６ａの接続
リード２８とＩＣチップ１２ａの電力供給源接続用電極
パッド１０は、バンプ２７により接続される。
ポキシ基板３６上に実装される。電力供給源６ａは、Ｉ
Ｃチップ１２ａの光学的な表面観察を阻止するために、
ＩＣチップ１２ａの素子形成側表面上に接着フィルム２
０によって搭載される。そして、電力供給源６ａの接続
リード２８とＩＣチップ１２ａの電力供給源接続用電極
パッド１０は、バンプ２７により接続される。
【００３２】このように自己破壊メカニズムを起動させ
た状態で、ＩＣチップ１２ａの外部接続用電極パッド７
は、金ワイヤ３７によりＩＣカード１３ａの電極端子に
当たるコンタクトパターン３５と接続される。こうし
て、実装されたＩＣモジュール１１はモールド樹脂３８
により封止され、ホットメルト接着剤３４によりＩＣカ
ード１３ａのプラスティックケースに搭載される。
た状態で、ＩＣチップ１２ａの外部接続用電極パッド７
は、金ワイヤ３７によりＩＣカード１３ａの電極端子に
当たるコンタクトパターン３５と接続される。こうし
て、実装されたＩＣモジュール１１はモールド樹脂３８
により封止され、ホットメルト接着剤３４によりＩＣカ
ード１３ａのプラスティックケースに搭載される。
【００３３】なお、電力供給源６ａは、破壊回路２、破
壊用キャパシタ３、制御回路乃至素子４ａ、電圧変化検
出回路５−１〜５−ｎに電力を供給するものであって、
破壊回路２を除く半導体集積回路１には、外部接続用電
極パッド７のうちの電力供給端子を介して外部から電力
が供給される。
壊用キャパシタ３、制御回路乃至素子４ａ、電圧変化検
出回路５−１〜５−ｎに電力を供給するものであって、
破壊回路２を除く半導体集積回路１には、外部接続用電
極パッド７のうちの電力供給端子を介して外部から電力
が供給される。
【００３４】ＩＣチップ１２ａの改ざんを目的とする第
三者は、まずプラスティックケースよりＩＣモジュール
１１を外し、次に化学薬品を用いてモールド樹脂３８を
除去する。そして、電力供給源６ａを取り外しにかかる
が、本実施の形態では、電力供給源６ａとＩＣチップ１
２ａとの間が正極及び負極用のｎ対の接続リード２８と
電極パッド１０で接続されているので、これらの接続の
うち何れか１つでも取り外された場合には、電圧変化検
出回路５−１〜５−ｎの何れかにより、その電圧変化が
検出される。
三者は、まずプラスティックケースよりＩＣモジュール
１１を外し、次に化学薬品を用いてモールド樹脂３８を
除去する。そして、電力供給源６ａを取り外しにかかる
が、本実施の形態では、電力供給源６ａとＩＣチップ１
２ａとの間が正極及び負極用のｎ対の接続リード２８と
電極パッド１０で接続されているので、これらの接続の
うち何れか１つでも取り外された場合には、電圧変化検
出回路５−１〜５−ｎの何れかにより、その電圧変化が
検出される。
【００３５】電圧変化検出回路５−１〜５−ｎが電圧変
化を検出して検出信号を出力すると、この検出信号はＯ
Ｒ論理回路２９を介してスイッチ３０の制御入力に与え
られる。これにより、スイッチ３０は、破壊用キャパシ
タ３と破壊回路２とを接続する側に切り替わり、破壊用
キャパシタ３の電力が破壊回路２に印加される。こうし
て、自己破壊メカニズムが起動し、半導体集積回路１の
メモリ情報が破壊される。
化を検出して検出信号を出力すると、この検出信号はＯ
Ｒ論理回路２９を介してスイッチ３０の制御入力に与え
られる。これにより、スイッチ３０は、破壊用キャパシ
タ３と破壊回路２とを接続する側に切り替わり、破壊用
キャパシタ３の電力が破壊回路２に印加される。こうし
て、自己破壊メカニズムが起動し、半導体集積回路１の
メモリ情報が破壊される。
【００３６】なお、メモリ破壊のレベルは、電力供給源
６ａの電圧に応じて、単にメモリ情報を消去するレベル
から、集積回路内の信号配線路に内蔵したヒューズまた
はアンチヒューズを切断することで、半導体集積回路１
そのものを破壊するというレベルまであり得る。
６ａの電圧に応じて、単にメモリ情報を消去するレベル
から、集積回路内の信号配線路に内蔵したヒューズまた
はアンチヒューズを切断することで、半導体集積回路１
そのものを破壊するというレベルまであり得る。
【００３７】例えば電力供給源６ａとして、１つの薄型
リチウム一次電池を前提とすると、破壊用キャパシタ３
に蓄積される電荷による出力電圧も高々３．６Ｖ程度と
なり、破壊回路２により実行されるのは、単に一部メモ
リ情報の消去程度に止まる。この場合は、重要機密情報
が消去されるので、第三者にはメモリのビット情報等は
洩れない。しかし、正常動作可能なＩＣチップ１２ａは
残る。必要なビット情報を別系統の不正行為により入手
して新たに書き込んでやれば、ＩＣチップ１２ａは再利
用可能である。
リチウム一次電池を前提とすると、破壊用キャパシタ３
に蓄積される電荷による出力電圧も高々３．６Ｖ程度と
なり、破壊回路２により実行されるのは、単に一部メモ
リ情報の消去程度に止まる。この場合は、重要機密情報
が消去されるので、第三者にはメモリのビット情報等は
洩れない。しかし、正常動作可能なＩＣチップ１２ａは
残る。必要なビット情報を別系統の不正行為により入手
して新たに書き込んでやれば、ＩＣチップ１２ａは再利
用可能である。
【００３８】ＩＣチップ１２ａの再利用を回避するに
は、改ざんしようとした半導体集積回路１を確実に破壊
する必要がある。この場合には、複数個の薄型リチウム
一次電池を直列接続して電力供給源６ａとして用いるこ
とで、破壊用キャパシタ３に蓄積される電荷による出力
電圧を３．６Ｖ×電池の段数だけ高め、半導体集積回路
１内に設けられたヒューズやアンチヒューズ部分から構
成される破壊回路２に電流を流すことで、半導体集積回
路１の一部信号配線を非可逆的に破壊することで、ＩＣ
チップ１２ａの再利用を回避する。
は、改ざんしようとした半導体集積回路１を確実に破壊
する必要がある。この場合には、複数個の薄型リチウム
一次電池を直列接続して電力供給源６ａとして用いるこ
とで、破壊用キャパシタ３に蓄積される電荷による出力
電圧を３．６Ｖ×電池の段数だけ高め、半導体集積回路
１内に設けられたヒューズやアンチヒューズ部分から構
成される破壊回路２に電流を流すことで、半導体集積回
路１の一部信号配線を非可逆的に破壊することで、ＩＣ
チップ１２ａの再利用を回避する。
【００３９】現行のリチウム一次電池を電力供給源６ａ
として利用する場合、ＩＣチップ１２の厚さが０．０５
ｍｍ、電池厚さが０．１ｍｍであるので、ＩＣカード１
３ａの厚さ０．７６ｍｍを越えない条件のもとで、電力
供給源６ａとしてリチウムー次電池を５層重ね（３．６
×５＝１８Ｖ）しても、合計０．５５ｍｍ（＝０．１ｍ
ｍ×５＋０．０５ｍｍ）程度に納めることが可能であ
る。
として利用する場合、ＩＣチップ１２の厚さが０．０５
ｍｍ、電池厚さが０．１ｍｍであるので、ＩＣカード１
３ａの厚さ０．７６ｍｍを越えない条件のもとで、電力
供給源６ａとしてリチウムー次電池を５層重ね（３．６
×５＝１８Ｖ）しても、合計０．５５ｍｍ（＝０．１ｍ
ｍ×５＋０．０５ｍｍ）程度に納めることが可能であ
る。
【００４０】［実施の形態の２］図３は本発明の第２の
実施の形態を示す自己破壊型半導体装置の回路ブロック
構成図であり、図１と同等の構成には同一の符号を付し
てある。なお、この自己破壊型半導体装置の平面図及び
断面図は図２とほぼ同様なので、ここでは省略してい
る。本実施の形態では、実施の形態の１と比べて、電力
供給源６ｂの正極用及び負極用の接続リード２８をそれ
ぞれ１本ずつ増やし、同様に正極用及び負極用の電極パ
ッド１０をそれぞれ１個ずつ増やしている。
実施の形態を示す自己破壊型半導体装置の回路ブロック
構成図であり、図１と同等の構成には同一の符号を付し
てある。なお、この自己破壊型半導体装置の平面図及び
断面図は図２とほぼ同様なので、ここでは省略してい
る。本実施の形態では、実施の形態の１と比べて、電力
供給源６ｂの正極用及び負極用の接続リード２８をそれ
ぞれ１本ずつ増やし、同様に正極用及び負極用の電極パ
ッド１０をそれぞれ１個ずつ増やしている。
【００４１】新たに増やされた１対の電極パッド１０に
は、例えば２つのキャパシタを直列に接続した分圧回路
８が接続されている。電圧変化検出回路５−１〜５−ｎ
は、分圧回路８が接続されていない正極用の電極パッド
１０毎に設けられ、電圧変化検出回路５−（ｎ＋１）〜
５−２ｎは、分圧回路８が接続されていない負極用の電
極パッド１０毎に設けられている。
は、例えば２つのキャパシタを直列に接続した分圧回路
８が接続されている。電圧変化検出回路５−１〜５−ｎ
は、分圧回路８が接続されていない正極用の電極パッド
１０毎に設けられ、電圧変化検出回路５−（ｎ＋１）〜
５−２ｎは、分圧回路８が接続されていない負極用の電
極パッド１０毎に設けられている。
【００４２】そして、各電圧変化検出回路５−１〜５−
２ｎの一方の入力は分圧回路８の出力端子と接続されて
いる。制御回路乃至素子４ｂは、各電圧変化検出回路５
−１〜５−２ｎから出力される検出信号の論理和をとる
ＯＲ論理回路２９ａと、このＯＲ論理回路２９ａの出力
を制御入力とする２ｎ個のスイッチ３０とを有してい
る。
２ｎの一方の入力は分圧回路８の出力端子と接続されて
いる。制御回路乃至素子４ｂは、各電圧変化検出回路５
−１〜５−２ｎから出力される検出信号の論理和をとる
ＯＲ論理回路２９ａと、このＯＲ論理回路２９ａの出力
を制御入力とする２ｎ個のスイッチ３０とを有してい
る。
【００４３】その他の構成は図１と同様である。本実施
の形態では、電力供給源６ｂを分圧回路８に接続するこ
とで、内部的にグランド電位を電力供給源６ｂとは別の
電位に設定し、このグランド電位（分圧回路８の出力端
子の電位）と２ｎ個の電極パッド１０との間の電圧を容
量結合性の電圧変化検出回路５−１〜５−２ｎにより個
別に検出できるように配置している。
の形態では、電力供給源６ｂを分圧回路８に接続するこ
とで、内部的にグランド電位を電力供給源６ｂとは別の
電位に設定し、このグランド電位（分圧回路８の出力端
子の電位）と２ｎ個の電極パッド１０との間の電圧を容
量結合性の電圧変化検出回路５−１〜５−２ｎにより個
別に検出できるように配置している。
【００４４】こうして、実施の形態の１と同様の効果を
得ることができる。なお、本実施の形態と実施の形態の
１は機能的には同じであるが、製造プロセスを考えた場
合、例えばＣＭＯＳで作る際には本実施の形態のような
構成にした方が作り易いという効果がある。
得ることができる。なお、本実施の形態と実施の形態の
１は機能的には同じであるが、製造プロセスを考えた場
合、例えばＣＭＯＳで作る際には本実施の形態のような
構成にした方が作り易いという効果がある。
【００４５】なお、本実施の形態では、接続リード２８
と電極パッド１０の数を増やしているが、実施の形態の
１と同数でもよい。この場合には、２つの電圧変化検出
回路が直列に接続されている何れかの１つの電極パッド
対に分圧回路８を接続すればよい。
と電極パッド１０の数を増やしているが、実施の形態の
１と同数でもよい。この場合には、２つの電圧変化検出
回路が直列に接続されている何れかの１つの電極パッド
対に分圧回路８を接続すればよい。
【００４６】［実施の形態の３］次に、図４を参照し
て、本発明の第３の実施の形態について説明する。本発
明において、電力供給源６ａ，６ｂの出力電圧は、電圧
変化検出回路５−１〜５−２ｎにより常時監視されなく
てはならない。しかし、電力供給源６ａ，６ｂとして、
薄型リチウム電池を搭載する場合、その容量密度は３ｍ
Ａｈ／ｃｍ2 （一段セル、０．１ｍｍ）程度と小さいの
で、大電流を常時流し続けるような回路構成では、電池
寿命が極めて短くなる。
て、本発明の第３の実施の形態について説明する。本発
明において、電力供給源６ａ，６ｂの出力電圧は、電圧
変化検出回路５−１〜５−２ｎにより常時監視されなく
てはならない。しかし、電力供給源６ａ，６ｂとして、
薄型リチウム電池を搭載する場合、その容量密度は３ｍ
Ａｈ／ｃｍ2 （一段セル、０．１ｍｍ）程度と小さいの
で、大電流を常時流し続けるような回路構成では、電池
寿命が極めて短くなる。
【００４７】したがって、電圧変化検出回路５−１〜５
−２ｎの構成については、その動作に係わる電流経路に
リーク経路を合まないような、容量結合性の回路構成と
することが必須条件である。図４に、そのような容量結
合性の電圧変化検出回路の一例を示す。本実施の形態で
は、電圧変化検出用素子にＭＯＳ電界効果型トランジス
タを用いている。
−２ｎの構成については、その動作に係わる電流経路に
リーク経路を合まないような、容量結合性の回路構成と
することが必須条件である。図４に、そのような容量結
合性の電圧変化検出回路の一例を示す。本実施の形態で
は、電圧変化検出用素子にＭＯＳ電界効果型トランジス
タを用いている。
【００４８】電力供給源６ａ，６ｂの出力電圧は、電圧
分圧用容量Ｃ1 ，Ｃ2 および抵抗Ｒ1 により分圧され、
電圧分圧用容量Ｃ1 ，Ｃ2 の接続点から電圧変化検出用
トランジスタ３１のゲートへ入力される。この電圧変化
検出用のトランジスタ３１の消費電力は微小であるの
で、破壊用キャパシタ３に蓄積された電圧をその駆動電
圧とすることもできるし、破壊用キャパシタ３とは別個
に設けた大容量の破壊用キャパシタに蓄積された電圧を
用いてもよい。
分圧用容量Ｃ1 ，Ｃ2 および抵抗Ｒ1 により分圧され、
電圧分圧用容量Ｃ1 ，Ｃ2 の接続点から電圧変化検出用
トランジスタ３１のゲートへ入力される。この電圧変化
検出用のトランジスタ３１の消費電力は微小であるの
で、破壊用キャパシタ３に蓄積された電圧をその駆動電
圧とすることもできるし、破壊用キャパシタ３とは別個
に設けた大容量の破壊用キャパシタに蓄積された電圧を
用いてもよい。
【００４９】ＩＣカード１３ａの改ざんを目的とする第
三者が、電力供給源６ａあるいは６ｂの接続を外すと、
トランジスタ３１の閾値電圧近傍に設定されている容量
分割された電圧が変動し、これによりトランジスタ３１
がオン動作する。これに応じて、トランジスタ３１のソ
ースとドレインの間に電流が流れ、抵抗Ｒ2 の端子間に
電圧降下が生ずる。この電圧降下が、後段増幅回路３３
を介して、制御回路乃至素子４ａ，４ｂへ検出信号とし
て出力されることになる。
三者が、電力供給源６ａあるいは６ｂの接続を外すと、
トランジスタ３１の閾値電圧近傍に設定されている容量
分割された電圧が変動し、これによりトランジスタ３１
がオン動作する。これに応じて、トランジスタ３１のソ
ースとドレインの間に電流が流れ、抵抗Ｒ2 の端子間に
電圧降下が生ずる。この電圧降下が、後段増幅回路３３
を介して、制御回路乃至素子４ａ，４ｂへ検出信号とし
て出力されることになる。
【００５０】［実施の形態の４］次に、図５を参照し
て、本発明の第４の実施の形態について説明する。搭載
する薄型の電力供給源６ａ，６ｂの容量に限りがあるこ
とから、制御回路乃至素子４ａ，４ｂ内のスイッチ３０
としては、できる限り消費電力の小さいものが望まし
い。通常、スイッチ３０は、トランジスタを組み合わせ
て構成する半導体スイッチが一般的であるが、この場
合、オフ時のサブスレッショルド電流リークによる電力
消費を低減することが大きな課題である。
て、本発明の第４の実施の形態について説明する。搭載
する薄型の電力供給源６ａ，６ｂの容量に限りがあるこ
とから、制御回路乃至素子４ａ，４ｂ内のスイッチ３０
としては、できる限り消費電力の小さいものが望まし
い。通常、スイッチ３０は、トランジスタを組み合わせ
て構成する半導体スイッチが一般的であるが、この場
合、オフ時のサブスレッショルド電流リークによる電力
消費を低減することが大きな課題である。
【００５１】本発明では、そのような低消費電力のスイ
ッチ３０として、可動部を有する微小機械素子の一種
で、静電引力を利用して接点の開閉を行うマイクロメカ
ニカルスイッチを用いることも可能である。図５に、そ
のような静電引力で接点の開閉を行うマイクロメカニカ
ルスイッチの一例を示す。同図において、（ａ）は断面
図、（ｂ）は平面図である。なお、図５は、スイッチ３
０の１個分を示している。
ッチ３０として、可動部を有する微小機械素子の一種
で、静電引力を利用して接点の開閉を行うマイクロメカ
ニカルスイッチを用いることも可能である。図５に、そ
のような静電引力で接点の開閉を行うマイクロメカニカ
ルスイッチの一例を示す。同図において、（ａ）は断面
図、（ｂ）は平面図である。なお、図５は、スイッチ３
０の１個分を示している。
【００５２】図５（ａ）に示すように、マイクロメカニ
カルスイッチには、可動吸引電極４７は、支持梁４８お
よび接続用電極４９ａを通して設置されている。固定吸
引電極５０に電圧を印加しない場合、可動接点電極５１
は支持梁４８の弾性力（上向き）により、固定接点電極
５２ｂ，５２ｃ側に押しつけられている。
カルスイッチには、可動吸引電極４７は、支持梁４８お
よび接続用電極４９ａを通して設置されている。固定吸
引電極５０に電圧を印加しない場合、可動接点電極５１
は支持梁４８の弾性力（上向き）により、固定接点電極
５２ｂ，５２ｃ側に押しつけられている。
【００５３】この結果、ＣＯＭＭ入力端子５３は、出力
２端子５４ｂと導通している。なお、固定接点電極５２
ｂ，５２ｃは、接点電極支持部５５により支持され、そ
れぞれ接続用電極４９ｂ，４９ｃを介してＣＯＭＭ入力
端子５３および出力２端子５４ｂに電気的に接続されて
いる。また、可動接点電極５１は、絶縁膜５７により支
持梁４８と電気的に絶縁されているとともに、機械的に
支持梁４８に固定されている。
２端子５４ｂと導通している。なお、固定接点電極５２
ｂ，５２ｃは、接点電極支持部５５により支持され、そ
れぞれ接続用電極４９ｂ，４９ｃを介してＣＯＭＭ入力
端子５３および出力２端子５４ｂに電気的に接続されて
いる。また、可動接点電極５１は、絶縁膜５７により支
持梁４８と電気的に絶縁されているとともに、機械的に
支持梁４８に固定されている。
【００５４】可動接点動作用電源端子５６から固定吸引
電極５０に電圧を印加すると、固定吸引電極５０と可動
吸引電極４７との間に働く静電引力により、支持梁４８
は下がる。すると、可動接点電極５１は固定接点電極５
２ｂ，５２ｃ側から離れ、反対側の固定接点電極５２
ａ，５２ｄ側に押しつけられる。この結果、可動接点電
極５１を介して、ＣＯＭＭ入力端子５３が出力１端子５
４ａと導通する。
電極５０に電圧を印加すると、固定吸引電極５０と可動
吸引電極４７との間に働く静電引力により、支持梁４８
は下がる。すると、可動接点電極５１は固定接点電極５
２ｂ，５２ｃ側から離れ、反対側の固定接点電極５２
ａ，５２ｄ側に押しつけられる。この結果、可動接点電
極５１を介して、ＣＯＭＭ入力端子５３が出力１端子５
４ａと導通する。
【００５５】固定吸引電極５０への電圧印加を停止する
と、支持梁４８の弾性力により、可動接点電極５１は上
方に移動する。この結果、再び可動接点電極５１は、固
定接点電極５２ｂ，５２ｃ側に押しつけられ、ＣＯＭＭ
入力端子５３は出力２端子５４ｂと導通する。このよう
にして、マイクロメカニカルスイッチにより、電流経路
の切換が行われる。
と、支持梁４８の弾性力により、可動接点電極５１は上
方に移動する。この結果、再び可動接点電極５１は、固
定接点電極５２ｂ，５２ｃ側に押しつけられ、ＣＯＭＭ
入力端子５３は出力２端子５４ｂと導通する。このよう
にして、マイクロメカニカルスイッチにより、電流経路
の切換が行われる。
【００５６】なお、図５では、ＯＲ論理回路２９につい
て記載していないが、ＯＲ論理回路２９はＣＭＯＳ等で
構成することができ、その出力を可動接点動作用電源端
子５６に接続すればよい。また、破壊用キャパシタ３の
一端をＣＯＭＭ入力端子５３に接続し、破壊回路２の一
端を出力１端子５４ａに接続し、電極パッド１０を出力
２端子５４ｂに接続すればよい。
て記載していないが、ＯＲ論理回路２９はＣＭＯＳ等で
構成することができ、その出力を可動接点動作用電源端
子５６に接続すればよい。また、破壊用キャパシタ３の
一端をＣＯＭＭ入力端子５３に接続し、破壊回路２の一
端を出力１端子５４ａに接続し、電極パッド１０を出力
２端子５４ｂに接続すればよい。
【００５７】［実施の形態の５］次に、図６を参照し
て、本発明の第５の実施の形態について説明する。本発
明において、破壊回路２の構成は、ＩＣチップ１２ａの
再利用を回避するのに重要である。本発明では、破壊用
キャパシタ３に蓄積された電力を用いて、ヒューズある
いはアンチヒューズを含んだ一部回路を破壊することに
より、確実に集積回路の機能を破壊する。
て、本発明の第５の実施の形態について説明する。本発
明において、破壊回路２の構成は、ＩＣチップ１２ａの
再利用を回避するのに重要である。本発明では、破壊用
キャパシタ３に蓄積された電力を用いて、ヒューズある
いはアンチヒューズを含んだ一部回路を破壊することに
より、確実に集積回路の機能を破壊する。
【００５８】破壊すべき回路としては、図６に示すよう
に、ＩＣチップ１２ａの動作において最も重要なＲＯＭ
ブート回路の読み出し回路などが一例として考えられ
る。図６（ａ）では、読み出し回路のアドレス信号のデ
コーダ入出力線部分、例えば信号線ＣA0，ＣA1，ＣA2、
ＣA3、ＲA0，ＲA1，ＲA2、ＲA3の一部にアンチヒューズ
３９を設けて、破壊回路２を構成している。
に、ＩＣチップ１２ａの動作において最も重要なＲＯＭ
ブート回路の読み出し回路などが一例として考えられ
る。図６（ａ）では、読み出し回路のアドレス信号のデ
コーダ入出力線部分、例えば信号線ＣA0，ＣA1，ＣA2、
ＣA3、ＲA0，ＲA1，ＲA2、ＲA3の一部にアンチヒューズ
３９を設けて、破壊回路２を構成している。
【００５９】図６（ｂ）に、各セル部分におけるセル構
成の平面パタン図を示す。行デコーダ４０の入出力は、
各セル１００〜１３３を構成するセルトランジスタのゲ
ート電極を構成しているポリシリコンのワード線を介し
て行われており、これに垂直に第１層Ａｌによるビット
線４３（Ｂ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ）が走っている。ここ
では、行デコーダ４０のゲートＧR1の信号入出力線ＲA1
の部分に薄い酸化膜によるアンチヒューズ３９（図中
「×」印）を設けてある。
成の平面パタン図を示す。行デコーダ４０の入出力は、
各セル１００〜１３３を構成するセルトランジスタのゲ
ート電極を構成しているポリシリコンのワード線を介し
て行われており、これに垂直に第１層Ａｌによるビット
線４３（Ｂ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ）が走っている。ここ
では、行デコーダ４０のゲートＧR1の信号入出力線ＲA1
の部分に薄い酸化膜によるアンチヒューズ３９（図中
「×」印）を設けてある。
【００６０】図７はアンチヒューズの構造を示してお
り、（ａ）は平面パタン図、（ｂ）はＡ−Ａ’断面図で
ある。図７（ｂ）に示すように、通常、Ｐ型のＳｉ半導
体基板上に素子分離絶縁膜（ＬＯＣＯＳ）４６により絶
縁された状態で、ポリシリコンのワード線４２が走る。
アンチヒューズ３９は、素子分離絶縁膜４６を一部形成
せず、そこに薄いゲート酸化膜３９ａを形成した後、燐
を高濃度に打ち込むことで、Ｎ＋拡散層４５を設け、こ
れをグランドとする。
り、（ａ）は平面パタン図、（ｂ）はＡ−Ａ’断面図で
ある。図７（ｂ）に示すように、通常、Ｐ型のＳｉ半導
体基板上に素子分離絶縁膜（ＬＯＣＯＳ）４６により絶
縁された状態で、ポリシリコンのワード線４２が走る。
アンチヒューズ３９は、素子分離絶縁膜４６を一部形成
せず、そこに薄いゲート酸化膜３９ａを形成した後、燐
を高濃度に打ち込むことで、Ｎ＋拡散層４５を設け、こ
れをグランドとする。
【００６１】このゲート酸化膜３９ａで絶縁されたＮ＋
拡散層４５上を走るポリシリコンのワード線４２に、電
力供給源６からの電荷を蓄積した大容量の破壊用キャパ
シタ３から電圧を印加すると、ゲート酸化膜３９ａが絶
縁破壊され、ワード線４２が基板と短絡する。この結
果、このワード線４２を用いる行デコーダ４０によりア
ドレッシングされる全てのセル（セル１０１，１１１，
１２１，１３１）が読み出し不能となり、ＲＯＭの読み
出しが確実に阻止される。
拡散層４５上を走るポリシリコンのワード線４２に、電
力供給源６からの電荷を蓄積した大容量の破壊用キャパ
シタ３から電圧を印加すると、ゲート酸化膜３９ａが絶
縁破壊され、ワード線４２が基板と短絡する。この結
果、このワード線４２を用いる行デコーダ４０によりア
ドレッシングされる全てのセル（セル１０１，１１１，
１２１，１３１）が読み出し不能となり、ＲＯＭの読み
出しが確実に阻止される。
【００６２】なお、ゲート酸化膜３９ａの膜厚として８
ｎｍを用いると、その絶縁溶融破壊には２０ＭＶ／ｃｍ
もの高電界が必要となる。この場合、破壊に必要な電圧
は１６Ｖとなり、薄型のリチウムー次電池を電力供給源
６として用いる場合は、３．６Ｖ×５段＝１８Ｖである
ので、４〜５段程直列接続して配置し、この電力を大容
量の破壊用キャパシタ３に蓄積することにより、十分な
破壊用電力が得られる。
ｎｍを用いると、その絶縁溶融破壊には２０ＭＶ／ｃｍ
もの高電界が必要となる。この場合、破壊に必要な電圧
は１６Ｖとなり、薄型のリチウムー次電池を電力供給源
６として用いる場合は、３．６Ｖ×５段＝１８Ｖである
ので、４〜５段程直列接続して配置し、この電力を大容
量の破壊用キャパシタ３に蓄積することにより、十分な
破壊用電力が得られる。
【００６３】あるいは、信号入出力線ＲA1として動作し
ているポリシリコンのワード線４２の一部を細線化する
ことにより、その部分をヒューズとすることもできる。
すなわち、その信号線に、電荷を蓄積した大容量の破壊
用キャパシタ３より大電流を流し、ポリシリコン配線の
細線化した部分を熱溶融により飛散させる。こうして、
信号入出力線ＲA1の途中に設けたヒューズ部分を断線さ
せることで、ＲＯＭブート回路の読み出し回路を破壊さ
せることもできる。
ているポリシリコンのワード線４２の一部を細線化する
ことにより、その部分をヒューズとすることもできる。
すなわち、その信号線に、電荷を蓄積した大容量の破壊
用キャパシタ３より大電流を流し、ポリシリコン配線の
細線化した部分を熱溶融により飛散させる。こうして、
信号入出力線ＲA1の途中に設けたヒューズ部分を断線さ
せることで、ＲＯＭブート回路の読み出し回路を破壊さ
せることもできる。
【００６４】
【発明の効果】本発明によれば、請求項１に記載のよう
に、電力供給源と半導体集積回路との間が正極及び負極
用のｎ対の接続リードと接続端子とで接続されているの
で、これらの接続のうち何れか１つでも取り外された場
合には、ｎ個あるいは２ｎ個の電圧変化検出回路の何れ
かにより、その電圧変化が検出される。このため、半導
体集積回路の改ざんを目的とする第三者が電力供給源の
取り外しをしようとすれば、破壊回路が確実に動作し
て、メモリ情報の一部破壊や一部信号配線の断線により
改ざん行為を確実に防止することができる。
に、電力供給源と半導体集積回路との間が正極及び負極
用のｎ対の接続リードと接続端子とで接続されているの
で、これらの接続のうち何れか１つでも取り外された場
合には、ｎ個あるいは２ｎ個の電圧変化検出回路の何れ
かにより、その電圧変化が検出される。このため、半導
体集積回路の改ざんを目的とする第三者が電力供給源の
取り外しをしようとすれば、破壊回路が確実に動作し
て、メモリ情報の一部破壊や一部信号配線の断線により
改ざん行為を確実に防止することができる。
【００６５】また、請求項５に記載のように、電力供給
源を半導体集積回路の重要部分を遮蔽するように配置し
たので、光学的観察を回避することができる。特に、表
面観察のためには、遮蔽に用いている電力供給源を半導
体集積回路より取り外す必要があるが、そのような行為
は、これまで詳しく説明してきたように改ざんしようと
する半導体集積回路そのものを破壊してしまうので、半
導体集積回路のメモリ内容の改ざん行為を確実に防止で
きる。
源を半導体集積回路の重要部分を遮蔽するように配置し
たので、光学的観察を回避することができる。特に、表
面観察のためには、遮蔽に用いている電力供給源を半導
体集積回路より取り外す必要があるが、そのような行為
は、これまで詳しく説明してきたように改ざんしようと
する半導体集積回路そのものを破壊してしまうので、半
導体集積回路のメモリ内容の改ざん行為を確実に防止で
きる。
【図１】 本発明の第１の実施の形態を示す自己破壊型
半導体装置の回路ブロック構成図である。
半導体装置の回路ブロック構成図である。
【図２】 図１の自己破壊型半導体装置の配置構成例を
示す平面図および断面図である。
示す平面図および断面図である。
【図３】 本発明の第２の実施の形態を示す自己破壊型
半導体装置の回路ブロック構成図である。
半導体装置の回路ブロック構成図である。
【図４】 本発明の第３の実施の形態を示す電圧変化検
出回路の構成例を示す回路図である。
出回路の構成例を示す回路図である。
【図５】 本発明の第４の実施の形態を示す制御回路乃
至素子の構成例を示す断面図および平面図である。
至素子の構成例を示す断面図および平面図である。
【図６】 本発明の第５の実施の形態を示すアンチヒュ
ーズ用いた破壊回路の構成例を示す説明図である。
ーズ用いた破壊回路の構成例を示す説明図である。
【図７】 アンチヒューズの構成例を示す説明図であ
る。
る。
【図８】 一般的なＩＣカードの構成例を示す説明図で
ある。
ある。
【図９】 従来の自己破壊型半導体装置の回路ブロック
構成図である。
構成図である。
【図１０】 図９の自己破壊型半導体装置の配置構成例
を示す平面図および断面図である。
を示す平面図および断面図である。
【図１１】 図９の自己破壊型半導体装置の配置構成例
を示す平面図および断面図である。
を示す平面図および断面図である。
１…半導体集積回路、２…破壊回路、３…破壊用キャパ
シタ、４ａ…制御回路乃至素子、５−１〜５−２ｎ…電
圧変化検出回路、６ａ、６ｂ…電力供給源、７…外部接
続用電極パッド、８…分圧回路、９ａ、９ｂ…半導体基
板、１０…電力供給源接続用電極パッド、１１ａ…ＩＣ
モジュール、１２ａ、１２ｂ…ＩＣチップ、１３ａ…Ｉ
Ｃカード（プラスチックケース）、１４…データメモ
リ、１５…周辺回路、１６…プログラムメモリ、１７…
中央演算処理部、１８…ランダムアクセスメモリ、１９
…認証用マイクロプロセッサ、２０…接着フィルム、２
１…正極集電体兼端子板、２２…正極、２３…固体電解
質、２４…負極、２５…負極集電体兼端子板、２６封止
材、２７…バンプ、２８…接続リード、２９、２９ａ…
ＯＲ論理回路、３０…スイッチ、３４…ホットメタル接
着剤、３５…コンタクトパターン、３６…ガラスエポキ
シ基板、３７…金ワイヤ、３８…モールド樹脂。
シタ、４ａ…制御回路乃至素子、５−１〜５−２ｎ…電
圧変化検出回路、６ａ、６ｂ…電力供給源、７…外部接
続用電極パッド、８…分圧回路、９ａ、９ｂ…半導体基
板、１０…電力供給源接続用電極パッド、１１ａ…ＩＣ
モジュール、１２ａ、１２ｂ…ＩＣチップ、１３ａ…Ｉ
Ｃカード（プラスチックケース）、１４…データメモ
リ、１５…周辺回路、１６…プログラムメモリ、１７…
中央演算処理部、１８…ランダムアクセスメモリ、１９
…認証用マイクロプロセッサ、２０…接着フィルム、２
１…正極集電体兼端子板、２２…正極、２３…固体電解
質、２４…負極、２５…負極集電体兼端子板、２６封止
材、２７…バンプ、２８…接続リード、２９、２９ａ…
ＯＲ論理回路、３０…スイッチ、３４…ホットメタル接
着剤、３５…コンタクトパターン、３６…ガラスエポキ
シ基板、３７…金ワイヤ、３８…モールド樹脂。
Claims (5)
- 【請求項１】 半導体メモリ素子とこのメモリ素子に記
憶されたデータを処理する中央演算処理素子とが同一半
導体基板上に形成された半導体集積回路を有する半導体
装置において、 正極及び負極用の接続リードをそれぞれｎ個ずつ備えた
電力供給源を有すると共に、 前記半導体集積回路のメモリ情報の少なくとも一部を破
壊あるいは少なくとも一部の信号配線を断線させること
により自己破壊を行う破壊回路と、 この破壊回路により自己破壊を行うための電荷を蓄積し
ておく破壊用キャパシタと、 この破壊用キャパシタに電荷を蓄積する前記電力供給源
の正極及び負極用にそれぞれｎ個ずつ設けられた接続端
子と、 正極及び負極用の接続端子対毎に設けられ、この接続端
子対の端子間電圧を監視しその電圧低下に応じて検出信
号を出力するｎ個の電圧変化検出回路と、 通常動作時は前記接続端子を介して電力供給源と破壊用
キャパシタを接続し、少なくとも１つの電圧変化検出回
路から検出信号が出力されたときは、前記接続を遮断し
て破壊用キャパシタと破壊回路を接続する制御回路乃至
素子とを、それぞれ前記半導体基板上に有し、 前記接続端子に電力供給源を接続して配置することを特
徴とする自己破壊型半導体装置。 - 【請求項２】 半導体メモリ素子とこのメモリ素子に記
憶されたデータを処理する中央演算処理素子とが同一半
導体基板上に形成された半導体集積回路を有する半導体
装置において、 正極及び負極用の接続リードをそれぞれｎ個ずつ備えた
電力供給源を有すると共に、 前記半導体集積回路のメモリ情報の少なくとも一部を破
壊あるいは少なくとも一部の信号配線を断線させること
により自己破壊を行う破壊回路と、 この破壊回路により自己破壊を行うための電荷を蓄積し
ておく破壊用キャパシタと、 この破壊用キャパシタに電荷を蓄積する前記電力供給源
の正極及び負極用にそれぞれｎ個ずつ設けられた接続端
子と、 正極及び負極用各々１つずつの接続端子間の電圧を分圧
する分圧回路と、 正極用の接続端子毎に設けられると共に負極用の接続端
子毎に設けられ、正極用の接続端子と分圧回路の出力端
子の端子間電圧あるいは負極用の接続端子と分圧回路の
出力端子の端子間電圧を監視し、その電圧低下に応じて
検出信号を出力する２ｎ個の電圧変化検出回路と、 通常動作時は前記接続端子を介して電力供給源と破壊用
キャパシタを接続し、少なくとも１つの電圧変化検出回
路から検出信号が出力されたときは、前記接続を遮断し
て破壊用キャパシタと破壊回路を接続する制御回路乃至
素子とを、それぞれ前記半導体基板上に有し、 前記接続端子に電力供給源を接続して配置することを特
徴とする自己破壊型半導体装置。 - 【請求項３】 半導体メモリ素子とこのメモリ素子に記
憶されたデータを処理する中央演算処理素子とが同一半
導体基板上に形成された半導体集積回路を有する半導体
装置において、 正極及び負極用の接続リードをそれぞれｎ＋１個ずつ備
えた電力供給源を有すると共に、 前記半導体集積回路のメモリ情報の少なくとも一部を破
壊あるいは少なくとも一部の信号配線を断線させること
により自己破壊を行う破壊回路と、 この破壊回路により自己破壊を行うための電荷を蓄積し
ておく破壊用キャパシタと、 この破壊用キャパシタに電荷を蓄積する前記電力供給源
の正極及び負極用にそれぞれｎ＋１個ずつ設けられた接
続端子と、 正極及び負極用各々１つずつの接続端子間の電圧を分圧
する分圧回路と、 分圧回路が接続されていない正極用の接続端子毎に設け
られると共に負極用の接続端子毎に設けられ、正極用の
接続端子と分圧回路の出力端子の端子間電圧あるいは負
極用の接続端子と分圧回路の出力端子の端子間電圧を監
視し、その電圧低下に応じて検出信号を出力する２ｎ個
の電圧変化検出回路と、 通常動作時は前記接続端子を介して電力供給源と破壊用
キャパシタを接続し、少なくとも１つの電圧変化検出回
路から検出信号が出力されたときは、前記接続を遮断し
て破壊用キャパシタと破壊回路を接続する制御回路乃至
素子とを、それぞれ前記半導体基板上に有し、 前記接続端子に電力供給源を接続して配置することを特
徴とする自己破壊型半導体装置。 - 【請求項４】 請求項１、２又は３記載の自己破壊型半
導体装置において、 各電圧変化検出回路からの検出信号がＯＲ論理回路を介
して制御回路乃至素子に入力されることを特徴とする自
己破壊型半導体装置。 - 【請求項５】 請求項１、２又は３記載の自己破壊型半
導体装置において、 前記電力供給源は、半導体集積回路の重要部分を光学的
に遮蔽するように、前記半導体集積回路上に形成された
層間絶縁膜上に配置されることを特徴とする自己破壊型
半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15722498A JP3725695B2 (ja) | 1998-06-05 | 1998-06-05 | 自己破壊型半導体装置 |
Applications Claiming Priority (1)
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| JP15722498A JP3725695B2 (ja) | 1998-06-05 | 1998-06-05 | 自己破壊型半導体装置 |
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| Publication Number | Publication Date |
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| JPH11354731A true JPH11354731A (ja) | 1999-12-24 |
| JP3725695B2 JP3725695B2 (ja) | 2005-12-14 |
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| JP15722498A Expired - Fee Related JP3725695B2 (ja) | 1998-06-05 | 1998-06-05 | 自己破壊型半導体装置 |
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| JP (1) | JP3725695B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503662A (ja) * | 2001-05-03 | 2005-02-03 | エイチアールエル ラボラトリーズ，エルエルシー | リバースエンジニアリングを防止するためのビット線ブロック及び／あるいはワード線ブロックを有するメモリ |
| DE102009013606B4 (de) * | 2009-03-17 | 2013-11-07 | Attila Landauer | Speichervorrichtung zur Verhinderung einer unautorisierten Verwendung von Daten und Verfahren zum Betreiben derselben |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP3725695B2 (ja) | 2005-12-14 |
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