JP3641149B2 - 自己破壊型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、機密性の高い重要な情報を記憶および処理する機能を備えた半導体集積回路のメモリ内容の改ざんに対する物理的セキュリティー技術に係わり、特に物理的攻撃を検出したときに自己破壊を行う自己破壊型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子的な現金である電子マネーをネットワークシステムを介して送受信する際に用いられるＩＣカード及びそのＩＣカード搭載用のＩＣチップの開発が活発に行われている。このＩＣチップは、データ記億部に加えて、高機能化・ハイセキュリティ化のための制御部（ＣＰＵ）を備えた一つの半導体装置であり、ハイエンドクラスではデジタルデータの改ざん防止のため、暗号を使用して信号処理するための暗号処理専用のコプロセッサも搭載されている。
【０００３】
また、ハイエンドクラスのＩＣチップには、デジタルデータの偽造対策として、耐タンパ（Tamper resistance ）回路と呼ばれる不正動作防止回路も搭載されている。耐タンパ回路は、アタッカ（不正な解析者）がＩＣチップを解析し、その動作を解析して、デジタルデータを改ざん、偽造することを防止する回路で、この耐タンパ回路の例としては、周波数検知回路、温度検知回路、電源電圧検知回路等がある。
【０００４】
周波数検知回路については、アタッカがＣＰＵへのクロックを１命令ごと入れながら解析する手法をとることが考えられ、この解析を防ぐためにＣＰＵのクロックを検知する低周波検知回路が内蔵されている。
また、ＩＣチップ上の集積回路は、どんな温度でも動作するというわけではなく、必ず最適の動作温度が存在する。この動作温度以外になったときには、動作が保証できなくなるため、温度検知回路により、規格外の温度になったとき集積回路の動作を停止させるようにしている。
同様に、規格電圧以外の電圧が印加されると集積回路の動作が不安定になるため、電源電圧検知回路により、正常電圧以外の電圧になったとき集積回路が動作しないように工夫している。
【０００５】
しかし、これらの耐タンパ回路は、外部接続用電極を介したＩＣチップの電気的な信号データ解析を防止するためのものなので、ＩＣチップの物理的な解剖・解析を防止することはできない。
また、これらの耐タンパ回路は、外部接続用電極より供給された電力によって動作する回路であって、ＩＣカードがリーダ／ライタに装着された状態におけるアタッカによる解析に対する防衛策であるに過ぎない。
【０００６】
一般的に、アタッカが仕掛ける攻撃には制限はなく、偽造・改ざんの目的達成のためには、利用可能な全ての手法が試みられるであろう。これに対して、物理的攻撃に対処しなくてはならないＩＣチップ提供者の立場からは、コストや、チップサイズ、動作周波数、機能等の様々な制約条件によって、アタッカが仕掛けると考えうる全ての攻撃形態に対して、万全の対策をすべて準備し、チップ上ないしシステム上に予め組み込んでおくことは不可能である。
【０００７】
例えば、半導体集積回路（Integrated Circuit;IC ）が形成されている半導体装置のその集積回路の機能、動作方法、回路方式、回路パタン、記憶データなどを解析するため、従来より、図９に示すように、半導体装置に設けられている外部接続用の電極パッド７（７−１〜７−８）あるいは電極パッド７とワイヤボンディングされているコンタクトパターン３５（３５−１〜３５−８）に探査用電源を接続し、電気信号を供給してＩＣテスター等で端子の信号の入出力信号を測定する方法がある。
【０００８】
また、それらの解析のため、半導体装置表面より光学顕微鏡などの形状認識装置を用いて、回路ブロック構成や、回路パタンそのものを観察し、さらに一歩進んで、電子ビームテスター等を用いて電極パッド７に現れない電位信号を集積回路内部の配線上で観測する方法がある。
したがって、現行のＩＣカード１３においては、ＩＣモジュール１１を開放・解剖し、ＩＣチップ１２内部の情報を読み出し、さらにメモリ内容を解析して改ざんすることが可能であり、セキュリテイーの観点から問題である。
【０００９】
例えば、現在使用されている接触型ＩＣカードは次のように構成されている。すなわち、キャッシュカードやクレジットカードと同じサイズのプラスティック材料からなるカード本体１３と、中央演算部やメモリ等を内蔵したＩＣモジュール１１とからなり、カード表面の８つのコンタクトパターン３５を介して、ＩＣチップ上の外部接続用電極パッド７によりカード外部と電気信号をやり取りを行っている。このＩＣカードは、従来の磁気カードの置き換えとして、厚み０．７６ｍｍの中にＩＣチップと接触端子を納めることが必要不可欠とされている。
【００１０】
図９は、現在使用されている接触型のＩＣカード１３の概略的な構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）は断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
図９（ｃ）に示すように、カード厚０．７６ｍｍのＩＣカード１３には、ＩＣチップ１２とコンタクト電極基体とから構成されるＩＣモジュール１１がホットメルト接着剤３４によって搭載されている。コンタクト電極基体は、ガラスエポキシ基板３６上に接触型ＩＣカード１３の電極に当たるコンタクトパターン３５の銅箔を印刷したものである。
【００１１】
また、ＩＣモジュール１１は、コンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤ３７によって、外部接続用電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により固定・封止された構造をしている。
【００１２】
図９（ａ）に示すように、ＩＣチップ１２の上には、暗号コードや認証コードなど特に重要な情報を記憶している、複数ビットのデータの電気的な書込及び一括消去が可能な不揮発性メモリからなるデータメモリ（フラッシュメモリ、ＥＥＰＲＯＭあるいは強誘電体薄膜メモリなどで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、所定の制御プログラムが記憶された読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、プログラムメモリ１６に記憶された制御プログラムを読み出し、この制御プログラムに応じて処理を行い、演算や不揮発性メモリ内に記憶されているデータの書換等の制御を行う中央演算処理部（ＣＰＵ）１７、一時的にデータを記憶する、揮発性メモリからなるランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が形成されている。そして、これらの周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【００１３】
また、ＩＣカード１３とは別体のリーダ／ライタからＩＣチップ１２へ電気信号や駆動電圧を供給するために、このＩＣチップ１２の対向する２辺の端部近傍にはアルミニウム等の金属からなる合計８個の外部接続用電極パッド７が形成されている。したがって、カード表面のコンタクトパターン３５を介して、ＩＣチップ１２上の外部接続用電極パッド７によりチップ外部との電気信号のやり取りが行われる。
なお、外部からの電気信号の読み出しや書き込みの際には、認証あるいは暗号処理用のマイクロプロセッサ１９により電気信号の暗号処理が行われてセキュリティーを高めている。
【００１４】
上記のＩＣチップ１２内の特にデータメモリ１４には、通信の際に必要なプロトコル、認証用の番号コード、セキュリティーに必要なパスワードなどの重要なデータが格納されている。
そのため、これらのコードやデータ類、さらには半導体装置を構成している回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、アタッカによって読み出されることを阻止する必要がある。
【００１５】
しかしながら、図９に示すような半導体装置においては、上部からの光学的観察によって回路構成ブロックを始め、機能素子回路、データメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の記憶内容を容易に読み出したり、認証用マイクロプロセッサ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【００１６】
そこで、ＩＣモジュールの薄型化及び上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ＩＣチップ１２の半導体集積回路の形成されている素子面側に電気的な接続を得るためのバンプ電極を形成し、ＩＣチップを裏返して外部接続用のコンタクト電極が形成された実装基板（電極基体）と接続するフリップチップ実装が頻繁に採用されている。
【００１７】
図１０（ａ）はフリップチップ実装を行ったＩＣモジュールの断面図、図１０（ｂ）はＩＣチップ単体の下面図である。
電極基体３２は、ガラスエポキシ基板にコンタクトパターン３５の銅箔を印刷したものである。ＩＣチップ１２は、異方性導電接着樹脂（ACF:Anisotropic Conductive Film ）６１が塗布された電極基体３２のＩＣチップ搭載面に、電極基体３２の電極パッドと電極パッド７−１〜７−８とがバンプ２７を介して接続されるように搭載される。電極基体３２上に搭載されたＩＣチップ１２はモールド樹脂３８によって封止される。
これにより、ＩＣチップ１２は、その前後左右上下が電極基体３２及びモールド樹脂３８で覆われ、簡単に取り出すことができないように保護されている。
【００１８】
ところが、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も故障解析技術等の要請により開発されている。この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパターンや第一層の配線パターンを非破壊で観察することができる。
【００１９】
図１０（ａ）に示すフリップチップ実装方法では、チップ裏面が外側に露出するため、ＩＣチップ１２の素子面側よりもむしろ裏面側からのパタン観察が容易となる。勿論、フリップチップ実装する場合には、ＩＣチップ裏面にはチップ保護用のモールド樹脂３８がコーティングされている。しかし、このような樹脂は化学薬品を用いれば容易に除去可能であるため、モールド樹脂３８によって裏面側からのパタン観察を阻止することは困難である。
【００２０】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をＩＣチップの裏面に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した（特願平１０−１１０５２７号、特願平１０−１８８８２９号、特願平１０−２４３４４４号）。
このような実装構造をとる概念的理由は以下の通りである。前述したように、アタッカによる物理的解析手法は多岐にわたり、その全てに有効な防御策を施すことは技術的にも困難が多く、またコスト的にも不可能である。より主体的な防御策としては、アタッカによる攻撃を限定させ、その限定した攻撃範囲において有効な防御策を組み込むことである。
【００２１】
つまり、薄型電力供給源をフリップチップ実装したＩＣチップの裏面に積層実装する構造にすると、アタッカはＩＣチップ解析を進めるために、薄型電力供給源を最初に取り外さなくてはならなくなる。そこで、薄型電力供給源が取り外されたことを検知した場合に秘密重要情報を確実に消去する自己破壊の仕組みを考案した。
このような自己破壊型半導体装置に対するアタッカの攻撃として想定されるのは、（イ）遮蔽用の薄型電力供給源を取り外す、（ロ）薄型電力供給源を予め短絡させるなどしてメモリ消去をできないようにするという２つである。
【００２２】
したがって、自己破壊型半導体装置に要求される自己破壊機能は、電力供給源に対する攻撃を検知したら、秘密重要情報を消去することである。さらに、アタッカによる攻撃は、何時起こるか予測できず、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そこで、耐タンパ回路は、薄型電力供給源の限られた電池容量の範囲で、ＩＣチップの動作保証期間の間、常時、攻撃検知を続け、かつアタッカによる攻撃を検知した場合は、直ちにメモリを消去しなくてはならない。
【００２３】
上述の自己破壊型半導体装置では、攻撃検知センサとして、薄型電力供給源そのものを用い、その電圧変化を常時監視することとする。そして、薄型電力供給源の電力を、電力供給源と並列に接続された大容量の破壊用キャパシタに蓄積することで、電力供給源が先に攻撃されて、動作不良となった場合の、破壊用電力供給源としておく。当然、電力供給源と破壊用キャパシタ、及び破壊用キャパシタと破壊回路との接続は、電圧変化検出回路からの検出出力により同時に切り替わるようになっている。
【００２４】
図１１に、特願平１０−１１０５２７号で提案した自己破壊型半導体装置の基本的な回路ブロック構成図を示す。半導体基板９上の半導体集積回路１には、前述した図９（ａ）に示すように、本来のＩＣカード機能に必要なデータメモリ１４、プログラムメモリ１６、中央演算処理部１７、ランダムアクセスメモリ１８、認証用マイクロプロセッサ１９が形成されているが、ここでは省略している。
【００２５】
本構成では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路が付加されており、さらに半導体基板９上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。
そして、電圧変化検出回路５により端子電圧が常時監視されている端子１０に、薄型の電力供給源６が接続配置されている。
破壊回路２を駆動するための電源としては、半導体基板９上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、電圧変化検出回路５により、随時、監視されている。
【００２６】
図１２は上記の自己破壊型半導体装置の基本構成を示しており、（ａ）は平面図、（ｂ）は断面図である。
自己破壊型のＩＣチップ１２が形成された半導体基板９は、ＩＣカード１３としての動作に必要な８つの電極パッド７に加え、電力供給源６と接続するための電極パッド１０が新たに２つ（コンタクトペア）追加されている。
薄型の電力供給源６は、図１２（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。また、正極集電体兼端子板２１と負極集電体兼端子板２５の外形寸法を異なる設計とし、金属等の導電性材料に電池端面が接触しても、短絡しないように構成されている。なお、通常は、正極集電体兼端子板２１の面積が負極集電体兼端子板２５より小さめになっている。
【００２７】
そして、電力供給源の接続リード２８と電力供給源接続用電極パッド１０は、バンプ２７により接続されている。
電力供給源６の搭載方法には、図１２（ａ）に示すように、ＩＣチップ１２に並列に配置することも可能である。
しかし、表面側を電極基体により遮蔽するフェースダウンのフリップチップ実装をする場合には、裏面観察を阻止するために、図１２（ｂ）に示すように裏面側に接着フィルム２０を介して搭載することが好ましい。これにより、裏面側を光学的に遮蔽することができる。
【００２８】
また、図１３（ａ）は、特願平１０−１８８８２９号で提案した自己破壊型半導体装置の配置構成例を示す下面図、図１３（ｂ）はこの自己破壊型半導体装置の断面図、図１４はフリップチップ実装の様子を示す図である。なお、図１３（ａ）は、フリップチップ実装を行う前の状態を示している。
この自己破壊型半導体装置では、電極基体３２ａ上にフリップチップ実装したＩＣチップ１２ａの裏面を遮蔽するように複数本の接続リード２８を持つ電力供給源６を搭載したものである。
【００２９】
２ｎ本の接続リード２８を持つ電力供給源６の実装構造に対応して、ＩＣチップ１２ａが形成された半導体基板９ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７（７−１〜７−８）に加え、電力供給源６ａと接続するための電極パッド１０が２ｎ個、すなわち電力供給源６ａの正極リード用にｎ個、負極リード用にｎ個追加されている。
そして、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成され、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。
【００３０】
さらに、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの２ｎ個の電力供給源接続用電極パッド１０に対応する２ｎ個（正極及び負極用にｎ個ずつ）の電力供給源接続用電極パッド６３が形成されると共に、電力供給源６ｂの２ｎ本の接続リード２８に対応する２ｎ個（正極及び負極リード用にｎ個ずつ）の電力供給源接続用電極パッド６４が形成されている。そして、電極パッド６３の各々は、対応する電極パッド６４と配線接続されている。
【００３１】
この自己破壊型半導体装置では、図１３（ｂ）に示すように、電極基体３２ａのＩＣチップ搭載面全体に塗布された異方性導電接着樹脂６１を介して、ＩＣチップ１２ａが電極基体３２ａ上にフリップチップ実装される。さらに、電極基体３２ａにフリップチップ実装されたＩＣチップ１２ａの裏面に、電力供給源６が接着フィルム２０を介して搭載され、その接続リード２８と電極基体３２ａの電力供給源接続用電極パッド６４とが電気的に接続される。
こうして、電力供給源６によるＩＣチップ１２ａの裏面遮蔽効果を備えた実装構造を実現することができる。
さらに、特願平１０−２４３４４４号では、図１３、図１４で示した電力供給源６と電力供給源接続用電極パッド６４を金属薄膜で覆う構造を提案した。
【００３２】
【発明が解決しようとする課題】
以上のような自己破壊型半導体装置では、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そして、ＩＣチップの改ざんを目的とするアタッカが電力供給源６を取り外そうとした場合には、これを直ちに検出して、半導体集積回路１内のデータメモリ１４のメモリ情報を確実に破壊しなくてはならない。
しかし、従来の自己破壊型半導体装置では、耐タンパ回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４及び電圧変化検出回路５）のスタンバイ時の動作電流が大きいため、耐タンパ回路を電力供給源の限られた電池容量でＩＣチップの動作保証期間の間、動作させることが難しいという問題点があった。
【００３３】
また、ＩＣチップの遮蔽用に用いている電力供給源６が自己破壊用の電力供給源であることを解析により認知したアタッカが、改ざんを目的とする解剖に当たって、予め電力供給源６に針を刺す等して、電力供給源６を短絡させようと試みる場合も想定される。
しかし、図１１に示した従来の自己破壊型半導体装置では、電圧変化検出回路５が電力供給源６の短絡に対して直ちに反応しないため、短絡した電力供給源６を通じて、破壊用キャパシタ３に蓄えられた電荷が放電してしまい、その結果、自己破壊メカニズムが作動しないという問題点があった。
【００３４】
本発明は、上記課題を解決するためになされたもので、電力供給源の限られた電池容量で必要な期間動作し、かつ半導体集積回路のメモリ内容の改ざん行為を確実に防止できる自己破壊型半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路（２）と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ（３）と、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子（１０ａ，１０ｂ）と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路（５ａ）と、通常動作時は上記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、上記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子（４ａ）とを、同一半導体基板（９ａ）上に有すると共に、上記接続端子に接続された電力供給源（６）を有している。電圧変化検出回路（５ａ）は、電力供給源の開放・短絡を検出する開放・短絡検出回路（５０）と、所定の基準電圧を生成する基準電圧設定回路（５１）と、開放・短絡検出回路の出力電圧（Ｖin）と基準電圧設定回路の基準電圧（Ｖref ）とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき上記検出信号（Ｖout ）を出力する差動増幅回路（５２）とを備え、各回路がＭＯＳトランジスタ回路から構成される。また、制御回路乃至素子（４ａ）は、ＣＭＯＳセレクタ回路から構成される。
電力供給源（６）の取り外しや短絡が発生すると、電圧変化検出回路（５ａ）により電圧低下が検出される。この検出信号により制御回路乃至素子（４ａ）がオン動作し、破壊回路（２）と破壊用キャパシタ（３）が接続される。これにより、破壊用キャパシタ（３）に蓄積された電荷が破壊回路（２）に供給される。そのため、改ざんしようとする集積回路の必須メモリデータが破壊されるので、改ざんは不可能となる。
【００３６】
また、請求項２に記載のように、上記開放・短絡検出回路（５０）は、正極及び負極用の接続端子間に直列に挿入された第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）からなる接続端子間電圧分圧部と、ソース電極が上記接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が上記接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタ（Ｑ１）とを備え、第２、第３のキャパシタの接続点で得られる分圧電圧を出力するものである。
このように、開放・短絡検出回路（５０）は、電力供給源（６）が接続端子（１０ａ，１０ｂ）から外され、接続端子が開放端となったことを検出するためのＲＣ時定数回路で構成されている。電力供給源（６）が接続端子（１０ａ，１０ｂ）から取り外されると、キャパシタ（Ｃ１，Ｃ２，Ｃ３）に蓄えられた電荷は、ｐチャネルＭＯＳトランジスタ（Ｑ１）を通る経路で放電され、出力電圧（Ｖin）が低下する。また、電力供給源（６）の短絡が発生した場合には、出力電圧（Ｖin）は直ちに低下する。
また、請求項３に記載のように、上記基準電圧設定回路（５１）は、上記正極および負極用の接続端子間に直列に挿入された第１、第２のキャパシタ（Ｃ１０，Ｃ１１）を備え、第１、第２のキャパシタの接続点で得られる分圧電圧を上記基準電圧（Ｖref ）として出力するものである。
【００３７】
また、請求項４に記載のように、上記差動増幅回路（５２）は、第１、第２のｐチャネルＭＯＳトランジスタ（Ｑ２０，Ｑ２１）からなる差動増幅部と、差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタ（Ｑ２２，Ｑ２３）からなるカレントミラー型負荷と、カレントミラー型負荷と接続された、パワー制御用の第３のｐチャネルＭＯＳトランジスタ（Ｑ２４）とを備え、第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、上記接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に上記基準電圧設定回路の基準電圧が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｐチャネルＭＯＳトランジスタのソース電極と接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第３のｐチャネルＭＯＳトランジスタのドレイン電極が、上記接続端子を介して電力供給源の低電位側と接続され、第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を上記検出信号（Ｖout ）として出力するものである。
このように差動増幅回路として、検出感度の高い変形カレントミラー型の差動増幅回路を用いることにより、開放・短絡検出回路の出力電圧（Ｖin）と基準電圧設定回路の基準電圧（Ｖref ）の電位差を精度良く検出することができる。
【００３８】
また、請求項５に記載のように、上記差動増幅回路の検出信号（Ｖout ）と相補な信号（バーＶout ）を生成するデジタル出力バッファ回路（５３）を有し、上記制御回路乃至素子（４ａ）は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタ（Ｑ４０，Ｑ４２）とｎチャネルＭＯＳトランジスタ（Ｑ４１，Ｑ４３）のペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が上記接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に上記検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に上記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が上記破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記破壊回路と接続されるものである。
【００３９】
また、請求項６に記載のように、上記デジタル出力バッファ回路（５３）は、ｎチャネルＭＯＳトランジスタ（Ｑ３０）とｐチャネルＭＯＳトランジスタ（Ｑ３１）とから構成されるＣＭＯＳインバータであり、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、ｐチャネルＭＯＳトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の高電位側と接続され、ｎチャネルＭＯＳトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の低電位側と接続され、各トランジスタの共通接続されたゲート電極に上記差動増幅回路の検出信号が入力され、各トランジスタの共通接続されたドレイン電極から上記検出信号（Ｖout ）と相補な信号（バーＶout ）を出力する。
また、請求項７に記載のように、ドレイン電極とソース電極が上記基準電圧設定回路（５１）、差動増幅回路（５２）、制御回路乃至素子（４ａ）、破壊用キャパシタ（３）及び破壊回路（２）と接続端子（１０ａ）との間に直列に挿入され、ゲート電極に上記開放・短絡検出回路（５０）の出力電圧（Ｖin）が入力される、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタ（Ｑ５０）を有するものである。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
本実施の形態においても、図９と同様に、半導体基板９ａ上の半導体集積回路１には、本来のＩＣカード機能に必要なデータメモリ、周辺回路、プログラムメモリ、中央演算処理部、ランダムアクセスメモリ、セキュリティー認証用マイクロプロセッサが形成されているが、ここでは省略している。
【００４１】
本発明では、以上の構成に加えて、データメモリのメモリ情報を消去する破壊回路２が半導体基板９ａ上に付加されており、さらに破壊回路２、破壊用キャパシタ３、制御用回路乃至素子４ａ及び電圧変化検出回路５ａが半導体基板９ａ上に付加されている。こうして、自己破壊型のＩＣチップ１２ａが構成されている。
【００４２】
そして、本発明では、破壊回路２を駆動するための電力を蓄積するものとして、半導体基板９ａ上に形成された大容量の破壊用キャパシタ３を用いる。破壊用キャパシタ３は、半導体基板９ａ上に形成した熱酸化膜（Ｓｉ０2 ）を絶縁膜として利用する構造にし、大容量のものとするのが望ましい。
というのは、熱酸化膜の場合、そのリーク電流が極めて少ない等の特徴が利用でき、エネルギー密度の小さな薄型の電力供給源６によってキャパシタ３に大量の電荷を蓄積でき、しかもリークによるエネルギー消費が少なくできるからである。
【００４３】
破壊用キャパシタ３に電荷を蓄積するための薄型の電力供給源６は、図１２（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
【００４４】
なお、電力供給源６は、破壊回路２、破壊用キャパシタ３、制御回路乃至素子４ａ、電圧変化検出回路５ａに電力を供給するものであって、破壊回路２を除く半導体集積回路１には、８つの外部接続用電極パッド７のうちの電力供給端子を介して外部から電力が供給される。
【００４５】
以上のような電力供給源６に対して、ＩＣチップ１２ａが形成された半導体基板９ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７に加え、電力供給源６の正極と接続するための電力供給源接続用電極パッド１０ａが少なくとも２個追加され、さらに電力供給源６の負極と接続するための電力供給源接続用電極パッド１０ｂが少なくとも１個追加されている。
【００４６】
電圧変化検出回路５ａは、電力供給源接続用電極パッド１０ａと１０ｂ間の電圧、すなわち電力供給源６の出力電圧を随時、監視している。この電圧変化検出回路５ａは、電力供給源６の開放・短絡を検出する開放・短絡検出回路５０と、所定の基準電圧Ｖref を生成する基準電圧設定回路５１と、開放・短絡検出回路５０の出力電圧Ｖinと基準電圧設定回路５１の基準電圧Ｖref とを比較する差動増幅回路５２と、差動増幅回路５２から出力される検出信号Ｖout と相補な信号バーＶout を生成するデジタル出力バッファ回路５３と、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０とから構成されている。
【００４７】
そして、制御回路乃至素子４ａは、電圧変化検出回路５ａから出力される検出信号を制御入力とするスイッチを有しており、このスイッチは、電圧変化検出回路５ａからの検出信号出力がない通常動作状態において図１に示すＮＣ側を選択している。
【００４８】
次に、本実施の形態の自己破壊型半導体装置を設計するに当たって、考慮すべき課題としては以下の２つがある。
イ）自己破壊機能を実現する耐タンパ回路において許容される消費電流Ｉstの大きさ
ロ）破壊用キャパシタ３に必要とされる容量値ＣBKの大きさ
【００４９】
以下、このような課題に対する考え方を説明する。
まず、電力供給源６の電池容量をＣBT［ｍＡｈ］とし、耐タンパ回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４ａ及び電圧変化検出回路５ａ）が動作し続けなくてはならない動作保証期間をＴ［ｈ］とする。
耐タンパ回路において許容される常時導通可能な電流量Ｉstは、次式で与えられる。
Ｉst＝ＣBT／Ｔ［Ａ］ ・・・（１）
【００５０】
例えば、現在手に入りうる厚さ０．３ｍｍの薄型リチウム電池の場合、電池サイズが１×１ｃｍ2 の場合、その電池容量ＣBTは約３ｍＡｈである。耐タンパ回路の動作保証期間Ｔを約３年と仮定すると、単純計算よりシステムに許容される定常電流値Ｉstは、約１１４ｎＡとなる。
耐タンパ回路全体の平常時の動作電流は、この定常電流値Ｉst未満に止めるように設計しなくてはならない。
【００５１】
図１に示す耐タンパ回路において、考慮しなくてはならない消費電流は、開放・短絡検出回路５０を流れるスタンバイ電流ＩLK1 と、差動増幅回路５２の動作電流ＩLK2 と、デジタル出力バッファ回路５３を流れるリーク電流ＩLK3 の３つである。
後述のように、基準電圧設定回路５１は直列接続された複数個のキャパシタから構成されるので、基準電圧設定回路５１を流れるリーク電流成分は問題とはならない。同様に、破壊用キャパシタ３も容量であるので、破壊用キャパシタ３を流れるリーク電流成分も問題とはならない。
【００５２】
一方、通常動作時に、破壊用キャパシタ３から制御回路乃至素子４ａを介して破壊回路２に流れるリーク電流が考えられるので、その大きさを微弱に止めることが重要である。後述のように、制御回路乃至素子４ａは２つのＣＭＯＳトランスミッションゲートから構成されるので、各トランスミッションゲートのしきい値電圧を高めに設定することで、サブスレッショルドリーク電流を小さく絞ることが可能である。
【００５３】
したがって、図１に示す耐タンパ回路において、常時導通している総電流量がＩst未満であるという条件は、次式で与えられる。
ＩLK1 ＋ＩLK2 ＋ＩLK3 ＜Ｉst ・・・（２）
【００５４】
次に、データメモリの特に重要な情報を記憶しているメモリ部分を消去するために必要な電荷量Ｑerは、破壊回路２を構成する電圧昇圧回路に流す電流Ｉcp及びその駆動時間ｔcpより、次式で与えられる。
Ｑer＝Ｉcp×ｔcp ・・・（３）
これにより、破壊用キャパシタ３に必要とされる容量値ＣBKは、電力供給源６の出力電圧をＶddとすると、次式で与えられる。
ＣBK＝α×Ｑer／Ｖdd ・・・（４）
式（４）において、αは安全係数であり、１より大きい正の実数である。
【００５５】
具体的には、Ｖdd＝３．３Ｖで動作する６４ｋｂｉｔのＥＥＰＲＯＭを消去するのに、標準的な０．６μｍのデザインルールで製造されたチャンネルホットエレクトロン注入方式で書込／消去するＥＥＰＲＯＭでは、消去電流１ｍＡを消去時間１０ｍｓの間、流し続ける必要がある。
したがって、破壊用キャパシタ３の容量値ＣBKとしては、α＝３として式（４）を用いると、約１０μＦが必要となる。
【００５６】
なお、この破壊用キャパシタ３に必要とされる容量値ＣBKは、データメモリに採用されている不揮発性メモリの消去方式に強く依存している。
ＥＥＰＲＯＭを構成している浮遊ゲート素子のトンネル酸化膜間に、制御ゲート電極に高電圧を印加した際にファウラー・ノルドハイムトンネル電流を流すことにより消去を行う方式（ＦＮ消去方式）の場合には、消去時の電流はさほど必要ではなく、また消去時間も短くなる。したがって、ＦＮ消去方式によるＥＥＰＲＯＭをデータメモリとして用いた場合、破壊用キャパシタ３に要求される容量値ＣBKは１０μＦよりも１桁から２桁弱程小さくなる可能性がある。
【００５７】
以上の条件のもと、図１の自己破壊型半導体装置を以下のように構成する。図２は、図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
まず、電力供給源６の開放（取り外し）・短絡を検出する開放・短絡検出回路５０について説明する。図３は開放・短絡検出回路５０の１構成例を示す回路図である。
【００５８】
図３の開放・短絡検出回路５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間に直列に挿入された３つのキャパシタＣ１，Ｃ２，Ｃ３からなる接続端子間電圧分圧部と、ソース電極が正極用の電極パッド１０ａと接続され、ドレイン電極が負極用の電極パッド１０ｂと接続され、ゲート電極がキャパシタＣ１，Ｃ２の接続点に接続された、開放端検出用のｐチャネルＭＯＳトランジスタＱ１とを備えている。
【００５９】
本実施の形態の開放・短絡検出回路５０は、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから外され、電極パッド１０ａ，１０ｂが開放端となったことを検出するためのＲＣ時定数回路で構成されている。
電力供給源６の出力電圧Ｖddは、キャパシタＣ１，Ｃ２，Ｃ３によって分圧される。そして、キャパシタＣ２，Ｃ３の接続点で得られる分圧電圧が開放・短絡検出回路５０の出力電圧Ｖinとなる。
【００６０】
次に、このような開放・短絡検出回路５０の動作を説明する。
通常動作状態において、ｐチャネルＭＯＳトランジスタＱ１は、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧によりバイアスされ、常時オン状態にある。
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、キャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷は、オン状態にあるｐチャネルＭＯＳトランジスタＱ１を通る経路で放電される。
【００６１】
このような回路のＲＣ時定数の抵抗成分Ｒは、ｐチャネルＭＯＳトランジスタＱ１のオン抵抗により与えられる。また、ＲＣ時定数の容量成分Ｃは、キャパシタＣ１，Ｃ２，Ｃ３により与えられる。
よって、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、出力電圧Ｖinは、上記ＲＣ時定数に従って次第に低下する。
【００６２】
また、電力供給源６の短絡が発生した場合には、この短絡によってキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が即座に放電されるので、出力電圧Ｖinは、直ちに低下する。
以上のような開放・短絡検出回路５０を流れる電流ＩLK1 は、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流であり、この電流値はトランジスタＱ１のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００６３】
本実施の形態の開放・短絡検出回路５０では、上記ＲＣ時定数が、電力供給源接続用電極パッド１０ａ，１０ｂの開放が発生した際の放電時定数を決定している。
したがって、電力供給源６の取り外しに応じて自己破壊機能を速やかに動作させるためには、ＲＣ時定数をできるだけ短くして、出力電圧Ｖinを速やかに低下させる必要がある。
【００６４】
一方、電力供給源６の電池容量の消耗を抑えるために、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流ＩLK1 をできるだけ小さく絞り込む必要がある。これに伴い、トランジスタＱ１のオン抵抗Ｒが大きくなるので、ＲＣ時定数を短くするために、キャパシタＣ１，Ｃ２，Ｃ３を微小な容量に設定することが望ましい。
【００６５】
次に、所定の基準電圧Ｖref を生成する基準電圧設定回路５１について説明する。図４は基準電圧設定回路５１の１構成例を示す回路図である。
本実施の形態の基準電圧設定回路５１は、キャパシタＣ１０，Ｃ１１からなる容量分割回路で構成される。電力供給源６及びそれに並列接続された破壊用キャパシタ３からの電圧Ｖddは、キャパシタＣ１０，Ｃ１１により分圧される。そして、キャパシタＣ１０，Ｃ１１の接続点で得られる分圧電圧が基準電圧Ｖref となる。
【００６６】
この基準電圧設定回路５１に蓄えられる電荷量Ｑは、次式で与えられる。
Ｑ＝Ｃtot ×Ｖdd＝Ｃ１１×Ｖref ＝Ｃ１０×（Ｖdd−Ｖref ）・・・（５）
式（５）において、Ｃtot は、基準電圧設定回路５１の総容量であり、次式で与えられる。
Ｃtot ＝Ｃ１０×Ｃ１１／（Ｃ１０＋Ｃ１１） ・・・（６）
【００６７】
よって、式（５）、（６）より、キャパシタＣ１０，Ｃ１１の接続点から出力される基準電圧Ｖref は、以下のようになる。
本実施の形態では、キャパシタＣ１０，Ｃ１１の直列接続によって基準電圧設定回路５１を構成しているので、その電流経路にリーク経路がない。したがって、電力供給源６の限られた電力を消費することがない構成となっている。
【００６８】
次に、電圧変化検出回路５における心臓部とも云うべき差動増幅回路５２について説明する。
図５は差動増幅回路５２の１構成例を示す回路図である。本実施の形態では、差動増幅回路５２として、ＭＯＳトランジスタによる変形カレントミラー型差動増幅回路を用いている。
【００６９】
本実施の形態では、通常、２つのｐチャネルＭＯＳトランジスタでカレントミラー型負荷を組むところを、２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１で差動増幅部を構成している。
このように従来のカレントミラー型センスアンプの回路内ブロック構成を逆転させることにより、差動増幅回路全体の消費電流を低減し、限られた電池容量の電力供給源６により長時間動作可能な回路構成としてある。
【００７０】
差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第１のｐチャネルＭＯＳトランジスタＱ２０のドレイン電極は、カレントミラー型負荷を構成する第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電極と接続され、第２のｐチャネルＭＯＳトランジスタＱ２１のドレイン電極は、同負荷を構成する第２のｎチャネルＭＯＳトランジスタＱ２３のドレイン電極と接続される。
【００７１】
第１、第２のｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３のソース電極は、パワー制御用の第３のｐチャネルＭＯＳトランジスタＱ２４のソース電極と接続される。この第３のｐチャネルＭＯＳトランジスタＱ２４のドレイン電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続される。
【００７２】
第１のｐチャネルＭＯＳトランジスタＱ２０のゲート電極及び第３のｐチャネルＭＯＳトランジスタＱ２４のゲート電極には、開放・短絡検出回路５０からの出力電圧Ｖinが入力される。
一方、第２のｐチャネルＭＯＳトランジスタＱ２１のゲート電極には、基準電圧設定回路５１からの基準電圧Ｖref が入力される。
そして、第２のｐチャネルＭＯＳトランジスタＱ２１と第２のｎチャネルＭＯＳトランジスタＱ２３の共通ドレイン電極の電圧が検出信号Ｖout として出力される。
【００７３】
２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３で構成されるカレントミラー型負荷では、トランジスタＱ２２のドレイン電極とトランジスタＱ２２，２３のゲート電極とが接続されることにより、第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電流と等しいドレイン電流が流れるように第２のｎチャネルＭＯＳトランジスタＱ２３のゲート電極がバイアスされる。
これにより、差動増幅部のＶin側とＶref 側とが同一の電流駆動を受けるように構成される。
【００７４】
そして、検出信号Ｖout の電位は、差動増幅部を構成する第１のｐチャネルＭＯＳトランジスタＱ２０と第２のｐチャネルＭＯＳトランジスタＱ２１とを流れる電流の比で決定される。
次に、差動増幅回路５２の動作を説明する。まず、通常動作状態において、開放・短絡検出回路５０からの出力電圧Ｖinと基準電圧設定回路５１からの基準電圧Ｖref は、等電位となるように各回路で設定されている。
【００７５】
このとき、差動増幅回路５２は、「Ｈ」レベルの検出信号Ｖout を出力する。一方、電力供給源６の取り外しや短絡によって、開放・短絡検出回路５０の出力電圧Ｖinが基準電圧設定回路５１の基準電圧Ｖref より低くなると、差動増幅回路５２は、「Ｌ」レベルの検出信号Ｖout を出力する。
なお、ここでの「Ｈ」レベルとは、後述するデジタル出力バッファ回路５３のしきい値電圧以上のレベルを意味する。
【００７６】
以上のような差動増幅回路５２において、カレントミラー型負荷の共通接続されたソース電極側に直列接続された第３のｐチャネルＭＯＳトランジスタＱ２４は、図５の変形カレントミラー型差動増幅回路全体のパワーダウン制御のために用いられている。
したがって、差動増幅回路５２の動作電流ＩLK2 は、第３のｐチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。このサブスレッショルド電流は、ｐチャネルＭＯＳトランジスタＱ２４のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００７７】
次に、差動増幅回路５２から出力された検出信号Ｖout をＶss（０）あるいはＶｄｄの２値電圧に変換するデジタル出力バッファ回路５３について説明する。
図６はデジタル出力バッファ回路５３の１構成例を示す回路図である。本実施の形態では、デジタル出力バッファ回路５３として、ＣＭＯＳインバータを用いている。
【００７８】
図６に示すように、ＣＭＯＳインバータは、ｎチャネルＭＯＳトランジスタＱ３０を駆動素子、ｐチャネルＭＯＳトランジスタＱ３１を負荷素子とし、トランジスタＱ３０，Ｑ３１のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。すなわち、ｎチャネルＭＯＳトランジスタＱ３０とｐチャネルＭＯＳトランジスタＱ３１とが電力供給源接続用電極パッド１０ａ，１０ｂを介して電力供給源６の高電位Ｖddと低電位Ｖssとの間に直列接続されている。
【００７９】
ｎチャネルＭＯＳトランジスタＱ３０の基板電極は、通常、低電位Ｖssに接続（接地）されており、ｐチャネルＭＯＳトランジスタＱ３１の基板電極は、高電位Ｖddに接続されている。
差動増幅回路５２から出力された検出信号Ｖout は、トランジスタＱ３０，Ｑ３１の共通接続されたゲート電極に印加され、検出信号と相補な信号バーＶout が、トランジスタＱ３０，Ｑ３１の共通接続されたドレイン電極から取り出される。
【００８０】
このようなＣＭＯＳインバータでは、検出信号Ｖout が「Ｌ」レベルのとき、ｎチャネルＭＯＳトランジスタＱ３０がオフ（非導通）となり、ｐチャネルＭＯＳトランジスタＱ３１がオン（導通）となって、出力信号バーＶout が「Ｈ」レベルとなる。
逆に、検出信号Ｖout が「Ｈ」レベルのとき、ｎチャネルＭＯＳトランジスタＱ３０がオンとなり、ｐチャネルＭＯＳトランジスタＱ３１がオフとなって、出力信号バーＶout が「Ｌ」レベルとなる。
【００８１】
このように、差動増幅回路５２からの検出信号Ｖout に応じて、トランジスタＱ３０，Ｑ３１の何れか一方が導通、他方が非導通となるので、高電位Ｖddから低電位Ｖssへ向かうＣＭＯＳ回路を通じての電流リークが原理的に少ない。
ただし、実際のＣＭＯＳインバータでは、何れか一方のＭＯＳトランジスタがオフしても、チャネル部をリークするサブスレッショルド電流が存在するので、この電流がＣＭＯＳインバータ全体を通じたリーク電流ＩLK3 となる。このサブスレッショルド電流に関しては、トランジスタＱ３０，Ｑ３１のしきい値電圧を高めに設定するなどして低減することが可能である。
【００８２】
次に、制御回路乃至素子４ａについて説明する。図７は制御回路乃至素子４ａの１構成例を示す回路図である。本実施の形態では、制御回路乃至素子４ａとして、ＣＭＯＳトランスミッションゲートを２つ組み合わせたＣＭＯＳセレクタ回路を用いている。
【００８３】
この制御回路乃至素子４ａに要求される特性は、以下の通りである。
通常動作時には、電力供給源６の出力電圧が制御回路乃至素子４ａを介して破壊用キャパシタ３に印加され、破壊用キャパシタ３に破壊用電荷が蓄積される。このとき、破壊用キャパシタ３と破壊回路２との間は非道通状態となっている。
【００８４】
一方、開放・短絡検出回路５０と基準電圧設定回路５１との間に生じた電圧差が差動増幅回路５２によって検出されると、その「Ｌ」レベルの検出信号Ｖout はデジタル出力バッファ回路５３により「Ｈ」レベルの出力信号バーＶout に変換される。
これに応じて、制御回路乃至素子４ａは、電力供給源６と破壊用キャパシタ３との経路を遮断し、代わって破壊用キャパシタ３と破壊回路２との経路を導通させる。
【００８５】
トランスミッションゲートＴＧ１は、図７に示すように、ソース電極が共通接続されると共にドレイン電極が共通接続されたｐチャネルＭＯＳトランジスタＱ４０とｎチャネルＭＯＳトランジスタＱ４１のペアで構成されている。
ｐチャネルＭＯＳトランジスタＱ４０の基板電極は、ドレイン電極と接続され、ｎチャネルＭＯＳトランジスタＱ４１の基板電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続されている。
【００８６】
差動増幅回路５２の検出信号Ｖout はｎチャネルＭＯＳトランジスタＱ４１のゲート電極に印加され、デジタル出力バッファ回路５３の出力信号バーＶout はｐチャネルＭＯＳトランジスタＱ４０のゲート電極に印加される。
検出信号Ｖout が「Ｈ」レベル（信号バーＶout は「Ｌ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオン（導通状態）となり、入力（ドレイン電極）と出力（ソース電極）とが接続される。
【００８７】
一方、検出信号Ｖout が「Ｌ」レベル（信号バーＶout は「Ｈ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオフ（非導通状態）となり、出力は入力から切り離され、それ以前の出力電位を寄生容量で保持することになる。
このようなＣＭＯＳトランスミッションゲートは、入出力に対して対称であり、信号伝搬は双方向性である。
【００８８】
したがって、図７のように、第１のトランスミッションゲートＴＧ１と、このＴＧ１と同構成の第２のトランスミッションゲートＴＧ２のドレイン電極同士を接続して、検出信号Ｖout を第１のトランスミッションゲートＴＧ１を構成するｎチャネルＭＯＳトランジスタＱ４１及び第２のトランスミッションゲートＴＧ２を構成するｐチャネルＭＯＳトランジスタＱ４２のゲート電極に印加すると共に、その相補信号バーＶout を第１のトランスミッションゲートＴＧ１を構成するｐチャネルＭＯＳトランジスタＱ４０及び第２のトランスミッションゲートＴＧ２を構成するｎチャネルＭＯＳトランジスタＱ４３のゲート電極に印加すれば、第１、第２のトランスミッションゲートＴＧ１，ＴＧ２の接続点を入力とする１入力２出力の切り替えスイッチ、即ちセレクタとして作用させることが可能である。
【００８９】
本実施の形態では、２つのＣＭＯＳトランスミッションゲートより構成されたＣＭＯＳセレクタ回路のこのような性質を利用して、必要とする機能を備えた制御回路乃至素子４ａを構成している。
なお、破壊用キャパシタ３は、トランスミッションゲートＴＧ１，ＴＧ２の入力（ドレイン電極）と接続され、電力供給源接続用電極パッド１０ａ（より正確にはトランジスタＱ５０のソース電極）は第１の出力（トランスミッションゲートＴＧ１のソース電極）と接続され、破壊回路２は第２の出力（トランスミッションゲートＴＧ２のソース電極）と接続される。
【００９０】
次に、データメモリに格納された秘密情報の消去を行う破壊回路２について説明する。図８は破壊回路２の１構成例を示す回路図である。本実施の形態では、破壊回路２として、電圧昇圧回路を用いている。
【００９１】
一般に、データメモリを構成する不揮発性メモリは、浮遊ゲート素子を基本デバイスとするＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）やフラッシュメモリからなる。
これら不揮発性メモリでは、記憶セルにセル情報を書き込む場合あるいは記憶セルに格納されているセル情報を消去する場合、電源電圧Ｖddより高い書き込み電圧あるいは消去電圧Ｖppが必要である。
【００９２】
前述したように、書き込みにホットエレクトロン注入を用いるプログラム方式の不揮発性メモリの場合、大電流が必要なため、高電圧Ｖppは外部から供給されなくてはならない。つまり、この場合は、外部接続用電極パッド７に接続される電源によって、書き込み・消去が行われている。
【００９３】
一方、書き込み・消去にファウラー・ノルドハイムトンネル電流を用いるＦＮ方式の不揮発性メモリの場合には、電流値が小さくてもよいので、チップ上のチャージポンピングによって発生する昇圧電圧でまかなうことができる。
そこで、電力供給源６の出力電圧Ｖddを高電圧Ｖppにまで昇圧する図８のような電圧昇圧回路により、破壊回路２を構成することが可能となる。
【００９４】
本実施の形態の破壊回路２では、ゲート電極がドレイン電極と接続され、基板電極が電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電圧側と接続された昇圧用のｎチャネルＭＯＳトランジスタＱ３−ｋ（ｋ＝１，２，・・・ｎ）と、一端がトランジスタＱ３−ｋのソース電極と接続された昇圧用のキャパシタＣ４−ｋとからなる昇圧ブロックが、ソース電極と次段のトランジスタのドレイン電極とを接続することで、ｎ段直列に接続されている。
【００９５】
さらに、最終段のトランジスタＱ３−ｎのソース電極には、ｎチャネルＭＯＳトランジスタＱ４のドレイン電極が接続され、このトランジスタＱ４のゲート電極は、ドレイン電極と接続されている。
ｎチャネルＭＯＳトランジスタＱ４のソース電極には、出力キャパシタＣ５の一端が接続され、出力キャパシタＣ５の他端は、電力供給源６の低電圧側と接続されている。
【００９６】
さらに、ｐチャネルＭＯＳトランジスタＱ５とｎチャネルＭＯＳトランジスタＱ６とからなる第１のＣＭＯＳインバータとｐチャネルＭＯＳトランジスタＱ７とｎチャネルＭＯＳトランジスタＱ８とからなる第２のＣＭＯＳインバータとを直列に接続することにより、発振器の出力段が構成されている。
【００９７】
第１のＣＭＯＳインバータの入力端子にはクロック信号ＣＬＫが入力される。この第１のＣＭＯＳインバータの出力信号であるクロック信号バーφは、第２のＣＭＯＳインバータの入力端子に入力されると共に、キャパシタＣ４−ｋのうち偶数段のキャパシタＣ４−ｉ（ｉ＝２，４，・・・）の他端に与えられる。
そして、第２のＣＭＯＳインバータの出力信号であるクロック信号φは、キャパシタＣ４−ｋのうち奇数段のキャパシタＣ４−ｊ（ｊ＝１，３，・・・）の他端に与えられる。
【００９８】
このように構成された破壊回路２では、初段のトランジスタＱ３−１に破壊用キャパシタ３からの電圧Ｖddが供給されると、後段のトランジスタＱ４のソース電極から出力される出力電圧Ｖppは、ほぼ電源電圧Ｖddのレベルとなる。
この状態で、第１のＣＭＯＳインバータにクロック信号ＣＬＫが入力されると、第２のＣＭＯＳインバータから出力されるクロック信号φの第１パルスでキャパシタＣ４−１のドレイン・ソース端子がＶssからＶddのレベルまで引き上げられるため、キャパシタＣ４−１とトランジスタＱ３−２のカップリングレシオに基づいてトランジスタＱ３−２のドレイン電圧及びゲート電圧が引き上げられ、その電位が出力電圧Ｖppとして出力端子Ｔout から出力される。
【００９９】
次いで、クロック信号ＣＬＫに応じてクロック信号φ、バーφが反転すると、容量Ｃ４−２とトランジスタＱ３−３との間で上記と同様の動作が行われて、出力電圧Ｖppが更に引き上げられる。
そして、このようなクロック信号ＣＬＫに応じたクロック信号φ、バーφの反転動作が繰り返されると、出力電圧Ｖppのレベルは階段状に上昇する。
【０１００】
以上のように、クロック信号ＣＬＫの半周期ごとに破壊用キャパシタ３からの電荷を次段に転送して出力キャパシタＣ５を高電圧Ｖppのレベルまで充電することにより、メモリ消去に必要な高電圧Ｖppを得ることができる。
この高電圧Ｖppを消去電圧としてデータメモリの秘密情報を格納したメモリブロックに対応する制御ゲート電極に印加することにより、該メモリブロック全体が消去され、必要とするメモリ消去の機能を実現することが可能となる。
【０１０１】
さて、本実施の形態では、電力供給源６より供給される高々３．６Ｖ程度の低い電圧から記憶セルを構成する浮遊ゲート素子のトンネル酸化膜にファウラー・ノルドハイムトンネル電流を流すのに必要な十数Ｖの高電圧にまで昇圧するために、チャージポンプの各段を構成するトランジスタＱ３−ｋ，Ｑ４にしきい値電圧が０Ｖ近傍にあるトランジスタを使用する。
【０１０２】
その理由は、バックゲート効果による電圧の効果を抑制するためである。また、消費電力の低減のために昇圧用クロック信号ＣＬＫは出来るだけ遅くして、書き込み時の消費電力を、Ｖdd＝３Ｖ時に約１ｍＡ程度以下に抑制する。
このようにして構成した電圧昇圧回路を破壊回路２とすることで、限られた電池容量の電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により、データメモリ内の秘密情報を記憶しているメモリブロックを消去することが可能となる。
【０１０３】
次に、本実施の形態の自己破壊型半導体装置の自己破壊メカニズムについて説明する。ＩＣチップ１２ａの改ざんを目的とする第三者は、まずプラスティックケースよりＩＣモジュールを外し、次に化学薬品を用いてモールド樹脂を除去する。そして、ＩＣチップ１２ａの裏面あるいは素子面を観察しようとするが、電力供給源６がＩＣチップ１２ａの裏面あるいは素子面上に搭載されている場合、電力供給源６を取り外さない限り、観察することができない。
【０１０４】
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、前述のように、開放・短絡検出回路５０内のキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、ｐチャネルＭＯＳトランジスタＱ１を通る経路で放電され、開放・短絡検出回路５０の出力電圧Ｖinが低下する。
【０１０５】
一方、大容量の破壊用キャパシタ３に充電された電圧を基準電圧設定回路５１で分圧することによって生成される基準電圧Ｖref は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放されても、直ぐに低下することはない。よって、開放・短絡検出回路５０の出力電圧Ｖinと基準電圧設定回路５１の基準電圧Ｖref との間に電位差が生じる。
変形カレントミラー型の差動増幅回路５２は、この電位差を精度良く検出して「Ｌ」レベルの検出信号Ｖout を出力する。
【０１０６】
制御回路乃至素子４ａは、「Ｈ」レベルの検出信号Ｖout が出力されている通常動作時、電力供給源６と破壊用キャパシタ３とを接続している。
ここで、差動増幅回路５２から「Ｌ」レベルの検出信号Ｖout が出力され、デジタル出力バッファ回路５３から「Ｈ」レベルの相補信号バーＶout が出力されると、制御回路乃至素子４ａは、電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊用キャパシタ３と破壊回路２とを接続する。
こうして、破壊回路２が動作を開始し、半導体集積回路１内のデータメモリに格納された秘密重要情報が消去される。
【０１０７】
一方、アタッカが電力供給源６に針を刺す等して電力供給源６を短絡させた場合には、開放・短絡検出回路５０内のキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、短絡によって即座に放電されるので、開放・短絡検出回路５０の出力電圧Ｖinは直ちに低下する。
【０１０８】
ここで、電力供給源接続用電極パッド１０ａから基準電圧設定回路５１、差動増幅回路５２、制御回路乃至素子４ａ、破壊用キャパシタ３及び破壊回路２へ至る電源ラインには、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０が直列に挿入され、このトランジスタＱ５０のゲート電極には開放・短絡検出回路５０の出力電圧Ｖinが入力される。よって、通常動作時、ｎチャネルＭＯＳトランジスタＱ５０はオン状態にある。
【０１０９】
これに対し、電力供給源６の短絡によって開放・短絡検出回路５０の出力電圧Ｖinが低下すると、トランジスタＱ５０はオフ状態に移行する。これにより、破壊用キャパシタ３に蓄えられた電荷が電力供給源６の短絡によって放電されることを防ぐことができる。
そして、最終的には、開放時と同様の動作により、制御回路乃至素子４ａが電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊回路２が半導体集積回路１内のデータメモリに格納された秘密重要情報を消去する。
【０１１０】
なお、本実施の形態では、ＩＣチップ１２ａと電力供給源６の搭載方法について説明していないが、図１２で示した搭載方法を用いてもよいし、図１３、図１４で示した搭載方法を用いてもよく、また別の搭載方法でもよい。
【０１１１】
【発明の効果】
本発明によれば、請求項１に記載のように、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路及び差動増幅回路をＭＯＳトランジスタ回路で構成し、制御回路乃至素子をＣＭＯＳセレクタ回路で構成することにより、動作電流を抑えることができる。また、開放・短絡検出回路を設けることにより、電力供給源の取り外しだけでなく、電力供給源の短絡も検出することができる。その結果、半導体集積回路の動作保証期間の間、常に物理的攻撃を監視し続け、電力供給源の取り外しあるいは短絡が発生した場合には、これを直ちに検出して、半導体集積回路のメモリ情報を破壊することができるので、半導体集積回路のメモリ内容の改ざん、偽造行為を確実に防止することができる。
【０１１２】
また、請求項２に記載のように、開放・短絡検出回路を、第１、第２、第３のキャパシタとからなる接続端子間電圧分圧部と、ｐチャネルＭＯＳトランジスタとから構成することにより、電力供給源の取り外し（接続端子の開放）及び短絡を確実に検出でき、動作電流を抑えることができる。
【０１１３】
また、請求項３に記載のように、基準電圧設定回路を第１、第２のキャパシタから構成することにより、リーク電流の少ない回路を実現することができる。
【０１１４】
また、請求項４に記載のように、差動増幅回路を、第１、第２のｐチャネルＭＯＳトランジスタからなる差動増幅部と、第１、第２のｎチャネルＭＯＳトランジスタからなるカレントミラー型負荷と、第３のｐチャネルＭＯＳトランジスタとから構成することにより、検出精度の高い変形カレントミラー型の差動増幅回路を実現でき、動作電流を抑えることができる。
【０１１５】
また、請求項５に記載のように、制御回路乃至素子を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路から構成することにより、リーク電流を抑えることができる。
【０１１６】
また、請求項６に記載のように、デジタル出力バッファ回路をＣＭＯＳインバータで構成することにより、リーク電流を抑えることができる。
【０１１７】
また、請求項７に記載のように、基準電圧設定回路、差動増幅回路、制御回路乃至素子、破壊用キャパシタ及び破壊回路と接続端子との間にｎチャネルＭＯＳトランジスタを直列に挿入することにより、破壊用キャパシタに蓄えられた電荷が電力供給源の短絡によって放電されることをより確実に防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図２】 図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図３】 開放・短絡検出回路の１構成例を示す回路図である。
【図４】 基準電圧設定回路の１構成例を示す回路図である。
【図５】 差動増幅回路の１構成例を示す回路図である。
【図６】 デジタル出力バッファ回路の１構成例を示す回路図である。
【図７】 制御回路乃至素子の１構成例を示す回路図である。
【図８】 破壊回路の１構成例を示す回路図である。
【図９】 一般的なＩＣカードの構成例を示す説明図である。
【図１０】 フリップチップ実装を行ったＩＣモジュールの断面図及びＩＣチップ単体の下面図である。
【図１１】 従来の自己破壊型半導体装置の回路ブロック構成図である。
【図１２】 図１１の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【図１３】 図１１の自己破壊型半導体装置の他の構成例を示す平面図および断面図である。
【図１４】 図１３の自己破壊型半導体装置におけるフリップチップ実装の様子を示す図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４ａ…制御回路乃至素子、５ａ…電圧変化検出回路、６…電力供給源、７…外部接続用電極パッド、９ａ…半導体基板、１０ａ、１０ｂ…電力供給源接続用電極パッド、１２ａ…ＩＣチップ、５０…開放・短絡検出回路、５１…基準電圧設定回路、５２…差動増幅回路、５３…デジタル出力バッファ回路、Ｑ１、Ｑ５、Ｑ７、Ｑ２０、Ｑ２１、Ｑ２４、Ｑ３１、Ｑ４０、Ｑ４２…ｐチャネルＭＯＳトランジスタ、Ｑ３−ｋ、Ｑ４、Ｑ６、Ｑ８、Ｑ２２、Ｑ２３、Ｑ３０、Ｑ４１、Ｑ４３、Ｑ５０…ｎチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２、Ｃ３、Ｃ４−ｋ、Ｃ５、Ｃ１０、Ｃ１１…キャパシタ。
【発明の属する技術分野】
本発明は、機密性の高い重要な情報を記憶および処理する機能を備えた半導体集積回路のメモリ内容の改ざんに対する物理的セキュリティー技術に係わり、特に物理的攻撃を検出したときに自己破壊を行う自己破壊型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子的な現金である電子マネーをネットワークシステムを介して送受信する際に用いられるＩＣカード及びそのＩＣカード搭載用のＩＣチップの開発が活発に行われている。このＩＣチップは、データ記億部に加えて、高機能化・ハイセキュリティ化のための制御部（ＣＰＵ）を備えた一つの半導体装置であり、ハイエンドクラスではデジタルデータの改ざん防止のため、暗号を使用して信号処理するための暗号処理専用のコプロセッサも搭載されている。
【０００３】
また、ハイエンドクラスのＩＣチップには、デジタルデータの偽造対策として、耐タンパ（Tamper resistance ）回路と呼ばれる不正動作防止回路も搭載されている。耐タンパ回路は、アタッカ（不正な解析者）がＩＣチップを解析し、その動作を解析して、デジタルデータを改ざん、偽造することを防止する回路で、この耐タンパ回路の例としては、周波数検知回路、温度検知回路、電源電圧検知回路等がある。
【０００４】
周波数検知回路については、アタッカがＣＰＵへのクロックを１命令ごと入れながら解析する手法をとることが考えられ、この解析を防ぐためにＣＰＵのクロックを検知する低周波検知回路が内蔵されている。
また、ＩＣチップ上の集積回路は、どんな温度でも動作するというわけではなく、必ず最適の動作温度が存在する。この動作温度以外になったときには、動作が保証できなくなるため、温度検知回路により、規格外の温度になったとき集積回路の動作を停止させるようにしている。
同様に、規格電圧以外の電圧が印加されると集積回路の動作が不安定になるため、電源電圧検知回路により、正常電圧以外の電圧になったとき集積回路が動作しないように工夫している。
【０００５】
しかし、これらの耐タンパ回路は、外部接続用電極を介したＩＣチップの電気的な信号データ解析を防止するためのものなので、ＩＣチップの物理的な解剖・解析を防止することはできない。
また、これらの耐タンパ回路は、外部接続用電極より供給された電力によって動作する回路であって、ＩＣカードがリーダ／ライタに装着された状態におけるアタッカによる解析に対する防衛策であるに過ぎない。
【０００６】
一般的に、アタッカが仕掛ける攻撃には制限はなく、偽造・改ざんの目的達成のためには、利用可能な全ての手法が試みられるであろう。これに対して、物理的攻撃に対処しなくてはならないＩＣチップ提供者の立場からは、コストや、チップサイズ、動作周波数、機能等の様々な制約条件によって、アタッカが仕掛けると考えうる全ての攻撃形態に対して、万全の対策をすべて準備し、チップ上ないしシステム上に予め組み込んでおくことは不可能である。
【０００７】
例えば、半導体集積回路（Integrated Circuit;IC ）が形成されている半導体装置のその集積回路の機能、動作方法、回路方式、回路パタン、記憶データなどを解析するため、従来より、図９に示すように、半導体装置に設けられている外部接続用の電極パッド７（７−１〜７−８）あるいは電極パッド７とワイヤボンディングされているコンタクトパターン３５（３５−１〜３５−８）に探査用電源を接続し、電気信号を供給してＩＣテスター等で端子の信号の入出力信号を測定する方法がある。
【０００８】
また、それらの解析のため、半導体装置表面より光学顕微鏡などの形状認識装置を用いて、回路ブロック構成や、回路パタンそのものを観察し、さらに一歩進んで、電子ビームテスター等を用いて電極パッド７に現れない電位信号を集積回路内部の配線上で観測する方法がある。
したがって、現行のＩＣカード１３においては、ＩＣモジュール１１を開放・解剖し、ＩＣチップ１２内部の情報を読み出し、さらにメモリ内容を解析して改ざんすることが可能であり、セキュリテイーの観点から問題である。
【０００９】
例えば、現在使用されている接触型ＩＣカードは次のように構成されている。すなわち、キャッシュカードやクレジットカードと同じサイズのプラスティック材料からなるカード本体１３と、中央演算部やメモリ等を内蔵したＩＣモジュール１１とからなり、カード表面の８つのコンタクトパターン３５を介して、ＩＣチップ上の外部接続用電極パッド７によりカード外部と電気信号をやり取りを行っている。このＩＣカードは、従来の磁気カードの置き換えとして、厚み０．７６ｍｍの中にＩＣチップと接触端子を納めることが必要不可欠とされている。
【００１０】
図９は、現在使用されている接触型のＩＣカード１３の概略的な構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）は断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
図９（ｃ）に示すように、カード厚０．７６ｍｍのＩＣカード１３には、ＩＣチップ１２とコンタクト電極基体とから構成されるＩＣモジュール１１がホットメルト接着剤３４によって搭載されている。コンタクト電極基体は、ガラスエポキシ基板３６上に接触型ＩＣカード１３の電極に当たるコンタクトパターン３５の銅箔を印刷したものである。
【００１１】
また、ＩＣモジュール１１は、コンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤ３７によって、外部接続用電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により固定・封止された構造をしている。
【００１２】
図９（ａ）に示すように、ＩＣチップ１２の上には、暗号コードや認証コードなど特に重要な情報を記憶している、複数ビットのデータの電気的な書込及び一括消去が可能な不揮発性メモリからなるデータメモリ（フラッシュメモリ、ＥＥＰＲＯＭあるいは強誘電体薄膜メモリなどで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、所定の制御プログラムが記憶された読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、プログラムメモリ１６に記憶された制御プログラムを読み出し、この制御プログラムに応じて処理を行い、演算や不揮発性メモリ内に記憶されているデータの書換等の制御を行う中央演算処理部（ＣＰＵ）１７、一時的にデータを記憶する、揮発性メモリからなるランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が形成されている。そして、これらの周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【００１３】
また、ＩＣカード１３とは別体のリーダ／ライタからＩＣチップ１２へ電気信号や駆動電圧を供給するために、このＩＣチップ１２の対向する２辺の端部近傍にはアルミニウム等の金属からなる合計８個の外部接続用電極パッド７が形成されている。したがって、カード表面のコンタクトパターン３５を介して、ＩＣチップ１２上の外部接続用電極パッド７によりチップ外部との電気信号のやり取りが行われる。
なお、外部からの電気信号の読み出しや書き込みの際には、認証あるいは暗号処理用のマイクロプロセッサ１９により電気信号の暗号処理が行われてセキュリティーを高めている。
【００１４】
上記のＩＣチップ１２内の特にデータメモリ１４には、通信の際に必要なプロトコル、認証用の番号コード、セキュリティーに必要なパスワードなどの重要なデータが格納されている。
そのため、これらのコードやデータ類、さらには半導体装置を構成している回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、アタッカによって読み出されることを阻止する必要がある。
【００１５】
しかしながら、図９に示すような半導体装置においては、上部からの光学的観察によって回路構成ブロックを始め、機能素子回路、データメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の記憶内容を容易に読み出したり、認証用マイクロプロセッサ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【００１６】
そこで、ＩＣモジュールの薄型化及び上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ＩＣチップ１２の半導体集積回路の形成されている素子面側に電気的な接続を得るためのバンプ電極を形成し、ＩＣチップを裏返して外部接続用のコンタクト電極が形成された実装基板（電極基体）と接続するフリップチップ実装が頻繁に採用されている。
【００１７】
図１０（ａ）はフリップチップ実装を行ったＩＣモジュールの断面図、図１０（ｂ）はＩＣチップ単体の下面図である。
電極基体３２は、ガラスエポキシ基板にコンタクトパターン３５の銅箔を印刷したものである。ＩＣチップ１２は、異方性導電接着樹脂（ACF:Anisotropic Conductive Film ）６１が塗布された電極基体３２のＩＣチップ搭載面に、電極基体３２の電極パッドと電極パッド７−１〜７−８とがバンプ２７を介して接続されるように搭載される。電極基体３２上に搭載されたＩＣチップ１２はモールド樹脂３８によって封止される。
これにより、ＩＣチップ１２は、その前後左右上下が電極基体３２及びモールド樹脂３８で覆われ、簡単に取り出すことができないように保護されている。
【００１８】
ところが、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も故障解析技術等の要請により開発されている。この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパターンや第一層の配線パターンを非破壊で観察することができる。
【００１９】
図１０（ａ）に示すフリップチップ実装方法では、チップ裏面が外側に露出するため、ＩＣチップ１２の素子面側よりもむしろ裏面側からのパタン観察が容易となる。勿論、フリップチップ実装する場合には、ＩＣチップ裏面にはチップ保護用のモールド樹脂３８がコーティングされている。しかし、このような樹脂は化学薬品を用いれば容易に除去可能であるため、モールド樹脂３８によって裏面側からのパタン観察を阻止することは困難である。
【００２０】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をＩＣチップの裏面に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した（特願平１０−１１０５２７号、特願平１０−１８８８２９号、特願平１０−２４３４４４号）。
このような実装構造をとる概念的理由は以下の通りである。前述したように、アタッカによる物理的解析手法は多岐にわたり、その全てに有効な防御策を施すことは技術的にも困難が多く、またコスト的にも不可能である。より主体的な防御策としては、アタッカによる攻撃を限定させ、その限定した攻撃範囲において有効な防御策を組み込むことである。
【００２１】
つまり、薄型電力供給源をフリップチップ実装したＩＣチップの裏面に積層実装する構造にすると、アタッカはＩＣチップ解析を進めるために、薄型電力供給源を最初に取り外さなくてはならなくなる。そこで、薄型電力供給源が取り外されたことを検知した場合に秘密重要情報を確実に消去する自己破壊の仕組みを考案した。
このような自己破壊型半導体装置に対するアタッカの攻撃として想定されるのは、（イ）遮蔽用の薄型電力供給源を取り外す、（ロ）薄型電力供給源を予め短絡させるなどしてメモリ消去をできないようにするという２つである。
【００２２】
したがって、自己破壊型半導体装置に要求される自己破壊機能は、電力供給源に対する攻撃を検知したら、秘密重要情報を消去することである。さらに、アタッカによる攻撃は、何時起こるか予測できず、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そこで、耐タンパ回路は、薄型電力供給源の限られた電池容量の範囲で、ＩＣチップの動作保証期間の間、常時、攻撃検知を続け、かつアタッカによる攻撃を検知した場合は、直ちにメモリを消去しなくてはならない。
【００２３】
上述の自己破壊型半導体装置では、攻撃検知センサとして、薄型電力供給源そのものを用い、その電圧変化を常時監視することとする。そして、薄型電力供給源の電力を、電力供給源と並列に接続された大容量の破壊用キャパシタに蓄積することで、電力供給源が先に攻撃されて、動作不良となった場合の、破壊用電力供給源としておく。当然、電力供給源と破壊用キャパシタ、及び破壊用キャパシタと破壊回路との接続は、電圧変化検出回路からの検出出力により同時に切り替わるようになっている。
【００２４】
図１１に、特願平１０−１１０５２７号で提案した自己破壊型半導体装置の基本的な回路ブロック構成図を示す。半導体基板９上の半導体集積回路１には、前述した図９（ａ）に示すように、本来のＩＣカード機能に必要なデータメモリ１４、プログラムメモリ１６、中央演算処理部１７、ランダムアクセスメモリ１８、認証用マイクロプロセッサ１９が形成されているが、ここでは省略している。
【００２５】
本構成では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路が付加されており、さらに半導体基板９上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。
そして、電圧変化検出回路５により端子電圧が常時監視されている端子１０に、薄型の電力供給源６が接続配置されている。
破壊回路２を駆動するための電源としては、半導体基板９上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、電圧変化検出回路５により、随時、監視されている。
【００２６】
図１２は上記の自己破壊型半導体装置の基本構成を示しており、（ａ）は平面図、（ｂ）は断面図である。
自己破壊型のＩＣチップ１２が形成された半導体基板９は、ＩＣカード１３としての動作に必要な８つの電極パッド７に加え、電力供給源６と接続するための電極パッド１０が新たに２つ（コンタクトペア）追加されている。
薄型の電力供給源６は、図１２（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。また、正極集電体兼端子板２１と負極集電体兼端子板２５の外形寸法を異なる設計とし、金属等の導電性材料に電池端面が接触しても、短絡しないように構成されている。なお、通常は、正極集電体兼端子板２１の面積が負極集電体兼端子板２５より小さめになっている。
【００２７】
そして、電力供給源の接続リード２８と電力供給源接続用電極パッド１０は、バンプ２７により接続されている。
電力供給源６の搭載方法には、図１２（ａ）に示すように、ＩＣチップ１２に並列に配置することも可能である。
しかし、表面側を電極基体により遮蔽するフェースダウンのフリップチップ実装をする場合には、裏面観察を阻止するために、図１２（ｂ）に示すように裏面側に接着フィルム２０を介して搭載することが好ましい。これにより、裏面側を光学的に遮蔽することができる。
【００２８】
また、図１３（ａ）は、特願平１０−１８８８２９号で提案した自己破壊型半導体装置の配置構成例を示す下面図、図１３（ｂ）はこの自己破壊型半導体装置の断面図、図１４はフリップチップ実装の様子を示す図である。なお、図１３（ａ）は、フリップチップ実装を行う前の状態を示している。
この自己破壊型半導体装置では、電極基体３２ａ上にフリップチップ実装したＩＣチップ１２ａの裏面を遮蔽するように複数本の接続リード２８を持つ電力供給源６を搭載したものである。
【００２９】
２ｎ本の接続リード２８を持つ電力供給源６の実装構造に対応して、ＩＣチップ１２ａが形成された半導体基板９ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７（７−１〜７−８）に加え、電力供給源６ａと接続するための電極パッド１０が２ｎ個、すなわち電力供給源６ａの正極リード用にｎ個、負極リード用にｎ個追加されている。
そして、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成され、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。
【００３０】
さらに、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの２ｎ個の電力供給源接続用電極パッド１０に対応する２ｎ個（正極及び負極用にｎ個ずつ）の電力供給源接続用電極パッド６３が形成されると共に、電力供給源６ｂの２ｎ本の接続リード２８に対応する２ｎ個（正極及び負極リード用にｎ個ずつ）の電力供給源接続用電極パッド６４が形成されている。そして、電極パッド６３の各々は、対応する電極パッド６４と配線接続されている。
【００３１】
この自己破壊型半導体装置では、図１３（ｂ）に示すように、電極基体３２ａのＩＣチップ搭載面全体に塗布された異方性導電接着樹脂６１を介して、ＩＣチップ１２ａが電極基体３２ａ上にフリップチップ実装される。さらに、電極基体３２ａにフリップチップ実装されたＩＣチップ１２ａの裏面に、電力供給源６が接着フィルム２０を介して搭載され、その接続リード２８と電極基体３２ａの電力供給源接続用電極パッド６４とが電気的に接続される。
こうして、電力供給源６によるＩＣチップ１２ａの裏面遮蔽効果を備えた実装構造を実現することができる。
さらに、特願平１０−２４３４４４号では、図１３、図１４で示した電力供給源６と電力供給源接続用電極パッド６４を金属薄膜で覆う構造を提案した。
【００３２】
【発明が解決しようとする課題】
以上のような自己破壊型半導体装置では、ＩＣチップの動作保証期間の間、常にアタッカによる攻撃を監視し続ける必要がある。そして、ＩＣチップの改ざんを目的とするアタッカが電力供給源６を取り外そうとした場合には、これを直ちに検出して、半導体集積回路１内のデータメモリ１４のメモリ情報を確実に破壊しなくてはならない。
しかし、従来の自己破壊型半導体装置では、耐タンパ回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４及び電圧変化検出回路５）のスタンバイ時の動作電流が大きいため、耐タンパ回路を電力供給源の限られた電池容量でＩＣチップの動作保証期間の間、動作させることが難しいという問題点があった。
【００３３】
また、ＩＣチップの遮蔽用に用いている電力供給源６が自己破壊用の電力供給源であることを解析により認知したアタッカが、改ざんを目的とする解剖に当たって、予め電力供給源６に針を刺す等して、電力供給源６を短絡させようと試みる場合も想定される。
しかし、図１１に示した従来の自己破壊型半導体装置では、電圧変化検出回路５が電力供給源６の短絡に対して直ちに反応しないため、短絡した電力供給源６を通じて、破壊用キャパシタ３に蓄えられた電荷が放電してしまい、その結果、自己破壊メカニズムが作動しないという問題点があった。
【００３４】
本発明は、上記課題を解決するためになされたもので、電力供給源の限られた電池容量で必要な期間動作し、かつ半導体集積回路のメモリ内容の改ざん行為を確実に防止できる自己破壊型半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路（２）と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ（３）と、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子（１０ａ，１０ｂ）と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路（５ａ）と、通常動作時は上記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、上記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子（４ａ）とを、同一半導体基板（９ａ）上に有すると共に、上記接続端子に接続された電力供給源（６）を有している。電圧変化検出回路（５ａ）は、電力供給源の開放・短絡を検出する開放・短絡検出回路（５０）と、所定の基準電圧を生成する基準電圧設定回路（５１）と、開放・短絡検出回路の出力電圧（Ｖin）と基準電圧設定回路の基準電圧（Ｖref ）とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき上記検出信号（Ｖout ）を出力する差動増幅回路（５２）とを備え、各回路がＭＯＳトランジスタ回路から構成される。また、制御回路乃至素子（４ａ）は、ＣＭＯＳセレクタ回路から構成される。
電力供給源（６）の取り外しや短絡が発生すると、電圧変化検出回路（５ａ）により電圧低下が検出される。この検出信号により制御回路乃至素子（４ａ）がオン動作し、破壊回路（２）と破壊用キャパシタ（３）が接続される。これにより、破壊用キャパシタ（３）に蓄積された電荷が破壊回路（２）に供給される。そのため、改ざんしようとする集積回路の必須メモリデータが破壊されるので、改ざんは不可能となる。
【００３６】
また、請求項２に記載のように、上記開放・短絡検出回路（５０）は、正極及び負極用の接続端子間に直列に挿入された第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）からなる接続端子間電圧分圧部と、ソース電極が上記接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が上記接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタ（Ｑ１）とを備え、第２、第３のキャパシタの接続点で得られる分圧電圧を出力するものである。
このように、開放・短絡検出回路（５０）は、電力供給源（６）が接続端子（１０ａ，１０ｂ）から外され、接続端子が開放端となったことを検出するためのＲＣ時定数回路で構成されている。電力供給源（６）が接続端子（１０ａ，１０ｂ）から取り外されると、キャパシタ（Ｃ１，Ｃ２，Ｃ３）に蓄えられた電荷は、ｐチャネルＭＯＳトランジスタ（Ｑ１）を通る経路で放電され、出力電圧（Ｖin）が低下する。また、電力供給源（６）の短絡が発生した場合には、出力電圧（Ｖin）は直ちに低下する。
また、請求項３に記載のように、上記基準電圧設定回路（５１）は、上記正極および負極用の接続端子間に直列に挿入された第１、第２のキャパシタ（Ｃ１０，Ｃ１１）を備え、第１、第２のキャパシタの接続点で得られる分圧電圧を上記基準電圧（Ｖref ）として出力するものである。
【００３７】
また、請求項４に記載のように、上記差動増幅回路（５２）は、第１、第２のｐチャネルＭＯＳトランジスタ（Ｑ２０，Ｑ２１）からなる差動増幅部と、差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタ（Ｑ２２，Ｑ２３）からなるカレントミラー型負荷と、カレントミラー型負荷と接続された、パワー制御用の第３のｐチャネルＭＯＳトランジスタ（Ｑ２４）とを備え、第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、上記接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に上記基準電圧設定回路の基準電圧が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｐチャネルＭＯＳトランジスタのソース電極と接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に上記開放・短絡検出回路の出力電圧が入力され、第３のｐチャネルＭＯＳトランジスタのドレイン電極が、上記接続端子を介して電力供給源の低電位側と接続され、第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を上記検出信号（Ｖout ）として出力するものである。
このように差動増幅回路として、検出感度の高い変形カレントミラー型の差動増幅回路を用いることにより、開放・短絡検出回路の出力電圧（Ｖin）と基準電圧設定回路の基準電圧（Ｖref ）の電位差を精度良く検出することができる。
【００３８】
また、請求項５に記載のように、上記差動増幅回路の検出信号（Ｖout ）と相補な信号（バーＶout ）を生成するデジタル出力バッファ回路（５３）を有し、上記制御回路乃至素子（４ａ）は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタ（Ｑ４０，Ｑ４２）とｎチャネルＭＯＳトランジスタ（Ｑ４１，Ｑ４３）のペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が上記接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に上記検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に上記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が上記破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が上記破壊回路と接続されるものである。
【００３９】
また、請求項６に記載のように、上記デジタル出力バッファ回路（５３）は、ｎチャネルＭＯＳトランジスタ（Ｑ３０）とｐチャネルＭＯＳトランジスタ（Ｑ３１）とから構成されるＣＭＯＳインバータであり、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、ｐチャネルＭＯＳトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の高電位側と接続され、ｎチャネルＭＯＳトランジスタのソース電極及び基板電極が上記接続端子を介して電力供給源の低電位側と接続され、各トランジスタの共通接続されたゲート電極に上記差動増幅回路の検出信号が入力され、各トランジスタの共通接続されたドレイン電極から上記検出信号（Ｖout ）と相補な信号（バーＶout ）を出力する。
また、請求項７に記載のように、ドレイン電極とソース電極が上記基準電圧設定回路（５１）、差動増幅回路（５２）、制御回路乃至素子（４ａ）、破壊用キャパシタ（３）及び破壊回路（２）と接続端子（１０ａ）との間に直列に挿入され、ゲート電極に上記開放・短絡検出回路（５０）の出力電圧（Ｖin）が入力される、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタ（Ｑ５０）を有するものである。
【００４０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
本実施の形態においても、図９と同様に、半導体基板９ａ上の半導体集積回路１には、本来のＩＣカード機能に必要なデータメモリ、周辺回路、プログラムメモリ、中央演算処理部、ランダムアクセスメモリ、セキュリティー認証用マイクロプロセッサが形成されているが、ここでは省略している。
【００４１】
本発明では、以上の構成に加えて、データメモリのメモリ情報を消去する破壊回路２が半導体基板９ａ上に付加されており、さらに破壊回路２、破壊用キャパシタ３、制御用回路乃至素子４ａ及び電圧変化検出回路５ａが半導体基板９ａ上に付加されている。こうして、自己破壊型のＩＣチップ１２ａが構成されている。
【００４２】
そして、本発明では、破壊回路２を駆動するための電力を蓄積するものとして、半導体基板９ａ上に形成された大容量の破壊用キャパシタ３を用いる。破壊用キャパシタ３は、半導体基板９ａ上に形成した熱酸化膜（Ｓｉ０2 ）を絶縁膜として利用する構造にし、大容量のものとするのが望ましい。
というのは、熱酸化膜の場合、そのリーク電流が極めて少ない等の特徴が利用でき、エネルギー密度の小さな薄型の電力供給源６によってキャパシタ３に大量の電荷を蓄積でき、しかもリークによるエネルギー消費が少なくできるからである。
【００４３】
破壊用キャパシタ３に電荷を蓄積するための薄型の電力供給源６は、図１２（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
【００４４】
なお、電力供給源６は、破壊回路２、破壊用キャパシタ３、制御回路乃至素子４ａ、電圧変化検出回路５ａに電力を供給するものであって、破壊回路２を除く半導体集積回路１には、８つの外部接続用電極パッド７のうちの電力供給端子を介して外部から電力が供給される。
【００４５】
以上のような電力供給源６に対して、ＩＣチップ１２ａが形成された半導体基板９ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７に加え、電力供給源６の正極と接続するための電力供給源接続用電極パッド１０ａが少なくとも２個追加され、さらに電力供給源６の負極と接続するための電力供給源接続用電極パッド１０ｂが少なくとも１個追加されている。
【００４６】
電圧変化検出回路５ａは、電力供給源接続用電極パッド１０ａと１０ｂ間の電圧、すなわち電力供給源６の出力電圧を随時、監視している。この電圧変化検出回路５ａは、電力供給源６の開放・短絡を検出する開放・短絡検出回路５０と、所定の基準電圧Ｖref を生成する基準電圧設定回路５１と、開放・短絡検出回路５０の出力電圧Ｖinと基準電圧設定回路５１の基準電圧Ｖref とを比較する差動増幅回路５２と、差動増幅回路５２から出力される検出信号Ｖout と相補な信号バーＶout を生成するデジタル出力バッファ回路５３と、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０とから構成されている。
【００４７】
そして、制御回路乃至素子４ａは、電圧変化検出回路５ａから出力される検出信号を制御入力とするスイッチを有しており、このスイッチは、電圧変化検出回路５ａからの検出信号出力がない通常動作状態において図１に示すＮＣ側を選択している。
【００４８】
次に、本実施の形態の自己破壊型半導体装置を設計するに当たって、考慮すべき課題としては以下の２つがある。
イ）自己破壊機能を実現する耐タンパ回路において許容される消費電流Ｉstの大きさ
ロ）破壊用キャパシタ３に必要とされる容量値ＣBKの大きさ
【００４９】
以下、このような課題に対する考え方を説明する。
まず、電力供給源６の電池容量をＣBT［ｍＡｈ］とし、耐タンパ回路（破壊回路２、破壊用キャパシタ３、制御回路乃至素子４ａ及び電圧変化検出回路５ａ）が動作し続けなくてはならない動作保証期間をＴ［ｈ］とする。
耐タンパ回路において許容される常時導通可能な電流量Ｉstは、次式で与えられる。
Ｉst＝ＣBT／Ｔ［Ａ］ ・・・（１）
【００５０】
例えば、現在手に入りうる厚さ０．３ｍｍの薄型リチウム電池の場合、電池サイズが１×１ｃｍ2 の場合、その電池容量ＣBTは約３ｍＡｈである。耐タンパ回路の動作保証期間Ｔを約３年と仮定すると、単純計算よりシステムに許容される定常電流値Ｉstは、約１１４ｎＡとなる。
耐タンパ回路全体の平常時の動作電流は、この定常電流値Ｉst未満に止めるように設計しなくてはならない。
【００５１】
図１に示す耐タンパ回路において、考慮しなくてはならない消費電流は、開放・短絡検出回路５０を流れるスタンバイ電流ＩLK1 と、差動増幅回路５２の動作電流ＩLK2 と、デジタル出力バッファ回路５３を流れるリーク電流ＩLK3 の３つである。
後述のように、基準電圧設定回路５１は直列接続された複数個のキャパシタから構成されるので、基準電圧設定回路５１を流れるリーク電流成分は問題とはならない。同様に、破壊用キャパシタ３も容量であるので、破壊用キャパシタ３を流れるリーク電流成分も問題とはならない。
【００５２】
一方、通常動作時に、破壊用キャパシタ３から制御回路乃至素子４ａを介して破壊回路２に流れるリーク電流が考えられるので、その大きさを微弱に止めることが重要である。後述のように、制御回路乃至素子４ａは２つのＣＭＯＳトランスミッションゲートから構成されるので、各トランスミッションゲートのしきい値電圧を高めに設定することで、サブスレッショルドリーク電流を小さく絞ることが可能である。
【００５３】
したがって、図１に示す耐タンパ回路において、常時導通している総電流量がＩst未満であるという条件は、次式で与えられる。
ＩLK1 ＋ＩLK2 ＋ＩLK3 ＜Ｉst ・・・（２）
【００５４】
次に、データメモリの特に重要な情報を記憶しているメモリ部分を消去するために必要な電荷量Ｑerは、破壊回路２を構成する電圧昇圧回路に流す電流Ｉcp及びその駆動時間ｔcpより、次式で与えられる。
Ｑer＝Ｉcp×ｔcp ・・・（３）
これにより、破壊用キャパシタ３に必要とされる容量値ＣBKは、電力供給源６の出力電圧をＶddとすると、次式で与えられる。
ＣBK＝α×Ｑer／Ｖdd ・・・（４）
式（４）において、αは安全係数であり、１より大きい正の実数である。
【００５５】
具体的には、Ｖdd＝３．３Ｖで動作する６４ｋｂｉｔのＥＥＰＲＯＭを消去するのに、標準的な０．６μｍのデザインルールで製造されたチャンネルホットエレクトロン注入方式で書込／消去するＥＥＰＲＯＭでは、消去電流１ｍＡを消去時間１０ｍｓの間、流し続ける必要がある。
したがって、破壊用キャパシタ３の容量値ＣBKとしては、α＝３として式（４）を用いると、約１０μＦが必要となる。
【００５６】
なお、この破壊用キャパシタ３に必要とされる容量値ＣBKは、データメモリに採用されている不揮発性メモリの消去方式に強く依存している。
ＥＥＰＲＯＭを構成している浮遊ゲート素子のトンネル酸化膜間に、制御ゲート電極に高電圧を印加した際にファウラー・ノルドハイムトンネル電流を流すことにより消去を行う方式（ＦＮ消去方式）の場合には、消去時の電流はさほど必要ではなく、また消去時間も短くなる。したがって、ＦＮ消去方式によるＥＥＰＲＯＭをデータメモリとして用いた場合、破壊用キャパシタ３に要求される容量値ＣBKは１０μＦよりも１桁から２桁弱程小さくなる可能性がある。
【００５７】
以上の条件のもと、図１の自己破壊型半導体装置を以下のように構成する。図２は、図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
まず、電力供給源６の開放（取り外し）・短絡を検出する開放・短絡検出回路５０について説明する。図３は開放・短絡検出回路５０の１構成例を示す回路図である。
【００５８】
図３の開放・短絡検出回路５０は、電力供給源接続用電極パッド１０ａ，１０ｂ間に直列に挿入された３つのキャパシタＣ１，Ｃ２，Ｃ３からなる接続端子間電圧分圧部と、ソース電極が正極用の電極パッド１０ａと接続され、ドレイン電極が負極用の電極パッド１０ｂと接続され、ゲート電極がキャパシタＣ１，Ｃ２の接続点に接続された、開放端検出用のｐチャネルＭＯＳトランジスタＱ１とを備えている。
【００５９】
本実施の形態の開放・短絡検出回路５０は、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから外され、電極パッド１０ａ，１０ｂが開放端となったことを検出するためのＲＣ時定数回路で構成されている。
電力供給源６の出力電圧Ｖddは、キャパシタＣ１，Ｃ２，Ｃ３によって分圧される。そして、キャパシタＣ２，Ｃ３の接続点で得られる分圧電圧が開放・短絡検出回路５０の出力電圧Ｖinとなる。
【００６０】
次に、このような開放・短絡検出回路５０の動作を説明する。
通常動作状態において、ｐチャネルＭＯＳトランジスタＱ１は、キャパシタＣ１，Ｃ２の接続点で得られる分圧電圧によりバイアスされ、常時オン状態にある。
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、キャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷は、オン状態にあるｐチャネルＭＯＳトランジスタＱ１を通る経路で放電される。
【００６１】
このような回路のＲＣ時定数の抵抗成分Ｒは、ｐチャネルＭＯＳトランジスタＱ１のオン抵抗により与えられる。また、ＲＣ時定数の容量成分Ｃは、キャパシタＣ１，Ｃ２，Ｃ３により与えられる。
よって、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、出力電圧Ｖinは、上記ＲＣ時定数に従って次第に低下する。
【００６２】
また、電力供給源６の短絡が発生した場合には、この短絡によってキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が即座に放電されるので、出力電圧Ｖinは、直ちに低下する。
以上のような開放・短絡検出回路５０を流れる電流ＩLK1 は、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流であり、この電流値はトランジスタＱ１のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００６３】
本実施の形態の開放・短絡検出回路５０では、上記ＲＣ時定数が、電力供給源接続用電極パッド１０ａ，１０ｂの開放が発生した際の放電時定数を決定している。
したがって、電力供給源６の取り外しに応じて自己破壊機能を速やかに動作させるためには、ＲＣ時定数をできるだけ短くして、出力電圧Ｖinを速やかに低下させる必要がある。
【００６４】
一方、電力供給源６の電池容量の消耗を抑えるために、ｐチャネルＭＯＳトランジスタＱ１を流れるサブスレッショルド電流ＩLK1 をできるだけ小さく絞り込む必要がある。これに伴い、トランジスタＱ１のオン抵抗Ｒが大きくなるので、ＲＣ時定数を短くするために、キャパシタＣ１，Ｃ２，Ｃ３を微小な容量に設定することが望ましい。
【００６５】
次に、所定の基準電圧Ｖref を生成する基準電圧設定回路５１について説明する。図４は基準電圧設定回路５１の１構成例を示す回路図である。
本実施の形態の基準電圧設定回路５１は、キャパシタＣ１０，Ｃ１１からなる容量分割回路で構成される。電力供給源６及びそれに並列接続された破壊用キャパシタ３からの電圧Ｖddは、キャパシタＣ１０，Ｃ１１により分圧される。そして、キャパシタＣ１０，Ｃ１１の接続点で得られる分圧電圧が基準電圧Ｖref となる。
【００６６】
この基準電圧設定回路５１に蓄えられる電荷量Ｑは、次式で与えられる。
Ｑ＝Ｃtot ×Ｖdd＝Ｃ１１×Ｖref ＝Ｃ１０×（Ｖdd−Ｖref ）・・・（５）
式（５）において、Ｃtot は、基準電圧設定回路５１の総容量であり、次式で与えられる。
Ｃtot ＝Ｃ１０×Ｃ１１／（Ｃ１０＋Ｃ１１） ・・・（６）
【００６７】
よって、式（５）、（６）より、キャパシタＣ１０，Ｃ１１の接続点から出力される基準電圧Ｖref は、以下のようになる。
【００６８】
次に、電圧変化検出回路５における心臓部とも云うべき差動増幅回路５２について説明する。
図５は差動増幅回路５２の１構成例を示す回路図である。本実施の形態では、差動増幅回路５２として、ＭＯＳトランジスタによる変形カレントミラー型差動増幅回路を用いている。
【００６９】
本実施の形態では、通常、２つのｐチャネルＭＯＳトランジスタでカレントミラー型負荷を組むところを、２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３でカレントミラー型負荷を構成し、代わりに２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１で差動増幅部を構成している。
このように従来のカレントミラー型センスアンプの回路内ブロック構成を逆転させることにより、差動増幅回路全体の消費電流を低減し、限られた電池容量の電力供給源６により長時間動作可能な回路構成としてある。
【００７０】
差動増幅部を構成する２つのｐチャネルＭＯＳトランジスタＱ２０，Ｑ２１のソース電極は、正極用の電力供給源接続用電極パッド１０ａを介して電力供給源６の高電位側と接続される。
第１のｐチャネルＭＯＳトランジスタＱ２０のドレイン電極は、カレントミラー型負荷を構成する第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電極と接続され、第２のｐチャネルＭＯＳトランジスタＱ２１のドレイン電極は、同負荷を構成する第２のｎチャネルＭＯＳトランジスタＱ２３のドレイン電極と接続される。
【００７１】
第１、第２のｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３のソース電極は、パワー制御用の第３のｐチャネルＭＯＳトランジスタＱ２４のソース電極と接続される。この第３のｐチャネルＭＯＳトランジスタＱ２４のドレイン電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続される。
【００７２】
第１のｐチャネルＭＯＳトランジスタＱ２０のゲート電極及び第３のｐチャネルＭＯＳトランジスタＱ２４のゲート電極には、開放・短絡検出回路５０からの出力電圧Ｖinが入力される。
一方、第２のｐチャネルＭＯＳトランジスタＱ２１のゲート電極には、基準電圧設定回路５１からの基準電圧Ｖref が入力される。
そして、第２のｐチャネルＭＯＳトランジスタＱ２１と第２のｎチャネルＭＯＳトランジスタＱ２３の共通ドレイン電極の電圧が検出信号Ｖout として出力される。
【００７３】
２つのｎチャネルＭＯＳトランジスタＱ２２，Ｑ２３で構成されるカレントミラー型負荷では、トランジスタＱ２２のドレイン電極とトランジスタＱ２２，２３のゲート電極とが接続されることにより、第１のｎチャネルＭＯＳトランジスタＱ２２のドレイン電流と等しいドレイン電流が流れるように第２のｎチャネルＭＯＳトランジスタＱ２３のゲート電極がバイアスされる。
これにより、差動増幅部のＶin側とＶref 側とが同一の電流駆動を受けるように構成される。
【００７４】
そして、検出信号Ｖout の電位は、差動増幅部を構成する第１のｐチャネルＭＯＳトランジスタＱ２０と第２のｐチャネルＭＯＳトランジスタＱ２１とを流れる電流の比で決定される。
次に、差動増幅回路５２の動作を説明する。まず、通常動作状態において、開放・短絡検出回路５０からの出力電圧Ｖinと基準電圧設定回路５１からの基準電圧Ｖref は、等電位となるように各回路で設定されている。
【００７５】
このとき、差動増幅回路５２は、「Ｈ」レベルの検出信号Ｖout を出力する。一方、電力供給源６の取り外しや短絡によって、開放・短絡検出回路５０の出力電圧Ｖinが基準電圧設定回路５１の基準電圧Ｖref より低くなると、差動増幅回路５２は、「Ｌ」レベルの検出信号Ｖout を出力する。
なお、ここでの「Ｈ」レベルとは、後述するデジタル出力バッファ回路５３のしきい値電圧以上のレベルを意味する。
【００７６】
以上のような差動増幅回路５２において、カレントミラー型負荷の共通接続されたソース電極側に直列接続された第３のｐチャネルＭＯＳトランジスタＱ２４は、図５の変形カレントミラー型差動増幅回路全体のパワーダウン制御のために用いられている。
したがって、差動増幅回路５２の動作電流ＩLK2 は、第３のｐチャネルＭＯＳトランジスタＱ２４を流れるサブスレッショルド電流である。このサブスレッショルド電流は、ｐチャネルＭＯＳトランジスタＱ２４のしきい値電圧の設定の仕方により小さく絞り込むことが可能である。
【００７７】
次に、差動増幅回路５２から出力された検出信号Ｖout をＶss（０）あるいはＶｄｄの２値電圧に変換するデジタル出力バッファ回路５３について説明する。
図６はデジタル出力バッファ回路５３の１構成例を示す回路図である。本実施の形態では、デジタル出力バッファ回路５３として、ＣＭＯＳインバータを用いている。
【００７８】
図６に示すように、ＣＭＯＳインバータは、ｎチャネルＭＯＳトランジスタＱ３０を駆動素子、ｐチャネルＭＯＳトランジスタＱ３１を負荷素子とし、トランジスタＱ３０，Ｑ３１のゲート電極を共通接続して入力端子とし、ドレイン電極を共通接続して出力端子としたものである。すなわち、ｎチャネルＭＯＳトランジスタＱ３０とｐチャネルＭＯＳトランジスタＱ３１とが電力供給源接続用電極パッド１０ａ，１０ｂを介して電力供給源６の高電位Ｖddと低電位Ｖssとの間に直列接続されている。
【００７９】
ｎチャネルＭＯＳトランジスタＱ３０の基板電極は、通常、低電位Ｖssに接続（接地）されており、ｐチャネルＭＯＳトランジスタＱ３１の基板電極は、高電位Ｖddに接続されている。
差動増幅回路５２から出力された検出信号Ｖout は、トランジスタＱ３０，Ｑ３１の共通接続されたゲート電極に印加され、検出信号と相補な信号バーＶout が、トランジスタＱ３０，Ｑ３１の共通接続されたドレイン電極から取り出される。
【００８０】
このようなＣＭＯＳインバータでは、検出信号Ｖout が「Ｌ」レベルのとき、ｎチャネルＭＯＳトランジスタＱ３０がオフ（非導通）となり、ｐチャネルＭＯＳトランジスタＱ３１がオン（導通）となって、出力信号バーＶout が「Ｈ」レベルとなる。
逆に、検出信号Ｖout が「Ｈ」レベルのとき、ｎチャネルＭＯＳトランジスタＱ３０がオンとなり、ｐチャネルＭＯＳトランジスタＱ３１がオフとなって、出力信号バーＶout が「Ｌ」レベルとなる。
【００８１】
このように、差動増幅回路５２からの検出信号Ｖout に応じて、トランジスタＱ３０，Ｑ３１の何れか一方が導通、他方が非導通となるので、高電位Ｖddから低電位Ｖssへ向かうＣＭＯＳ回路を通じての電流リークが原理的に少ない。
ただし、実際のＣＭＯＳインバータでは、何れか一方のＭＯＳトランジスタがオフしても、チャネル部をリークするサブスレッショルド電流が存在するので、この電流がＣＭＯＳインバータ全体を通じたリーク電流ＩLK3 となる。このサブスレッショルド電流に関しては、トランジスタＱ３０，Ｑ３１のしきい値電圧を高めに設定するなどして低減することが可能である。
【００８２】
次に、制御回路乃至素子４ａについて説明する。図７は制御回路乃至素子４ａの１構成例を示す回路図である。本実施の形態では、制御回路乃至素子４ａとして、ＣＭＯＳトランスミッションゲートを２つ組み合わせたＣＭＯＳセレクタ回路を用いている。
【００８３】
この制御回路乃至素子４ａに要求される特性は、以下の通りである。
通常動作時には、電力供給源６の出力電圧が制御回路乃至素子４ａを介して破壊用キャパシタ３に印加され、破壊用キャパシタ３に破壊用電荷が蓄積される。このとき、破壊用キャパシタ３と破壊回路２との間は非道通状態となっている。
【００８４】
一方、開放・短絡検出回路５０と基準電圧設定回路５１との間に生じた電圧差が差動増幅回路５２によって検出されると、その「Ｌ」レベルの検出信号Ｖout はデジタル出力バッファ回路５３により「Ｈ」レベルの出力信号バーＶout に変換される。
これに応じて、制御回路乃至素子４ａは、電力供給源６と破壊用キャパシタ３との経路を遮断し、代わって破壊用キャパシタ３と破壊回路２との経路を導通させる。
【００８５】
トランスミッションゲートＴＧ１は、図７に示すように、ソース電極が共通接続されると共にドレイン電極が共通接続されたｐチャネルＭＯＳトランジスタＱ４０とｎチャネルＭＯＳトランジスタＱ４１のペアで構成されている。
ｐチャネルＭＯＳトランジスタＱ４０の基板電極は、ドレイン電極と接続され、ｎチャネルＭＯＳトランジスタＱ４１の基板電極は、負極用の電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電位側と接続されている。
【００８６】
差動増幅回路５２の検出信号Ｖout はｎチャネルＭＯＳトランジスタＱ４１のゲート電極に印加され、デジタル出力バッファ回路５３の出力信号バーＶout はｐチャネルＭＯＳトランジスタＱ４０のゲート電極に印加される。
検出信号Ｖout が「Ｈ」レベル（信号バーＶout は「Ｌ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオン（導通状態）となり、入力（ドレイン電極）と出力（ソース電極）とが接続される。
【００８７】
一方、検出信号Ｖout が「Ｌ」レベル（信号バーＶout は「Ｈ」レベル）のとき、トランジスタＱ４０，Ｑ４１は共にオフ（非導通状態）となり、出力は入力から切り離され、それ以前の出力電位を寄生容量で保持することになる。
このようなＣＭＯＳトランスミッションゲートは、入出力に対して対称であり、信号伝搬は双方向性である。
【００８８】
したがって、図７のように、第１のトランスミッションゲートＴＧ１と、このＴＧ１と同構成の第２のトランスミッションゲートＴＧ２のドレイン電極同士を接続して、検出信号Ｖout を第１のトランスミッションゲートＴＧ１を構成するｎチャネルＭＯＳトランジスタＱ４１及び第２のトランスミッションゲートＴＧ２を構成するｐチャネルＭＯＳトランジスタＱ４２のゲート電極に印加すると共に、その相補信号バーＶout を第１のトランスミッションゲートＴＧ１を構成するｐチャネルＭＯＳトランジスタＱ４０及び第２のトランスミッションゲートＴＧ２を構成するｎチャネルＭＯＳトランジスタＱ４３のゲート電極に印加すれば、第１、第２のトランスミッションゲートＴＧ１，ＴＧ２の接続点を入力とする１入力２出力の切り替えスイッチ、即ちセレクタとして作用させることが可能である。
【００８９】
本実施の形態では、２つのＣＭＯＳトランスミッションゲートより構成されたＣＭＯＳセレクタ回路のこのような性質を利用して、必要とする機能を備えた制御回路乃至素子４ａを構成している。
なお、破壊用キャパシタ３は、トランスミッションゲートＴＧ１，ＴＧ２の入力（ドレイン電極）と接続され、電力供給源接続用電極パッド１０ａ（より正確にはトランジスタＱ５０のソース電極）は第１の出力（トランスミッションゲートＴＧ１のソース電極）と接続され、破壊回路２は第２の出力（トランスミッションゲートＴＧ２のソース電極）と接続される。
【００９０】
次に、データメモリに格納された秘密情報の消去を行う破壊回路２について説明する。図８は破壊回路２の１構成例を示す回路図である。本実施の形態では、破壊回路２として、電圧昇圧回路を用いている。
【００９１】
一般に、データメモリを構成する不揮発性メモリは、浮遊ゲート素子を基本デバイスとするＥＥＰＲＯＭ（Electrically Erasable and Programable ROM ）やフラッシュメモリからなる。
これら不揮発性メモリでは、記憶セルにセル情報を書き込む場合あるいは記憶セルに格納されているセル情報を消去する場合、電源電圧Ｖddより高い書き込み電圧あるいは消去電圧Ｖppが必要である。
【００９２】
前述したように、書き込みにホットエレクトロン注入を用いるプログラム方式の不揮発性メモリの場合、大電流が必要なため、高電圧Ｖppは外部から供給されなくてはならない。つまり、この場合は、外部接続用電極パッド７に接続される電源によって、書き込み・消去が行われている。
【００９３】
一方、書き込み・消去にファウラー・ノルドハイムトンネル電流を用いるＦＮ方式の不揮発性メモリの場合には、電流値が小さくてもよいので、チップ上のチャージポンピングによって発生する昇圧電圧でまかなうことができる。
そこで、電力供給源６の出力電圧Ｖddを高電圧Ｖppにまで昇圧する図８のような電圧昇圧回路により、破壊回路２を構成することが可能となる。
【００９４】
本実施の形態の破壊回路２では、ゲート電極がドレイン電極と接続され、基板電極が電力供給源接続用電極パッド１０ｂを介して電力供給源６の低電圧側と接続された昇圧用のｎチャネルＭＯＳトランジスタＱ３−ｋ（ｋ＝１，２，・・・ｎ）と、一端がトランジスタＱ３−ｋのソース電極と接続された昇圧用のキャパシタＣ４−ｋとからなる昇圧ブロックが、ソース電極と次段のトランジスタのドレイン電極とを接続することで、ｎ段直列に接続されている。
【００９５】
さらに、最終段のトランジスタＱ３−ｎのソース電極には、ｎチャネルＭＯＳトランジスタＱ４のドレイン電極が接続され、このトランジスタＱ４のゲート電極は、ドレイン電極と接続されている。
ｎチャネルＭＯＳトランジスタＱ４のソース電極には、出力キャパシタＣ５の一端が接続され、出力キャパシタＣ５の他端は、電力供給源６の低電圧側と接続されている。
【００９６】
さらに、ｐチャネルＭＯＳトランジスタＱ５とｎチャネルＭＯＳトランジスタＱ６とからなる第１のＣＭＯＳインバータとｐチャネルＭＯＳトランジスタＱ７とｎチャネルＭＯＳトランジスタＱ８とからなる第２のＣＭＯＳインバータとを直列に接続することにより、発振器の出力段が構成されている。
【００９７】
第１のＣＭＯＳインバータの入力端子にはクロック信号ＣＬＫが入力される。この第１のＣＭＯＳインバータの出力信号であるクロック信号バーφは、第２のＣＭＯＳインバータの入力端子に入力されると共に、キャパシタＣ４−ｋのうち偶数段のキャパシタＣ４−ｉ（ｉ＝２，４，・・・）の他端に与えられる。
そして、第２のＣＭＯＳインバータの出力信号であるクロック信号φは、キャパシタＣ４−ｋのうち奇数段のキャパシタＣ４−ｊ（ｊ＝１，３，・・・）の他端に与えられる。
【００９８】
このように構成された破壊回路２では、初段のトランジスタＱ３−１に破壊用キャパシタ３からの電圧Ｖddが供給されると、後段のトランジスタＱ４のソース電極から出力される出力電圧Ｖppは、ほぼ電源電圧Ｖddのレベルとなる。
この状態で、第１のＣＭＯＳインバータにクロック信号ＣＬＫが入力されると、第２のＣＭＯＳインバータから出力されるクロック信号φの第１パルスでキャパシタＣ４−１のドレイン・ソース端子がＶssからＶddのレベルまで引き上げられるため、キャパシタＣ４−１とトランジスタＱ３−２のカップリングレシオに基づいてトランジスタＱ３−２のドレイン電圧及びゲート電圧が引き上げられ、その電位が出力電圧Ｖppとして出力端子Ｔout から出力される。
【００９９】
次いで、クロック信号ＣＬＫに応じてクロック信号φ、バーφが反転すると、容量Ｃ４−２とトランジスタＱ３−３との間で上記と同様の動作が行われて、出力電圧Ｖppが更に引き上げられる。
そして、このようなクロック信号ＣＬＫに応じたクロック信号φ、バーφの反転動作が繰り返されると、出力電圧Ｖppのレベルは階段状に上昇する。
【０１００】
以上のように、クロック信号ＣＬＫの半周期ごとに破壊用キャパシタ３からの電荷を次段に転送して出力キャパシタＣ５を高電圧Ｖppのレベルまで充電することにより、メモリ消去に必要な高電圧Ｖppを得ることができる。
この高電圧Ｖppを消去電圧としてデータメモリの秘密情報を格納したメモリブロックに対応する制御ゲート電極に印加することにより、該メモリブロック全体が消去され、必要とするメモリ消去の機能を実現することが可能となる。
【０１０１】
さて、本実施の形態では、電力供給源６より供給される高々３．６Ｖ程度の低い電圧から記憶セルを構成する浮遊ゲート素子のトンネル酸化膜にファウラー・ノルドハイムトンネル電流を流すのに必要な十数Ｖの高電圧にまで昇圧するために、チャージポンプの各段を構成するトランジスタＱ３−ｋ，Ｑ４にしきい値電圧が０Ｖ近傍にあるトランジスタを使用する。
【０１０２】
その理由は、バックゲート効果による電圧の効果を抑制するためである。また、消費電力の低減のために昇圧用クロック信号ＣＬＫは出来るだけ遅くして、書き込み時の消費電力を、Ｖdd＝３Ｖ時に約１ｍＡ程度以下に抑制する。
このようにして構成した電圧昇圧回路を破壊回路２とすることで、限られた電池容量の電力供給源６に並列接続された破壊用キャパシタ３に蓄積された電荷により、データメモリ内の秘密情報を記憶しているメモリブロックを消去することが可能となる。
【０１０３】
次に、本実施の形態の自己破壊型半導体装置の自己破壊メカニズムについて説明する。ＩＣチップ１２ａの改ざんを目的とする第三者は、まずプラスティックケースよりＩＣモジュールを外し、次に化学薬品を用いてモールド樹脂を除去する。そして、ＩＣチップ１２ａの裏面あるいは素子面を観察しようとするが、電力供給源６がＩＣチップ１２ａの裏面あるいは素子面上に搭載されている場合、電力供給源６を取り外さない限り、観察することができない。
【０１０４】
ここで、電力供給源６が電力供給源接続用電極パッド１０ａ，１０ｂから取り外されると、前述のように、開放・短絡検出回路５０内のキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、ｐチャネルＭＯＳトランジスタＱ１を通る経路で放電され、開放・短絡検出回路５０の出力電圧Ｖinが低下する。
【０１０５】
一方、大容量の破壊用キャパシタ３に充電された電圧を基準電圧設定回路５１で分圧することによって生成される基準電圧Ｖref は、電力供給源接続用電極パッド１０ａ，１０ｂ間が開放されても、直ぐに低下することはない。よって、開放・短絡検出回路５０の出力電圧Ｖinと基準電圧設定回路５１の基準電圧Ｖref との間に電位差が生じる。
変形カレントミラー型の差動増幅回路５２は、この電位差を精度良く検出して「Ｌ」レベルの検出信号Ｖout を出力する。
【０１０６】
制御回路乃至素子４ａは、「Ｈ」レベルの検出信号Ｖout が出力されている通常動作時、電力供給源６と破壊用キャパシタ３とを接続している。
ここで、差動増幅回路５２から「Ｌ」レベルの検出信号Ｖout が出力され、デジタル出力バッファ回路５３から「Ｈ」レベルの相補信号バーＶout が出力されると、制御回路乃至素子４ａは、電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊用キャパシタ３と破壊回路２とを接続する。
こうして、破壊回路２が動作を開始し、半導体集積回路１内のデータメモリに格納された秘密重要情報が消去される。
【０１０７】
一方、アタッカが電力供給源６に針を刺す等して電力供給源６を短絡させた場合には、開放・短絡検出回路５０内のキャパシタＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、短絡によって即座に放電されるので、開放・短絡検出回路５０の出力電圧Ｖinは直ちに低下する。
【０１０８】
ここで、電力供給源接続用電極パッド１０ａから基準電圧設定回路５１、差動増幅回路５２、制御回路乃至素子４ａ、破壊用キャパシタ３及び破壊回路２へ至る電源ラインには、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタＱ５０が直列に挿入され、このトランジスタＱ５０のゲート電極には開放・短絡検出回路５０の出力電圧Ｖinが入力される。よって、通常動作時、ｎチャネルＭＯＳトランジスタＱ５０はオン状態にある。
【０１０９】
これに対し、電力供給源６の短絡によって開放・短絡検出回路５０の出力電圧Ｖinが低下すると、トランジスタＱ５０はオフ状態に移行する。これにより、破壊用キャパシタ３に蓄えられた電荷が電力供給源６の短絡によって放電されることを防ぐことができる。
そして、最終的には、開放時と同様の動作により、制御回路乃至素子４ａが電力供給源６と破壊用キャパシタ３との接続を遮断し、破壊回路２が半導体集積回路１内のデータメモリに格納された秘密重要情報を消去する。
【０１１０】
なお、本実施の形態では、ＩＣチップ１２ａと電力供給源６の搭載方法について説明していないが、図１２で示した搭載方法を用いてもよいし、図１３、図１４で示した搭載方法を用いてもよく、また別の搭載方法でもよい。
【０１１１】
【発明の効果】
本発明によれば、請求項１に記載のように、電圧変化検出回路内の開放・短絡検出回路、基準電圧設定回路及び差動増幅回路をＭＯＳトランジスタ回路で構成し、制御回路乃至素子をＣＭＯＳセレクタ回路で構成することにより、動作電流を抑えることができる。また、開放・短絡検出回路を設けることにより、電力供給源の取り外しだけでなく、電力供給源の短絡も検出することができる。その結果、半導体集積回路の動作保証期間の間、常に物理的攻撃を監視し続け、電力供給源の取り外しあるいは短絡が発生した場合には、これを直ちに検出して、半導体集積回路のメモリ情報を破壊することができるので、半導体集積回路のメモリ内容の改ざん、偽造行為を確実に防止することができる。
【０１１２】
また、請求項２に記載のように、開放・短絡検出回路を、第１、第２、第３のキャパシタとからなる接続端子間電圧分圧部と、ｐチャネルＭＯＳトランジスタとから構成することにより、電力供給源の取り外し（接続端子の開放）及び短絡を確実に検出でき、動作電流を抑えることができる。
【０１１３】
また、請求項３に記載のように、基準電圧設定回路を第１、第２のキャパシタから構成することにより、リーク電流の少ない回路を実現することができる。
【０１１４】
また、請求項４に記載のように、差動増幅回路を、第１、第２のｐチャネルＭＯＳトランジスタからなる差動増幅部と、第１、第２のｎチャネルＭＯＳトランジスタからなるカレントミラー型負荷と、第３のｐチャネルＭＯＳトランジスタとから構成することにより、検出精度の高い変形カレントミラー型の差動増幅回路を実現でき、動作電流を抑えることができる。
【０１１５】
また、請求項５に記載のように、制御回路乃至素子を、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路から構成することにより、リーク電流を抑えることができる。
【０１１６】
また、請求項６に記載のように、デジタル出力バッファ回路をＣＭＯＳインバータで構成することにより、リーク電流を抑えることができる。
【０１１７】
また、請求項７に記載のように、基準電圧設定回路、差動増幅回路、制御回路乃至素子、破壊用キャパシタ及び破壊回路と接続端子との間にｎチャネルＭＯＳトランジスタを直列に挿入することにより、破壊用キャパシタに蓄えられた電荷が電力供給源の短絡によって放電されることをより確実に防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図２】 図１の自己破壊型半導体装置の具体的な１構成例を示す回路ブロック構成図である。
【図３】 開放・短絡検出回路の１構成例を示す回路図である。
【図４】 基準電圧設定回路の１構成例を示す回路図である。
【図５】 差動増幅回路の１構成例を示す回路図である。
【図６】 デジタル出力バッファ回路の１構成例を示す回路図である。
【図７】 制御回路乃至素子の１構成例を示す回路図である。
【図８】 破壊回路の１構成例を示す回路図である。
【図９】 一般的なＩＣカードの構成例を示す説明図である。
【図１０】 フリップチップ実装を行ったＩＣモジュールの断面図及びＩＣチップ単体の下面図である。
【図１１】 従来の自己破壊型半導体装置の回路ブロック構成図である。
【図１２】 図１１の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【図１３】 図１１の自己破壊型半導体装置の他の構成例を示す平面図および断面図である。
【図１４】 図１３の自己破壊型半導体装置におけるフリップチップ実装の様子を示す図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４ａ…制御回路乃至素子、５ａ…電圧変化検出回路、６…電力供給源、７…外部接続用電極パッド、９ａ…半導体基板、１０ａ、１０ｂ…電力供給源接続用電極パッド、１２ａ…ＩＣチップ、５０…開放・短絡検出回路、５１…基準電圧設定回路、５２…差動増幅回路、５３…デジタル出力バッファ回路、Ｑ１、Ｑ５、Ｑ７、Ｑ２０、Ｑ２１、Ｑ２４、Ｑ３１、Ｑ４０、Ｑ４２…ｐチャネルＭＯＳトランジスタ、Ｑ３−ｋ、Ｑ４、Ｑ６、Ｑ８、Ｑ２２、Ｑ２３、Ｑ３０、Ｑ４１、Ｑ４３、Ｑ５０…ｎチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２、Ｃ３、Ｃ４−ｋ、Ｃ５、Ｃ１０、Ｃ１１…キャパシタ。
Claims (7)
- 半導体メモリ素子と、このメモリ素子に記憶されたデータを処理する中央演算処理素子と、半導体メモリ素子のメモリ情報の少なくとも一部を消去することにより自己破壊を行う破壊回路と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタと、破壊用キャパシタに電荷を蓄積する電力供給源の正極及び負極用に設けられた接続端子と、正極及び負極用の接続端子の端子間電圧を監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路と、通常動作時は前記接続端子を介して電力供給源と破壊用キャパシタを接続し、電圧変化検出回路から検出信号が出力されたときは、前記接続を遮断して破壊用キャパシタと破壊回路を接続する制御回路乃至素子とを、同一半導体基板上に有すると共に、前記接続端子に接続された電力供給源を有する自己破壊型半導体装置であって、
前記電圧変化検出回路は、電力供給源の開放・短絡を検出する開放・短絡検出回路と、
所定の基準電圧を生成する基準電圧設定回路と、
開放・短絡検出回路の出力電圧と基準電圧設定回路の基準電圧とを比較し、開放・短絡検出回路の出力電圧低下を検出したとき前記検出信号を出力する差動増幅回路とを備え、各回路がＭＯＳトランジスタ回路から構成されるものであり、
前記制御回路乃至素子は、ＣＭＯＳセレクタ回路から構成されるものであることを特徴とする自己破壊型半導体装置。 - 請求項１記載の自己破壊型半導体装置において、
前記開放・短絡検出回路は、正極及び負極用の接続端子間に直列に挿入された第１、第２、第３のキャパシタからなる接続端子間電圧分圧部と、
ソース電極が前記接続端子を介して電力供給源の高電位側と接続され、ドレイン電極が前記接続端子を介して電力供給源の低電位側と接続され、ゲート電極が第１、第２のキャパシタの接続点に接続されたｐチャネルＭＯＳトランジスタとを備え、
第２、第３のキャパシタの接続点で得られる分圧電圧を出力することを特徴とする自己破壊型半導体装置。 - 請求項１記載の自己破壊型半導体装置において、
前記基準電圧設定回路は、前記正極および負極用の接続端子間に直列に挿入された第１、第２のキャパシタを備え、第１、第２のキャパシタの接続点で得られる分圧電圧を前記基準電圧として出力することを特徴とする自己破壊型半導体装置。 - 請求項１記載の自己破壊型半導体装置において、
前記差動増幅回路は、第１、第２のｐチャネルＭＯＳトランジスタからなる差動増幅部と、
差動増幅部と接続された、第１、第２のｎチャネルＭＯＳトランジスタからなるカレントミラー型負荷と、
カレントミラー型負荷と接続された、パワー制御用の第３のｐチャネルＭＯＳトランジスタとを備え、
第１、第２のｐチャネルＭＯＳトランジスタのソース電極が、前記接続端子を介して電力供給源の高電位側と接続され、第１、第２のｐチャネルＭＯＳトランジスタのドレイン電極が、第１、第２のｎチャネルＭＯＳトランジスタのドレイン電極とそれぞれ接続され、第１のｐチャネルＭＯＳトランジスタのゲート電極に前記開放・短絡検出回路の出力電圧が入力され、第２のｐチャネルＭＯＳトランジスタのゲート電極に前記基準電圧設定回路の基準電圧が入力され、第１、第２のｎチャネルＭＯＳトランジスタのソース電極が、第３のｐチャネルＭＯＳトランジスタのソース電極と接続され、第３のｐチャネルＭＯＳトランジスタのゲート電極に前記開放・短絡検出回路の出力電圧が入力され、第３のｐチャネルＭＯＳトランジスタのドレイン電極が、前記接続端子を介して電力供給源の低電位側と接続され、第２のｐチャネルＭＯＳトランジスタと第２のｎチャネルＭＯＳトランジスタの共通ドレイン電極の電圧を前記検出信号として出力することを特徴とする自己破壊型半導体装置。 - 請求項１記載の自己破壊型半導体装置において、
前記差動増幅回路の検出信号と相補な信号を生成するデジタル出力バッファ回路を有し、
前記制御回路乃至素子は、ソース電極とドレイン電極がそれぞれ共通接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのペアで構成されたトランスミッションゲートを２つ直列接続してなるＣＭＯＳセレクタ回路であり、
各トランスミッションゲートでは、ｐチャネルＭＯＳトランジスタの基板電極がドレイン電極と接続され、ｎチャネルＭＯＳトランジスタの基板電極が前記接続端子を介して電力供給源の低電位側と接続され、第１のトランスミッションゲート内のｎチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｐチャネルＭＯＳトランジスタの各ゲート電極に前記検出信号が入力され、第１のトランスミッションゲート内のｐチャネルＭＯＳトランジスタと第２のトランスミッションゲート内のｎチャネルＭＯＳトランジスタの各ゲート電極に前記検出信号と相補な信号が入力され、各トランジスタの共通接続されたドレイン電極が前記破壊用キャパシタと接続され、第１のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が前記接続端子と接続され、第２のトランスミッションゲート内の各トランジスタの共通接続されたソース電極が前記破壊回路と接続されることを特徴とする自己破壊型半導体装置。 - 請求項５記載の自己破壊型半導体装置において、
前記デジタル出力バッファ回路は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとから構成されるＣＭＯＳインバータであり、
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのゲート電極同士が接続されると共に、ドレイン電極同士が接続され、ｐチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の高電位側と接続され、ｎチャネルＭＯＳトランジスタのソース電極及び基板電極が前記接続端子を介して電力供給源の低電位側と接続され、各トランジスタの共通接続されたゲート電極に前記差動増幅回路の検出信号が入力され、各トランジスタの共通接続されたドレイン電極から前記検出信号と相補な信号を出力することを特徴とする自己破壊型半導体装置。 - 請求項１記載の自己破壊型半導体装置において、
ドレイン電極とソース電極が前記基準電圧設定回路、差動増幅回路、制御回路乃至素子、破壊用キャパシタ及び破壊回路と接続端子との間に直列に挿入され、ゲート電極に前記開放・短絡検出回路の出力電圧が入力される、電力供給源短絡時保護用のｎチャネルＭＯＳトランジスタを有することを特徴とする自己破壊型半導体装置。
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