JPH11354576A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11354576A
JPH11354576A JP16160998A JP16160998A JPH11354576A JP H11354576 A JPH11354576 A JP H11354576A JP 16160998 A JP16160998 A JP 16160998A JP 16160998 A JP16160998 A JP 16160998A JP H11354576 A JPH11354576 A JP H11354576A
Authority
JP
Japan
Prior art keywords
chip
substrate
gold electrode
electrode layer
side gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16160998A
Other languages
English (en)
Inventor
Toshio Saito
敏男 斎藤
Masayuki Sato
正幸 佐藤
Takashi Ishida
尚 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP16160998A priority Critical patent/JPH11354576A/ja
Publication of JPH11354576A publication Critical patent/JPH11354576A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 フリップチップ接続を行う半導体装置におい
て、接続部微細化および低コスト化を図るとともに、接
続信頼性を向上させる。 【解決手段】 半導体チップ１のパッド１ａに接続して
配置されたチップ側金電極層２ａと、基板側金電極層２
ｂが形成されたチップ支持基板３と、フリップチップ接
続を行う際に、半導体チップ１上のチップ側金電極層２
ａと、チップ支持基板３上の基板側金電極層２ｂとの間
に配置されかつチップ側金電極層２ａおよび基板側金電
極層２ｂとＡｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着層
２ｃと、半導体チップ１と接続部２を封止した封止部
と、複数のピン部材５とからなり、チップ側金電極層２
ａと基板側金電極層２ｂとその間にＡｕ−Ｓｉ接着層２
ｃとを配置したことにより、低温熱圧着によってフリッ
プチップ接続を行うことを可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、フリップチップ接続の脱Ｐｂ化に適用して
有効な技術に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】半導体チップの能動面（主面ともいう）
と、チップ支持基板のチップ搭載面とを対向させて配置
するフリップチップ接続では、その接続部にＰｂ−Ｓｎ
バンプを用いている場合が多い。
【０００４】なお、フリップチップ接続については、例
えば、日経ＢＰ社、１９９３年５月３１日発行、香山
晋、成瀬邦彦（監修）、「実践講座ＶＬＳＩパッケージ
ング技術（下）」、１７５〜１７７頁に記載されてい
る。
【０００５】
【発明が解決しようとする課題】ところが、前記した技
術のフリップチップ接続においては、その接続部にＰｂ
を含んだ導通部材（例えば、バンプなど）が用いられる
場合が多く、環境面においてＰｂ材の使用は好ましくな
いことが問題とされる。
【０００６】また、ＤＲＡＭ（Dynamic Random Access
Memory) などにおいては、その動作不良の発生を防ぐた
めに、α線を放出しにくい（Ｐｂの純度が高い）低α−
Ｐｂ材を使用する場合があるが、前記低α−Ｐｂ材は、
コストが高いという問題がある。
【０００７】本発明の目的は、接続部微細化および低コ
スト化を図るとともに、接続信頼性を向上させる半導体
装置およびその製造方法を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明による半導体装置は、半
導体チップの表面電極に接続して配置されたチップ側金
電極層と、基板電極として基板側金電極層が形成された
チップ支持基板と、前記フリップチップ接続を行う際
に、前記半導体チップの前記チップ側金電極層と、前記
チップ支持基板の前記基板側金電極層との間に配置さ
れ、前記チップ側金電極層および前記基板側金電極層と
Ａｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着層とを有し、
前記チップ側金電極層と前記基板側金電極層との間に前
記Ａｕ−Ｓｉ接着層を配置して、低温熱圧着によりフリ
ップチップ接続し得るものである。
【００１１】したがって、フリップチップ接続を行う際
に、３００〜４００℃程度の低温で熱圧着を行うことが
可能になり、その結果、半導体チップのアルミニウム配
線などの配線パターンの信頼度を低下させずに半導体チ
ップとチップ支持基板との電気的接続を図ることができ
る。
【００１２】また、本発明の半導体装置の製造方法は、
基板電極として基板側金電極層が形成されたチップ支持
基板を準備する工程と、半導体チップの表面電極にチッ
プ側金電極層を電気的に接続させて形成する工程と、前
記半導体チップの前記チップ側金電極層と、前記チップ
支持基板の前記基板側金電極層との間にＡｕ−Ｓｉ接着
層を配置して前記半導体チップの主面と前記チップ支持
基板のチップ搭載面とを対向させて配置する工程と、低
温熱圧着によって、前記チップ側金電極層および前記基
板側金電極層とＡｕ−Ｓｉ接着層とをＡｕ−Ｓｉ共晶接
合させて前記半導体チップを前記チップ支持基板にフリ
ップチップ接続する工程とを有するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１４】（実施の形態１）図１は本発明の実施の形
態１による半導体装置の構造の一例を示す断面図、図
２、図３および図４は図１に示す半導体装置の製造方法
の一例を示す拡大部分断面図、図５は図１に示す半導体
装置の製造方法の一例を示す製造手順図である。
【００１５】本実施の形態１の半導体装置は、フリップ
チップ接続が行われて製造されるものであり、ここで
は、前記半導体装置の一例として、ＰＧＡ（Pin Grid A
rray）を取り上げて説明する。
【００１６】図１から図４を用いて、図１に示すＰＧＡ
１０の構成について説明すると、半導体チップ１の表面
電極であるパッド１ａに接続して配置されたチップ側金
電極層２ａと、基板電極として基板側金電極層２ｂが形
成されたチップ支持基板３と、前記フリップチップ接続
を行う際に、半導体チップ１上のチップ側金電極層２ａ
と、チップ支持基板３上の基板側金電極層２ｂとの間に
配置され、かつチップ側金電極層２ａおよび基板側金電
極層２ｂとＡｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着層
２ｃと、半導体チップ１と接続部２を封止した封止部４
と、外部端子である複数のピン部材５とからなり、チッ
プ側金電極層２ａと基板側金電極層２ｂとその間にＡｕ
−Ｓｉ接着層２ｃとを配置したことにより、低温熱圧着
によってフリップチップ接続を行うことを可能にした構
造を有している。
【００１７】すなわち、本実施の形態１のＰＧＡ１０
は、フリップチップ接続の接続部２において、２つの金
電極層（チップ側金電極層２ａと基板側金電極層２ｂの
こと）の間にＡｕ−Ｓｉ接着層２ｃを介在させることに
より、３００〜４００℃の低温熱圧着でＡｕ−Ｓｉ共晶
接合を行うものである。
【００１８】ここで、Ａｕ−Ｓｉ共晶接合は、ＡｕとＳ
ｉとが共晶温度３７０℃で合金を形成することを利用し
た接合方法である。
【００１９】なお、フリップチップ接続が行われる接続
部２は、半導体チップ１のパッド１ａの数に応じて複数
個設けられている。
【００２０】さらに、チップ側金電極層２ａは、図２
（ａ）に示すように、半導体チップ１のパッド１ａに蒸
着などによって形成されかつ電気的接続を行う金からな
る電極層であり、一方、基板側金電極層２ｂは、図３に
示すように、基板電極としてチップ支持基板３に形成さ
れかつ電気的接続を行う金からなる電極である。
【００２１】前記Ａｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ
接着層２ｃは、本実施の形態１では、フリップチップ接
続を行う前に、図２（ｂ）に示すように、半導体チップ
１のチップ側金電極層２ａ上に蒸着などによって積層し
て形成した電極接着層である。
【００２２】また、チップ支持基板３は、パッケージ基
板とも呼ばれ、例えば、セラミックやガラスエポキシ樹
脂などによって形成された基板である。
【００２３】さらに、半導体チップ１や複数の接続部２
を封止する封止部４は、エポキシ系の熱硬化性の封止用
樹脂などを用いて、モールド方法によって形成したもの
であるが、モールド方法だけでなく、例えば、ポッティ
ング方法によって形成してもよい。
【００２４】次に、本実施の形態１のＰＧＡ１０（半導
体装置）の製造方法を、図５に示す製造手順図に従って
説明する。
【００２５】まず、半導体チップ１において、図５のス
テップＳ１に示すようにチップ側金電極層２ａを形成す
る。
【００２６】すなわち、図２（ａ）に示すように、半導
体チップ１の各パッド１ａ上に蒸着によってチップ側金
電極層２ａを電気的に接続させて形成する。
【００２７】さらに、図２（ｂ）に示すように、予め、
半導体チップ１のチップ側金電極層２ａ上に、蒸着によ
ってＡｕ−Ｓｉ接着層２ｃを形成しておく（ステップＳ
２）。
【００２８】なお、半導体チップ１のパッド１ａ上にチ
ップ側金電極層２ａとＡｕ−Ｓｉ接着層２ｃを形成する
際には、例えば、デポ装置を用いて連続デポによってそ
れぞれの層を形成する。
【００２９】一方、チップ支持基板３においては、基板
電極として基板側金電極層２ｂが形成されたチップ支持
基板３を準備する。
【００３０】すなわち、図３に示すように、チップ支持
基板３において、半導体チップ１の各パッド１ａに対応
した箇所に基板側金電極層２ｂを形成する（ステップＳ
３）。
【００３１】なお、本実施の形態１の半導体装置は、Ｐ
ＧＡ１０であるため、図３に示すように、チップ支持基
板３のチップ搭載面３ａと反対側の面には、予め、複数
の外部端子であるピン部材５が設けられている。
【００３２】続いて、図４に示すように、半導体チップ
１のチップ側金電極層２ａと、チップ支持基板３の基板
側金電極層２ｂとの間にＡｕ−Ｓｉ接着層２ｃを配置し
て半導体チップ１の主面１ｂとチップ支持基板３のチッ
プ搭載面３ａとを対向させて配置する。
【００３３】この際、半導体チップ１上に形成したＡｕ
−Ｓｉ接着層２ｃとこれに対向するチップ支持基板３の
基板側金電極層２ｂとの位置合わせを行ってそれぞれを
配置する。
【００３４】さらに、３００〜４００℃の低温で熱圧着
を行って、チップ側金電極層２ａおよび基板側金電極層
２ｂとＡｕ−Ｓｉ接着層２ｃとをＡｕ−Ｓｉ共晶接合さ
せて半導体チップ１をチップ支持基板３にフリップチッ
プ接続する（ステップＳ４）。
【００３５】その後、図５のステップＳ５に示すように
封止を行う。
【００３６】本実施の形態１では、エポキシ系の熱硬化
性の封止用樹脂を用いてモールド方法によって封止を行
う。
【００３７】これにより、半導体チップ１と接続部２の
封止を行うことができ、その結果、図１に示すＰＧＡ１
０が完成する。
【００３８】本実施の形態１のＰＧＡ１０（半導体装
置）およびその製造方法によれば、以下のような作用効
果が得られる。
【００３９】すなわち、半導体チップ１のパッド１ａに
チップ側金電極層２ａを設けるとともに、チップ支持基
板３に基板側金電極層２ｂを設け、かつチップ側金電極
層２ａと基板側金電極層２ｂとの間にＡｕ−Ｓｉ接着層
２ｃを介在させることにより、フリップチップ接続を行
う際に、３００〜４００℃程度の低温で熱圧着を行うこ
とが可能になる。
【００４０】これにより、半導体チップ１のアルミニウ
ム配線などの配線パターンの信頼度を低下させずに半導
体チップ１とチップ支持基板３との電気的接続を図るこ
とができる。
【００４１】さらに、Ａｕ−Ｓｉ接着層２ｃを介在させ
ることにより、フリップチップ接続の接続部２の接続強
度を高めることができるため、フリップチップ接続の接
続信頼性を向上できる。
【００４２】また、フリップチップ接続における接続部
材の主要成分をＰｂからＡｕにすることにより、Ａｕの
方がＰｂよりも電気抵抗率が遙に小さく（例えば、Ｐｂ
の電気抵抗率は２0.６μΩ・ｃｍであり、Ａｕの電気抵
抗率は1.５９μΩ・ｃｍである）、かつ引っ張り強度が
遙に大きい（例えば、Ｐｂ（６％鉱鉛）の引っ張り強さ
は2.９ｋｇ／ｍｍ2 であり、Ａｕの引っ張り強さは１３
ｋｇ／ｍｍ2 である）ため、接続部２の面積を小さくで
きる。
【００４３】これにより、フリップチップ接続の微細化
を図ることができ、その結果、接続部２の高密度化を実
現できる。
【００４４】また、フリップチップ接続における接続部
材の主要成分をＰｂからＡｕにすることにより、脱Ｐｂ
化を図ることができ、その結果、環境に対して悪影響を
及ぼすことを低減できる。
【００４５】さらに、フリップチップ接続における接続
部材の主要成分をＰｂからＡｕにすることにより、ＤＲ
ＡＭなどにおいても低α−Ｐｂ材を使用しなくて済む。
【００４６】その結果、フリップチップ接続の低コスト
化を図ることができる。
【００４７】（実施の形態２）図６（ａ),（ｂ),（ｃ）
は本発明の実施の形態２の半導体装置の製造方法の一例
を示す拡大部分断面図、図７（ａ),（ｂ) は本発明の実
施の形態２の半導体装置の製造方法の一例を示す拡大部
分断面図、図８は本発明の実施の形態２による半導体装
置の製造方法の一例を示す拡大部分断面図、図９は本発
明の実施の形態２による半導体装置の製造方法の一例を
示す製造手順図である。
【００４８】本実施の形態２の半導体装置は、実施の形
態１のＰＧＡ１０と同様に、フリップチップ接続が行わ
れて製造されるものであり、その全体の概略構造は、図
１に示すＰＧＡ１０と同様であるため、完成品としての
半導体装置の構成は、図１に示すＰＧＡ１０を用いて説
明する。
【００４９】なお、本実施の形態２のＰＧＡ１０の構成
において、実施の形態１のＰＧＡ１０との相違点は、各
接続部２におけるＡｕ−Ｓｉ接着層２ｃの両側（半導体
チップ１側とチップ支持基板３側）に、金を含む合金の
接着層を配置させることである。
【００５０】すなわち、本実施の形態２のＰＧＡ１０
は、半導体チップ１のパッド１ａに接続して配置された
チップ側金電極層２ａと、チップ側金電極層２ａに接続
して配置され、かつ金を含むチップ側Ａｕ−Ｃｕ接着層
２ｄ（チップ側合金接着層）と、基板電極として基板側
金電極層２ｂが形成されたチップ支持基板３と、基板側
金電極層２ｂに接続して配置され、かつ金を含む基板側
Ａｕ−Ｃｕ接着層２ｅ（基板側合金接着層）と、前記フ
リップチップ接続を行う際に、チップ側Ａｕ−Ｃｕ接着
層２ｄと基板側Ａｕ−Ｃｕ接着層２ｅとの間に配置さ
れ、チップ側Ａｕ−Ｃｕ接着層２ｄおよび基板側Ａｕ−
Ｃｕ接着層２ｅとＡｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ
接着層２ｃとを有しており、チップ側Ａｕ−Ｃｕ接着層
２ｄと基板側Ａｕ−Ｃｕ接着層２ｅとの間に基板側Ａｕ
−Ｃｕ接着層２ｅを配置して、低温熱圧着によりフリッ
プチップ接続し得るものである。
【００５１】したがって、本実施の形態２のＰＧＡ１０
における接続部２は、図８に示すように、２つの金電極
層（チップ側金電極層２ａ、基板側金電極層２ｂ）と３
つの接着層（Ａｕ−Ｓｉ接着層２ｃ、チップ側Ａｕ−Ｃ
ｕ接着層２ｄ、基板側Ａｕ−Ｃｕ接着層２ｅ）とからな
る５層構造のものである。
【００５２】ここで、本実施の形態２のＰＧＡ１０にお
いても、チップ側金電極層２ａ、チップ側Ａｕ−Ｃｕ接
着層２ｄおよびＡｕ−Ｓｉ接着層２ｃは、フリップチッ
プ接続前に、予め、半導体チップ１のパッド１ａにそれ
ぞれ蒸着などによって形成され、一方、基板側Ａｕ−Ｃ
ｕ接着層２ｅは、チップ側と同様に、フリップチップ接
続前に、チップ支持基板３の基板側金電極層２ｂの上に
蒸着などによって形成される接着層である。
【００５３】なお、本実施の形態２のＰＧＡ１０のその
他の構造については、実施の形態１で説明したＰＧＡ１
０と同じであるため、その重複説明は省略する。
【００５４】次に、本実施の形態２のＰＧＡ１０の製造
方法を、図９に示す製造手順図に従って説明する。
【００５５】まず、半導体チップ１において、図９のス
テップＳ６に示すようにチップ側金電極層２ａを形成す
る。
【００５６】すなわち、図６（ａ）に示すように、半導
体チップ１の各パッド１ａ上に蒸着によってチップ側金
電極層２ａを電気的に接続させて形成する。
【００５７】続いて、図６（ｂ）に示すように、チップ
側金電極層２ａに電気的に接続して配置されたチップ側
合金接着層であるチップ側Ａｕ−Ｃｕ接着層２ｄを蒸着
によって形成する（ステップＳ７）。
【００５８】さらに、図６（ｃ）に示すように、予め、
半導体チップ１のチップ側Ａｕ−Ｃｕ接着層２ｄ上に、
蒸着によってＡｕ−Ｓｉ接着層２ｃを形成しておく（ス
テップＳ８）。
【００５９】なお、半導体チップ１のパッド１ａ上にチ
ップ側金電極層２ａとチップ側Ａｕ−Ｃｕ接着層２ｄと
Ａｕ−Ｓｉ接着層２ｃとを形成する際には、例えば、デ
ポ装置を用いて連続デポによってそれぞれの層を形成す
る。
【００６０】一方、チップ支持基板３においては、基板
電極として基板側金電極層２ｂが形成されたチップ支持
基板３を準備する。
【００６１】すなわち、図７（ａ）に示すように、チッ
プ支持基板３において、半導体チップ１の各パッド１ａ
に対応した箇所に基板側金電極層２ｂを形成する（ステ
ップＳ９）。
【００６２】続いて、図７（ｂ）に示すように、基板側
金電極層２ｂに電気的に接続して配置された基板側合金
接着層である基板側Ａｕ−Ｃｕ接着層２ｅを基板側金電
極層２ｂ上に蒸着によって形成する（ステップＳ１
０）。
【００６３】さらに、図８に示すように、半導体チップ
１上のチップ側Ａｕ−Ｃｕ接着層２ｄと、チップ支持基
板３上の基板側Ａｕ−Ｃｕ接着層２ｅとの間にＡｕ−Ｓ
ｉ接着層２ｃを配置して半導体チップ１の主面１ｂとチ
ップ支持基板３のチップ搭載面３ａとを対向させて配置
する。
【００６４】この際、半導体チップ１上に形成したＡｕ
−Ｓｉ接着層２ｃとこれに対向するチップ支持基板３の
基板側Ａｕ−Ｃｕ接着層２ｅとの位置合わせを行ってそ
れぞれを配置する。
【００６５】さらに、３００〜４００℃の低温で熱圧着
を行って、チップ側Ａｕ−Ｃｕ接着層２ｄおよび基板側
Ａｕ−Ｃｕ接着層２ｅとＡｕ−Ｓｉ接着層２ｃとをＡｕ
−Ｓｉ共晶接合させて半導体チップ１をチップ支持基板
３にフリップチップ接続する（ステップＳ１１）。
【００６６】その後、図９のステップＳ１２に示すよう
に封止を行う。
【００６７】これにより、半導体チップ１と接続部２の
封止を行うことができ、その結果、本実施の形態２のＰ
ＧＡ１０が完成する。
【００６８】本実施の形態２のＰＧＡ１０およびその製
造方法によれば、以下のような作用効果が得られる。
【００６９】すなわち、チップ側金電極層２ａとＡｕ−
Ｓｉ接着層２ｃとの間にチップ側Ａｕ−Ｃｕ接着層２ｄ
を介在させ、かつ、基板側金電極層２ｂとＡｕ−Ｓｉ接
着層２ｃとの間に基板側Ａｕ−Ｃｕ接着層２ｅを介在さ
せることにより、Ａｕの応力（ヤング率Ｅ）＞合金の応
力＞Ａｕ−Ｓｉの応力の関係であるため、フリップチッ
プ接続を行った接続部２において、Ａｕ−Ｓｉ接着層２
ｃに掛かる応力をチップ側Ａｕ−Ｃｕ接着層２ｄまたは
基板側Ａｕ−Ｃｕ接着層２ｅによって低減することがで
きる。
【００７０】これにより、Ａｕ−Ｓｉ接着層２ｃのクラ
ックマージンを向上させることができ、その結果、接続
部２の接続信頼性を向上できる。
【００７１】なお、本実施の形態２のＰＧＡ１０および
その製造方法によって得られるその他の作用効果につい
ては、実施の形態１で説明したものと同じであるため、
その重複説明は省略する。
【００７２】（実施の形態３）図１０は本発明の実施の
形態３の半導体装置の製造方法の一例を示す拡大部分断
面図、図１１（ａ),（ｂ) は本発明の実施の形態３の半
導体装置の製造方法の一例を示す拡大部分断面図、図１
２は本発明の実施の形態３による半導体装置の製造方法
の一例を示す拡大部分断面図、図１３は本発明の実施の
形態３による半導体装置の製造方法の一例を示す製造手
順図である。
【００７３】本実施の形態３の半導体装置は、実施の形
態１のＰＧＡ１０と同様に、フリップチップ接続が行わ
れて製造されるものであり、その全体の概略構造は、図
１に示すＰＧＡ１０と同様であるため、完成品としての
半導体装置の構成は、図１に示すＰＧＡ１０を用いて説
明する。
【００７４】ここで、本実施の形態３のＰＧＡ１０の構
成において、実施の形態１のＰＧＡ１０との相違点は、
チップ支持基板３の各基板電極が凹状に形成され、これ
により、各基板側金電極層２ｂも凹状に形成されている
ことである。
【００７５】すなわち、本実施の形態３のＰＧＡ１０
は、半導体チップ１のパッド１ａに接続して配置された
チップ側金電極層２ａと、基板電極として基板側金電極
層２ｂが凹状に形成されたチップ支持基板３と、フリッ
プチップ接続を行う際に、半導体チップ１のチップ側金
電極層２ａとチップ支持基板３の基板側金電極層２ｂと
の間にチップ側金電極層２ａを囲んで凹状に配置され、
かつチップ側金電極層２ａおよび基板側金電極層２ｂと
Ａｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着層２ｃとを有
しており、チップ側金電極層２ａと基板側金電極層２ｂ
との間にチップ側金電極層２ａを囲んで基板側Ａｕ−Ｃ
ｕ接着層２ｅを配置して、低温熱圧着によりフリップチ
ップ接続し得るものである。
【００７６】ここで、本実施の形態３のＰＧＡ１０にお
いて、チップ側金電極層２ａは、図１０に示すように、
フリップチップ接続前に、予め、半導体チップ１のパッ
ド１ａに蒸着などによって形成されるものであるが、一
方、チップ支持基板３側においては、図１１に示すよう
に、フリップチップ接続前に、チップ支持基板３の凹状
の各基板電極の表面に基板側金電極層２ｂが形成され、
さらに、その上層にＡｕ−Ｓｉ接着層２ｃが、同じく蒸
着によって形成されている（埋め込まれている）。
【００７７】したがって、フリップチップ接続前に、チ
ップ支持基板３の凹状に形成された各基板側金電極層２
ｂの凹部にＡｕ−Ｓｉ接着層２ｃが堆積されて形成され
ている。
【００７８】なお、本実施の形態３のＰＧＡ１０のその
他の構造については、実施の形態１で説明したＰＧＡ１
０と同じであるため、その重複説明は省略する。
【００７９】次に、本実施の形態３のＰＧＡ１０の製造
方法を、図１３に示す製造手順図に従って説明する。
【００８０】まず、半導体チップ１において、図１３の
ステップＳ１３に示すようにチップ側金電極層２ａを形
成する。
【００８１】すなわち、図１０に示すように、半導体チ
ップ１の各パッド１ａ上に蒸着によってチップ側金電極
層２ａを電気的に接続させて形成する。
【００８２】一方、チップ支持基板３においては、基板
電極として基板側金電極層２ｂが凹状に形成されたチッ
プ支持基板３を準備する。
【００８３】すなわち、図１１（ａ）に示すように、チ
ップ支持基板３において、凹状の各基板電極の表面に蒸
着などによって基板側金電極層２ｂを凹状に形成する
（ステップＳ１４）。
【００８４】さらに、図１１（ｂ）に示すように、チッ
プ支持基板３の凹状に形成された基板側金電極層２ｂの
凹部に、予め、蒸着によってＡｕ−Ｓｉ接着層２ｃを埋
め込んで形成しておく（ステップＳ１５）。
【００８５】続いて、図１２に示すように、半導体チッ
プ１上のチップ側金電極層２ａをチップ支持基板３の凹
状に形成された基板側金電極層２ｂの凹部に配置して半
導体チップ１の主面１ｂとチップ支持基板３のチップ搭
載面３ａとを対向させて配置する。
【００８６】この際、半導体チップ１のチップ側金電極
層２ａとこれに対向するチップ支持基板３の基板側金電
極層２ｂとの位置合わせを行い、これにより、凹状の基
板側金電極層２ｂの凹部に埋め込まれたＡｕ−Ｓｉ接着
層２ｃ上にチップ側金電極層２ａが配置された状態とな
る。
【００８７】さらに、３００〜４００℃の低温で熱圧着
を行って、これにより、凹状の基板側金電極層２ｂの凹
部において、チップ側金電極層２ａをＡｕ−Ｓｉ接着層
２ｃによって囲んだ状態を形成しつつ、チップ側金電極
層２ａおよび基板側金電極層２ｂとＡｕ−Ｓｉ接着層２
ｃとをＡｕ−Ｓｉ共晶接合させて半導体チップ１をチッ
プ支持基板３にフリップチップ接続する（ステップＳ１
６）。
【００８８】その後、図１３のステップＳ１７に示すよ
うに封止を行う。
【００８９】これにより、半導体チップ１と接続部２の
封止を行うことができ、その結果、本実施の形態３のＰ
ＧＡ１０が完成する。
【００９０】本実施の形態３のＰＧＡ１０およびその製
造方法によれば、以下のような作用効果が得られる。
【００９１】すなわち、チップ支持基板３の基板側金電
極層２ｂが凹状に形成されていることにより、この基板
側金電極層２ｂとチップ側金電極層２ａとの間にＡｕ−
Ｓｉ接着層２ｃを介在させてフリップチップ接続を行っ
た際に、チップ側金電極層２ａの周囲をＡｕ−Ｓｉ接着
層２ｃによって囲んで接続することができる。
【００９２】これにより、チップ側金電極層２ａとＡｕ
−Ｓｉ接着層２ｃとの接触面積を増やすことができるた
め、接続部２におけるそれぞれの層の接着性を向上させ
ることができる。
【００９３】その結果、接続部２の接続信頼性を向上で
きる。
【００９４】なお、本実施の形態３のＰＧＡ１０および
その製造方法によって得られるその他の作用効果につい
ては、実施の形態１で説明したものと同じであるため、
その重複説明は省略する。
【００９５】以上、本発明者によってなされた発明を発
明の実施の形態１〜３に基づき具体的に説明したが、本
発明は前記発明の実施の形態１〜３に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることは言うまでもない。
【００９６】例えば、前記実施の形態１〜３において
は、半導体チップ１上に形成するチップ側金電極層２ａ
やチップ支持基板３上に形成する基板側金電極層２ｂを
蒸着によって形成する場合を説明したが、それぞれの前
記金電極層は、スタッドバンプ技術（ワイヤボンディン
グを利用したバンプ形成技術）によって形成してもよ
い。
【００９７】さらに、チップ側金電極層２ａ、基板側金
電極層２ｂ、チップ側Ａｕ−Ｃｕ接着層２ｄ、基板側Ａ
ｕ−Ｃｕ接着層２ｅまたはＡｕ−Ｓｉ接着層２ｃは、め
っきコーティングなどによって形成してもよい。
【００９８】なお、チップ側合金接着層や基板側合金接
着層は、Ａｕ−Ｃｕの合金接着層の場合を説明したが、
前記合金接着層は、例えば、Ａｕ−Ａｌの合金接着層な
どであってもよい。
【００９９】また、図１に示すＰＧＡ１０（半導体装
置）は、実施の形態２の構造と実施の形態３の構造とを
組み合わせた構造のものであってもよい。
【０１００】すなわち、チップ支持基板３に凹状の基板
側合金接着層が形成され、かつこの凹状の基板側合金接
着層においてフリップチップ接続される際に、Ａｕ−Ｓ
ｉ接着層２ｃの両側にチップ側Ａｕ−Ｃｕ接着層２ｄと
基板側Ａｕ−Ｃｕ接着層２ｅとが配置されるものであ
る。
【０１０１】したがって、その際の接続部２は、基板側
から順に、凹状の基板側金電極層２ｂ、基板側Ａｕ−Ｃ
ｕ接着層２ｅ、Ａｕ−Ｓｉ接着層２ｃ、チップ側Ａｕ−
Ｃｕ接着層２ｄおよびチップ側金電極層２ａの５層構造
となる。
【０１０２】また、前記実施の形態１〜３では、半導体
装置がＰＧＡ１０の場合について説明したが、前記半導
体装置は、半導体チップ１が接続部２を介してチップ支
持基板３にフリップチップ接続されるものであれば、図
１４の他の実施の形態に示すように、外部端子として複
数の半田ボール６が設けられたＢＧＡ１１などであって
もよい。
【０１０３】さらに、図１に示すＰＧＡ１０や図１４に
示すＢＧＡ１１において、封止部４は、封止用樹脂を用
いた樹脂封止に限定されるものではなく、例えば、キャ
ップ部材などによって封止されるものであってもよい。
【０１０４】なお、半導体チップ１や接続部２の封止に
ついては、必ずしも行われなくてもよいが、信頼性向上
のために封止する方が好ましい。
【０１０５】また、前記実施の形態１〜３および前記他
の実施の形態においては、半導体装置として、チップ支
持基板３に半導体チップ１を搭載する構造のものについ
て説明したが、半導体チップ１を図示しない半導体ウェ
ハに置き換えた構造の半導体装置としてもよい。
【０１０６】この場合の前記半導体装置は、半導体集積
回路が形成された複数の半導体チップ１を有する前記半
導体ウェハをチップ支持基板３に搭載する構造のもので
あり、その際にも、前記半導体ウェハとチップ支持基板
３とが前記実施の形態１〜３で説明した接続部２と同じ
構造の接続部２によって電気的に接続されていればよ
い。
【０１０７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１０８】（１）．半導体チップの表面電極にチップ
側金電極層を設けるとともに、チップ支持基板に基板側
金電極層を設け、かつチップ側金電極層と基板側金電極
層との間にＡｕ−Ｓｉ接着層を介在させることにより、
フリップチップ接続を行う際に、３００〜４００℃程度
の低温で熱圧着を行うことが可能になる。これにより、
配線パターンの信頼度を低下させずに半導体チップとチ
ップ支持基板との電気的接続を図ることができる。さら
に、接続部の接続強度を高めることができ、その結果、
フリップチップ接続の接続信頼性を向上できる。
【０１０９】（２）．フリップチップ接続における接続
部材の主要成分をＰｂからＡｕにすることにより、Ａｕ
の方がＰｂよりも電気的抵抗率が遙に小さくかつ引っ張
り強度が遙に大きいため、接続部の面積を小さくでき
る。これにより、フリップチップ接続の微細化を図るこ
とができ、その結果、接続部の高密度化を実現できる。
【０１１０】（３）．フリップチップ接続における接続
部材の主要成分をＰｂからＡｕにすることにより、脱Ｐ
ｂ化を図ることができ、その結果、環境に対して悪影響
を及ぼすことを低減できる。
【０１１１】（４）．フリップチップ接続における接続
部材の主要成分をＰｂからＡｕにすることにより、ＤＲ
ＡＭなどにおいても低α−Ｐｂ材を使用しなくて済む。
その結果、フリップチップ接続の低コスト化を図ること
ができる。
【０１１２】（５）．チップ側金電極層とＡｕ−Ｓｉ接
着層との間にチップ側合金接着層を、かつ、基板側金電
極層とＡｕ−Ｓｉ接着層との間に基板側合金接着層を介
在させることにより、フリップチップ接続を行った接続
部において、Ａｕ−Ｓｉ接着層のクラックマージンを向
上させることができ、その結果、接続部の接続信頼性を
向上できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の構造
の一例を示す断面図である。
【図２】（ａ),（ｂ）は図１に示す半導体装置の製造方
法の一例を示す拡大部分断面図である。
【図３】図１に示す半導体装置の製造方法の一例を示す
拡大部分断面図である。
【図４】図１に示す半導体装置の製造方法の一例を示す
拡大部分断面図である。
【図５】図１に示す半導体装置の製造方法の一例を示す
製造手順図である。
【図６】（ａ),（ｂ),（ｃ）は本発明の実施の形態２の
半導体装置の製造方法の一例を示す拡大部分断面図であ
る。
【図７】（ａ),（ｂ) は本発明の実施の形態２の半導体
装置の製造方法の一例を示す拡大部分断面図である。
【図８】本発明の実施の形態２による半導体装置の製造
方法の一例を示す拡大部分断面図である。
【図９】本発明の実施の形態２による半導体装置の製造
方法の一例を示す製造手順図である。
【図１０】本発明の実施の形態３の半導体装置の製造方
法の一例を示す拡大部分断面図である。
【図１１】（ａ),（ｂ) は本発明の実施の形態３の半導
体装置の製造方法の一例を示す拡大部分断面図である。
【図１２】本発明の実施の形態３による半導体装置の製
造方法の一例を示す拡大部分断面図である。
【図１３】本発明の実施の形態３による半導体装置の製
造方法の一例を示す製造手順図である。
【図１４】本発明の他の実施の形態による半導体装置の
構造を示す断面図である。
【符号の説明】
１ 半導体チップ １ａ パッド（表面電極） １ｂ 主面 ２ 接続部 ２ａ チップ側金電極層 ２ｂ 基板側金電極層 ２ｃ Ａｕ−Ｓｉ接着層 ２ｄ チップ側Ａｕ−Ｃｕ接着層（チップ側合金接着
層） ２ｅ 基板側Ａｕ−Ｃｕ接着層（基板側合金接着層） ３ チップ支持基板 ３ａ チップ搭載面 ４ 封止部 ５ ピン部材 ６ 半田ボール １０ ＰＧＡ（半導体装置） １１ ＢＧＡ（半導体装置）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フリップチップ接続が行われて製造され
    た半導体装置であって、 半導体チップの表面電極に接続して配置されたチップ側
    金電極層と、 基板電極として基板側金電極層が形成されたチップ支持
    基板と、 前記フリップチップ接続を行う際に、前記半導体チップ
    の前記チップ側金電極層と、前記チップ支持基板の前記
    基板側金電極層との間に配置され、前記チップ側金電極
    層および前記基板側金電極層とＡｕ−Ｓｉ共晶接合を行
    うＡｕ−Ｓｉ接着層とを有し、 前記チップ側金電極層と前記基板側金電極層との間に前
    記Ａｕ−Ｓｉ接着層を配置して、低温熱圧着によりフリ
    ップチップ接続し得ることを特徴とする半導体装置。
  2. 【請求項２】 フリップチップ接続が行われて製造され
    た半導体装置であって、 半導体チップの表面電極に接続して配置されたチップ側
    金電極層と、 前記チップ側金電極層に接続して配置され、かつ金を含
    むチップ側合金接着層と、 基板電極として基板側金電極層が形成されたチップ支持
    基板と、 前記基板側金電極層に接続して配置され、かつ金を含む
    基板側合金接着層と、 前記フリップチップ接続を行う際に、前記チップ側合金
    接着層と前記基板側合金接着層との間に配置され、前記
    チップ側合金接着層および前記基板側合金接着層とＡｕ
    −Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着層とを有し、 前記チップ側合金接着層と前記基板側合金接着層との間
    に前記Ａｕ−Ｓｉ接着層を配置して、低温熱圧着により
    フリップチップ接続し得ることを特徴とする半導体装
    置。
  3. 【請求項３】 フリップチップ接続が行われて製造され
    た半導体装置であって、 半導体チップの表面電極に接続して配置されたチップ側
    金電極層と、 基板電極として基板側金電極層が凹状に形成されたチッ
    プ支持基板と、 前記フリップチップ接続を行う際に、前記半導体チップ
    の前記チップ側金電極層と、前記チップ支持基板の前記
    基板側金電極層との間に前記チップ側金電極層を囲んで
    凹状に配置され、前記チップ側金電極層および前記基板
    側金電極層とＡｕ−Ｓｉ共晶接合を行うＡｕ−Ｓｉ接着
    層とを有し、 前記チップ側金電極層と前記基板側金電極層との間に前
    記チップ側金電極層を囲んで前記Ａｕ−Ｓｉ接着層を配
    置して、低温熱圧着によりフリップチップ接続し得るこ
    とを特徴とする半導体装置。
  4. 【請求項４】 基板電極として基板側金電極層が形成さ
    れたチップ支持基板を準備する工程と、 半導体チップの表面電極にチップ側金電極層を電気的に
    接続させて形成する工程と、 前記半導体チップの前記チップ側金電極層と、前記チッ
    プ支持基板の前記基板側金電極層との間にＡｕ−Ｓｉ接
    着層を配置して前記半導体チップの主面と前記チップ支
    持基板のチップ搭載面とを対向させて配置する工程と、 低温熱圧着によって、前記チップ側金電極層および前記
    基板側金電極層と前記Ａｕ−Ｓｉ接着層とをＡｕ−Ｓｉ
    共晶接合させて前記半導体チップを前記チップ支持基板
    にフリップチップ接続する工程とを有することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 基板電極として基板側金電極層と、これ
    に積層して基板側合金接着層とが形成されたチップ支持
    基板を準備する工程と、 半導体チップの表面電極にチップ側金電極層を電気的に
    接続させて形成し、その後、前記チップ側金電極層に積
    層してチップ側合金接着層を形成する工程と、 前記半導体チップの前記チップ側合金接着層と、前記チ
    ップ支持基板の前記基板側合金接着層との間にＡｕ−Ｓ
    ｉ接着層を配置して前記半導体チップの主面と前記チッ
    プ支持基板のチップ搭載面とを対向させて配置する工程
    と、 低温熱圧着によって、前記チップ側合金接着層および前
    記基板側合金接着層と前記Ａｕ−Ｓｉ接着層とをＡｕ−
    Ｓｉ共晶接合させて前記半導体チップを前記チップ支持
    基板にフリップチップ接続する工程とを有することを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項４または５記載の半導体装置の製
    造方法であって、前記フリップチップ接続を行う際に、
    予め、半導体チップ側に前記Ａｕ−Ｓｉ接着層を形成し
    てフリップチップ接続を行うことを特徴とする半導体装
    置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法で
    あって、予め半導体チップ側に前記Ａｕ−Ｓｉ接着層を
    形成する際に、蒸着によって形成することを特徴とする
    半導体装置の製造方法。
  8. 【請求項８】 基板電極として基板側金電極層が凹状に
    形成されたチップ支持基板を準備する工程と、 前記凹状の基板側金電極層内にＡｕ−Ｓｉ接着層を形成
    する工程と、 半導体チップの表面電極にチップ側金電極層を電気的に
    接続させて形成する工程と、 前記半導体チップの前記チップ側金電極層を前記チップ
    支持基板の前記基板側金電極層の凹部に配置して、前記
    半導体チップの主面と前記チップ支持基板のチップ搭載
    面とを対向させて配置する工程と、 低温熱圧着により前記チップ側金電極層および前記基板
    側金電極層と前記Ａｕ−Ｓｉ接着層とをＡｕ−Ｓｉ共晶
    接合させるとともに、前記チップ側金電極層を前記Ａｕ
    −Ｓｉ接着層によって囲んで前記半導体チップを前記チ
    ップ支持基板にフリップチップ接続する工程とを有する
    ことを特徴とする半導体装置の製造方法。
JP16160998A 1998-06-10 1998-06-10 半導体装置およびその製造方法 Pending JPH11354576A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16160998A JPH11354576A (ja) 1998-06-10 1998-06-10 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16160998A JPH11354576A (ja) 1998-06-10 1998-06-10 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH11354576A true JPH11354576A (ja) 1999-12-24

Family

ID=15738424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16160998A Pending JPH11354576A (ja) 1998-06-10 1998-06-10 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH11354576A (ja)

Similar Documents

Publication Publication Date Title
US6316838B1 (en) Semiconductor device
US6214642B1 (en) Area array stud bump flip chip device and assembly process
JP3481444B2 (ja) 半導体装置及びその製造方法
US7166495B2 (en) Method of fabricating a multi-die semiconductor package assembly
US5917242A (en) Combination of semiconductor interconnect
JP3297254B2 (ja) 半導体パッケージおよびその製造方法
JP5420505B2 (ja) 半導体装置の製造方法
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
US20080299705A1 (en) Chip Scale Package Having Flip Chip Interconnect on Die Paddle
US6635962B2 (en) Chip on chip semiconductor device
US6429530B1 (en) Miniaturized chip scale ball grid array semiconductor package
JP2002222889A (ja) 半導体装置及びその製造方法
KR100326822B1 (ko) 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법
JP4896010B2 (ja) 積層型半導体装置及びその製造方法
JP2001308220A (ja) 半導体パッケージ及びその製造方法
JPH08274124A (ja) 樹脂封止型半導体装置
JP4033968B2 (ja) 複数チップ混載型半導体装置
JP3670625B2 (ja) 半導体装置およびその製造方法
JP3339881B2 (ja) 半導体集積回路装置およびその製造方法
KR100533847B1 (ko) 캐리어 테이프를 이용한 적층형 플립 칩 패키지
JP2000349228A (ja) 積層型半導体パッケージ
KR100302594B1 (ko) 반도체패키지용부재,반도체패키지및그제조방법
JP3968321B2 (ja) 半導体装置およびその製造方法
JPH11354576A (ja) 半導体装置およびその製造方法
JP3965767B2 (ja) 半導体チップの基板実装構造