JPH11353175A

JPH11353175A - 情報処理装置

Info

Publication number: JPH11353175A
Application number: JP10176680A
Authority: JP
Inventors: Shinko Yamada; 眞弘山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】ＣＰＵのクロック周波数によらず、様々なク
ロック周波数のＣＰＵに使用可能な情報処理装置におけ
る制御回路を提供する。【解決手段】ＣＰＵに供給される基準クロック信号を
逓倍する逓倍手段１２を制御回路２内に有し、逓倍手段
１２により逓倍された逓倍クロック信号を使用して、制
御回路２内のＣＰＵと外部装置との間の制御信号処理部
１４〜１６を動作させるので、制御回路を一定の周波数
で動作させることになり、ＣＰＵのクロック周波数が変
化しても制御回路２のクロックと位相を揃えることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算処理及び各種
制御を行うＣＰＵを異なるクロック周波数で動作するＣ
ＰＵに変更可能な情報処理装置に関する。

【０００２】

【従来の技術】一般的に、ＣＰＵ等の半導体チップの動
作周波数（クロック周波数）は年々増加しており、今後
も増加していくものと思われる。一方、半導体チップ間
のインタフェース信号（外部アクセス）、すなわちＰＣ
Ｂ上のバスライン等の信号の周波数を向上させることは
難しく、現状では注意深く設計しても、一般的に１００
ＭＨｚ程度が限界であると考えられる。この為、半導体
チップの動作周波数を、例えば、２００ＭＨｚ以上等に
増加させたとしても外部アクセスの周波数は１００ＭＨ
ｚ以下程度と遅くなるため、内部動作がストップしてし
まい、半導体チップ本来の最高動作周波数による性能を
発揮できず、ＰＣＢ全体としての処理能力が大幅に低下
する場合がある。上記の外部アクセスの遅さによる処理
能力の低下の問題を軽減するため、最近の一部のＣＰＵ
では、ＣＰＵの半導体チップ内にキャッシュ・メモリを
備えて、外部アクセス量を減少させる手法が採られてい
るものがある。しかし、キャッシュ・メモリの様な外部
アクセス量を減少させる手法を用いても、半導体チップ
と外部アクセスラインとの内外速度差が増加すると、外
部アクセスに起因する処理速度低下の影響が大きくな
り、ＰＣＢ全体の処理速度の低下が避けられなくなる。
即ち、ＰＣＢ全体の処理速度を上げる（性能向上）に
は、外部アクセス・スピードを向上させることが最も大
きな要因である。ところが、外部アクセス・スピードを
向上させるためにＰＣＢ上の信号を高速化することは高
度な技術を要し、このＰＣＢ上の信号の高速化はコスト
アップに繋がる。商品の販売価格や設計コスト等の制約
によりＰＣＢ全体のシステム・コストには限度が有り、
このシステム・コストにより、ＰＣＢ上の各半導体チッ
プ内の信号と外部アクセスの信号の動作周波数の上限値
を異ならせて構成せざるを得ないことが多く、その場合
はシステムの各部の半導体チップの動作周波数に対応し
て外部アクセス周波数が変わるように、制御回路を設計
する必要が出てくる。上記のように半導体チップの外部
アクセス周波数に応じて個別にその半導体チップの制御
回路を設計するので、同様の機能を持った制御回路が複
数必要であるという問題があった。上記に関連する従来
技術として、特開平６−１９５７４号公報に表した情報
処理装置が知られている。これは、ＣＰＵのクロック周
波数を変更可能な情報処理装置に関するもので、ユーザ
ーが情報処理装置のＣＰＵをより高機能なＣＰＵにアッ
プ・グレードする際、前記高機能のＣＰＵに対応したク
ロック、及び、そのＣＰＵに対応する制御信号を出力で
きる情報処理装置を提供することを目的とするもので、
ＣＰＵのクロック周波数の変更によりクロックのカウン
ト方法を切り換える、或いは、ＣＰＵのクロックとは別
の一定周波数のクロックをカウントしてＣＰＵに対する
ＣＰＵサイクル終了信号（ＲＥＡＤＹ信号）の生成をＣ
ＰＵのクロック周波数に依存しない様にするものであ
る。

【０００３】

【発明が解決しようとする課題】ところで、上記の従来
技術においては、ユーザーが情報処理装置のＣＰＵをよ
り高機能なＣＰＵにアップ・グレードする際、前記高機
能のＣＰＵに対応したクロック、及び、対応する制御信
号を出力する様にして、ＣＰＵのクロック周波数を変更
可能である。しかし、ＣＰＵ等の速度（クロック周波
数）を変更すると、上記のように対応した制御回路の動
作周波数も変化してしまうという問題、又は、一部に非
同期信号を含む場合にこれを同期化させるための同期化
回路を設ける必要があるという問題が発生する。各半導
体チップに応じた制御回路の動作周波数が変化した場合
には、最高動作周波数を規定し、その最高動作周波数に
合わせて制御回路の設計（開発）を行う必要がある。し
かし、この場合には、最高動作周波数に合わせるので、
実使用上無駄なマージンを持った制御回路を開発するこ
ととなり、開発が困難になり、開発コストが上がるとい
う問題がある。また、一部に非同期信号を含む場合の対
策として同期化回路を設ける場合には、同期化による性
能の低下が発生する。この同期化による性能の低下と
は、非同期信号を同期化する場合のＤフリップ・フロッ
プに規定されるセット・アップ・タイム、ホールド・タ
イムを満足できない場合に発生するメタステーブル（規
定時間内に出カレべルが確定しなくなる）の影響を避け
るため、Ｄフリップ・フロツプを２段通す等の処理を行
うことによるものである。この処理を行うことにより、
無駄な時間が発生し、性能低下が発生するという問題が
ある。本発明では、上述した如き従来の問題を解決する
ためになされたものであって、ＣＰＵのクロック周波数
によらず、様々なクロック周波数のＣＰＵに使用可能な
情報処理装置における制御回路を提供することを目的と
する。

【０００４】

【課題を解決するための手段】上述の目的を達成するた
め、請求項１に記載の本発明の情報処理装置は、演算処
理及び各種制御を行うＣＰＵと、該ＣＰＵへクロック周
波数を供給するクロック発振器と、該ＣＰＵによる外部
装置とのアクセスを制御する制御回路とを有する情報処
理装置であって、前記制御回路は、ＣＰＵに供給され
る基準クロック信号を逓倍する逓倍手段を有し、前記逓
倍手段により逓倍された逓倍クロック信号を使用して、
前記制御回路内の前記ＣＰＵと外部装置との間の制御信
号処理部を動作させることを特徴とし、ＣＰＵのクロッ
ク周波数が変化しても制御回路のクロックと位相を揃え
ることができる。請求項２の本発明は、請求項１に記載
の情報処理装置において、前記逓倍手段における逓倍
は、前記基準クロック信号を４００ＭＨｚの整数倍の周
波数にすることを特徴とし、ＣＰＵのクロック周波数が
１６．６６ＭＨｚ、２５ＭＨｚ、３３．３３ＭＨｚ、４
４．４４ＭＨｚ、５０ＭＨｚ、６６．６６ＭＨｚ、８０
ＭＨｚ、１００ＭＨｚ、１３３．３３ＭＨｚと変化して
も制御回路の４００ＭＨｚのクロック信号の整数分の１
に当たるので位相が揃い、４００ＭＨｚという一定のク
ロック周波数に合わせて設計できる。請求項３の本発明
は、請求項１または２に記載の情報処理装置において、
前記制御回路は、前記逓倍手段の逓倍率を決定するシリ
アル・データを入力するシリアル・データ入力端子と、
前記シリアル・データを読み出すための信号を出力する
シリアル・クロック出力端子とを持つことを特徴とす
る。請求項４の本発明は、請求項３に記載の情報処理装
置において、前記制御回路は、前記シリアル・データの
前記逓倍手段への読み出しを開始すると共に前記逓倍ク
ロック信号が安定するまで少なくとも前記制御信号処理
部をリセットさせる外部からのリセット入力信号を入力
するリセット入力端子を有し、前記リセット入力信号に
より発生したリセット出力信号により、前記シリアル・
データの読み出し終了後且つ前記逓倍クロック信号が安
定するまで前記制御部をリセットすることを特徴とす
る。

【０００５】

【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明の制御回路を有す
る情報処理装置の構成の一実施形態を示すブロック図で
ある。図１に示す様に、この情報処理装置は、演算等を
行う中央処理装置であるＣＰＵ１と、ＣＰＵ１の指示を
受けて情報処理装置各部へ制御信号を出力する制御回路
２と、そのＣＰＵ１と制御回路２にクロック周波数信号
８を供給する発振器であるＯＳＣ７と、プログラム等を
格納する不揮発性のリードオンリーメモリであるＲＯＭ
３と、ＣＰＵ１で実行するプログラムやデータを一時的
に記憶するランダムアクセスメモリであるＲＡＭ４と、
ＣＰＵ１と制御回路２を結ぶＣＰＵバス５と、制御回路
２と情報処理装置内のＲＯＭ３やＲＡＭ４等の各部を結
ぶローカルバス６とを有している。次に、上記情報装置
の動作について説明すると、例えば、ＣＰＵ１は、発振
器７から１００ＭＨｚのクロック信号を受け動作してお
り、外部アクセスが必要になった時点で、ＣＰＵバス５
を介して制御回路２に外部アクセス要求を発行する。制
御回路２は、ＣＰＵ１同様に発振器７から１００ＭＨｚ
のクロック信号を受けており、ＣＰＵ１からの外部アク
セス要求を受け、ローカルバス６を介してＲＯＭ３、Ｒ
ＡＮ４とアクセスする。

【０００６】図２は、図１における制御回路の内部を示
すブロック図である。図２に示すように、この制御回路
は、モード制御回路であるＭＯＤＥＣ１１と、ＰＬＬシ
ンセサイザであるＰＬＬ１２と、分周器であるＤＩＶ１
３と、ＣＰＵ１とのインターフェース回路であるＣＰＵ
ＩＦ１４と、ＣＰＵＩＦ１４の信号を仲介するアービタ
ーであるＡＲＢ１５と、ローカルバスと信号の入出力制
御を行うＩＯＣ１６とを有している。ＭＯＤＥＣ１１に
おいては、ＳＣＬＫ（シリアル・クロック）信号によ
り、図１、図２に図示していないシリアルＲＯＭからＳ
Ｄ（シリアル・データ）を読み出し、このＳＤによりＰ
ＬＬ１２の逓倍率を設定する。ＰＬＬ１２は、ＭＯＤＥ
Ｃ１１から送られてくる逓倍率情報ＭＯＤＥにより、Ｃ
ＣＬＫ（ＣＰＵクロック）を逓倍した信号であるＭＣＬ
Ｋを生成する。ＣＣＬＫとＭＣＬＫの位相はＰＬＬ１２
により合わせられる。このＭＣＬＫは、ＣＰＵＩＦ１
４、ＡＲＢ１５、ＩＯＣ１６、ＤＩＶ１３に供給され
る。ＤＩＶ１３は、ＭＣＬＫを8 分周した信号ＬＣＬＫ
をＩＯＣ１６の基準クロックとして供給する。ＣＰＵＩ
Ｆ１４は、ＣＣＯＮＴバスによりＣＰＵとの間で制御情
報をやり取りし、ＣＡＤバスによりアドレス／データ情
報をＣＰＵとの間でやり取りし、ＣＰＵからの要求に従
い、ＡＲＢ１５との間でＣＲＥＱバス、ＣＧＮＴバスを
使用して制御信号（要求）或いはアドレス／データ信号
をやり取りしてインタフェース処理を行う。ＡＲＢ１５
は、ＣＲＥＱバスを介してＣＰＵＩＦ１４からの要求を
受け、ＩＯＣ１６の状況を判断しながらアービトレーシ
ョンする。ＩＯＣ１６は、ＡＲＢ１５からＬＲＥＱバス
を介して要求を受け、ＬＡＣＫLバスを介してＩＯＣ１
６の状況、データをＡＲＢ１５に返す。また、ＩＯＣ１
６は、ＬＣＯＮＴバスを介してＲＯＭ、ＲＡＭに対する
アドレス、チップ・セレクト情報を出力し、ＬＤバスを
介してＲＯＭ、ＲＡＭとの間でデータのやり取りを行
う。

【０００７】図３は、図２のモード制御回路の内部を示
すブロック図である。図３に示すように、このモード制
御回路は、４段のシフトレジスタ２１〜２４とカウンタ
２５とを有している。図３において、シフトレジスタ２
１〜２４は、外部からのリセット入力信号である／ＲＥ
ＳＥＴＩがネゲートされた後にシリアルデータ（ＳＤ）
を順々に読み出す。このシフトレジスタ２１〜２４の回
路構成は、シリアル／パラレル変換器として機能するよ
うになっており、パラレル化したデータをＭＯＤＥデー
タとしてＰＬＬ１２に供給する。ＰＬＬ１２内のプログ
ラマブルデバイダでは、このモードデータにより分周比
を決定する。カウンタ２５は、／ＲＥＳＥＴＩがネゲー
トされた後にカウント動作を開始し、一定時間後にＤＩ
Ｖ１３、ＣＰＵＩＦ１４（ＣＰＵ１），ＡＲＢ１５、Ｉ
ＯＣ１６へのリセット信号／ＲＥＳＥＴＯをネゲートす
る。この／ＲＥＳＥＴＯをネゲートするタイミングは、
ＰＬＬ１が十分に安定した時間となるようにカウンタ２
５の値を設定する。また、カウンタ２５は、ＳＣＬＫを
生成し、ＳＣＬＫでは、／ＲＥＳＥＴＩがネゲートされ
た後にカウント動作を開始し、１２８カウントしたらＳ
ＣＬＫの状態を反転させる動作をＳＤの読み出しが必要
な個数に達するまで行う。

【０００８】図４は、図２のＰＬＬシンセサイザーの内
部を示すブロック図である。図４に示すように、このＰ
ＬＬシンセサイザーは、入力クロックとフィードバック
信号の位相を比較するフェーズデテクタ（ＰＤ）３１
と、高域信号を減衰させる低域通過フィルタ（ＬＰＦ）
３２と、４００ＭＨｚのクロック信号を発生する電圧制
御オシレータ（ＶＣＯ）３３と、ＶＣＯで発生した周波
数の信号を外部からのＭＯＤＥデータの入力により分周
比を変えて分周するプログラマブルデバイダ（ＤＩＶ）
３４とを有している。外部の発振器ＯＳＣ７からの１０
０ＭＨｚのクロック信号は、ＣＣＬＫとしてこのＰＬＬ
シンセサイザー（ＰＬＬ１２）に入力され、モード制御
回路からのＭＯＤＥデータにより決定される逓倍率にな
るように逓倍されて、ＭＣＬＫとして出力される。ＰＤ
３１に入力された１００ＭＨｚのクロック信号（ＣＣＬ
Ｋ）は、ＰＬＬ回路によりフィードバック（ＦＤ）され
たクロック信号との位相比較が行われ、ＣＣＬＫに比べ
て位相が送れていればＵＰ信号を出力し、逆に進んでい
ればＤＯＷＮ信号を出力する。このＵＰ／ＤＯＷＮ信号
はＬＰＦ３２に入力されてＵＰ／ＤＯＷＮ信号の状態に
応じた安定した電圧をＶＣＯ３３に供給する。ＶＣＯ３
３では、入力した電圧に応じて発振周波数を変化させて
出力する。このＶＣＯ３３の出力は、ＭＣＬＫとしてＰ
ＬＬ１２の外部に供給すると共にフィードバック用とし
て内部のＤＩＶ３４にも供給される。ＤＩＶ３４は、Ｍ
ＯＤＥデータにより分周した信号をフィードバック（Ｆ
Ｂ）信号としてＰＤ３１に入力する。このＰＬＬシンセ
サイザー１２内のフィードバックループにより、ＰＤ３
１に入力されるＣＣＬＫ信号とＦＢ信号の周波数、位相
ともに同一になるような制御が行われ、周波数と位相が
一致したところでロックされる。従って、ロック状態に
おいては、入力されるＣＣＬＫ信号とＤＩＶ３４により
分周されたＦＢ信号の周波数と位相が同一ということに
なり、例えば、ＣＣＬＫが１００ＭＨｚ、ＤＩＶ３４の
分周が４とすると、ＭＣＬＫは４００ＭＨｚということ
になる。また、ＭＣＬＫの４クロックに１回はＣＣＬＫ
に位相が一致することになる。

【０００９】図５は、図２の制御回路のシーケンスを示
すタイミングチャートである。ＣＣＬＫは、図１のＯＳ
Ｃ７で発生されるＣＰＵクロック（ＣＣＬＫ）であり、
ＭＣＬＫは、ＣＣＬＫをＰＬＬ１２により４逓倍した信
号（４００ＭＨｚ）であり、ＩＦＣＬＫ、ＩＦＣＬＫＭ
は、ＣＰＵ１と制御回路２の間のインターフェース（信
号のやり取り）のために定義されたトリガー信号であ
り、ＩＦＣＬＫは、ＣＰＵバスからの信号を受け取る時
のトリガーであり、ＣＣＬＫの立ち上がりエッジの１Ｍ
ＣＬＫ前で１ＭＣＬＫ分だけＨｉになる信号、言い換え
れば、ＭＣＬＫの立ち上がりエッジで、ＩＦＣＬＫがＨ
ｉの時のみＣＰＵからの信号を受け取る。一方、ＩＦＣ
ＬＫＭは、ＣＰＵインタフェースに信号を出力するとき
のトリガー信号であり、ＣＣＬＫの立ち上がりエッジの
２ＭＣＬＫ前で１ＭＣＬＫ分だけＨｉになる信号、言い
換えれば、ＩＦＣＬＫＭがＨｉの時のみ信号を出力す
る。ＭＣＬＫの立ち上がりにおいて、ＩＦＣＬＫのＨｉ
がサンプリングできた場合、ＣＣＬＫの立ち上がりエッ
ジのタイミングということになり、ＣＣＬＫを直接に使
用しなくてもＣＣＬＫの立ち上がりエッジでＣＰＵから
の信号をうけることができる。また、ＭＣＬＫの立ち上
がりエッジにおいて、ＩＦＣＬＫＭのＨｉがサンプリン
グできた場合、ＣＣＬＫの立ち上がりエッジの１ＭＣＬ
Ｋ前ということになり、このタイミングでＣＰＵにデー
タを出力すると、ＣＣＬＫを直接に使用することなく、
ＣＣＬＫの立ち上がりエッジの１ＭＣＬＫ前にデータ出
力を開始することができる。

【００１０】図５は、ＣＰＵからリード要求が発行され
た場合のシーケンスを示しており、まずＣＰＵがＣＣＯ
ＮＴバスに、外部アクセス要求がリード要求であること
を出力すると共に、ＣＡＤバスにリード要求の対象アド
レスを出力する。ＣＰＵＩＦ１４は、この出力を受け
て、ＣＲＥＱバスを介してＡＲＢ１５にリード要求、及
び、リード・アドレス情報を送る。ＡＲＢ１５は、ＩＯ
Ｃ１６の状況を判断して、リード要求が受け入れられる
時点で、ＣＧＮＴバスを介してＯＫを送る。ＣＰＵＩＦ
１４は、これを受けＣＲＥＱバスをノ−・オペレーショ
ン（ＮＯＰ、要求なし）に変更する。ＩＯＣ１６は、Ｒ
ＯＭ３やＲＡＭ４と所定のアクセスを行い、アドレス情
報を基に、ＲＯＭ３、もしくは、ＲＡＭ４からデータを
読み出し、ＡＲＢ１５に渡す。ＡＲＢ１５は、ＣＧＮＴ
バスを介してリード・データをＣＰＵＩＦ１４に送る。
ＣＰＵＩＦ１４は、これを受け、ＣＡＤバスにリード・
データ、ＣＣＯＮＴバスにリード・データがＣＡＤバス
に存在することを示す信号をドライブする。

【００１１】図６は、リセット入カ（／ＲＥＳＥＴＩ）
のネゲートから、リセット出カ（／ＲＥＳＥＴＯ）のネ
ゲートまでのモード制御回路のシーケンスを示す。モー
ド制御回路（ＭＯＤＥＣ）１１は、リセット入カのネゲ
ートを認識後、最初のシリアル・データをＳＤバスから
取り込むと共にＳＣＬＫをＨｉに変化させる。不図示の
シリアルＲＯＭは、ＳＣＬＫのハイへの変化を認識し、
次のシリアル・データをＳＤバスに出力する。このシー
ケンスにより所定のビット数分のシリアル・データを受
けると、モード制御回路（ＭＯＤＥＣ）１１は、ＰＬＬ
１２に対して逓倍率データ（ＭＯＤＥ）を渡す。次に、
ＰＬＬ１２の動作が安定したところでリセット出力をネ
ゲートする。リセット出力はＣＰＵＩＦ１４を介してＣ
ＰＵ１に供給されており、このリセット出力をネゲート
によりＣＰＵの動作が開始される。

【００１２】

【発明の効果】上記のように請求項１に記載の本発明の
情報処理装置は、ＣＰＵのバージョンアップ時のように
ＣＰＵのクロック周波数が変化しても、制御回路のクロ
ックとＣＰＵのクロックの位相を揃えることが可能とな
る。請求項２の本発明の情報処理装置は、ＣＰＵのクロ
ック周波数が１６．６６ＭＨｚ、２５ＭＨｚ、３３．３
３ＭＨｚ、４４．４４ＭＨｚ、５０ＭＨｚ、６６．６６
ＭＨｚ、８０ＭＨｚ、１００ＭＨｚ、１３３．３３ＭＨ
ｚと変化しても位相が揃い、４００ＭＨｚという一定の
クロック周波数に合わせて設計できる。請求項３の本発
明の情報処理装置は、シリアル・データ入力端子から入
力されたデータを基に逓倍率を決定するので、ピン数の
増加を抑えることができる。請求項４の本発明の情報処
理装置は、リセット入力がネゲートされた時点からシリ
アル・データを読み出し始め、シリアル・データ読み出
し後、リセット出力をネゲートして、そのリセット出力
をＣＰＵに供給するので、ＰＬＬ安定前のＣＰＵからの
外部アクセスの発生により、要求を取り損なうことを回
避できる。

【図面の簡単な説明】

【図１】本発明の制御回路を有する情報処理装置の構成
の一実施形態を示すブロック図である。

【図２】図１における制御回路の内部を示すブロック図
である。

【図３】図２のモード制御回路の内部を示すブロック図
である。

【図４】図２のＰＬＬシンセサイザーの内部を示すブロ
ック図である。

【図５】図２の制御回路のシーケンスを示すタイミング
チャートである。

【図６】リセット入カのネゲートからリセット出カのネ
ゲートまでのモード制御回路のシーケンスを示す図であ
る。

【符号の説明】

１・・・ＣＰＵ、２・・・制御回路、３・・・ＲＯＭ、
４・・・ＲＡＭ、５・・・ＣＰＵバス、６・・・ローカ
ルバス、７・・・ＯＳＣ、８・・・クロック、１１・・
・ＭＯＤＥＣ、１２・・・ＰＬＬ、１３・・・ＤＩＶ、
１４・・・ＣＰＵＩＦ、１５・・・ＡＲＢ、１６・・・
ＩＯＣ、２１〜２４・・・シフトレジスタ、２５・・・
カウンタ、３１・・・ＰＤ、３２・・・ＬＰＦ、３３・
・・ＶＣＯ、３４・・・ＤＩＶ

Claims

【特許請求の範囲】

【請求項１】演算処理及び各種制御を行うＣＰＵと、
該ＣＰＵへクロック周波数を供給するクロック発振器
と、該ＣＰＵによる外部装置とのアクセスを制御する制
御回路とを有する情報処理装置であって、前記制御回路は、ＣＰＵに供給される基準クロック信号
を逓倍する逓倍手段を有し、前記逓倍手段により逓倍さ
れた逓倍クロック信号を使用して、前記制御回路内の前
記ＣＰＵと外部装置との間の制御信号処理部を動作させ
ることを特徴とする情報処理装置。
【請求項２】前記逓倍手段における逓倍は、前記基準
クロック信号を４００ＭＨｚの整数倍の周波数にするこ
とを特徴とする請求項１に記載の情報処理装置。
【請求項３】前記制御回路は、前記逓倍手段の逓倍率
を決定するシリアル・データを入力するシリアル・デー
タ入力端子と、前記シリアル・データを読み出すための
信号を出力するシリアル・クロック出力端子とを持つこ
とを特徴とする請求項１または２に記載の情報処理装
置。
【請求項４】前記制御回路は、前記シリアル・データ
の前記逓倍手段への読み出しを開始すると共に前記逓倍
クロック信号が安定するまで少なくとも前記制御信号処
理部をリセットさせる外部からのリセット入力信号を入
力するリセット入力端子を有し、前記リセット入力信号
により発生したリセット出力信号により、前記シリアル
・データの読み出し終了後且つ前記逓倍クロック信号が
安定するまで前記制御部をリセットすることを特徴とす
る請求項３に記載の情報処理装置。