JPH11338727A - 情報処理装置の試験方法 - Google Patents
情報処理装置の試験方法Info
- Publication number
- JPH11338727A JPH11338727A JP10143761A JP14376198A JPH11338727A JP H11338727 A JPH11338727 A JP H11338727A JP 10143761 A JP10143761 A JP 10143761A JP 14376198 A JP14376198 A JP 14376198A JP H11338727 A JPH11338727 A JP H11338727A
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- JP
- Japan
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- test
- execution order
- result
- signal sequence
- test signal
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- Pending
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Abstract
(57)【要約】
【課題】被試験情報処理装置を構成する論理ユニットの
試験信号列を、装置シミュレーション上で実行すること
により、該情報処理装置を試験する方法において、従来
の技術では、実行順序に依存するような期待値がある場
合は、その部分を結果値との比較対象から除外していた
ために、除外部分に関連する機能の検証が不十分であっ
た。 【解決手段】被試験論理ユニットが試験信号列を実行す
ることにより求められた実行順序を用いて、該被試験論
理ユニットのエミュレータが該被試験信号列を実行した
期待値を生成し、被試験論理ユニットが試験信号列を実
行することにより求められた実行結果とを比較する手段
を論理シミュレーションに持たせる。
試験信号列を、装置シミュレーション上で実行すること
により、該情報処理装置を試験する方法において、従来
の技術では、実行順序に依存するような期待値がある場
合は、その部分を結果値との比較対象から除外していた
ために、除外部分に関連する機能の検証が不十分であっ
た。 【解決手段】被試験論理ユニットが試験信号列を実行す
ることにより求められた実行順序を用いて、該被試験論
理ユニットのエミュレータが該被試験信号列を実行した
期待値を生成し、被試験論理ユニットが試験信号列を実
行することにより求められた実行結果とを比較する手段
を論理シミュレーションに持たせる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理シミュレーシ
ョン装置または情報処理装置などを構成する論理回路の
論理検証技術に関し、特に情報処理装置を構成する論理
ユニットを検証する方式に関する。
ョン装置または情報処理装置などを構成する論理回路の
論理検証技術に関し、特に情報処理装置を構成する論理
ユニットを検証する方式に関する。
【０００２】
【従来の技術】従来、情報処理装置等を構成する論理回
路を検証する方式としては、テストプログラムによる命
令列を実行することにより、該論理の検証を行う試験方
法が提案されている。
路を検証する方式としては、テストプログラムによる命
令列を実行することにより、該論理の検証を行う試験方
法が提案されている。
【０００３】例えば、乱数データを入力として試験命令
を生成し、該試験命令の実行結果の期待値をシミュレー
ションにより求めると共に、該試験命令を、先行制御機
能を内蔵する被試験データ処理装置に実行させ、実行結
果と前記期待値とを比較することにより、先行制御機能
部を試験するデータ処理装置の試験方法（特開平１−３
０６９３２号公報を参照）がある。
を生成し、該試験命令の実行結果の期待値をシミュレー
ションにより求めると共に、該試験命令を、先行制御機
能を内蔵する被試験データ処理装置に実行させ、実行結
果と前記期待値とを比較することにより、先行制御機能
部を試験するデータ処理装置の試験方法（特開平１−３
０６９３２号公報を参照）がある。
【０００４】また、情報処理装置等を構成する論理ユニ
ットを検証する方式としては、該論理ユニット用の試験
信号列を実行することにより、該論理ユニットの検証を
行う試験方法が提案されている。
ットを検証する方式としては、該論理ユニット用の試験
信号列を実行することにより、該論理ユニットの検証を
行う試験方法が提案されている。
【０００５】例えば、試験命令列を被試験論理ユニット
用の試験信号列に変換し、該被試験論理ユニットエミュ
レータが該被試験信号列を実行することにより生成され
た期待値と、該被試験論理ユニットが該試験信号を実行
することにより生成された実行結果とを比較することに
より、該論理ユニットを試験する情報処理装置の試験方
式（特開平８−９５８１７号公報を参照）がある。
用の試験信号列に変換し、該被試験論理ユニットエミュ
レータが該被試験信号列を実行することにより生成され
た期待値と、該被試験論理ユニットが該試験信号を実行
することにより生成された実行結果とを比較することに
より、該論理ユニットを試験する情報処理装置の試験方
式（特開平８−９５８１７号公報を参照）がある。
【０００６】上記した従来の技術は、被試験情報処理装
置の試験命令列あるいは被試験論理ユニットの試験信号
列を、装置シミュレーション上で実行することによっ
て、被試験論理の検証を行っていた。
置の試験命令列あるいは被試験論理ユニットの試験信号
列を、装置シミュレーション上で実行することによっ
て、被試験論理の検証を行っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、試験命
令列または試験信号列の期待値が、その実行順序に依存
する場合は、実行順序を考慮したエミュレーションが困
難なため、その期待値の作成ができないという問題が発
生する。
令列または試験信号列の期待値が、その実行順序に依存
する場合は、実行順序を考慮したエミュレーションが困
難なため、その期待値の作成ができないという問題が発
生する。
【０００８】そこで、実行順序に依存するような期待値
がある場合（例えば同一アドレスのメモリに対する異な
る複数の命令処理ユニットからの書き込み）は、従来技
術では、その部分を結果値との比較対象から除外する方
法を採っていた。
がある場合（例えば同一アドレスのメモリに対する異な
る複数の命令処理ユニットからの書き込み）は、従来技
術では、その部分を結果値との比較対象から除外する方
法を採っていた。
【０００９】しかし、前述の方法では期待値と結果値と
の比較方法においては、事前に判明している不一致部分
を除外することによって、エラー解析工数を低減しよう
とする方針に基づくため、該論理の意図しない実行結果
であっても、その不良は検出できず、該不一致部の論理
検証精度が低下してしまう。
の比較方法においては、事前に判明している不一致部分
を除外することによって、エラー解析工数を低減しよう
とする方針に基づくため、該論理の意図しない実行結果
であっても、その不良は検出できず、該不一致部の論理
検証精度が低下してしまう。
【００１０】本発明の目的は、実行順序に依存する試験
信号列において、その期待値を被試験論理ユニットと同
じ実行順序で生成することにより、該論理シミュレーシ
ョンでの論理検証で期待値と結果値の比較除外を排除す
ることで従来の問題点を解決し、より高精度な論理検証
を実施することにある。
信号列において、その期待値を被試験論理ユニットと同
じ実行順序で生成することにより、該論理シミュレーシ
ョンでの論理検証で期待値と結果値の比較除外を排除す
ることで従来の問題点を解決し、より高精度な論理検証
を実施することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、ゲートレベルの基本素子で実現される
論理回路装置または、これと等価な回路シミュレータを
用いた論理シミュレーションにおいて、被試験論理ユニ
ットが試験信号列を実行することにより求められた実行
順序を用いて、該被試験論理ユニットのエミュレータが
該被試験信号列を実行した期待値を生成し、被試験論理
ユニットが試験信号列を実行することにより求められた
実行結果とを比較することにより、前記論理ユニットを
試験することを特徴としている。
に、本発明では、ゲートレベルの基本素子で実現される
論理回路装置または、これと等価な回路シミュレータを
用いた論理シミュレーションにおいて、被試験論理ユニ
ットが試験信号列を実行することにより求められた実行
順序を用いて、該被試験論理ユニットのエミュレータが
該被試験信号列を実行した期待値を生成し、被試験論理
ユニットが試験信号列を実行することにより求められた
実行結果とを比較することにより、前記論理ユニットを
試験することを特徴としている。
【００１２】
【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。
用いて具体的に説明する。
【００１３】図1は、本発明の一実施例の試験方法によ
り情報処理装置の試験を実施する試験システムの構成を
示すブロック図である。
り情報処理装置の試験を実施する試験システムの構成を
示すブロック図である。
【００１４】図１において、被試験論理シミュレータ１
０は、情報処理装置シミュレータ１００と制御ユニット
エミュレータ１０８と結果編集装置１１１から構成され
ている。情報処理装置シミュレータ１００は、命令を処
理する命令処理ユニット（図示せず）と同一のインタフ
ェースを持つ命令処理ユニット擬似プロシジャ１０１、
１０２と主記憶ユニット等を制御する制御ユニット１０
４と制御ユニットの実行順序を監視する制御ユニット実
行順序監視装置１０３と、主記憶ユニット１０５とから
構成されている。
０は、情報処理装置シミュレータ１００と制御ユニット
エミュレータ１０８と結果編集装置１１１から構成され
ている。情報処理装置シミュレータ１００は、命令を処
理する命令処理ユニット（図示せず）と同一のインタフ
ェースを持つ命令処理ユニット擬似プロシジャ１０１、
１０２と主記憶ユニット等を制御する制御ユニット１０
４と制御ユニットの実行順序を監視する制御ユニット実
行順序監視装置１０３と、主記憶ユニット１０５とから
構成されている。
【００１５】また、結果編集装置１１１は、被試験論理
ユニットの論理エミュレータが生成した期待値の内容
と、被試験情報処理装置のシミュレーションでの試験信
号列の実行結果とを比較し、その結果を編集出力する。
ユニットの論理エミュレータが生成した期待値の内容
と、被試験情報処理装置のシミュレーションでの試験信
号列の実行結果とを比較し、その結果を編集出力する。
【００１６】本実施例では、主記憶等を制御する制御ユ
ニット１０４と該制御ユニットと命令処理ユニット擬似
プロシジャ１０１、１０２とのインタフェースを試験す
る場合を例にして、以下説明する。
ニット１０４と該制御ユニットと命令処理ユニット擬似
プロシジャ１０１、１０２とのインタフェースを試験す
る場合を例にして、以下説明する。
【００１７】試験信号列ファイル１０６より命令処理ユ
ニット擬似プロシジャ１０１、１０２に対して、命令処
理ユニットと制御ユニット１０４間の試験インタフェー
ス信号列を与える。
ニット擬似プロシジャ１０１、１０２に対して、命令処
理ユニットと制御ユニット１０４間の試験インタフェー
ス信号列を与える。
【００１８】この試験信号列は、被試験論理ユニットに
接続された論理ユニット擬似プロシジャの数だけ用意す
る（図1の場合は２種類となる）。
接続された論理ユニット擬似プロシジャの数だけ用意す
る（図1の場合は２種類となる）。
【００１９】制御ユニット１０４は、命令処理ユニット
擬似プロシジャ１０１、１０２から試験信号を受信し
て、該試験信号に対応する処理を実行する時に、送信し
た論理ユニットに対して信号受信応答信号を返す。
擬似プロシジャ１０１、１０２から試験信号を受信し
て、該試験信号に対応する処理を実行する時に、送信し
た論理ユニットに対して信号受信応答信号を返す。
【００２０】制御ユニット実行順序監視装置は、論理シ
ミュレーション実行中に前記応答信号の応答先と信号種
別、アドレス成分を既発行試験信号のものとを比較・監
視し、試験信号列ファイル１０６に格納されている順番
を検索することにより、実行順序格納ファイル１０７に
図２のような実行順序格納フォーマットで該制御ユニッ
トの試験信号実行順序を格納していく。図２において試
験信号順序番号とは、試験信号列ファイル１０６に格納
されている、各命令処理ユニット擬似プロシジャに与え
られる順番である。
ミュレーション実行中に前記応答信号の応答先と信号種
別、アドレス成分を既発行試験信号のものとを比較・監
視し、試験信号列ファイル１０６に格納されている順番
を検索することにより、実行順序格納ファイル１０７に
図２のような実行順序格納フォーマットで該制御ユニッ
トの試験信号実行順序を格納していく。図２において試
験信号順序番号とは、試験信号列ファイル１０６に格納
されている、各命令処理ユニット擬似プロシジャに与え
られる順番である。
【００２１】論理シミュレーションが終了すると、情報
装置シミュレータ１００は、主記憶ユニット１０５より
結果値を結果値ファイル１０９に生成する。
装置シミュレータ１００は、主記憶ユニット１０５より
結果値を結果値ファイル１０９に生成する。
【００２２】制御ユニットエミュレータ１０８は、試験
信号列ファイル１０６の中からを実行順序格納ファイル
１０７に格納されている実行順序に従って試験信号列を
取り出し、エミュレートすることにより期待値を期待値
ファイル１１０に生成する。
信号列ファイル１０６の中からを実行順序格納ファイル
１０７に格納されている実行順序に従って試験信号列を
取り出し、エミュレートすることにより期待値を期待値
ファイル１１０に生成する。
【００２３】結果編集装置１１１は、その期待値ファイ
ル１１０の期待値と、結果値ファイル１０９の実行結果
とを比較することにより、論理シミュレーション結果の
正否を判定して、図示しないコンソール等に出力する。
ル１１０の期待値と、結果値ファイル１０９の実行結果
とを比較することにより、論理シミュレーション結果の
正否を判定して、図示しないコンソール等に出力する。
【００２４】なお、制御ユニットエミュレータ１０８が
試験信号列をエミュレートする時に、試験信号列ファイ
ル１０６に試験信号列作成者が意図した実行順序を格納
する手段を設けることにより（例えば各信号列に対して
実行順序を示す番号を与えて、試験信号列ファイル１０
６のファイルフォーマットをその番号と該信号とに対応
させる形式とする）、制御ユニット１０３の実行順序の
妥当性を検証することも可能である。
試験信号列をエミュレートする時に、試験信号列ファイ
ル１０６に試験信号列作成者が意図した実行順序を格納
する手段を設けることにより（例えば各信号列に対して
実行順序を示す番号を与えて、試験信号列ファイル１０
６のファイルフォーマットをその番号と該信号とに対応
させる形式とする）、制御ユニット１０３の実行順序の
妥当性を検証することも可能である。
【００２５】
【発明の効果】以上、説明したように、本発明によれ
ば、実行順序に依存する試験信号列において、その期待
値を被試験論理ユニットと同じ実行順序で生成すること
により、該論理シミュレーションでの論理検証で期待値
と結果値の比較除外を排除することで従来の問題点を解
決し、より高精度な論理検証を実施することができる。
ば、実行順序に依存する試験信号列において、その期待
値を被試験論理ユニットと同じ実行順序で生成すること
により、該論理シミュレーションでの論理検証で期待値
と結果値の比較除外を排除することで従来の問題点を解
決し、より高精度な論理検証を実施することができる。
【図１】本発明の一実施例の試験方法により情報処理装
置の試験を実施する試験システムの構成を示すブロック
図である。
置の試験を実施する試験システムの構成を示すブロック
図である。
【図２】実行順序格納フォーマットを示す図である。
１０ 情報処理装置シミュレーションシステム １００ 情報処理装置シミュレータ １０１ 命令処理ユニット擬似プロシジャ１ １０２ 命令処理ユニット擬似プロシジャ１ １０３ 制御ユニット実行順序監視装置 １０４ 制御ユニット １０５ 主記憶ユニット １０６ 試験信号列ファイル １０７ 実行順序格納ファイル １０８ 制御ユニットエミュレータ １０９ 結果値ファイル １１０ 期待値ファイル １１１ 結果編集装置
Claims (2)
- 【請求項１】被試験情報処理装置を構成する論理ユニッ
トの試験信号列を実行することによって該論理ユニット
を試験する情報処理装置の試験方法において、該論理ユ
ニットの前記試験信号列の実行順序によって実行結果が
異なる場合に、該被試験論理ユニットのエミュレータが
該被試験論理ユニットによって該試験信号列を実行する
順序を監視する装置により得られた実行順序を用いて生
成した期待値と、該被試験論理ユニットが該試験信号列
を実行することにより生成された実行結果とを比較する
ことにより、前記論理ユニットを試験することを特徴と
する情報処理装置の試験方法。 - 【請求項２】請求項１記載の処理装置の試験方法におい
て、被試験論理ユニットのエミュレータに、試験信号列
の実行順序の妥当性を確認する機能を有することを特徴
とする情報処理装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143761A JPH11338727A (ja) | 1998-05-26 | 1998-05-26 | 情報処理装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143761A JPH11338727A (ja) | 1998-05-26 | 1998-05-26 | 情報処理装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338727A true JPH11338727A (ja) | 1999-12-10 |
Family
ID=15346417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10143761A Pending JPH11338727A (ja) | 1998-05-26 | 1998-05-26 | 情報処理装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11338727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707102B2 (en) | 2010-11-05 | 2014-04-22 | Fujitsu Limited | Method and program for verifying operation of processor |
-
1998
- 1998-05-26 JP JP10143761A patent/JPH11338727A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8707102B2 (en) | 2010-11-05 | 2014-04-22 | Fujitsu Limited | Method and program for verifying operation of processor |
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