JPH113322A - マルチプロセッサ・システムにおけるノード間割込み機構 - Google Patents
マルチプロセッサ・システムにおけるノード間割込み機構Info
- Publication number
- JPH113322A JPH113322A JP9186073A JP18607397A JPH113322A JP H113322 A JPH113322 A JP H113322A JP 9186073 A JP9186073 A JP 9186073A JP 18607397 A JP18607397 A JP 18607397A JP H113322 A JPH113322 A JP H113322A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- interrupt
- target
- signal
- node interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 マルチプロセッサシステムでの遠隔地にある
ノードへの割込操作時にかかる時間をただ待ち続けるこ
とがないようにする。 【解決手段】 ノードはノード・インタフェース制御機
構を介してネットワークに接続される。割込トランザク
ション開始後、割込み機構は、ターゲット・プロセッサ
がネットワークを介したシステム・バス上の遠隔ノード
にあるかどうかを検出し、遠隔ノードにある場合、割込
み機構はソース・プロセッサに無視信号を送り、ソース
・プロセッサでの割込みトランザクションを中断させ
る。その間、ターゲット・プロセッサでＡＣＫ／ＮＡＣ
Ｋ（肯定応答／否定応答）操作を行い、ネットワークを
介してソース・プロセッサにＡＣＫ信号またはＮＡＣＫ
信号を返す。このＡＣＫ／ＮＡＣＫ信号によってソース
・プロセッサを覚醒させる。
ノードへの割込操作時にかかる時間をただ待ち続けるこ
とがないようにする。 【解決手段】 ノードはノード・インタフェース制御機
構を介してネットワークに接続される。割込トランザク
ション開始後、割込み機構は、ターゲット・プロセッサ
がネットワークを介したシステム・バス上の遠隔ノード
にあるかどうかを検出し、遠隔ノードにある場合、割込
み機構はソース・プロセッサに無視信号を送り、ソース
・プロセッサでの割込みトランザクションを中断させ
る。その間、ターゲット・プロセッサでＡＣＫ／ＮＡＣ
Ｋ（肯定応答／否定応答）操作を行い、ネットワークを
介してソース・プロセッサにＡＣＫ信号またはＮＡＣＫ
信号を返す。このＡＣＫ／ＮＡＣＫ信号によってソース
・プロセッサを覚醒させる。
Description
【０００１】
【発明の属する技術分野】本発明は、多重プロセッサ・
システムにおける割込み機構に関する。具体的には、本
発明は１つのプロセッサからの割込みが異なるシステム
・バス上の他のプロセッサに送られる割込み機構に係わ
る。
システムにおける割込み機構に関する。具体的には、本
発明は１つのプロセッサからの割込みが異なるシステム
・バス上の他のプロセッサに送られる割込み機構に係わ
る。
【０００２】
【従来の技術】同じシステム・バス上に複数のプロセッ
サがある多重プロセッサ・システムでは、プロセッサ間
の割込みは遅延がほとんど、あるいはまったくなしにや
り取りする。第１のプロセッサから第２のプロセッサへ
の割込みは、第２のプロセッサによって肯定応答された
り（ＡＣＫ信号）、肯定応答されなかったり（ＮＡＣＫ
信号）する。第２のプロセッサから戻される状態として
第１のプロセッサがＡＣＫとＮＡＣＫのどちらを受け取
るかに応じて、第１のプロセッサは次に割込みデータを
送るかまたは割込みトランザクションを打ち切る。
サがある多重プロセッサ・システムでは、プロセッサ間
の割込みは遅延がほとんど、あるいはまったくなしにや
り取りする。第１のプロセッサから第２のプロセッサへ
の割込みは、第２のプロセッサによって肯定応答された
り（ＡＣＫ信号）、肯定応答されなかったり（ＮＡＣＫ
信号）する。第２のプロセッサから戻される状態として
第１のプロセッサがＡＣＫとＮＡＣＫのどちらを受け取
るかに応じて、第１のプロセッサは次に割込みデータを
送るかまたは割込みトランザクションを打ち切る。
【０００３】
【発明が解決しようとする課題】多重プロセッサ・シス
テムが複数のシステム・バスを有する場合、それらの様
々なシステム・バスは、バスや通信ネットワークなどの
グローバル相互接続機構を介して接続される。その場
合、開始プロセッサが割込みトランザクションを開始す
るために割込みアドレスを送り出してから、他のシステ
ム・バス上の目的プロセッサから戻されるＡＣＫ状態ま
たはＮＡＣＫ状態を受け取るまでの間にかなりの遅延が
ある場合がある。
テムが複数のシステム・バスを有する場合、それらの様
々なシステム・バスは、バスや通信ネットワークなどの
グローバル相互接続機構を介して接続される。その場
合、開始プロセッサが割込みトランザクションを開始す
るために割込みアドレスを送り出してから、他のシステ
ム・バス上の目的プロセッサから戻されるＡＣＫ状態ま
たはＮＡＣＫ状態を受け取るまでの間にかなりの遅延が
ある場合がある。
【０００４】割込みトランザクションが完了するのに要
する時間が長過ぎる場合、割込みトランザクションを開
始したプロセッサは、割込みトランザクションを処理す
る処理時間を無駄に使うか、そのトランザクションを再
開するか、またはトランザクションを打ち切るかするこ
とになる。
する時間が長過ぎる場合、割込みトランザクションを開
始したプロセッサは、割込みトランザクションを処理す
る処理時間を無駄に使うか、そのトランザクションを再
開するか、またはトランザクションを打ち切るかするこ
とになる。
【０００５】
【課題を解決するための手段】上記の問題は、ローカル
・システム・バス上のソース・プロセッサと遠隔システ
ム・バス上の遠隔目的プロセッサとの間の多重プロセッ
サ・システム内での割込みトランザクションを行うこと
によって解決された。ローカル・システム・バスはロー
カル・ノード・インタフェース制御機構を介してグロー
バル相互接続機構に接続され、ターゲット・システム・
バスは遠隔ノード・インタフェース制御機構を介してグ
ローバル相互接続機構に接続される。ソース・プロセッ
サはローカル・システム・バス上で割込み要求を開始す
る。ローカル・ノード・インタフェース制御機構は割込
み要求を捕らえ、割込み要求が遠隔システム・バス上の
ターゲット・プロセッサに当てられている場合はソース
・プロセッサに無視状態を送る。またこの場合、ローカ
ル・ノード・インタフェースは、グローバル相互接続機
構を介して遠隔ノード・インタフェース制御機構に割込
み要求を転送する。ソース・プロセッサは、この無視状
態に応答して割込みトランザクション・プロセスを中断
する。遠隔ノード・インタフェース制御機構は、割込み
要求に応答してその要求を目的プロセッサに送る。目的
プロセッサは割込み要求に応答し、目的プロセッサが割
込みトランザクションの処理を実行可能な状態の場合は
ＡＣＫ（肯定応答）信号を返し、目的プロセッサが使用
中の場合にはＮＡＣＫ（否定応答）信号をを返す。遠隔
ノード・インタフェース制御機構は、ＡＣＫ信号または
ＮＡＣＫ信号をグローバル相互接続機構を介してローカ
ル・ノード・インタフェース制御機構に返す。ローカル
・ノード・インタフェース制御機構は、ＡＣＫ信号また
はＮＡＣＫ信号に応答してＡＣＫ信号またはＮＡＣＫ信
号をソースプロセッサに送る。ソース・プロセッサはＡ
ＣＫ信号またはＮＡＣＫ信号に応答して、ソース・プロ
セッサ内で割込みトランザクション・プロセスを覚醒さ
せ、ＡＣＫ信号に応答して割込みデータ・パケットを目
的プロセッサに送り、ＮＡＣＫ信号に応答して割込みト
ランザクションを打ち切る。
・システム・バス上のソース・プロセッサと遠隔システ
ム・バス上の遠隔目的プロセッサとの間の多重プロセッ
サ・システム内での割込みトランザクションを行うこと
によって解決された。ローカル・システム・バスはロー
カル・ノード・インタフェース制御機構を介してグロー
バル相互接続機構に接続され、ターゲット・システム・
バスは遠隔ノード・インタフェース制御機構を介してグ
ローバル相互接続機構に接続される。ソース・プロセッ
サはローカル・システム・バス上で割込み要求を開始す
る。ローカル・ノード・インタフェース制御機構は割込
み要求を捕らえ、割込み要求が遠隔システム・バス上の
ターゲット・プロセッサに当てられている場合はソース
・プロセッサに無視状態を送る。またこの場合、ローカ
ル・ノード・インタフェースは、グローバル相互接続機
構を介して遠隔ノード・インタフェース制御機構に割込
み要求を転送する。ソース・プロセッサは、この無視状
態に応答して割込みトランザクション・プロセスを中断
する。遠隔ノード・インタフェース制御機構は、割込み
要求に応答してその要求を目的プロセッサに送る。目的
プロセッサは割込み要求に応答し、目的プロセッサが割
込みトランザクションの処理を実行可能な状態の場合は
ＡＣＫ（肯定応答）信号を返し、目的プロセッサが使用
中の場合にはＮＡＣＫ（否定応答）信号をを返す。遠隔
ノード・インタフェース制御機構は、ＡＣＫ信号または
ＮＡＣＫ信号をグローバル相互接続機構を介してローカ
ル・ノード・インタフェース制御機構に返す。ローカル
・ノード・インタフェース制御機構は、ＡＣＫ信号また
はＮＡＣＫ信号に応答してＡＣＫ信号またはＮＡＣＫ信
号をソースプロセッサに送る。ソース・プロセッサはＡ
ＣＫ信号またはＮＡＣＫ信号に応答して、ソース・プロ
セッサ内で割込みトランザクション・プロセスを覚醒さ
せ、ＡＣＫ信号に応答して割込みデータ・パケットを目
的プロセッサに送り、ＮＡＣＫ信号に応答して割込みト
ランザクションを打ち切る。
【０００６】本発明の一つの特徴は、ローカル・ノード
・インタフェース制御機構は、ターゲット・アドレスに
応答して目的プロセッサが遠隔システム・バス上にある
ことを検出する検出モジュールを有することである。検
出モジュールが遠隔システム・バス上に目的プロセッサ
があることを検出すると、ローカル・ノード・インタフ
ェースにある送信モジュールがそれに応答し、ソース・
プロセッサに無視状態を送り、割込みアドレスを遠隔ノ
ード・インタフェース制御機構に転送する。
・インタフェース制御機構は、ターゲット・アドレスに
応答して目的プロセッサが遠隔システム・バス上にある
ことを検出する検出モジュールを有することである。検
出モジュールが遠隔システム・バス上に目的プロセッサ
があることを検出すると、ローカル・ノード・インタフ
ェースにある送信モジュールがそれに応答し、ソース・
プロセッサに無視状態を送り、割込みアドレスを遠隔ノ
ード・インタフェース制御機構に転送する。
【０００７】本発明の他の特徴は、検出モジュールがタ
ーゲット・アドレスに応答して、ターゲット・プロセッ
サがローカル・システム・バス上にあることを検出する
ことである。ターゲット・プロセッサはローカル・シス
テム・バスを介してソース・プロセッサにＡＣＫ信号ま
たはＮＡＣＫ信号を送り、割込みトランザクションがロ
ーカル・システム・バス上で処理されるようにする。
ーゲット・アドレスに応答して、ターゲット・プロセッ
サがローカル・システム・バス上にあることを検出する
ことである。ターゲット・プロセッサはローカル・シス
テム・バスを介してソース・プロセッサにＡＣＫ信号ま
たはＮＡＣＫ信号を送り、割込みトランザクションがロ
ーカル・システム・バス上で処理されるようにする。
【０００８】本発明の他の特徴によれば、ローカル・ノ
ード・インタフェース制御機構は遠隔ノード・インタフ
ェース制御機構を介してターゲット・プロセッサからの
ＡＣＫ信号またはＮＡＣＫ信号に応答し、割込み要求を
ソース・アドレスを使用して再発行してソース・プロセ
ッサに戻す再発行モジュールを有する。ローカル・ノー
ド・インタフェース制御機構内のアサート・モジュール
が、ターゲット・プロセッサからのＡＣＫ信号に応答
し、ＡＣＫ信号をローカル・システム・バス上にアサー
トし、ターゲット・プロセッサからのＮＡＣＫ信号に応
答してＮＡＣＫ信号をローカル・システム・バス上にア
サートする。
ード・インタフェース制御機構は遠隔ノード・インタフ
ェース制御機構を介してターゲット・プロセッサからの
ＡＣＫ信号またはＮＡＣＫ信号に応答し、割込み要求を
ソース・アドレスを使用して再発行してソース・プロセ
ッサに戻す再発行モジュールを有する。ローカル・ノー
ド・インタフェース制御機構内のアサート・モジュール
が、ターゲット・プロセッサからのＡＣＫ信号に応答
し、ＡＣＫ信号をローカル・システム・バス上にアサー
トし、ターゲット・プロセッサからのＮＡＣＫ信号に応
答してＮＡＣＫ信号をローカル・システム・バス上にア
サートする。
【０００９】ソース・プロセッサは、割込み要求に応答
してソース・プロセッサ内で割込みトランザクション・
プロセスを覚醒させるウェイクアップ・モジュールを有
する。ソース・プロセッサ内の送信モジュールがＡＣＫ
信号に応答して割込みデータ・パケットをターゲット・
プロセッサに送る。ソース・プロセッサ内の打切りモジ
ュールがＮＡＣＫ信号に応答して割込みトランザクショ
ンを打ち切る。
してソース・プロセッサ内で割込みトランザクション・
プロセスを覚醒させるウェイクアップ・モジュールを有
する。ソース・プロセッサ内の送信モジュールがＡＣＫ
信号に応答して割込みデータ・パケットをターゲット・
プロセッサに送る。ソース・プロセッサ内の打切りモジ
ュールがＮＡＣＫ信号に応答して割込みトランザクショ
ンを打ち切る。
【００１０】本発明の他の特徴では、ローカル・ノード
・インタフェース制御機構は割込みデータ・パケットに
応答し、割込みデータ・パケットを割込みトランザクシ
ョン完了メッセージと共に遠隔ノード・インタフェース
制御機構に送る。遠隔ノード・インタフェース制御機構
は、割込みデータ・パケットに応答し、割込みデータ・
パケットをターゲット・プロセッサに送る。遠隔ノード
・インタフェース制御機構は、割込みトランザクション
完了メッセージにも応答して遠隔ノード・インタフェー
ス制御機構の資源を解放する。
・インタフェース制御機構は割込みデータ・パケットに
応答し、割込みデータ・パケットを割込みトランザクシ
ョン完了メッセージと共に遠隔ノード・インタフェース
制御機構に送る。遠隔ノード・インタフェース制御機構
は、割込みデータ・パケットに応答し、割込みデータ・
パケットをターゲット・プロセッサに送る。遠隔ノード
・インタフェース制御機構は、割込みトランザクション
完了メッセージにも応答して遠隔ノード・インタフェー
ス制御機構の資源を解放する。
【００１１】本発明の他の特徴では、ローカル・ノード
・インタフェース制御機構はＮＡＣＫ信号に応答して遠
隔ノード・インタフェース制御機構に割込みトランザク
ション完了メッセージを送る。遠隔ノード・インタフェ
ース制御機構は割込みトランザクション完了メッセージ
に応答し、遠隔ノード・インタフェース制御機構の資源
を解放する。
・インタフェース制御機構はＮＡＣＫ信号に応答して遠
隔ノード・インタフェース制御機構に割込みトランザク
ション完了メッセージを送る。遠隔ノード・インタフェ
ース制御機構は割込みトランザクション完了メッセージ
に応答し、遠隔ノード・インタフェース制御機構の資源
を解放する。
【００１２】本発明の大きな利点と有用性は、遠隔ター
ゲット・プロセッサを使用してソース・プロセッサに過
度に負担をかけずに割込みトランザクションを処理する
ことができることである。
ゲット・プロセッサを使用してソース・プロセッサに過
度に負担をかけずに割込みトランザクションを処理する
ことができることである。
【００１３】本発明の上記およびその他の特徴、有用
性、および利点は、添付図面に図示されている以下の本
発明の好ましい実施形態の具体的な説明を読めば明らか
になろう。
性、および利点は、添付図面に図示されている以下の本
発明の好ましい実施形態の具体的な説明を読めば明らか
になろう。
【００１４】
【発明の実施の形態】本発明の動作環境を図１に示す。
図１には、各ノードに複数のプロセッサを有する多重プ
ロセッサ・システムにおいて、３つのノードを接続する
グローバル相互接続機構を有する多重プロセッサ・シス
テムが図示されている。各ノードにある複数のプロセッ
サはシステム・バスによって接続されている。たとえ
ば、プロセッサ３２とプロセッサ３４はシステム・バス
０（ＳＢ0 ）によって相互接続されている。システム・
バスはさらにノード・インタフェース制御機構０ ４４
によってグローバル相互接続機構３０に接続されてい
る。グローバル相互接続機構３０は、クロスバ・スイッ
チまたはバスのように単純なものとすることも、通信ネ
ットワークとすることもできる。図１の３つのノードは
それぞれこれと同じ構造に従い、複数のプロセッサがシ
ステム・バスに接続され、そのシステム・バスはノード
・インタフェース制御機構に接続され、ノード・インタ
フェース制御機構はグローバル相互接続機構を介して接
続されている。
図１には、各ノードに複数のプロセッサを有する多重プ
ロセッサ・システムにおいて、３つのノードを接続する
グローバル相互接続機構を有する多重プロセッサ・シス
テムが図示されている。各ノードにある複数のプロセッ
サはシステム・バスによって接続されている。たとえ
ば、プロセッサ３２とプロセッサ３４はシステム・バス
０（ＳＢ0 ）によって相互接続されている。システム・
バスはさらにノード・インタフェース制御機構０ ４４
によってグローバル相互接続機構３０に接続されてい
る。グローバル相互接続機構３０は、クロスバ・スイッ
チまたはバスのように単純なものとすることも、通信ネ
ットワークとすることもできる。図１の３つのノードは
それぞれこれと同じ構造に従い、複数のプロセッサがシ
ステム・バスに接続され、そのシステム・バスはノード
・インタフェース制御機構に接続され、ノード・インタ
フェース制御機構はグローバル相互接続機構を介して接
続されている。
【００１５】多重プロセッサ・システム内の各プロセッ
サは、キャッシュ・メモリを有し、メイン・メモリを多
重システム内の他のプロセッサと共有する。本発明の目
的では、プロセッサ３２（Ｐ0 ）について図示されてい
るように、各プロセッサで使用されるレジスタは割込み
ディスパッチ・レジスタ３６と、割込みディスパッチ状
態レジスタ３８と、割込み受信レジスタ４０と、割込み
受信状態レジスタ４２である。これらのレジスタはプロ
セッサ３２（プロセッサＰ0 ）だけについて図示してあ
るが、図１の多重プロセッサ・システム内のすべてのプ
ロセッサ内にある。ノード・インタフェース制御装置４
４、４６、および４８はすべてＡＳＩＣ（特定用途向け
集積回路）で製作されたインテリジェント装置である。
サは、キャッシュ・メモリを有し、メイン・メモリを多
重システム内の他のプロセッサと共有する。本発明の目
的では、プロセッサ３２（Ｐ0 ）について図示されてい
るように、各プロセッサで使用されるレジスタは割込み
ディスパッチ・レジスタ３６と、割込みディスパッチ状
態レジスタ３８と、割込み受信レジスタ４０と、割込み
受信状態レジスタ４２である。これらのレジスタはプロ
セッサ３２（プロセッサＰ0 ）だけについて図示してあ
るが、図１の多重プロセッサ・システム内のすべてのプ
ロセッサ内にある。ノード・インタフェース制御装置４
４、４６、および４８はすべてＡＳＩＣ（特定用途向け
集積回路）で製作されたインテリジェント装置である。
【００１６】図２に、第１のプロセッサによって開始さ
れた割込みトランザクションが、同じシステム・バス上
のローカル割込みトランザクションとして扱われるか、
またはグローバル相互接続機構を介して第２のシステム
・バス上のターゲット・プロセッサに対する遠隔割込み
トランザクションとして扱われる、本発明の好ましい実
施形態を示す。操作は、操作１０で割込みトランザクシ
ョン（ＩＮＴＲ ＴＲＡＸ）を開始するソース・プロセ
ッサＰ0 によって開始される。ローカル・システム・バ
ス上にトランザクションがあると、操作１２で割込みト
ランザクションがローカル・システム・バス上のプロセ
ッサに対するものか、遠隔システム・バス上のプロセッ
サに対するものかを検出する。割込みトランザクション
がローカル・プロセッサに対するものである場合、操作
の流れは「肯定」に分岐しローカル割込みトランザクシ
ョン操作１４に進む。割込みトランザクションが通信ネ
ットワークを介して第２のシステム・バス上に送られる
第２のプロセッサに対するものである場合、操作の流れ
は決定操作１２から「否定」に分岐し、中断操作１６に
進む。中断操作１６によって割込みトランザクションは
割込みトランザクションの開始プロセッサＰ0 で中断さ
れる。トランザクションが開始プロセッサＰ0 で中断さ
れている間、遠隔肯定応答（ＡＣＫ）／否定応答（ＮＡ
ＣＫ）操作１８が行われる。これらの遠隔ＡＣＫ／ＮＡ
ＣＫ操作は、割込み要求を通信ネットワークとターゲッ
ト・プロセッサが接続されている第２のシステム・バス
とを介してターゲット・プロセッサに伝達する操作を必
要とする。ターゲット・プロセッサは、ターゲット・プ
ロセッサが使用中かどうかに応じてＡＣＫ／ＮＡＣＫ状
態信号を返す。
れた割込みトランザクションが、同じシステム・バス上
のローカル割込みトランザクションとして扱われるか、
またはグローバル相互接続機構を介して第２のシステム
・バス上のターゲット・プロセッサに対する遠隔割込み
トランザクションとして扱われる、本発明の好ましい実
施形態を示す。操作は、操作１０で割込みトランザクシ
ョン（ＩＮＴＲ ＴＲＡＸ）を開始するソース・プロセ
ッサＰ0 によって開始される。ローカル・システム・バ
ス上にトランザクションがあると、操作１２で割込みト
ランザクションがローカル・システム・バス上のプロセ
ッサに対するものか、遠隔システム・バス上のプロセッ
サに対するものかを検出する。割込みトランザクション
がローカル・プロセッサに対するものである場合、操作
の流れは「肯定」に分岐しローカル割込みトランザクシ
ョン操作１４に進む。割込みトランザクションが通信ネ
ットワークを介して第２のシステム・バス上に送られる
第２のプロセッサに対するものである場合、操作の流れ
は決定操作１２から「否定」に分岐し、中断操作１６に
進む。中断操作１６によって割込みトランザクションは
割込みトランザクションの開始プロセッサＰ0 で中断さ
れる。トランザクションが開始プロセッサＰ0 で中断さ
れている間、遠隔肯定応答（ＡＣＫ）／否定応答（ＮＡ
ＣＫ）操作１８が行われる。これらの遠隔ＡＣＫ／ＮＡ
ＣＫ操作は、割込み要求を通信ネットワークとターゲッ
ト・プロセッサが接続されている第２のシステム・バス
とを介してターゲット・プロセッサに伝達する操作を必
要とする。ターゲット・プロセッサは、ターゲット・プ
ロセッサが使用中かどうかに応じてＡＣＫ／ＮＡＣＫ状
態信号を返す。
【００１７】操作２０によって、戻り状態がＡＣＫであ
るかＮＡＣＫであるかを検出する。ターゲット・プロセ
ッサが割込み要求に肯定応答した場合、操作の流れは操
作２２に分岐し、開始プロセッサＰ0が第２のバス上の
ターゲット・プロセッサＰ1に割込みトランザクション
・データを送る。操作２２は開始プロセッサＰ0 とター
ゲット・プロセッサＰ1 との間での割込みデータの送信
を完了する。
るかＮＡＣＫであるかを検出する。ターゲット・プロセ
ッサが割込み要求に肯定応答した場合、操作の流れは操
作２２に分岐し、開始プロセッサＰ0が第２のバス上の
ターゲット・プロセッサＰ1に割込みトランザクション
・データを送る。操作２２は開始プロセッサＰ0 とター
ゲット・プロセッサＰ1 との間での割込みデータの送信
を完了する。
【００１８】決定操作２０でターゲット・プロセッサか
ら返された状態がＮＡＣＫであることが検出された場
合、操作の流れは打切り操作２４に分岐する。打切り操
作２４では、開始プロセッサが割込みトランザクション
を打ち切る。
ら返された状態がＮＡＣＫであることが検出された場
合、操作の流れは打切り操作２４に分岐する。打切り操
作２４では、開始プロセッサが割込みトランザクション
を打ち切る。
【００１９】図３、図４、および図５は、開始プロセッ
サＰ0 と、ターゲット・プロセッサＰ1 と、開始プロセ
ッサを含むノードにあるノード・インタフェース制御機
構０（ＮＩＣ0 ）と、ターゲット・プロセッサを含むノ
ードにあるノード・インタフェース制御機構１（ＮＩＣ
1 ）とによって実施される操作が図示されている。図３
は、開始プロセッサＰ0 と、開始プロセッサと同じシス
テム・バス上のノード・インタフェース制御機構０と、
ターゲット・プロセッサと同じシステム・バス上のノー
ド・インタフェース制御機構１と、ターゲット・プロセ
ッサ１とで行われる操作を示す４列に構成されている。
サＰ0 と、ターゲット・プロセッサＰ1 と、開始プロセ
ッサを含むノードにあるノード・インタフェース制御機
構０（ＮＩＣ0 ）と、ターゲット・プロセッサを含むノ
ードにあるノード・インタフェース制御機構１（ＮＩＣ
1 ）とによって実施される操作が図示されている。図３
は、開始プロセッサＰ0 と、開始プロセッサと同じシス
テム・バス上のノード・インタフェース制御機構０と、
ターゲット・プロセッサと同じシステム・バス上のノー
ド・インタフェース制御機構１と、ターゲット・プロセ
ッサ１とで行われる操作を示す４列に構成されている。
【００２０】図３では、操作５０による、開始プロセッ
サＰ0 からターゲット・プロセッサＰ1に宛てられた割
込みトランザクション（ＩＮＴＲ ＴＲＡＸ）が開始さ
れることによって、全体の操作が開始する。Ｐ0 で操作
５２によって、割込みディスパッチ・レジスタからディ
スパッチされた割込みアドレス（ＩＮＴＲ ＡＤＤＲ）
をシステム・バス０（ＳＢ0 ）上に駆動する。操作５４
でノード・インタフェース制御機構０（ＮＩＣ0 ）が割
込みアドレス（ＩＮＴＲ ＡＤＤＲ）をキャプチャす
る、すなわち捕らえる。操作５４では、この割込みアド
レスがノード１にあるプロセッサＰ1 に対するものであ
るかどうかも検出される。
サＰ0 からターゲット・プロセッサＰ1に宛てられた割
込みトランザクション（ＩＮＴＲ ＴＲＡＸ）が開始さ
れることによって、全体の操作が開始する。Ｐ0 で操作
５２によって、割込みディスパッチ・レジスタからディ
スパッチされた割込みアドレス（ＩＮＴＲ ＡＤＤＲ）
をシステム・バス０（ＳＢ0 ）上に駆動する。操作５４
でノード・インタフェース制御機構０（ＮＩＣ0 ）が割
込みアドレス（ＩＮＴＲ ＡＤＤＲ）をキャプチャす
る、すなわち捕らえる。操作５４では、この割込みアド
レスがノード１にあるプロセッサＰ1 に対するものであ
るかどうかも検出される。
【００２１】他のノードに対する割込みアドレスの検出
に応答して、操作５６でＩＧＮＯＲＥ状態（無視状態）
をＳＢ0上に送出する。割込みアドレスを送出したＰ0に
対する応答として。プロセッサＰ0 は、操作５８でその
ＩＧＮＯＲＥ状態をキャプチャする。ＩＧＮＯＲＥ状態
に応答して、Ｐ0 は操作６０で割込みトランザクション
を中断する。その間に、ノード・インタフェース制御機
構０（ＮＩＣ0 ）が操作６２でＮＩＣ1に割込み要求を
送る。図１に示すように、ＮＩＣ1はノード１にあり、
ノード１はシステム・バスＳＢ1 によって相互接続され
たターゲット・プロセッサＰ1 を含む複数のプロセッサ
を含んでいる。
に応答して、操作５６でＩＧＮＯＲＥ状態（無視状態）
をＳＢ0上に送出する。割込みアドレスを送出したＰ0に
対する応答として。プロセッサＰ0 は、操作５８でその
ＩＧＮＯＲＥ状態をキャプチャする。ＩＧＮＯＲＥ状態
に応答して、Ｐ0 は操作６０で割込みトランザクション
を中断する。その間に、ノード・インタフェース制御機
構０（ＮＩＣ0 ）が操作６２でＮＩＣ1に割込み要求を
送る。図１に示すように、ＮＩＣ1はノード１にあり、
ノード１はシステム・バスＳＢ1 によって相互接続され
たターゲット・プロセッサＰ1 を含む複数のプロセッサ
を含んでいる。
【００２２】ＮＩＣ1は、操作６４によってターゲット
・プロセッサＰ1に対する割込み要求を受け取る。ＮＩ
Ｃ1 は次に操作６６で、割込み要求に含まれている割込
みアドレスをシステム・バスＳＢ1 上に駆動する。
・プロセッサＰ1に対する割込み要求を受け取る。ＮＩ
Ｃ1 は次に操作６６で、割込み要求に含まれている割込
みアドレスをシステム・バスＳＢ1 上に駆動する。
【００２３】ターゲット・プロセッサＰ1 はシステム・
バスから割込みアドレスをキャプチャし、ターゲット・
プロセッサＰ1 自体が割込みトランザクションの受信先
になっていることを識別する。ターゲット・プロセッサ
Ｐ1 は、決定操作７０によってプロセッサが使用中すな
わち別のプロセッサからの割込みトランザクションを処
理中であるかどうかを検査する。プロセッサが使用中の
場合、操作の流れは決定操作７０から図５の送信操作７
２に分岐する。ターゲット・プロセッサが使用中でない
場合、操作の流れは送信操作７４に分岐する。操作７４
は、ＳＢ1 上に肯定応答（ＡＣＫ）を送出する。ノード
・インタフェース制御機構１が操作７６でこの肯定応答
状態をキャプチャする。ＡＣＫ状態に応答する操作の流
れの残りの部分を図４に示す。
バスから割込みアドレスをキャプチャし、ターゲット・
プロセッサＰ1 自体が割込みトランザクションの受信先
になっていることを識別する。ターゲット・プロセッサ
Ｐ1 は、決定操作７０によってプロセッサが使用中すな
わち別のプロセッサからの割込みトランザクションを処
理中であるかどうかを検査する。プロセッサが使用中の
場合、操作の流れは決定操作７０から図５の送信操作７
２に分岐する。ターゲット・プロセッサが使用中でない
場合、操作の流れは送信操作７４に分岐する。操作７４
は、ＳＢ1 上に肯定応答（ＡＣＫ）を送出する。ノード
・インタフェース制御機構１が操作７６でこの肯定応答
状態をキャプチャする。ＡＣＫ状態に応答する操作の流
れの残りの部分を図４に示す。
【００２４】ＮＩＣ1 はターゲット・プロセッサからの
ＡＣＫ状態をキャプチャした後、図４の操作７６によっ
てＡＣＫ応答をＮＩＣ0に送る。ＮＩＣ0は操作７８でＡ
ＣＫ応答を受け取る。ＡＣＫ応答に応答して、ＮＩＣ0
は操作８０で割込みアドレスをＳＢ0で再発行する。開
始プロセッサＰ0は、操作８２によって割込みアドレス
をキャプチャし、プロセッサＰ0 内の割込みトランザク
ション・プロセスを覚醒させる。
ＡＣＫ状態をキャプチャした後、図４の操作７６によっ
てＡＣＫ応答をＮＩＣ0に送る。ＮＩＣ0は操作７８でＡ
ＣＫ応答を受け取る。ＡＣＫ応答に応答して、ＮＩＣ0
は操作８０で割込みアドレスをＳＢ0で再発行する。開
始プロセッサＰ0は、操作８２によって割込みアドレス
をキャプチャし、プロセッサＰ0 内の割込みトランザク
ション・プロセスを覚醒させる。
【００２５】ＮＩＣ0 が割込みアドレスを再発行した
後、操作８４によってターゲット・プロセッサのＡＣＫ
状態がＳＢ0 でアサートされる。操作８２で覚醒した開
始プロセッサＰ0 は、操作８６でＡＣＫ状態をキャプチ
ャする。次に開始プロセッサは操作８８で、割込みデー
タ・パケットをシステム・バスＳＢ0 上に送出する。
後、操作８４によってターゲット・プロセッサのＡＣＫ
状態がＳＢ0 でアサートされる。操作８２で覚醒した開
始プロセッサＰ0 は、操作８６でＡＣＫ状態をキャプチ
ャする。次に開始プロセッサは操作８８で、割込みデー
タ・パケットをシステム・バスＳＢ0 上に送出する。
【００２６】操作９０でＮＩＣ0 は割込みデータ・パケ
ットをキャプチャする。次に操作９２は割込みデータ・
パケットを完了メッセージと共にＮＩＣ1 に送る。
ットをキャプチャする。次に操作９２は割込みデータ・
パケットを完了メッセージと共にＮＩＣ1 に送る。
【００２７】ＮＩＣ1 は、操作９４で割込みデータ・パ
ケットと完了メッセージとを受け取る。ＮＩＣ1は操作
９６で割込みデータをＳＢ1上に送り出す。割込みデー
タがＳＢ1 上に送り出された後、操作９８によってＮＩ
Ｃ1 の資源が次のトランザクションを処理するために解
放される。
ケットと完了メッセージとを受け取る。ＮＩＣ1は操作
９６で割込みデータをＳＢ1上に送り出す。割込みデー
タがＳＢ1 上に送り出された後、操作９８によってＮＩ
Ｃ1 の資源が次のトランザクションを処理するために解
放される。
【００２８】ターゲット・プロセッサＰ1は、操作１０
０で、ＮＩＣ1によってシステム・バスＳＢ1 上に送ら
れた割込みデータをキャプチャする。割込みデータ・パ
ケットがターゲット・プロセッサＰ1によってキャプチ
ャされた後、開始プロセッサＰ0によって開始された割
込みトランザクションは完了する。
０で、ＮＩＣ1によってシステム・バスＳＢ1 上に送ら
れた割込みデータをキャプチャする。割込みデータ・パ
ケットがターゲット・プロセッサＰ1によってキャプチ
ャされた後、開始プロセッサＰ0によって開始された割
込みトランザクションは完了する。
【００２９】図５に、ターゲット・プロセッサＰ1 が使
用中の場合の操作の流れを示す。図５では操作７２によ
ってＮＡＣＫ状態をＳＢ1上に送出済みである。ＮＩＣ1
は、操作１０２によってシステム・バスＳＢ1 上のＮＡ
ＣＫ状態をキャプチャする。ＮＡＣＫ状態に応答して、
操作１０４でＮＡＣＫ応答がＮＩＣ0 に送られる。
用中の場合の操作の流れを示す。図５では操作７２によ
ってＮＡＣＫ状態をＳＢ1上に送出済みである。ＮＩＣ1
は、操作１０２によってシステム・バスＳＢ1 上のＮＡ
ＣＫ状態をキャプチャする。ＮＡＣＫ状態に応答して、
操作１０４でＮＡＣＫ応答がＮＩＣ0 に送られる。
【００３０】ＮＩＣ0 は、操作１０６でＮＡＣＫ応答を
受け取り、操作１０８を開始する。操作１０８で割込み
アドレスをＳＢ0 で再発行する。操作１１０で開始プロ
セッサＰ0が割込みアドレスをキャプチャし、それに応
答して開始プロセッサＰ0で割込みトランザクション処
理が覚醒する。割込みアドレスが再発行された後、ＮＩ
Ｃ0は操作１１２でＮＡＣＫ状態をＳＢ0でアサートす
る。これは、ターゲット・プロセッサＰ1から発信され
たＮＡＣＫ状態である。開始プロセッサＰ0は操作１１
４でこのＮＡＣＫ状態をキャプチャする。次にプロセッ
サＰ0 は操作１１６で割込みトランザクションを打ち切
る。割込みトランザクションが打ち切られた後、開始プ
ロセッサＰ0 は割込みトランザクションを後で開始する
ように割込みトランザクション再試行を設定する。
受け取り、操作１０８を開始する。操作１０８で割込み
アドレスをＳＢ0 で再発行する。操作１１０で開始プロ
セッサＰ0が割込みアドレスをキャプチャし、それに応
答して開始プロセッサＰ0で割込みトランザクション処
理が覚醒する。割込みアドレスが再発行された後、ＮＩ
Ｃ0は操作１１２でＮＡＣＫ状態をＳＢ0でアサートす
る。これは、ターゲット・プロセッサＰ1から発信され
たＮＡＣＫ状態である。開始プロセッサＰ0は操作１１
４でこのＮＡＣＫ状態をキャプチャする。次にプロセッ
サＰ0 は操作１１６で割込みトランザクションを打ち切
る。割込みトランザクションが打ち切られた後、開始プ
ロセッサＰ0 は割込みトランザクションを後で開始する
ように割込みトランザクション再試行を設定する。
【００３１】ＮＡＣＫ状態を送った後、操作１２０でＮ
ＩＣ0はＮＩＣ1に完了メッセージを送る。ＮＩＣ0がＳ
Ｂ0上でＮＡＣＫ状態をアサートした後、操作１２０で
実際に応答が生成される。この応答は単なる完了メッセ
ージである。操作１２０によって送られる割込みデータ
・パケットはない。
ＩＣ0はＮＩＣ1に完了メッセージを送る。ＮＩＣ0がＳ
Ｂ0上でＮＡＣＫ状態をアサートした後、操作１２０で
実際に応答が生成される。この応答は単なる完了メッセ
ージである。操作１２０によって送られる割込みデータ
・パケットはない。
【００３２】操作１２２でＮＩＣ1は完了メッセージを
受け取る。ＮＩＣ1は完了メッセージに応答して操作１
２４を開始する。操作１２４によって、ＮＩＣ1 で割込
みトランザクションに割り振られていた資源がすべて解
放される。これでＮＩＣ1 は次の割込みトランザクショ
ンを処理することができるようになる。
受け取る。ＮＩＣ1は完了メッセージに応答して操作１
２４を開始する。操作１２４によって、ＮＩＣ1 で割込
みトランザクションに割り振られていた資源がすべて解
放される。これでＮＩＣ1 は次の割込みトランザクショ
ンを処理することができるようになる。
【００３３】本発明について本発明の好ましい実施形態
を特に参照しながら図示し、説明したが、当業者なら本
発明の精神および範囲から逸脱することなく本発明の態
様および詳細に他の様々な変更を加えることができるこ
とがわかるであろう。
を特に参照しながら図示し、説明したが、当業者なら本
発明の精神および範囲から逸脱することなく本発明の態
様および詳細に他の様々な変更を加えることができるこ
とがわかるであろう。
【図１】 同じシステム・バス上、または相互接続機構
を介して他のシステム・バスに対する割込みトランザク
ションを扱う割込み機構の好ましい実施形態を示す図で
ある。
を介して他のシステム・バスに対する割込みトランザク
ションを扱う割込み機構の好ましい実施形態を示す図で
ある。
【図２】 本発明の動作環境の一例を示す図である。
【図３】 本発明の好ましい実施形態によってグローバ
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
【図４】 本発明の好ましい実施形態によってグローバ
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
【図５】 本発明の好ましい実施形態によってグローバ
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
ル相互接続機構を介して割込みトランザクションを行う
ために、ソース・プロセッサと第１のノード・インタフ
ェース制御機構と、第２のノード・インタフェース制御
機構と、ターゲット・プロセッサとによって行われる動
作を示す図である。
３０ グローバル相互接続機構 ３２ プロセッサ ３６ 割込みディスパッチ・レジスタ ３８ 割込みディスパッチ状態レジスタ ４０ 割込み受信レジスタ ４２ 割込み受信状態レジスタ ４４ ノード・インタフェース制御装置
【手続補正書】
【提出日】平成９年１０月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 エリック・ハガーステン アメリカ合衆国・94303・カリフォルニア 州・パロ アルト・コーク オーク ウェ イ・3451
Claims (14)
- 【請求項１】 ノードとネットワークとの間のネットワ
ーク・インタフェース制御機構を介してノードがネット
ワークに接続されている多重プロセッサ・システム内の
別々のノード上にあるソース・プロセッサとターゲット
・プロセッサとの間の割込みトランザクションを処理す
るにあたって、 ソース・プロセッサで割込みトランザクションを開始す
るステップと、 ターゲット・プロセッサがネットワークを介したシステ
ム・バス上の遠隔ノードにあることを検出するステップ
と、 前記検出ステップによってターゲット・プロセッサが遠
隔ノードにあることが検出された場合にソース・プロセ
ッサで割込みトランザクションを中断するステップと、 ターゲット・プロセッサでＡＣＫ／ＮＡＣＫ（肯定応答
／否定応答）操作を行い、ＡＣＫ信号またはＮＡＣＫ信
号をネットワークを介してソース・プロセッサに戻すス
テップと、 ターゲット・プロセッサからＡＣＫ信号またはＮＡＣＫ
信号を受け取ったときにソース・プロセッサを覚醒させ
るステップと、 ＡＣＫ信号を受け取った場合はソース・プロセッサから
ターゲット・プロセッサに割込みデータを送り、ＮＡＣ
Ｋ信号を受け取った場合は割込みトランザクションを打
ち切るステップとをコンピュータで実施する方法。 - 【請求項２】 ターゲット・プロセッサがソース・プロ
セッサと同じシステム・バス上のローカル・ノードにあ
ることを検出するステップと、 前記検出ステップによってターゲット・プロセッサがロ
ーカル・ノードにあることが検出された場合にローカル
割込みトランザクションを行うステップとをさらに含む
請求項１に記載のコンピュータで実施する方法。 - 【請求項３】 前記開始ステップが割込みトランザクシ
ョンのターゲットとしてターゲット・プロセッサを識別
する割込みアドレスを送ることを特徴とする請求項１に
記載のコンピュータで実施する方法。 - 【請求項４】 前記中断ステップが、 ターゲット・プロセッサが遠隔ノードにあることを検出
する前記検出ステップに応答してソース・プロセッサに
無視信号を送るコンピュータ実施ステップと、 ソース・プロセッサで無視信号をキャプチャし、それに
応答してソース・プロセッサで割込みトランザクション
を中断するコンピュータ実施ステップとを含むことを特
徴とする請求項３に記載のコンピュータで実施する方
法。 - 【請求項５】 前記覚醒ステップが、 ターゲット・プロセッサからソース・プロセッサにＡＣ
Ｋ信号またはＮＡＣＫ信号を送るコンピュータ実施ステ
ップと、 ソース・プロセッサでＡＣＫ信号またはＮＡＣＫ信号を
キャプチャし、それに応答してソース・プロセッサで割
込みトランザクションを覚醒させるコンピュータ実施ス
テップとを含むことを特徴とする請求項４に記載のコン
ピュータで実施する方法。 - 【請求項６】 多重プロセッサ・システムにおいて、ロ
ーカル・ノード・インタフェース制御機構を介してグロ
ーバル相互接続機構に接続されたローカル・システム・
バス上のソース・プロセッサと遠隔ノード・インタフェ
ース制御機構を介してグローバル相互接続機構に接続さ
れたターゲット・システム・バス上の遠隔ターゲット・
プロセッサとの間で割込みトランザクションを行う割込
み機構装置であって、 ローカル・システム・バス上で割込み要求を開始する前
記ソース・プロセッサと、 割込み要求をキャプチャし、割込み要求が遠隔システム
・バス上のターゲット・プロセッサに宛てられている場
合は前記ソース・プロセッサに無視状態を送り、割込み
要求をグローバル相互接続機構を介して遠隔ノード・イ
ンタフェース制御機構に転送する前記ローカル・ノード
・インタフェース制御機構と、 無視状態に応答してその割込みトランザクションプロセ
スを中断する前記ソース・プロセッサと、 割込み要求に応答して要求をターゲット・プロセッサに
送る前記遠隔ノード・インタフェース制御機構と、 割込み要求に応答して、ターゲット・プロセッサが割り
込みトランザクションを処理することができる場合には
ＡＣＫ（肯定応答）信号を返し、ターゲット・プロセッ
サが使用中の場合にはＮＡＣＫ（否定応答）信号を返す
前記ターゲット・プロセッサと、 ＡＣＫ信号またはＮＡＣＫ信号をグローバル相互接続機
構を介してローカル・ノード・インタフェース制御機構
に返す前記遠隔ノード・インタフェース制御機構と、 ＡＣＫ信号またはＮＡＣＫ信号に応答してソース・プロ
セッサにＡＣＫ信号またはＮＡＣＫ信号を送る前記ロー
カル・ノード・インタフェース制御機構と、 ＡＣＫ信号またはＮＡＣＫ信号に応答して割込みトラン
ザクション・プロセスを覚醒させ、ＡＣＫ信号に応答し
てターゲット・プロセッサに割込みデータ・パケットを
送り、ＮＡＣＫ信号に応答して割込みトランザクション
を打ち切る前記ソース・プロセッサとを備える割込み機
構装置。 - 【請求項７】 前記割込み要求が、ターゲット・プロセ
ッサを識別するターゲット・アドレスを含み、前記ロー
カル・ノード・インタフェース制御機構が、 ターゲット・アドレスに応答してターゲット・プロセッ
サが遠隔システム・バス上にあることを検出する検出モ
ジュールと、 ターゲット・プロセッサが遠隔システム・バス上にある
ことを検出し、ソース・プロセッサに無視状態を送り、
遠隔ノート・インタフェース制御機構に割込みアドレス
を転送する送信モジュールとを備えることを特徴とする
請求項６に記載の装置。 - 【請求項８】 前記検出モジュールがターゲット・アド
レスに応答し、ターゲット・プロセッサがローカル・シ
ステム・バス上にあることを検出し、 前記ターゲット・プロセッサがＡＣＫ信号またはＮＡＣ
Ｋ信号をローカル・システム・バスを介して前記ソース
・プロセッサに送ることをさらに特徴とする請求項７に
記載の装置。 - 【請求項９】 前記ローカル・ノード・インタフェース
制御機構が、 遠隔ノード・インタフェース制御機構を介してターゲッ
ト・プロセッサからのＡＣＫ信号またはＮＡＣＫ信号に
応答して割込み要求をソース・アドレスと共に再発行し
てソース・プロセッサに戻す再発行モジュールと、 ターゲット・プロセッサからのＡＣＫ信号に応答してＡ
ＣＫ信号をローカル・システム・バスにアサートするア
サート・モジュールと、 ターゲット・プロセッサからのＮＡＣＫ信号に応答して
ＮＡＣＫ信号をローカル・システム・バス上にアサート
する前記アサート・モジュールとをさらに備えることを
特徴とする請求項７に記載の装置。 - 【請求項１０】 前記ソース・プロセッサが、 割込み要求に応答して前記ソース・プロセッサ内で割り
込みトランザクション・プロセッサを覚醒させるウェイ
クアップ・モジュールと、 ＡＣＫ信号に応答してターゲット・プロセッサに割込み
データ・パケットを送る送信モジュールと、 ＮＡＣＫ信号に応答して割込みトランザクションを打ち
切る打切りモジュールとを備えることを特徴とする請求
項９に記載の装置。 - 【請求項１１】 前記ローカル・ノード・インタフェー
ス制御機構が割込みデータ・パケットに応答し、遠隔ノ
ード・インタフェース制御機構に割込みデータ・パケッ
トを割込みトランザクション完了メッセージと共に送る
ことを特徴とする請求項１０に記載の装置。 - 【請求項１２】 前記遠隔ノード・インタフェース制御
機構が割込みデータ・パケットに応答し、ターゲット・
プロセッサに割込みデータ・パケットを送り、 前記遠隔ノード・インタフェース制御機構が割込みトラ
ンザクション完了メッセージに応答し、遠隔ノード・イ
ンタフェース制御機構の資源を解放することを特徴とす
る請求項１１に記載の装置。 - 【請求項１３】 前記ローカル・ノード・インタフェー
ス制御機構がＮＡＣＫ信号に応答し、遠隔ノード・イン
タフェース制御機構に割込みトランザクション完了メッ
セージを送ることを特徴とする請求項９に記載の装置。 - 【請求項１４】 前記遠隔ノード・インタフェース制御
機構が割込みトランザクション完了メッセージに応答
し、遠隔ノード・インタフェース制御機構の資源を解放
することを特徴とする請求項１３に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/672947 | 1996-07-01 | ||
| US08/672,947 US5842026A (en) | 1996-07-01 | 1996-07-01 | Interrupt transfer management process and system for a multi-processor environment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113322A true JPH113322A (ja) | 1999-01-06 |
Family
ID=24700681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9186073A Pending JPH113322A (ja) | 1996-07-01 | 1997-06-27 | マルチプロセッサ・システムにおけるノード間割込み機構 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5842026A (ja) |
| EP (1) | EP0817038B1 (ja) |
| JP (1) | JPH113322A (ja) |
| DE (1) | DE69730472T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026472A (en) * | 1997-06-24 | 2000-02-15 | Intel Corporation | Method and apparatus for determining memory page access information in a non-uniform memory access computer system |
| GB9809183D0 (en) * | 1998-04-29 | 1998-07-01 | Sgs Thomson Microelectronics | Microcomputer with interrupt packets |
| US6665761B1 (en) * | 1999-07-28 | 2003-12-16 | Unisys Corporation | Method and apparatus for routing interrupts in a clustered multiprocessor system |
| US6564277B1 (en) * | 1999-09-30 | 2003-05-13 | Silicon Graphics, Inc. | Method and system for handling interrupts in a node controller without attached processors |
| US6772257B1 (en) | 1999-12-23 | 2004-08-03 | Intel Corporation | Method and apparatus for processing interrupts |
| US6754704B1 (en) | 2000-06-21 | 2004-06-22 | International Business Machines Corporation | Methods, systems, and computer program product for remote monitoring of a data processing system events |
| US6732212B2 (en) * | 2001-02-14 | 2004-05-04 | Fujitsu Limited | Launch raw packet on remote interrupt |
| US6988155B2 (en) * | 2001-10-01 | 2006-01-17 | International Business Machines Corporation | Aggregation of hardware events in multi-node systems |
| US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
| US7096289B2 (en) * | 2003-01-16 | 2006-08-22 | International Business Machines Corporation | Sender to receiver request retry method and apparatus |
| US7493435B2 (en) * | 2003-10-06 | 2009-02-17 | Intel Corporation | Optimization of SMI handling and initialization |
| US7099977B2 (en) * | 2004-01-12 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Processor interrupt filtering |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920008461B1 (ko) * | 1989-05-15 | 1992-09-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 프로세스 인터럽팅 시스템 및 그 방법 |
| US5469542A (en) * | 1991-07-22 | 1995-11-21 | International Business Machines Corporation | Serial diagnostic interface bus for multiprocessor systems |
| EP0535821B1 (en) * | 1991-09-27 | 1997-11-26 | Sun Microsystems, Inc. | Method and apparatus for dynamically steering undirected interrupts |
| US5404535A (en) * | 1991-10-22 | 1995-04-04 | Bull Hn Information Systems Inc. | Apparatus and method for providing more effective reiterations of processing task requests in a multiprocessor system |
| US5633857A (en) * | 1992-07-15 | 1997-05-27 | Goldstar Information & Communications, Ltd. | Apparatus and method for controlling data transmissions in a communication network |
| WO1995020191A1 (en) * | 1994-01-25 | 1995-07-27 | Apple Computer, Inc. | System and method for coordinating access to a bus |
| US5630059A (en) * | 1995-02-06 | 1997-05-13 | International Business Machines Corporation | Expedited message transfer in a multi-nodal data processing system |
-
1996
- 1996-07-01 US US08/672,947 patent/US5842026A/en not_active Expired - Lifetime
-
1997
- 1997-06-23 EP EP97304384A patent/EP0817038B1/en not_active Expired - Lifetime
- 1997-06-23 DE DE69730472T patent/DE69730472T2/de not_active Expired - Fee Related
- 1997-06-27 JP JP9186073A patent/JPH113322A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0817038B1 (en) | 2004-09-01 |
| DE69730472T2 (de) | 2005-09-08 |
| EP0817038A2 (en) | 1998-01-07 |
| US5842026A (en) | 1998-11-24 |
| EP0817038A3 (en) | 1999-01-27 |
| DE69730472D1 (de) | 2004-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960012686B1 (ko) | 통신 시스템용 스테이션 및 그 통신방법 | |
| CA2223930C (en) | Burst-broadcasting on a peripheral component interconnect bus | |
| JPH113322A (ja) | マルチプロセッサ・システムにおけるノード間割込み機構 | |
| US6094700A (en) | Serial bus system for sending multiple frames of unique data | |
| WO2018120780A1 (zh) | PCIe中断方法和系统 | |
| US20080133787A1 (en) | Method and apparatus for host messaging unit for peripheral component interconnect busmaster devices | |
| JPH05324544A (ja) | バス制御方法 | |
| CN111857838A (zh) | 用于管理ufs装置与ufs主机之间的通信的方法和系统 | |
| JPH056308A (ja) | キヤツシユ・コントローラ並びにフオールト・トレラント・コンピユータ及びそのデータ転送方式 | |
| JPH10293744A (ja) | Ｐｃｉバス・システム | |
| EP0358690A1 (en) | METHOD AND APPARATUS FOR STARTING TRANSACTIONS IN A MULTIPROCESSOR COMPUTER SYSTEM USING MULTIPLE LOCKING INDICATIONS. | |
| US7346072B2 (en) | Arbitration mechanism for packet transmission | |
| JP2003510718A (ja) | コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置 | |
| US7120828B2 (en) | System and method for in-order queue draining | |
| US5473755A (en) | System for controlling data stream by changing fall through FIFO last cell state of first component whenever data read out of second component last latch | |
| EP0938049A2 (en) | Multiprocessor stalled store detection | |
| EP1387258A2 (en) | Processor-processor synchronization | |
| TWI282057B (en) | System bus controller and the method thereof | |
| JP2680178B2 (ja) | データ転送装置 | |
| JP3070492B2 (ja) | データ転送制御方式およびデータ転送制御方法 | |
| US6493779B1 (en) | Method and system for interrupt handling using device pipelined packet transfers | |
| JP2961542B2 (ja) | データ処理システム | |
| JPS5924364A (ja) | プロセス同期回路 | |
| KR930002138B1 (ko) | 공통선 신호장치의 신호링크 기능구현방법 | |
| JP2006048099A (ja) | データ転送装置、データ転送方法、および情報処理装置 |