JPH056308A - キヤツシユ・コントローラ並びにフオールト・トレラント・コンピユータ及びそのデータ転送方式 - Google Patents

キヤツシユ・コントローラ並びにフオールト・トレラント・コンピユータ及びそのデータ転送方式

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JPH056308A
JPH056308A JP3276804A JP27680491A JPH056308A JP H056308 A JPH056308 A JP H056308A JP 3276804 A JP3276804 A JP 3276804A JP 27680491 A JP27680491 A JP 27680491A JP H056308 A JPH056308 A JP H056308A
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洋之 福田
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Abstract

(57)【要約】 【目的】 高速にキャッシュ・フラッシュ動作を実行
し、リアルタイム性を備えたフォールト・トレラント・
コンピュータを得ることを目的とする。 【構成】 プロセサ・モジュール３０１はキャッシュ・
メモリを備え、キャッシュ・メモリ内の更新されたキャ
ッシュ・ブロックのエントリ・アドレスをスタックに記
憶し、タイマ等によるリカバリ・ポイント設定条件が満
たされた時に、スタック内のエントリ・アドレスに対し
てのみキャッシュ・フラッシュを行なう。メモリ・モジ
ュール３０３は同じ記憶物理空間で二重化され、転送さ
れたキャッシュ・ブロックを一時的に格納するバッファ
・メモリを備え、対になるバッファ・メモリへ同時にキ
ャッシュ・ブロックを転送する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、各プロセサがライト
・バック方式のキャッシュ・メモリを備えたマルチプロ
セサ型フォールト・トレラント・コンピュータ等に使用
されるキャッシュ・コントローラ並びにフォールト・ト
レラント・コンピュータ及びそのキャッシュ・フラッシ
ュ時のデータ転送方式に関するものである。
【０００２】
【従来の技術】従来、この種の装置として、図１５に示
されるようなものがあった。この図は、横田著：「３２
ビット・マイクロプロセサのキャッシュが身近になる」
日経エレクトロニクス 1987.11.16 (no.434, pp.159-17
4)に示されたもので、図において、１はマイクロプロセ
サ、２はキャッシュ・コントローラ、３はキャッシュ・
メモリ、４はインタフェース回路、５はシステム・バ
ス、６は主記憶、７はアドレス線、８はデータ線、９は
制御線である。上記キャッシュ・コントローラ２は、タ
グ・メモリ２１，比較器２２，コントローラ２３とバス
監視回路２４から構成されている。
【０００３】なお、マイクロプロセサ１，タグ・メモリ
２１，比較器２２，バス監視回路２４，キャッシュ・メ
モリ３とインタフェース回路４は、アドレス線７により
接続され、マイクロプロセサ１，キャッシュ・メモリ３
とインタフェース回路４は、データ線８により接続さ
れ、マイクロプロセサ１，コントローラ２３，バス監視
回路２４，キャッシュ・メモリ３とインタフェース回路
４は、制御線９により接続されている。また、コントロ
ーラ２３とタグ・メモリ２１，コントローラ２３とキャ
ッシュ・メモリ３は、制御線９ａ，９ｂにより接続され
ている。システム・バス５とバス監視回路２４の間は、
インタフェース回路４を介さずに直接アドレス線７ａと
制御線９ｃで接続されている。タグ・メモリ２１と比較
器２２，比較器２２とコントローラ２３，コントローラ
２３とバス監視回路２４の間は、アドレス線７ｂ，７
ｃ，７ｄで接続されている。
【０００４】次に動作について説明する。マイクロプロ
セサ１は、主記憶６へのアクセス要求をタグ・メモリ２
１と比較器２２に送る。タグ・メモリ２１には、キャッ
シュ・メモリ３の中のデータのアドレスと、データの属
性（有効性，変更など）を示すビットがキャッシュ・ブ
ロック毎に保持されている。
【０００５】マイクロプロセサ１から送られた要求がリ
ード要求の場合を図１６を用いて説明する。最初に、要
求されているデータがキャッシュ・メモリ３内に存在す
るかどうか判定される（１６０１）。タグ・メモリ２１
にマッチするアドレスがあれば、次にそのキャッシュ・
ブロックの有効ビットが調べられる（１６０８）。その
データを含むキャッシュ・ブロックの有効ビットがＯＮ
の場合、そのデータはキャッシュ・メモリ３から読み出
される（１６０７）。また、キャッシュ・ブロックの有
効ビットがＯＦＦの場合、最新の値が同じキャッシュ・
ブロックに主記憶６又は他のモジュールから読み出され
る（１６０６）と共に、マイクロプロセサ１にデータが
送られる（１６０７）。一方、エントリがキャッシュ・
メモリ３内に存在しない場合、キャッシュ・メモリ３内
に空きブロックが有るか否か判定される（１６０２）。
空きブロックが有れば、そのブロックに要求されたデー
タを含むブロックが読み出される（１６０６）と共に、
マイクロプロセサ１にデータが送られる（１６０７）。
また、空きブロックが無ければ、置換ブロックが選択さ
れ（１６０３）、選択されたキャッシュ・ブロックの変
更ビットが調べられ（１６０４）、ＯＮならばそのキャ
ッシュ・ブロックは主記憶６にライト・バックされる
（１６０５）。そして、ライト・バックされたキャッシ
ュ・ブロックに要求されたデータを含むブロックが読み
出される（１６０６）と共に、マイクロプロセサ１にデ
ータが送られる（１６０７）。なお、置換ブロックの変
更ビットがＯＦＦであれば、そのブロックに要求された
データが主記憶６又は他のモジュールから読み出される
（１６０６）と共に、マイクロプロセサ１にデータが送
られる（１６０７）。
【０００６】マイクロプロセサ１から送られた要求がラ
イト要求の場合を図１７を用いて説明する。最初に、要
求されているデータがキャッシュ・メモリ３内に存在す
るかどうか判定される（１７０１）。タグ・メモリ２１
にマッチするアドレスがあれば、次にそのキャッシュ・
ブロックの有効ビットが調べられる（１７０９）。その
データを含むキャッシュ・ブロックの有効ビットがＯＮ
の場合、そのキャッシュ・ブロックの変更ビットが調べ
られる（１７１０）。変更ビットもＯＮならば、マイク
ロプロセサ１はそのキャッシュ・ブロックにデータを書
き込む（１７０８）。キャッシュ・ブロックの有効ビッ
トがＯＮで、かつ変更ビットがＯＦＦの場合、そのキャ
ッシュ・ブロックの変更ビットをＯＮにする（１７０
７）と共に、キャッシュ・メモリ３内にデータが書き込
まれる（１７０８）。また、マッチしたキャッシュ・ブ
ロックの有効ビットがＯＦＦの場合、最新の値が同じキ
ャッシュ・ブロックに主記憶６又は他のモジュールから
読み出され（１７０６）、変更ビットをＯＮにした（１
７０７）後、データが書き込まれる（１７０８）。一
方、エントリがキャッシュ・メモリ３内に存在しない場
合、キャッシュ・メモリ３内に空きブロックが有るか否
か判定される（１７０２）。空きブロックが有れば、そ
のブロックに要求されたデータを含むブロックが読み出
され（１７０６）、変更ビットをＯＮにした（１７０
７）後、書き込みが行なわれる（１７０８）。また、空
きブロックが無ければ、置換ブロックが選択され（１７
０３）、選択された置換ブロックの変更ビットが調べら
れ（１７０４）、ＯＮならばそのブロックは主記憶６に
ライト・バックされる（１７０５）。そして、ライト・
バックされたブロックに要求されたデータを含むブロッ
クが読み出され（１７０６）、変更ビットをＯＮにした
（１７０７）後、書き込みが行なわれる（１７０８）。
置換ブロックの変更ビットがＯＦＦであれば、そのブロ
ックに要求されたデータが主記憶６又は他のモジュール
から読み出され（１７０６）、変更ビットをＯＮにした
（１７０７）後、書き込みが行なわれる（１７０８）。
【０００７】バス監視回路２４は、内部にタグ・メモリ
２１と整合性のとれたタグ・メモリを持っている。そし
て、システム・バス５上の他のマイクロプロセサの動作
を監視し、リード・ミス，ライト・ヒットやライト・ミ
ス動作によるバス・サイクルを検知すると、そのアドレ
スを内部のタグ・メモリと比較する。
【０００８】リード・ミスの場合、タグ・メモリがアド
レスとマッチして、有効ビット，変更ビットが共にＯＮ
の時、キャッシュ・コントローラ２はそのキャッシュ・
ブロックを要求しているモジュールか主記憶６の一方又
は両方に提供し、変更ビットをＯＦＦにする。変更ビッ
トがＯＦＦの場合、動作しない。
【０００９】ライト・ヒットの場合、タグ・メモリがア
ドレスとマッチすると、そのキャッシュ・ブロックの有
効ビットをＯＦＦにする。
【００１０】ライト・ミスの場合、タグ・メモリがアド
レスとマッチして、有効ビット，変更ビットが共にＯＮ
ならば、リード・ミス同様、データを提供し、その後そ
のブロックの有効ビットをＯＦＦにする。有効ビットが
ＯＮであれば、ＯＦＦにする。
【００１１】以上の状況のうち、更新されたキャッシュ
・ブロックが置換される場合と、更新されたデータを他
のマイクロプロセサが参照する場合、リカバリ・ポイン
トが設定される。リカバリ・ポイントとは、マイクロプ
ロセサ１が処理の途中でエラーを生じた場合、処理を回
復する時にその点まで戻って処理を再開するためのもの
である。リカバリ・ポイントでコントローラ２３は、タ
グ・メモリ２１の全ての変更ビットを検索し、キャッシ
ュ・メモリ３内の全ての更新されたキャッシュ・ブロッ
クを主記憶６にライト・バックする（キャッシュ・フラ
ッシュと呼ぶ）。ライト・バックが完了すると、キャッ
シュ・ブロックの変更ビットはＯＦＦされる。
【００１２】一方、図１８は、例えば米国特許ＵＳ−４
８１９１５４公報に示された従来例のフォールト・トレ
ラント・コンピュータの構成図である。図において、１
８０１はユーザ／スーパーバイザ・プログラムの両方を
実行するプロセサを含む同一のプロセサ・モジュール、
１８０２は信頼性とスループットを向上させるために二
重化されたシステム・バス、１８０３はユーザ／スーパ
ーバイザのプログラム／データを記憶するメモリ・モジ
ュールである。
【００１３】システム・バス１８０２は、システムの操
作には単一バスで十分であるが、バスにおける故障がシ
ステム全体の操作を停止させることを阻止して、システ
ム・スループットを向上させるように二重化されてい
る。図１８においては、一本の線として示されている
が、システム・バス１８０２は実際には多くのデータ及
び信号線からなる多重ワイヤ・バスである。メモリ・モ
ジュールに記憶されるデータは、フォールト対策のため
に物理的に異なる２つのメモリ・モジュールへ同じもの
が記憶される。
【００１４】図１９は、プロセサ・モジュールの更に詳
細な構成図である。図において、１９０１は仮想アドレ
スを物理アドレスに変換するメモリ管理ユニット、１９
０２はユーザ／スーパーバイザ・プログラムを実行する
プロセサ、１９０３はローカル・アドレス・バス、１９
０４はローカル・データ・バス、１９０５はキャッシュ
・メモリからローカル・データ・バスへ送られるデータ
のパリティをチェックし、ローカル・データ・バスから
キャッシュ・メモリへ送られるデータに対してバイト・
パリティを生成するバス・アダプタ、１９０６はキャッ
シュ・アドレス・バス、１９０７は内部制御シーケン
サ、１９０８はライト・スルー方式でない（すなわちラ
イト・バック方式の）キャッシュ・メモリ、１９０９は
キャッシュ・データ・バス、１９１０はブロック状態メ
モリ（前記図１５のタグ・メモリ２１と同様なもの）、
１９１１は外部制御シーケンサ、１９１２はデータ・バ
ス、１９１３はシステム・バス・インタフェースであ
る。プロセサ・モジュールは、全て同一の構成を持ち、
全く同等に扱われる。
【００１５】図２０は、メモリ・モジュールの更に詳細
な構成図である。図において、２００１はシステム・バ
ス・インタフェース、２００２は内部アドレス・バス、
２００３はエンコーダ／デコーダ、２００４はメモリ・
モジュールをシーケンスするための制御信号や同期信号
を生成する制御シーケンサ、２００５はアドレスをデコ
ードし、対応するメモリ・モジュールが反応すべきアド
レスを検出するアドレス検出／生成器、２００６は行ア
ドレスと列アドレスやチップ選択信号を生成するＲＡＭ
タイミング／制御器、２００７はＲＡＭアレイである。
【００１６】次に、動作について説明する。プロセサ１
９０２によるメモリ・アクセス要求は、内部制御シーケ
ンサ１９０７で処理される。内部制御シーケンサ１９０
７は、要求されたデータがキャッシュ・メモリ１９０８
内に存在するか否かを、ブロック状態メモリ１９１０を
参照して調べる。プロセサ１９０２の要求がリード要求
で、かつ要求されたデータがキャッシュ・メモリ１９０
８内に存在する場合、データはキャッシュ・メモリ１９
０８からプロセサ１９０２に即座に送られる。要求され
たデータがキャッシュ・メモリ１９０８内に存在しない
か、データが無効であった場合は、メモリ管理ユニット
１９０１でアドレス変換を行なった後、外部制御シーケ
ンサ１９１１とシステム・バス・インタフェース１９１
３を介してメモリ・モジュールにアドレスを転送する。
メモリ・モジュールは、要求されたデータを含むキャッ
シュ・ブロックを転送することによって応答する。送ら
れてきたキャッシュ・ブロックは、プロセサ１９０２に
送られると同時に、キャッシュ・メモリ１９０８に記憶
される。
【００１７】プロセサ１９０２の要求がライト要求で、
かつ要求されたデータがキャッシュ・メモリ１９０８内
に存在する場合を考える。そのデータを含むキャッシュ
・ブロックが既に更新されている場合は、即座に書き込
みが行なわれる。他方、そのキャッシュ・ブロックがま
だ更新されていない場合は、ブロック状態メモリ１９１
０の中のキャッシュ・ブロック対応の更新されたことを
示すビットを変更した後、書き込みが行なわれる。次
に、要求されたデータがキャッシュ・メモリ１９０８内
に存在しないか、データが無効であった場合は、メモリ
管理ユニット１９０１でアドレス変換を行なった後、シ
ステム・バス・インタフェース１９１３を介してメモリ
・モジュールにアドレスを転送する。メモリ・モジュー
ルは、要求されたデータを含むブロックを転送すること
で応答する。送られてきたデータ・ブロックは、プロセ
サ１９０２に送られた後更新され、キャッシュ・メモリ
１９０８に書き込まれる。その時、ブロック状態メモリ
１９１０の変更も行なわれる。
【００１８】従来装置では、ライト・スルー方式でない
（すなわちライト・バック方式の）キャッシュ・メモリ
１９０８を備えているため、キャッシュ・メモリ内のデ
ータとメモリ・モジュール内のデータが常に一致してい
るとは限らない。その上、故障発生時の回復手法とし
て、システムが正常に動作している時の状態をメモリ・
モジュール内に退避させ（リカバリ・ポイントと呼
ぶ）、故障が発生するとメモリ・モジュール内の最新の
リカバリ・ポイントから処理を再実行する方法を採用し
ている。そこでリカバリ・ポイントを設定する場合、ま
ずプロセサの内部レジスタ情報をキャッシュ・メモリへ
書き出し、キャッシュ・メモリとメモリ・モジュール間
のデータを一致させるために、キャッシュ・メモリ内の
ローカルに更新された全てのキャッシュ・ブロックをメ
モリ・モジュールに書き込む動作（キャッシュ・フラッ
シュと呼ぶ）が必要になる。従来装置では、コンテキス
ト・スイッチとキャッシュ・メモリ内でオーバーフロー
が生じた場合を検出して、キャッシュ・フラッシュ動作
を行なう。
【００１９】キャッシュ・フラッシュ時の動作につい
て、図２１を用いて説明する。キャッシュ・フラッシュ
が発生すると、プロセサ１９０２は内部制御シーケンサ
１９０８に対して、キャッシュ・フラッシュ動作を起動
する。内部制御シーケンサ１９０８は、ブロック状態メ
モリ１９１０のエントリ毎に、キャッシュ・ブロックが
更新されたか否かを示すビットをフェッチし（２１０
１）、内部制御シーケンサ１９０８内の比較器によって
調べる（２１０２）。変更ビットがＯＮであれば、その
エントリに対応するデータ・ブロックをキャッシュ・メ
モリ１９０８からフェッチし（２１０３）、システム・
バス・インタフェース１９１３を介してメモリ・モジュ
ールに転送する（２１０４）。転送終了後、フラッシュ
・アドレスをインクリメントし（２１０５）、終了アド
レスと比較して（２１０６）、終了アドレスを越えなけ
れば処理２１０１に戻り、処理を繰り返す。キャッシュ
・ブロックの変更ビットがＯＦＦであれば、フラッシュ
・アドレスをインクリメントし（２１０５）、終了アド
レスを越えなければ処理２１０１に戻り、処理を繰り返
す。
【００２０】従来装置では、上記キャッシュ・フラッシ
ュ動作は、二重化されたメモリ・モジュールを単位とし
て行なわれる。メモリ・モジュールの一方に常に正しい
データが存在するように、キャッシュ・フラッシュ動作
を２回行なう。最初メモリ・モジュールの一方に対し
て、キャッシュ・フラッシュ動作を行なう。キャッシュ
・フラッシュ動作では、キャッシュ・ブロックはシステ
ム・バス・インタフェース２００１やエンコーダ／デコ
ーダ２００３を介してＲＡＭアレイ２００７に直接書き
込まれる。データ・ブロックは、システム・バス・イン
タフェース２００１やエンコーダ／デコーダ２００３に
おいて、パリティ・チェックや誤り検出／訂正処理を受
ける。１回目のキャッシュ・フラッシュが成功すると、
もう一方のメモリ・モジュールに対してキャッシュ・フ
ラッシュを行なう。２回のキャッシュ・フラッシュ動作
が正常に終了すると、プロセサ・モジュールはキャッシ
ュ・フラッシュ以前に行なっていた処理を再開する。
【００２１】もし、最初のキャッシュ・フラッシュ動作
において故障が発生すると、もう一方のメモリ・モジュ
ール内に以前に退避された最新のリカバリ・ポイントか
ら処理を再実行する。故障が発生したメモリ・モジュー
ルは、もう一方のメモリ・モジュールの内容をコピーす
ることによって回復する。２回目のキャッシュ・フラッ
シュ動作の最中に故障が発生すると、最初のキャッシュ
・フラッシュによって更新されたメモリ・モジュール内
のデータを使って処理を実行する。２回目のキャッシュ
・フラッシュの最中に故障が発生した場合は、別のメモ
リ・モジュール上に記憶領域を再割り当てし、その領域
に内容をコピーすることによって回復する。
【００２２】
【発明が解決しようとする課題】従来のキャッシュ・コ
ントローラは以上のように構成されているので、リカバ
リ・ポイントが設定されると、キャッシュ・メモリ内の
全ての更新されたキャッシュ・ブロックをライト・バッ
クするために、キャッシュのアドレス・タグを一通り検
索する必要があり、変更されたキャッシュ・ブロックを
全てライト・バックする処理，つまりキャッシュ・フラ
ッシュに多大の時間を要するという問題点があった。
【００２３】同様に、従来のフォールト・トレラント・
コンピュータは以上のように構成されているので、キャ
ッシュ・フラッシュ動作が起動されると、キャッシュ・
メモリ内の全ての更新されたキャッシュ・ブロックをメ
モリ・モジュールへ転送するために、ブロック状態メモ
リのエントリを一通り検索して更新されたキャッシュ・
ブロックを探す必要があり、キャッシュ・フラッシュ動
作に多大の時間を要するという問題点があった。
【００２４】また、従来装置では、リカバリ・ポイント
の設定間隔が不特定であるので、故障が検出されてから
回復処理を経て再実行されるまでに要する時間も特定で
きないためにリアルタイム性を保持できないという問題
点があった。
【００２５】また、従来装置では、キャッシュ・フラッ
シュ動作時、キャッシュ・メモリから２つのメモリ・モ
ジュールへ転送するために２回のデータ転送を行なわな
ければならず、バス負荷が増大し、システム性能が犠牲
にされるという問題点があった。
【００２６】また、従来装置では、キャッシュ・フラッ
シュ動作で更新された全てのキャッシュ・ブロックをメ
モリ・モジュールに転送するために、１キャッシュ・ブ
ロック毎の転送トランザクションを繰り返さなければな
らず、システム・バス負荷が増大し、システム性能が犠
牲にされるという問題点があった。
【００２７】この発明は上記のような問題点を解決する
ためになされたもので、高速にキャッシュ・フラッシュ
を完了できるキャッシュ・コントローラを得ることを目
的とする。
【００２８】また、高速にキャッシュ・フラッシュ動作
を実行し、リアルタイム性を備えたフォールト・トレラ
ント・コンピュータを得ることを目的としており、更に
該装置に用いられる，システム・バス負荷の小さいキャ
ッシュ・フラッシュ時のデータ転送方式を提供すること
を目的としている。
【００２９】
【課題を解決するための手段】この発明に係るキャッシ
ュ・コントローラは、更新されたキャッシュ・ブロック
のエントリ・アドレスを記憶する記憶手段と、更新され
たキャッシュ・ブロックのエントリ・アドレスを上記記
憶手段に登録すると共に、キャッシュ・フラッシュ時に
は上記記憶手段を参照して登録されたエントリ・アドレ
スに対してキャッシュ・フラッシュ転送を行なう制御手
段とを有するものである。
【００３０】同様に、この発明に係るフォールト・トレ
ラント・コンピュータのプロセサ・モジュールは、更新
されたキャッシュ・ブロックのエントリ・アドレスを記
憶する記憶手段と、更新されたキャッシュ・ブロックの
エントリ・アドレスを上記記憶手段に登録すると共に、
キャッシュ・フラッシュ時には上記記憶手段を参照して
登録された全てのエントリ・アドレスに対応したキャッ
シュ・ブロックをメモリ・モジュールへ転送する制御手
段とを有するものである。
【００３１】また、リカバリ・ポイントを設定するため
に更新されたキャッシュ・ブロック数を数えるカウンタ
と経過時間を計るタイマとを有し、また、システム・バ
スを監視するバス監視回路を有するものである。
【００３２】また、この発明に係るフォールト・トレラ
ント・コンピュータのメモリ・モジュールは、同じ記憶
物理空間に二重化されると共に、メモリ・モジュール毎
に備えられたバッファ・メモリと、対になったメモリ・
モジュール相互間で通信を行なう通信手段と、上記バッ
ファ・メモリと通信手段を制御する制御手段とを有する
ものである。
【００３３】また、キャッシュ・フラッシュ動作を高速
に行なうために本発明のデータ転送方式では、全てのメ
モリ・モジュールへキャッシュ・フラッシュの受け入れ
準備を指示するキャッシュ・フラッシュ通知手段と、キ
ャッシュ・ブロック毎にアドレスとデータを転送し、全
ての更新されたキャッシュ・ブロックの転送を連続して
行なうキャッシュ・ブロック転送手段とを有し、更には
受信したキャッシュ・ブロックを最後に記憶したメモリ
・モジュールからプロセサ・モジュールへ応答を返す応
答手段を有するものである。
【００３４】
【作用】この発明のキャッシュ・コントローラにおいて
は、更新されたキャッシュ・ブロックのエントリ・アド
レスを制御手段がスタック等の記憶手段に登録してお
き、更新されたキャッシュ・ブロックを全てライト・バ
ックするキャッシュ・フラッシュ時に、制御手段がライ
ト・バックすべきキャッシュ・ブロックのエントリ・ア
ドレスを上記記憶手段を参照することにより短時間で得
る。
【００３５】同様に、上記のように構成されたフォール
ト・トレラント・コンピュータでは、プロセサの書き込
み時に書き込みが最初のキャッシュ・ブロックのエント
リ・アドレスを制御手段が記憶手段に記憶させて登録し
ておき、リカバリ・ポイントの設定に必要なキャッシュ
・フラッシュにおいて、制御手段が記憶手段に登録され
たエントリ・アドレスを読み出し、対応するキャッシュ
・ブロックをメモリ・モジュールに転送する。
【００３６】また、キャッシュ・メモリの制御手段がキ
ャッシュ・メモリ内の各キャッシュ・ラインで更新され
ていないキャッシュ・ブロック数が予め決められた値に
達したことを検出するか、又はカウンタがキャッシュ・
メモリ内の更新されたキャッシュ・ブロックの総数が予
め決められた値に達したことを検出するか、更にはバス
監視回路がキャッシュ・メモリ内のローカルに更新され
たキャッシュ・ブロックをシステム・バスを介して他の
プロセサ・モジュールが参照したことを検出するか、或
はタイマが上記いずれの検出も一定時間以内に発生しな
かったことを検出した時にプロセサの割り込みを発生
し、プロセサがリカバリ・ポイントの設定を開始する。
【００３７】一方、対になったメモリ・モジュールで
は、バッファ・メモリが受信されたキャッシュ・ブロッ
クを一時的に格納し、受信完了後、制御手段が通信手段
を用いて対のメモリ・モジュール間で同期のためのステ
ータスを確認しながら、バッファ・メモリからＲＡＭア
レイへデータを書き込む。
【００３８】また、プロセサからのキャッシュ・フラッ
シュの指示により、キャッシュ・フラッシュ通知手段が
キャッシュ・フラッシュ開始を全てのメモリ・モジュー
ルへ通知し、キャッシュ・ブロック転送手段がキャッシ
ュ・ブロックのアドレスとデータを転送し、これを全て
の更新されたキャッシュ・ブロックについて連続して行
なう。そして、応答手段は、最後にＲＡＭアレイへデー
タを書き込んだメモリ・モジュールからの応答のみを有
効にする。
【００３９】
【実施例】
実施例１．図１はこの発明によるキャッシュ・コントロ
ーラの一実施例を示すブロック構成図であり、１〜９と
２１〜２４までは図１５に示した従来装置と同様なもの
である。図中、２５はＦＩＦＯ（First-In First-Out）
メモリで構成されたスタックであり、本願における記憶
手段に相当する。なお、このスタック２５とコントロー
ラ２３は制御線９ｄで接続されており、このコントロー
ラ２３により本願における制御手段が実現されている。
また、マイクロプロセサ１，タグ・メモリ２１，比較器
２２，バス監視回路２４，キャッシュ・メモリ３，イン
タフェース回路４とスタック２５は、アドレス線７で接
続されている。
【００４０】次に動作について説明する。マイクロプロ
セサ１のリード要求に対しては、従来装置と同様に動作
する（図１６参照）。 マイクロプロセサ１から送られた要求がライト要求の場
合を図２を用いて説明する。最初に、要求されているデ
ータがキャッシュ・メモリ３内に存在するかどうか判定
される（２０１）。タグ・メモリ２１にマッチするアド
レスがあれば、次にそのキャッシュ・ブロックの有効ビ
ットが調べられる（２１０）。そのデータを含むキャッ
シュ・ブロックの有効ビットがＯＮの場合、そのキャッ
シュ・ブロックの変更ビットが調べられる（２１１）。
変更ビットもＯＮならば、マイクロプロセサ１はそのキ
ャッシュ・ブロックにデータを書き込む（２０９）。キ
ャッシュ・ブロックの有効ビットがＯＮで、かつ変更ビ
ットがＯＦＦの場合、そのキャッシュ・ブロックの変更
ビットをＯＮにする（２０７）と共に、スタック２５に
そのキャッシュ・ブロックのエントリ・アドレスを登録
し（２０８）、キャッシュ・メモリ３内にデータを書き
込む（２０９）。また、マッチしたキャッシュ・ブロッ
クの有効ビットがＯＦＦの場合、最新の値が同じキャッ
シュ・ブロックに主記憶６又は他のモジュールから読み
出され（２０６）、変更ビットをＯＮにし（２０７）、
スタック２５にエントリ・アドレスを登録した（２０
８）後、データが書き込まれる（２０９）。一方、エン
トリがキャッシュ・メモリ３内に存在しない場合、キャ
ッシュ・メモリ３内に空きブロックが有るか否か判定さ
れる（２０２）。空きブロックが有れば、そのブロック
に要求されたデータを含むブロックが読み出され（２０
６）、変更ビットをＯＮにし（２０７)、スタック２５に
エントリを登録した（２０８）後、書き込みが行なわれ
る（２０９）。また、空きブロックが無ければ、置換ブ
ロックが選択され（２０３）、選択された置換ブロック
の変更ビットが調べられ（２０４）、ＯＮならばそのブ
ロックは主記憶６にライト・バックされる（２０５）。
そして、ライト・バックされたブロックに要求されたデ
ータを含むブロックが読み出され（２０６）、変更ビッ
トをＯＮにし（２０７）、スタック２５にエントリ・ア
ドレスを登録した（２０８）後、書き込みが行なわれる
（２０９）。置換ブロックの変更ビットがＯＦＦであれ
ば、そのブロックに要求されたデータが主記憶６又は他
のモジュールから読み出され（２０６）、変更ビットを
ＯＮにし（２０７）、スタック２５にエントリ・アドレ
スを登録した（２０８）後、書き込みが行なわれる（２
０９）。
【００４１】なお、処理２０１〜２０９は連続して起こ
るように述べたが、変更ビットをＯＮにする（２０７）
と同時に、スタック２５にエントリ・アドレスを登録
し、キャッシュ・ブロックへ書き込みを行なうように、
並列して処理されてもよい。バス監視回路２４は、従来
装置と同様に動作する。
【００４２】従来装置と同様に、更新されたキャッシュ
・ブロックが置換される場合と、更新されたデータを他
のマイクロプロセサが参照する場合、リカバリ・ポイン
トが設定される。リカバリ・ポイントでは、コントロー
ラ２３はスタック２５を参照し、スタック２５内に登録
されたキャッシュ・ブロックのエントリ・アドレスだけ
に対してライト・バックが行なわれる。従って、このよ
うな場合に従来装置ではキャッシュのアドレス・タグを
一通り検索する必要があったが、本装置ではこれが不要
となりキャッシュ・フラッシュに要する時間が大幅に短
縮される。
【００４３】なお、以上の実施例では、スタック２５に
ＦＩＦＯメモリを使用したが、スタティック・メモリで
構成してもよい。
【００４４】実施例２．一方、図３は、この発明による
フォールト・トレラント・コンピュータの一実施例を示
す構成図である。図において、３０１はプロセサ・モジ
ュール、３０３はメモリ・モジュール、３０２は両者を
結合する二重化されたシステム・バスである。
【００４５】プロセサ・モジュール３０１は、全体とし
てＭ個の現用系とＮ個の予備系からなるＭ対Ｎ（Ｍ，Ｎ
は１以上の整数）バックアップ構成をとる。予備系のプ
ロセサ・モジュールは、現用系のプロセサ・モジュール
に故障が発生した場合に中断した処理を引き継ぐ。各プ
ロセサ・モジュールは、現用系，予備系を問わず同じ構
成である。
【００４６】システム・バス３０２は、システムの操作
には単一バスで十分であるが、バスにおける故障がシス
テム全体の操作を停止させることを阻止するために二重
化されている。図３においてシステム・バスは一本の線
として示されているが、実際はアドレス／データ・バス
と同期バスと制御バスで構成される。アドレス／データ
・バスはデータを格納すべきメモリ・アドレスを指定す
るためのアドレスと、そのアドレスに格納するデータを
転送するバスで、複数の信号線で構成される。同期バス
はアドレス，データ転送の同期をとるためにハンドシェ
ーク信号を転送するバスで、アドレス転送同期用のＡＳ
*，ＡＫ*，ＡＩ*（*は負論理信号を示す）とデータ転送
同期用のＤＳ*，ＤＫ*，ＤＩ*で構成される。制御バス
はアドレス，データと同期信号以外に必要な情報を転送
するためのバスで、キャッシュ・フラッシュのバス・ト
ランザクションを通知するＣＴ*、メモリ・モジュール
のいずれかが他の処理を実行中で、要求トランザクショ
ンの処理が不可能なことを通知するＢＳ*、１キャッシ
ュ・ブロック・データの最後のデータ転送を示すＥ
Ｂ*、ＦＩＦＯバッファからＲＡＭアレイへのデータ転
送処理において、処理終了の応答を発するメモリ・モジ
ュールに処理中のもう一方のメモリ・モジュールが応答
の無効を要求するＩＲ*で構成される。これらのバスと
プロセサ／メモリ・モジュールはバス・インタフェース
で接続されている。また、本実施例ではシステム・バス
は二重化されているが、二本のバスは同じ動作を行なう
ので、以下の説明では明瞭化のため一本のバスの動作を
示す。
【００４７】メモリ・モジュール３０３は、全く同じ記
憶物理空間を持ったマスタ／スレーブに二重化されてい
て（図３において３０３ａと３０３ｂ，３０３ｃと３０
３ｄ）、物理的に異なる基板上に存在し、複数のプロセ
サ・モジュールにより共有されている。
【００４８】図４は、プロセサ・モジュールの更に詳細
な構成図であり、１９０２，１９０８，１９１０，１９
１３は前記従来装置と同様なものである。図中、４０１
は例えばＦＩＦＯ（First-In First-Out）メモリで構成
されたスタック（記憶手段）、４０２はキャッシュ・メ
モリ１９０８内の更新されたキャッシュ・ブロックの数
をカウントするカウンタ、４０３はキャッシュ・メモリ
のコントローラ（制御手段）、４０４はプロセサ１９０
２から要求されるデータのアドレスとブロック状態メモ
リ１９１０の中のアドレスを比較する比較器、４０５は
システム・バスで接続された他のプロセサ・モジュール
の動作を監視し、データの整合性を維持する上で行動が
必要な時を検知し、コントローラ４０３又はプロセサ１
９０２に知らせるバス監視回路、４０６はメモリ・モジ
ュールに送るアドレスとデータを複合するマルチプレク
サ、４０７は経過時間を計るタイマ、４０８，４１１〜
４１３は制御線、４０９はアドレス線、４１０はデータ
線である。
【００４９】なお、プロセサ１９０２，キャッシュ・メ
モリ１９０８，マルチプレクサ４０６はデータ線４１０
で接続されている。また、プロセサ１９０２，キャッシ
ュ・メモリ１９０８，ブロック状態メモリ１９１０，マ
ルチプレクサ４０６，比較器４０４，スタック４０１は
アドレス線４０９により接続されている。また、プロセ
サ１９０２，コントローラ４０３，バス監視回路４０
５，マルチプレクサ４０６は制御線４０８で接続され、
コントローラ４０３，スタック４０１，カウンタ４０２
は制御線４１１で接続され、キャッシュ・メモリ１９０
８，ブロック状態メモリ１９１０，コントローラ４０
３，タイマ４０７は制御線４１２で接続され、プロセサ
１９０２とタイマ４０７は制御線４１３で接続されてい
る。
【００５０】図５は、システム・バス・インタフェース
１９１３とシステム・バス３０２の間の信号状態を説明
するための回路図である。図において、システム・バス
上の信号５０３は負論理で、アサート（有効）は低レベ
ル、リリース（無効）は高レベルを示す。以下の記述で
は、モジュール上の信号を小文字の記号で、システム・
バス上の信号を大文字の記号で表わす。よって、モジュ
ールからの出力信号５０１はａで、これはＮＯＴ回路５
０５の出力側５０２で負論理信号ａ*に、そしてシステ
ム・バス５０３上で信号Ａ*になる。また、ａ*とＡ*は
ワイヤードＯＲ接続になっている。すなわち、システム
・バス５０３に接続されている全てのバス・インタフェ
ースの信号ａ*の中のどれか１つでもアサートされれば
Ａ*は低レベルとなり、全てのａ*がリリースされなけれ
ばＡ*は高レベルにならない。
【００５１】図６は、二重化されたメモリ・モジュール
３０３の更に詳細な構成図であり、２００１と２００７
は前記従来装置と同様のものである。図中、６０２はシ
ステム・バス３０２を介して送られてきたデータを一時
的に格納するＦＩＦＯバッファ（バッファ・メモリ）、
６０３はＲＡＭアレイ２００７のデータをシステム・バ
ス３０２上に駆動するドライバ、６０４は対になったメ
モリ・モジュール間で通信するための通信信号線（通信
手段）、６０１はＲＡＭアレイ２００７に対してのデー
タの読み出し／書き込みとバッファ・メモリをＦＩＦＯ
メモリで構成したＦＩＦＯバッファ６０２及び通信信号
線６０４を制御する制御部（制御手段）である。対にな
ったメモリ・モジュールは、一方がマスタでもう一方が
スレーブである。マスタ／スレーブは、両方の制御部６
０１により認識され、両方が正常な場合は、システム・
バス３０２への信号のアサート，リリース，データの転
送は、マスタが代表して行なう。データの格納は、両方
のメモリ・モジュールが行なう。
【００５２】本実施例では、故障発生時の回復手法とし
て、従来装置同様、システムが正常に動作している時の
状態をある条件（後述する）が成立した時にメモリ・モ
ジュール内に退避させ（リカバリ・ポイントの設定）、
故障が発生するとメモリ・モジュール内の最新のリカバ
リ・ポイントから他のプロセサ・モジュールが処理を再
実行する方法を採用している。ここで、図４に示すスタ
ック４０１とリカバリ・ポイントの設定に関する動作を
説明する。プロセサ１９０２からのメモリ要求は、コン
トローラ４０３によって処理される。プロセサ１９０２
からのリード要求時の動作について、図７を用いて説明
する。コントローラ４０３は、まず要求されているデー
タがキャッシュ・メモリ１９０８に存在するかどうか判
定する（７０１）。ブロック状態メモリ１９１０に一致
するアドレスが存在し、そのキャッシュ・ブロックの有
効ビットがＯＮであれば（７０６）、従来方式と同様に
処理され、要求されたデータは即座にプロセサ１９０２
に読み出される（７０５）。キャッシュ・ブロックの有
効ビットがＯＦＦであれば、要求されたキャッシュ・ブ
ロックをシステム・バス・インタフェース１９１３経由
でメモリ・モジュール３０３から読み出し（７０４）、
キャッシュ・メモリ１９０８に書き込みながらプロセサ
１９０２に転送する（７０５）。キャッシュ・メモリ１
９０８に要求されたデータが存在しない場合、キャッシ
ュ・メモリ１９０８内に空きエントリが有るか否か判定
する（７０２）。空きエントリが存在すれば、上記処理
７０４へ移行する。空きエントリが存在しなければ、変
更ビットがＯＦＦでキャッシュ・ラインの中で最も古く
に使われたキャッシュ・ブロックを選択し（７０３）、
上記処理７０４へ移行する。なお、キャッシュ・ライン
とは、主メモリ（ここではメモリ・モジュール）上のあ
るブロックを格納できるキャッシュ・ブロックの集まり
のことであり、主メモリとキャッシュ・メモリの対応付
けの例を示す図２２のように、主メモリ上のブロックと
キャッシュ・ブロックは予め対応付けられている。
【００５３】プロセサ１９０２からのライト要求時動作
について、図８を用いて説明する。コントローラ４０３
は、まず要求されているデータがキャッシュ・メモリ１
９０８に存在するかどうか判定する（８０１）。ブロッ
ク状態メモリ１９１０に一致するアドレスが存在する場
合、要求されたキャッシュ・ブロックの有効ビットを調
べ（８１１）、そのキャッシュ・ブロックの有効ビット
がＯＮの場合、その変更ビットを調べる（８１２）。変
更ビットもＯＮであれば、プロセサ１９０２からのデー
タを即座にそのキャッシュ・ブロックに書き込む（８１
３）。有効ビットがＯＮで、かつ変更ビットがＯＦＦの
場合、変更ビットをＯＮにし（８０５）、そのキャッシ
ュ・ブロックのエントリ・アドレスをスタック４０１に
登録し（８０６）、カウンタ４０２の値を１加算する
（８０７）と共に、そのキャッシュ・ブロックにデータ
を書き込む（８０８）。その後、キャッシュ・ラインの
中で更新されていないブロック数を調べ（８０９）、１
でなければカウンタ４０２の値と予め決められた値を比
較し（８１０）、不一致の場合、書き込み処理を終了す
る。処理８０９で更新されていないブロック数が１か、
又は処理８１０で一致する場合、図９に示すように、リ
カバリ・ポイントの設定を開始する。一方、要求された
キャッシュ・ブロックの有効ビットがＯＦＦの場合、ア
ドレスに対応したキャッシュ・ブロックをメモリ・モジ
ュールから読み出し、処理８０５へ移行する。もし、プ
ロセサ１９０２が要求したデータがキャッシュ・メモリ
１９０８に存在しない場合、キャッシュ・メモリ１９０
８内に空きエントリが有るか否か判定される（８０
２）。空きエントリが存在すれば、処理８０４へ移行す
る。空きエントリが存在しなければ、キャッシュ・ライ
ンの中で変更ビットがＯＦＦで最も古くに使われたキャ
ッシュ・ブロックが選択され（８０３）、処理８０４へ
移行する。
【００５４】本実施例によれば、上記のキャッシュ・ブ
ロックが更新された後にキャッシュ・ラインの中で変更
ビットがＯＦＦのキャッシュ・ブロックが１になった
か、又はキャッシュ・メモリ内の更新されたキャッシュ
・ブロックの数が予め決められた値に達した場合にリカ
バリ・ポイントが設定される一方、これらの場合が一定
時間内に発生しなかった場合にも、タイマ４０７により
図９に示されるようにリカバリ・ポイントが設定され
る。
【００５５】なお、上記実施例では、処理８０５〜８０
８は連続して起こるように述べたが、並列に処理されて
もよい。また、上記実施例において、キャッシュ・メモ
リ内の更新されたキャッシュ・ブロックの数は、システ
ムで固定してもよいし、プログラミング可能にしてもよ
い。また、キャッシュ・ライン当たりの更新されていな
いキャッシュ・ブロック数を１にしたが、この限りでは
なく、リカバリ・ポイント設定時にプロセサ１９０２の
内部レジスタを出力するために更新されていないキャッ
シュ・ブロックが有ればよい。
【００５６】また、上記実施例において、図４に示すよ
うにプロセサ・モジュール内にバス監視回路４０５を設
け、このバス監視回路４０５によってシステム・バス３
０２からキャッシュ・メモリ１９０８内の更新されたキ
ャッシュ・ブロックが要求されたことを検知した場合、
図９に示すようにリカバリ・ポイントを設定してもよ
い。この場合、タイマ４０７によるリカバリ・ポイント
の設定条件に上記の場合に加え、バス監視回路４０５に
よるリカバリ・ポイントの設定が一定時間内に発生しな
かったことを加えてもよい。
【００５７】ここで、リカバリ・ポイントを設定する動
作について、図９を用いて説明する。上記のように、リ
カバリ・ポイントの設定条件が満たされた時、コントロ
ーラ４０３か、又はタイマ４０７からプロセサ１９０２
に制御線４０８，４１３を介して割り込みが発生する。
プロセサ１９０２は割り込みを受け取ると、処理を中断
し、割り込みを受け取った時点での内部レジスタの内容
をキャッシュ・メモリ１９０８内の更新されていないキ
ャッシュ・ブロックに書き込む（９０１）。内部レジス
タの内容を書き込まれたキャッシュ・ブロックの変更ビ
ットをＯＮにし（９０２）、スタック４０１にそのブロ
ックのエントリ・アドレスを登録する（９０３）。次
に、図１０を用いてキャッシュ・フラッシュ動作（９０
４）を説明する。コントローラ４０３は、作業用のカウ
ンタを備え、キャッシュ・フラッシュ動作起動時にこれ
をリセットする（１００１）。次にスタック４０１に登
録されたキャッシュ・ブロックのエントリ・アドレスを
読み出し（１００２）、そのアドレスに対するキャッシ
ュ・ブロックをキャッシュ・メモリ１９０８からフェッ
チし（１００３）、システム・バス・インタフェース１
９１３を介して関係するメモリ・モジュールに転送する
（１００４）。正常に転送されると、作業用カウンタの
値をインクリメントし（１００５）、作業用カウンタと
カウンタ４０２の値が一致するか調べ（１００６）、値
が一致するまで処理を繰り返す。キャッシュ・フラッシ
ュ動作が終わると、データが正常に送られたか否かを判
断する（９０５）。正常に終了した場合は、スタック４
０１のエントリをクリアし（９０６）、変更ビットをＯ
ＦＦにする（９０７）。その後、カウンタ４０２をリセ
ットし（９０８）、タイマ４０７をリセットする（９０
９）。正常に終了しなかった場合については、１回再実
行し（９１０）、２回目はフォールトとなる（９１
１）。
【００５８】次に、メモリ・モジュール間の通信動作に
ついて説明する。図６において、プロセサ・モジュール
からシステム・バス３０２経由で信号が送られてきた場
合、マスタ３０３ａとスレーブ３０３ｂは別々に信号を
受け取る。マスタ３０３ａ／スレーブ３０３ｂとも、信
号を正常に受信した場合、制御部６０１は通信信号線６
０４を使って信号を相手に送る。マスタ３０３ａは、両
方が正常に受信した場合、代表して行動する。スレーブ
３０３ｂは、両方が正常に受信した場合は、何もしな
い。マスタ３０３ａから信号が送られてこない場合、故
障が発生したことをシステム・バス・インタフェース２
００１経由でプロセサ・モジュールに知らせる。
【００５９】ここで、ＦＩＦＯバッファ６０２からＲＡ
Ｍアレイ２００７への書き込み動作について説明する。
キャッシュ・フラッシュ・トランザクションによって正
常にＦＩＦＯバッファ６０２にキャッシュ・ブロックを
受信した後、制御部６０１はＦＩＦＯバッファ６０２か
らキャッシュ・ブロックを読み出し、誤り訂正符号を生
成し、ＲＡＭアレイ２００７へ書き込む。ＦＩＦＯバッ
ファ６０２のデータが全てＲＡＭアレイ２００７に書き
込まれるまで処理を繰り返す。また、この動作はマスタ
／スレーブのメモリ・モジュール３０３ａ／３０３ｂで
それぞれ独立して行なわれる。二重化されたメモリ・モ
ジュールは、通信信号線６０４を使って、互いに終了を
知らせる。マスタは、両方のメモリ・モジュールが正常
に終了したことを確認すると、プロセサ・モジュールに
終了を知らせる。そして、ＦＩＦＯバッファ６０２の内
容をクリアする。
【００６０】マスタ／スレーブのメモリ・モジュール３
０３ａ／３０３ｂは、システム・バス３０２から別々に
キャッシュ・ブロックを受け取り、システム・バス・イ
ンタフェース２００１でパリティ・チェックを行なう。
正常に受信した場合、互いに通信信号線６０４を介して
信号を送る。マスタ３０３ａとスレーブ３０３ｂが正常
に受信していれば、マスタ３０３ａとスレーブ３０３ｂ
の各システム・バス・インタフェース２００１がシステ
ム・バスに応答を返す。マスタ３０３ａとスレーブ３０
３ｂの一方又は両方においてパリティ・エラーが発生し
た場合は、プロセサ・モジュールにエラー発生を知らせ
る。
【００６１】また、ＦＩＦＯバッファ６０２からＲＡＭ
アレイ２００７への書き込みにおいて誤りが発生した場
合は、ＦＩＦＯバッファ６０２からのキャッシュ・ブロ
ックの書き込みを再実行する。予め決められた回数繰り
返しても失敗する時は、固定故障と判断して、システム
から切り離す。マスタ３０３ａ／スレーブ３０３ｂは、
通信信号線６０４を使って相手の状態を知る。スレーブ
３０３ｂがシステムから切り離された場合、マスタ３０
３ａは通信を行なうことなく、一重系で動作する。マス
タ３０３ａがシステムから切り離された場合、スレーブ
３０３ｂはマスタとなり、一重系で動作する。なお、本
実施例では、バッファ・メモリをＦＩＦＯメモリで構成
したが、スタティックＲＡＭで構成してもよい。
【００６２】次に、システム・バス３０２上での動作を
図１１〜図１４を用いて説明する。なお、以下の説明で
メモリ・モジュールによる信号のアサートやリリース
は、二重化されたメモリ・モジュールの間で通信された
後、マスタによって行なわれるものとする。また、図中
‘＝０’は低レベル、‘＝１’は高レベルを表わす。
【００６３】システム・バス３０２の使用権を獲得した
プロセサ・モジュールは、キャッシュ・フラッシュ・ト
ランザクション信号ｃｔ*をアサートし（１１０１）、
キャッシュ・フラッシュ・トランザクションを通知す
る。そして、アドレス同期信号ａｓ*をアサートする
（１１０２）。システム・バス３０２上のＡＳ*が低レ
ベルになるのを検出したメモリ・モジュールは、アドレ
ス同期信号ａｋ*をアサートして（１１０３）受信を知
らせ、システム・バス上の情報を解読する。ここで、全
てのメモリ・モジュールはＣＴ*が低レベルであること
からキャッシュ・フラッシュ・トランザクションである
ことを知り（１１０４）、データ同期信号ｄｉ*をアサ
ートする（１１０５）。実行が不可能ならば（１１０
６）、ビジー信号ｂｓ*をアサートし（１１０７）、プ
ロセサ・モジュールに再実行を要求する。そして、全て
のメモリ・モジュールはアドレス同期信号ａｉ*をリリ
ースし（１１０８）、トランザクションに参加／不参加
の決定が終了したことを知らせる。プロセサ・モジュー
ルはＡＩ*が高レベルになるのを検出した後、ＢＳ*が高
レベルであるのを確認し（１１０９）、転送サイクルに
入る。もしＢＳ*が低レベルなら、処理を終了し、時間
を置いてから再実行する。
【００６４】続いてキャッシュ・ブロック転送（図１
２）を開始する。プロセサ・モジュールは、アドレス／
データバスａｄ［］*にメモリへ転送すべき更新された
キャッシュ・ブロックのアドレスを出力し（１２０
１）、データ同期信号ｄｓ*をアサートする（１２０
２）。ＤＳ*が低レベルになるのを検出したメモリ・モ
ジュールは、データ同期信号ｄｋ*をアサートし（１２
０３）、ｄｉ*をリリースする（１２０４）。ここで、
メモリ・モジュールはアドレスを解読し、そのキャッシ
ュ・ブロックを格納すべき空間を持っているメモリ・モ
ジュールはデータ同期信号ｄｉ*をアサートする（１２
０７，１２０８）。そして、全てのメモリ・モジュール
はデータ同期信号ｄｋ*をリリースし（１２０９）、ア
ドレスに対する転送の許可／禁止の決定が終了したこと
を知らせる。プロセサ・モジュールはＤＩ*が高レベル
になった時点でデータ同期信号ｄｓ*とブロック終了信
号ｅｂ*をリリースする（１２０５，１２０６）。
【００６５】トランザクションはキャッシュ・ブロック
のデータ転送に入る。プロセサ・モジュールは、ＤＫ*
が高レベルになるのを検出してアドレス／データ・バス
ａｄ［］*にキャッシュ・ブロック・データを出力し
（１２１０）、データ同期信号ｄｓ*を反転させる（１
２１１）。アドレスに答えたメモリ・モジュールは、デ
ータ同期信号ｄｋ*をアサートして（１２１２）受信を
知らせ、キャッシュ・ブロック・データをＦＩＦＯバッ
ファ６０２に書き込み、データ同期信号ｄｉ*をリリー
スする（１２１３）。プロセサ・モジュールは、ＤＩ*
が高レベルになるのを検出して次のキャッシュ・ブロッ
ク・データを出力し（１２１４）、ｄｓ*を反転させる
（１２１７）。アドレスに答えたメモリ・モジュール
は、データ同期信号ｄｉ*をアサートして（１２１８）
受信を知らせ、キャッシュ・ブロック・データをＦＩＦ
Ｏバッファ６０２に書き込み、データ同期信号ｄｋ*を
リリースする（１２１９）。以上のキャッシュ・ブロッ
ク転送を、キャッシュ・ブロック・データを全て転送す
るまで繰り返す（１２２２）。
【００６６】プロセサ・モジュールは、キャッシュ・ブ
ロックの最後のデータを転送する時に（１２１５）、ブ
ロック終了信号ｅｂ*をアサートする（１２１６）。キ
ャッシュ・ブロックの最後のデータの転送後、プロセサ
・モジュールは次のキャッシュ・ブロックのアドレスを
アドレス／データ・バスａｄ［］*へ出力し（１２０
１）、データ同期信号ｄｓ*をアサートする（１２０
２）。ＤＳ*とＥＢ*が低レベルになるのを検出したメモ
リ・モジュールは、データ同期信号ｄｋ*をアサートし
（１２０３）、ｄｉ*をリリースする（１２０４）。メ
モリ・モジュールはアドレスを解読し、メモリ・モジュ
ールが受け入れを許可し、キャッシュ・ブロック転送を
繰り返す。全ての更新されたキャッシュ・ブロックの転
送が終了した後、プロセサ・モジュールはアドレス同期
信号ａｓ*をリリースし（１２２１）、バスを解放す
る。プロセサ・モジュールは、メモリ・モジュール内で
処理されるＦＩＦＯバッファ６０２からＲＡＭアレイ２
００７への転送が終了するのを待ち、トランザクション
を終了する。
【００６７】もしメモリ・モジュールがＦＩＦＯバッフ
ァ６０２からＲＡＭアレイ２００７への転送に時間がか
かり、プロセサ・モジュールへの応答が遅れる場合、分
散応答を選択する。この場合、プロセサ・モジュールは
メモリ・モジュールからの応答を待たずにトランザクシ
ョンを終了する。メモリ・モジュールは転送処理が終了
した時、システム・バス３０２を使用してプロセサ・モ
ジュールをアクセスし、終了応答を返す。図１４におい
て、メモリ・モジュールの一方が先に処理を終了し、も
う一方のメモリ・モジュールが処理を終了していない場
合、終了していないメモリ・モジュールは処理を終了し
たメモリ・モジュールのプロセサ・モジュールへのアク
セス（終了信号）を検出して（１４０１）、応答無効要
求ｉｒ*をアサートする（１４０３）。処理を終了した
メモリ・モジュールはｉｒ*が低レベルであるのを検出
して、応答処理を中止する（１４０４）。後に終了した
メモリ・モジュールのプロセサ・モジュールへのアクセ
ス（１４０６）は有効となり、プロセサ・モジュールが
その応答を受け取ることで（１４０９）、キャッシュ・
フラッシュ処理は終了する。
【００６８】ここで、上記キャッシュ・フラッシュ時の
データ転送方式におけるキャッシュ・フラッシュ通知手
段，キャッシュ・ブロック転送手段及び応答手段は、プ
ロセサ・モジュール内のプロセサ１９０２やコントロー
ラ４０３とメモリ・モジュール内の制御部６０１等によ
り実現されている。
【００６９】
【発明の効果】本発明では、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。
【００７０】この発明のキャッシュ・コントローラによ
れば、更新されたキャッシュ・ブロックのエントリ・ア
ドレスを記憶する記憶手段と、更新されたキャッシュ・
ブロックのエントリ・アドレスを上記記憶手段に登録す
ると共に、キャッシュ・フラッシュ時には上記記憶手段
を参照して登録されたエントリ・アドレスに対してキャ
ッシュ・フラッシュ転送を行なう制御手段によって、キ
ャッシュ・フラッシュに要する時間が短縮され、高信頼
性を維持しながら高速に処理を行なうことができる。
【００７１】同様に、この発明のフォールト・トレラン
ト・コンピュータでは、上記と同様な記憶手段と制御手
段によって、高速にキャッシュ・フラッシュ動作を行な
うことができる。
【００７２】また、更新されたキャッシュ・ブロック数
を数えるカウンタと経過時間を計るタイマ、更にはシス
テム・バスを監視するバス監視回路によって、キャッシ
ュ・メモリ内の各キャッシュ・ラインで更新されていな
いキャッシュ・ブロック数が予め決められた値に達した
時、又はキャッシュ・メモリ内の更新されたキャッシュ
・ブロックの総数が予め決められた値に達した時、更に
はキャッシュ・メモリ内の更新されたキャッシュ・ブロ
ックをシステム・バスを介して他のプロセサ・モジュー
ルが参照した時、或は上記のいずれのイベントも一定時
間以内に発生しなかった時にリカバリ・ポイントを設定
するので、リカバリ・ポイントの最大間隔を保証するこ
とができ、リアルタイム性が得られる。
【００７３】また、メモリ・モジュール毎に備えられた
バッファ・メモリと、同一の記憶物理空間でのメモリ・
モジュールの二重化によって、キャッシュ・フラッシュ
動作によるキャッシュ・フラッシュ・トランザクション
を１回で済ませることができ、リカバリ・ポイント設定
に要する時間を短縮することができる。
【００７４】また、キャッシュ・フラッシュ動作を行な
うプロセサ・モジュールがキャッシュ・フラッシュ・ト
ランザクションを指定し、それを受けて関係する全ての
メモリ・モジュールがキャッシュ・フラッシュの受け入
れ準備を行なうキャッシュ・フラッシュ通知手段と、キ
ャッシュ・ブロックのアドレス転送でキャッシュ・ブロ
ックを格納するメモリ・モジュールを選択し、それに対
してキャッシュ・ブロックのデータ転送を行なうことで
なされるキャッシュ・ブロックの転送サイクルを連続し
て行なうキャッシュ・ブロック転送手段により、１回の
バス・トランザクションでキャッシュ・フラッシュを実
行できるので、リカバリ・ポイント設定に要する時間を
短縮することができる。また、キャッシュ・ブロック転
送手段においてキャッシュ・ブロックをバッファ・メモ
リへ転送し、トランザクションの終了後、メモリ・モジ
ュールがバッファ・メモリからＲＡＭアレイへのデータ
転送を行ない、処理完了後に再びバスを獲得し、プロセ
サ・モジュールへ応答を返す応答手段により、システム
・バスを空けることができ、システム・バスを効率良く
利用することができる。
【図面の簡単な説明】
【図１】この発明によるキャッシュ・コントローラの一
実施例を示す構成図である。
【図２】図１の実施例におけるライト時の動作を示すフ
ローチャートである。
【図３】この発明によるフォールト・トレラント・コン
ピュータの一実施例を示す構成図である。
【図４】図３におけるプロセサ・モジュールの詳細な構
成図である。
【図５】図３におけるシステム・バス・インタフェース
とシステム・バスの間の信号状態を説明する回路図であ
る。
【図６】図３における二重化されたメモリ・モジュール
の詳細な構成図である。
【図７】図４の実施例におけるプロセサからのリード要
求時の動作を示すフローチャートである。
【図８】図４の実施例におけるプロセサからのライト要
求時の動作を示すフローチャートである。
【図９】図４の実施例におけるリカバリ・ポイントの設
定時の動作を示すフローチャートである。
【図１０】図４の実施例におけるキャッシュ・フラッシ
ュ動作を示すフローチャートである。
【図１１】図３の実施例におけるキャッシュ・フラッシ
ュ通知時の信号の流れを示す図である。
【図１２】図３の実施例におけるキャッシュ・ブロック
転送時の信号の流れを示す図である。
【図１３】図３の実施例における信号のタイミングを示
す図である。
【図１４】図３の実施例における分散応答の動作を示す
図である。
【図１５】従来のキャッシュ・コントローラを示す構成
図である。
【図１６】図１５の従来例におけるリード時の動作を示
すフローチャートである。
【図１７】図１５の従来例におけるライト時の動作を示
すフローチャートである。
【図１８】従来のフォールト・トレラント・コンピュー
タを示す構成図である。
【図１９】図１８の従来例におけるプロセサ・モジュー
ルの更に詳細な構成図である。
【図２０】図１８の従来例におけるメモリ・モジュール
の更に詳細な構成図である。
【図２１】図１８の従来例におけるキャッシュ・フラッ
シュ動作を示すフローチャートである。
【図２２】主メモリとキャッシュ・メモリの対応付けの
例を示す図である。
【符号の説明】
１ マイクロプロセサ ２ キャッシュ・コントローラ ３ キャッシュ・メモリ ４ インタフェース回路 ５ システム・バス ６ 主記憶 ７，７ａ〜７ｄ アドレス線 ８ データ線 ９，９ａ〜９ｄ 制御線 ２１ タグ・メモリ ２２ 比較器 ２３ コントローラ（制御手段） ２４ バス監視回路 ２５ スタック（記憶手段） ３０１ａ，３０１ｂ プロセサ・モジュール ３０２ａ，３０２ｂ システム・バス ３０３ａ〜３０３ｄ メモリ・モジュール ４０１ スタック（記憶手段） ４０２ カウンタ ４０３ コントローラ（制御手段） ４０４ 比較器 ４０５ バス監視回路 ４０６ マルチプレクサ ４０７ タイマ ４０８，４１１〜４１３ 制御線 ４０９ アドレス線 ４１０ データ線 ６０１ 制御部（制御手段） ６０２ ＦＩＦＯバッファ（バッファ・メモリ） ６０３ ドライバ ６０４ 通信信号線（通信手段） １９０２ プロセサ １９０８ キャッシュ・メモリ １９１０ ブロック状態メモリ ２００７ ＲＡＭアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳永 雄一 鎌倉市大船五丁目１番１号 三菱電機株式 会社情報電子研究所内 (72)発明者 福田 洋之 鎌倉市大船五丁目１番１号 三菱電機株式 会社情報電子研究所内 (72)発明者 峯崎 春洋 鎌倉市大船五丁目１番１号 三菱電機株式 会社情報電子研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ライト・バック方式のキャッシュ・メモ
    リを制御するキャッシュ・コントローラにおいて、更新
    されたキャッシュ・ブロックのエントリ・アドレスを記
    憶する記憶手段と、更新されたキャッシュ・ブロックの
    エントリ・アドレスを上記記憶手段に登録すると共に、
    キャッシュ・フラッシュ時には上記記憶手段を参照して
    登録されたエントリ・アドレスに対してキャッシュ・フ
    ラッシュ転送を行なう制御手段とを有することを特徴と
    するキャッシュ・コントローラ。
  2. 【請求項２】 複数のプロセサ・モジュールとメモリ・
    モジュールを備え、上記プロセサ・モジュールは、プロ
    セサと、ライト・バック方式のキャッシュ・メモリと、
    上記プロセサによって更新されたキャッシュ・ブロック
    のエントリ・アドレスを記憶する記憶手段と、更新され
    たキャッシュ・ブロックのエントリ・アドレスを上記記
    憶手段に登録すると共に、キャッシュ・フラッシュ時に
    は上記記憶手段を参照して登録されたエントリ・アドレ
    スに対応したキャッシュ・ブロックを上記メモリ・モジ
    ュールへ転送する制御手段とを有することを特徴とする
    フォールト・トレラント・コンピュータ。
  3. 【請求項３】 複数のプロセサ・モジュールとメモリ・
    モジュールを備え、上記プロセサ・モジュールは、プロ
    セサと、ライト・バック方式のキャッシュ・メモリと、
    上記キャッシュ・メモリを制御する制御手段と、更新さ
    れたキャッシュ・ブロック数を数えるカウンタと、経過
    時間を計るタイマとを有し、 （ａ）キャッシュ・メモリ内の各キャッシュ・ラインで
    更新されていないキャッシュ・ブロック数が予め決めら
    れた値に達した時 （ｂ）キャッシュ・メモリ内の更新されたキャッシュ・
    ブロックの総数が予め決められた値に達した時 （ｃ）上記（ａ），（ｂ）のイベントが予め決められた
    時間内に発生しない時のいずれかの条件が成立した場
    合、プロセサはリカバリ・ポイントの設定を実行するこ
    とを特徴とするフォールト・トレラント・コンピュー
    タ。
  4. 【請求項４】 請求項第３項記載のフォールト・トレラ
    ント・コンピュータにおいて、プロセサ・モジュール
    は、システム・バスで接続された他のプロセサ・モジュ
    ールの動作を監視するバス監視回路を有し、キャッシュ
    メモリ内でローカルに更新されたキャッシュ・ブロック
    が他のプロセサ・モジュールによってアクセスされた
    時、又はこのイベントが予め決められた時間内に発生し
    ない場合、プロセサはリカバリ・ポイントの設定を実行
    することを特徴とするフォールト・トレラント・コンピ
    ュータ。
  5. 【請求項５】 複数のプロセサ・モジュールと記憶物理
    空間が同一の二重化されたメモリ・モジュールを備え、
    上記プロセサ・モジュールは、プロセサと、ライト・バ
    ック方式のキャッシュ・メモリと、上記キャッシュ・メ
    モリを制御する制御手段とを有し、上記メモリ・モジュ
    ールは、転送されたキャッシュ・ブロックを一時的に格
    納するバッファ・メモリと、対になったメモリ・モジュ
    ール間で通信を行なう通信手段と、上記バッファ・メモ
    リと通信手段を制御する制御手段とを有することを特徴
    とするフォールト・トレラント・コンピュータ。
  6. 【請求項６】 請求項第５項記載のフォールト・トレラ
    ント・コンピュータにおいて、全てのメモリ・モジュー
    ルにキャッシュ・フラッシュ転送を通知するキャッシュ
    ・フラッシュ通知手段と、キャッシュ・ブロック毎にア
    ドレスとデータを転送し、全ての更新されたキャッシュ
    ・ブロック転送を連続して行なうキャッシュ・ブロック
    転送手段とを有することを特徴とするフォールト・トレ
    ラント・コンピュータのデータ転送方式。
  7. 【請求項７】 請求項第６項記載のフォールト・トレラ
    ント・コンピュータのデータ転送方式において、キャッ
    シュ・ブロック転送手段が全ての更新されたキャッシュ
    ・ブロックをメモリ・モジュールに転送した後、受信し
    たキャッシュ・ブロックを最後に記憶したメモリ・モジ
    ュールからプロセサ・モジュールへ応答を返す応答手段
    を有することを特徴とするフォールト・トレラント・コ
    ンピュータのデータ転送方式。
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DE4143452A DE4143452C2 (de) 1990-11-05 1991-11-05 Computer mit einer Mehrzahl von Prozessormodulen und einem Speichermodul
DE4136729A DE4136729C2 (de) 1990-11-05 1991-11-05 Cache-Steuereinrichtung
GB9412004A GB2277821B (en) 1990-11-05 1991-11-05 Fault tolerant computer and data transfer system therein
GB9123404A GB2251103B (en) 1990-11-05 1991-11-05 Cache controller,fault tolerant computer and data transfer system therein
US08/355,093 US5749091A (en) 1990-11-05 1994-12-13 Cache controller with index stack for coherency fault tolerance
US08/948,430 US6070232A (en) 1990-11-05 1997-10-10 Cache controller fault tolerant computer and data transfer system setting recovery points
US08/992,757 US5829030A (en) 1990-11-05 1997-12-17 System for performing cache flush transactions from interconnected processor modules to paired memory modules

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320274A (ja) * 1997-03-19 1998-12-04 Toshiba Corp キャッシュフラッシュ装置及び同装置を備えた計算機システム、記録媒体
KR100856626B1 (ko) * 2002-12-24 2008-09-03 엘지노텔 주식회사 캐시 플러시 시스템 및 방법
JP2014186521A (ja) * 2013-03-22 2014-10-02 Fujitsu Ltd 演算処理装置、情報処理装置、及び演算処理装置の制御方法
JP2016533555A (ja) * 2013-09-30 2016-10-27 ヴイエムウェア インコーポレイテッドＶＭｗａｒｅ，Ｉｎｃ． 仮想環境内での不揮発性メモリ状態の一貫した効率的ミラーリング
US10140212B2 (en) 2013-09-30 2018-11-27 Vmware, Inc. Consistent and efficient mirroring of nonvolatile memory state in virtualized environments by remote mirroring memory addresses of nonvolatile memory to which cached lines of the nonvolatile memory have been flushed
US10223026B2 (en) 2013-09-30 2019-03-05 Vmware, Inc. Consistent and efficient mirroring of nonvolatile memory state in virtualized environments where dirty bit of page table entries in non-volatile memory are not cleared until pages in non-volatile memory are remotely mirrored

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5829030A (en) * 1990-11-05 1998-10-27 Mitsubishi Denki Kabushiki Kaisha System for performing cache flush transactions from interconnected processor modules to paired memory modules
US6295581B1 (en) * 1998-02-20 2001-09-25 Ati Technologies, Inc. Method and apparatus for assuring cache coherency
JP4303803B2 (ja) * 1998-04-22 2009-07-29 株式会社東芝 キャッシュフラッシュ装置
EP1130516A1 (en) * 2000-03-01 2001-09-05 Hewlett-Packard Company, A Delaware Corporation Address mapping in solid state storage device
US6928521B1 (en) 2000-08-01 2005-08-09 International Business Machines Corporation Method, system, and data structures for using metadata in updating data in a storage device
US6983388B2 (en) * 2000-10-25 2006-01-03 Agere Systems Inc. Method and apparatus for reducing leakage power in a cache memory by using a timer control signal that removes power to associated cache lines
GB2379294B (en) * 2001-08-31 2005-06-01 Discreet Logic Inc Caching data
JP4381655B2 (ja) * 2002-05-31 2009-12-09 株式会社日立製作所 ストレージシステム、ストレージ装置、及び該ストレージ装置を利用した情報共有方法
JP4165747B2 (ja) * 2003-03-20 2008-10-15 株式会社日立製作所 記憶システム、制御装置及び制御装置のプログラム
US7392347B2 (en) * 2003-05-10 2008-06-24 Hewlett-Packard Development Company, L.P. Systems and methods for buffering data between a coherency cache controller and memory
US7003706B2 (en) * 2003-05-27 2006-02-21 International Business Machines Corporation Method, system, and program for improved device blocking and suspension
US7509890B2 (en) * 2004-05-27 2009-03-31 International Engine Intellectual Property Company, Llc Non-homogeneous engine component formed by powder metallurgy
US8019937B2 (en) * 2004-07-21 2011-09-13 Infortrend Technology, Inc. Applying storage device commit-cached-data-to-media functionality to improve data security in systems that allow storage devices to cache writes
US9536221B2 (en) * 2008-06-19 2017-01-03 Plentyoffish Media Ulc System and method for adaptive matching of user profiles based on viewing and contact activity for social relationship services
US9537706B2 (en) 2012-08-20 2017-01-03 Plentyoffish Media Ulc Apparatus, method and article to facilitate matching of clients in a networked environment
US9679259B1 (en) 2013-01-25 2017-06-13 Plentyoffish Media Ulc Systems and methods for training and employing a machine learning system in evaluating entity pairs
US11568008B2 (en) 2013-03-13 2023-01-31 Plentyoffish Media Ulc Apparatus, method and article to identify discrepancies between clients and in response prompt clients in a networked environment
US9672289B1 (en) 2013-07-23 2017-06-06 Plentyoffish Media Ulc Apparatus, method and article to facilitate matching of clients in a networked environment
US9870465B1 (en) 2013-12-04 2018-01-16 Plentyoffish Media Ulc Apparatus, method and article to facilitate automatic detection and removal of fraudulent user information in a network environment
US10540607B1 (en) 2013-12-10 2020-01-21 Plentyoffish Media Ulc Apparatus, method and article to effect electronic message reply rate matching in a network environment
US10108968B1 (en) 2014-03-05 2018-10-23 Plentyoffish Media Ulc Apparatus, method and article to facilitate automatic detection and removal of fraudulent advertising accounts in a network environment
US10387795B1 (en) 2014-04-02 2019-08-20 Plentyoffish Media Inc. Systems and methods for training and employing a machine learning system in providing service level upgrade offers
US9836533B1 (en) 2014-04-07 2017-12-05 Plentyoffish Media Ulc Apparatus, method and article to effect user interest-based matching in a network environment
WO2016032784A1 (en) 2014-08-25 2016-03-03 Rambus Inc. Buffer circuit with adaptive repair capability
KR102131337B1 (ko) * 2014-10-20 2020-07-07 한국전자통신연구원 고장 제어 기능을 구비한 캐시 메모리
US11061751B2 (en) * 2018-09-06 2021-07-13 Micron Technology, Inc. Providing bandwidth expansion for a memory sub-system including a sequencer separate from a controller
US11080210B2 (en) 2018-09-06 2021-08-03 Micron Technology, Inc. Memory sub-system including an in package sequencer separate from a controller

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62272339A (ja) * 1986-05-21 1987-11-26 Fujitsu Ltd メモリ制御方式
JPH01128156A (ja) * 1987-11-13 1989-05-19 Fujitsu Ltd マルチプロセッサシステムにおけるキャッシュ制御方式

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142234A (en) * 1977-11-28 1979-02-27 International Business Machines Corporation Bias filter memory for filtering out unnecessary interrogations of cache directories in a multiprocessor system
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
EP0128945B1 (en) * 1982-12-09 1991-01-30 Sequoia Systems, Inc. Memory backup system
US5038277A (en) * 1983-11-07 1991-08-06 Digital Equipment Corporation Adjustable buffer for data communications in a data processing system
EP0163096B1 (de) * 1984-04-26 1988-11-17 BBC Brown Boveri AG Einrichtung zur Rettung eines Rechnerzustandes
US4638431A (en) * 1984-09-17 1987-01-20 Nec Corporation Data processing system for vector processing having a cache invalidation control unit
US4814971A (en) * 1985-09-11 1989-03-21 Texas Instruments Incorporated Virtual memory recovery system using persistent roots for selective garbage collection and sibling page timestamping for defining checkpoint state
US4811209A (en) * 1986-07-31 1989-03-07 Hewlett-Packard Company Cache memory with multiple valid bits for each data indication the validity within different contents
JP2514208B2 (ja) * 1987-07-15 1996-07-10 富士通株式会社 ホットスタンドバイメモリ−コピ−方式
GB2210480B (en) * 1987-10-02 1992-01-29 Sun Microsystems Inc Flush support
US5233702A (en) * 1989-08-07 1993-08-03 International Business Machines Corporation Cache miss facility with stored sequences for data fetching
US5257370A (en) * 1989-08-29 1993-10-26 Microsoft Corporation Method and system for optimizing data caching in a disk-based computer system
IE860318L (en) * 1990-10-01 1986-08-05 Digital Equipment Corp System bus for a multi-cache data processing system
US5274799A (en) * 1991-01-04 1993-12-28 Array Technology Corporation Storage device array architecture with copyback cache

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62272339A (ja) * 1986-05-21 1987-11-26 Fujitsu Ltd メモリ制御方式
JPH01128156A (ja) * 1987-11-13 1989-05-19 Fujitsu Ltd マルチプロセッサシステムにおけるキャッシュ制御方式

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320274A (ja) * 1997-03-19 1998-12-04 Toshiba Corp キャッシュフラッシュ装置及び同装置を備えた計算機システム、記録媒体
KR100856626B1 (ko) * 2002-12-24 2008-09-03 엘지노텔 주식회사 캐시 플러시 시스템 및 방법
JP2014186521A (ja) * 2013-03-22 2014-10-02 Fujitsu Ltd 演算処理装置、情報処理装置、及び演算処理装置の制御方法
JP2016533555A (ja) * 2013-09-30 2016-10-27 ヴイエムウェア インコーポレイテッドＶＭｗａｒｅ，Ｉｎｃ． 仮想環境内での不揮発性メモリ状態の一貫した効率的ミラーリング
US10140212B2 (en) 2013-09-30 2018-11-27 Vmware, Inc. Consistent and efficient mirroring of nonvolatile memory state in virtualized environments by remote mirroring memory addresses of nonvolatile memory to which cached lines of the nonvolatile memory have been flushed
US10223026B2 (en) 2013-09-30 2019-03-05 Vmware, Inc. Consistent and efficient mirroring of nonvolatile memory state in virtualized environments where dirty bit of page table entries in non-volatile memory are not cleared until pages in non-volatile memory are remotely mirrored

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