JPH11330808A - Matching circuit - Google Patents
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- JPH11330808A JPH11330808A JP10138555A JP13855598A JPH11330808A JP H11330808 A JPH11330808 A JP H11330808A JP 10138555 A JP10138555 A JP 10138555A JP 13855598 A JP13855598 A JP 13855598A JP H11330808 A JPH11330808 A JP H11330808A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロ波帯用の
電子機器に於ける誘電体基板上に形成した整合回路に関
する。半導体技術等の進歩により各種の部品並びに装置
の小型化が進み、マイクロ波帯用の電子機器に於いて
も、トランジスタや抵抗等の電子部品の小型化が図ら
れ、それに対応して誘電体基板上の配線パターンも微細
化されている。このような微細化された配線パターンに
於いて、外部との接続の為の例えばボンディングパッド
等の或る程度の幅のパターンが必要となる。即ち、幅の
異なる配線パターンを設けることになり、それに伴う特
性インピーダンスの整合をとる構成が必要となる。The present invention relates to a matching circuit formed on a dielectric substrate in an electronic device for a microwave band. Advances in semiconductor technology have led to the miniaturization of various components and devices, and in the electronic equipment for microwave bands, the miniaturization of electronic components such as transistors and resistors has been achieved. The upper wiring pattern has also been miniaturized. In such a miniaturized wiring pattern, a pattern having a certain width such as a bonding pad for connection to the outside is required. That is, wiring patterns having different widths are provided, and a configuration for matching the characteristic impedance is required.
【０００２】[0002]
【従来の技術】図１２は従来例の説明図であり、（Ａ）
は配線パターンの一例を示し、（Ｂ）はそのＸ−Ｘ’線
に沿った断面図、（Ｃ），（Ｄ）は他の例の要部断面図
を示す。配線パターンとして、（Ａ）に示すように、ボ
ンディングパッド用としての広幅ライン部８５と、各種
電子部品等と接続して電子回路を構成する為の細幅ライ
ン部８６とからなるライン８４が誘電体基板８１上に形
成され、（Ｂ）に示すように、誘電体基板８１の下面に
アース配線層８２が形成されている。2. Description of the Related Art FIG. 12 is an explanatory view of a conventional example.
Shows an example of a wiring pattern, (B) is a cross-sectional view along the line XX ', and (C) and (D) are cross-sectional views of main parts of another example. As a wiring pattern, as shown in FIG. 3A, a line 84 composed of a wide line portion 85 for a bonding pad and a narrow line portion 86 for connecting to various electronic components and the like to form an electronic circuit is made of a dielectric material. A ground wiring layer 82 is formed on the lower surface of the dielectric substrate 81 as shown in FIG.
【０００３】誘電体基板８１は、使用周波数帯に於ける
誘電体損が小さい材料が選択されて使用されており、こ
の誘電体基板８１上に各種の配線パターンを形成し、各
種の電子部品を搭載して、所望の高周波回路を構成する
ことになる。その場合に、微細化されて細幅ライン部８
６の幅が益々狭くなり、外部との接続の為のボンディン
グパッド用としては、広幅ライン部８５を形成する必要
が生じる。或いは、搭載する半導体集積回路のリードピ
ッチが益々小さくなることに対応して、接続部分を細幅
ライン部とし、それから延長した部分の幅を所定の幅に
広げた広幅ライン部とする場合もある。As the dielectric substrate 81, a material having a small dielectric loss in a used frequency band is selected and used, and various wiring patterns are formed on the dielectric substrate 81, and various electronic components are formed. By mounting it, a desired high-frequency circuit is formed. In this case, the fine line portion 8 is miniaturized.
6, the width of the line 6 becomes narrower, and it becomes necessary to form a wide line portion 85 for a bonding pad for connection to the outside. Alternatively, in response to the increasingly smaller lead pitch of the semiconductor integrated circuit to be mounted, the connection portion may be a narrow line portion, and the width of the extended portion may be widened to a predetermined width in some cases. .
【０００４】このような広幅ライン部８５と細幅ライン
部８６とが存在すると、高周波帯に於いては、低周波帯
では問題とならない特性インピーダンスの不整合による
特性劣化が生じる。マイクロストリップラインに於ける
特性インピーダンスＺ0 は、簡略化された一般式とし
て、例えば、 Ｚ0 ＝〔６０／（εre）1/2 〕ｌｎ（５．９８Ｈ／０．
８Ｗ＋ｔ） が知られている。なお、εre＝誘電体基板の等価誘電率
＝０．４７５εr ＋０．６７、εr ＝比誘電率、Ｈ＝誘
電体基板の厚さ、Ｗ＝ラインの幅、ｔ＝ラインの厚さで
ある。従って、ラインの幅Ｗが広くなるに従って特性イ
ンピーダンスＺ0 は小さくなる傾向を有するから、広幅
ライン部８５の特性インピーダンスは、細幅ライン部８
６の特性インピーダンスに比較して小さくなる。When such a wide line portion 85 and a narrow line portion 86 are present, in a high frequency band, characteristic deterioration due to characteristic impedance mismatching which does not matter in a low frequency band occurs. The characteristic impedance Z 0 in the microstrip line is represented by a simplified general formula, for example, Z 0 = [60 / (ε re ) 1/2 ] ln (5.98H / 0.
8W + t) are known. Ε re = Equivalent permittivity of dielectric substrate = 0.475ε r +0.67, ε r = Relative permittivity, H = dielectric substrate thickness, W = line width, t = line thickness is there. Accordingly, the characteristic impedance Z 0 tends to decrease as the line width W increases, so that the characteristic impedance of the wide line portion 85 is reduced by the narrow line portion 8.
6 becomes smaller than the characteristic impedance.
【０００５】そこで、図１２の（Ｃ）の断面図に示すよ
うに、広幅ライン部８５と細幅ライン部８６との下部の
厚さを異ならせた誘電体基板８１ａを用いることによ
り、広幅ライン部８５と細幅ライン部８６との特性イン
ピーダンスを例えば５０Ωとする構成が考えられてい
る。しかし、誘電体基板８１ａの厚さが配線パターンに
対応して異なることから、誘電体基板８１ａの設計，製
作が困難となり、且つアース配線層８２ａに段差が生じ
ることから、この段差による高周波信号の反射や損失が
生じる問題がある。更には、誘電体基板８１ａをケース
等に実装する場合、その裏面（アース配線層８２ａ）に
段差があることから、安定な実装が困難となる。Therefore, as shown in the cross-sectional view of FIG. 12C, by using a dielectric substrate 81a in which the lower portions of the wide line portion 85 and the narrow line portion 86 have different thicknesses, the wide line portion is formed. A configuration is considered in which the characteristic impedance between the section 85 and the narrow line section 86 is, for example, 50Ω. However, since the thickness of the dielectric substrate 81a differs according to the wiring pattern, it becomes difficult to design and manufacture the dielectric substrate 81a, and a step occurs in the ground wiring layer 82a. There is a problem of reflection and loss. Furthermore, when the dielectric substrate 81a is mounted on a case or the like, since there is a step on the back surface (the ground wiring layer 82a), stable mounting becomes difficult.
【０００６】又図１２の（Ｄ）の断面図に示すように、
誘電体基板８１ｂに、その下面のアース配線層８２と中
間のアース配線層８３とを形成し、その誘電体基板８１
ｂの上面に（Ａ）に示すような配線パターンを形成した
構成が知られており、その場合に、広幅ライン部８５の
下部に対向する中間のアース配線層８３を点線８３ａに
示すように削除し、広幅ライン部８５の特性インピーダ
ンスと、細幅ライン部８６の特性インピーダンスとを一
致させる構成が考えられている。Further, as shown in the sectional view of FIG.
On the dielectric substrate 81b, a ground wiring layer 82 on the lower surface and an intermediate ground wiring layer 83 are formed.
It is known that a wiring pattern as shown in FIG. 3A is formed on the upper surface of the wiring line b. In this case, the middle ground wiring layer 83 facing the lower part of the wide line portion 85 is deleted as shown by a dotted line 83a. A configuration is considered in which the characteristic impedance of the wide line portion 85 and the characteristic impedance of the narrow line portion 86 match.
【０００７】[0007]
【発明が解決しようとする課題】数１０ＧＨｚ帯のマイ
クロ波帯の配線パターンとして、図１２の（Ａ）に示す
場合、広幅ライン部８５と細幅ライン部８６との特性イ
ンピーダンスが不整合となり、それを回避する為の
（Ｃ）に示す構成は、前述のように、製作が困難となる
と共に、アース配線層８２の段差による反射及び損失の
増加の問題がある。又（Ｄ）に示す構成は、誘電体基板
８１ｂの厚さが同一であり、中間アース配線層８３を形
成するだけであるから、製作も比較的容易である利点が
ある。しかし、広幅ライン部８５と細幅ライン部８６と
の特性インピーダンスを等しくしたとしても、その接続
部分は特性インピーダンスが急激に変化することから、
反射及び損失が生じる問題がある。In the case of a microwave pattern of several tens GHz band shown in FIG. 12A, characteristic impedances of the wide line portion 85 and the narrow line portion 86 are mismatched. As described above, the configuration shown in FIG. 3C for avoiding this problem has problems in that it is difficult to manufacture and increases reflection and loss due to the step of the ground wiring layer 82. The configuration shown in FIG. 3D has the advantage that the dielectric substrate 81b has the same thickness and only the intermediate ground wiring layer 83 is formed, so that the manufacture is relatively easy. However, even if the characteristic impedance of the wide line portion 85 and the characteristic impedance of the narrow line portion 86 are equalized, the characteristic impedance of the connection portion changes abruptly.
There is a problem of reflection and loss.
【０００８】図１３は従来例のシミュレーションの説明
図であり、図１２の（Ａ）に示す配線パターンで、誘電
体基板は図１２の（Ｄ）に示す構成の場合について、図
１３の（Ａ）はコンピュータによるシミュレーション構
成を示し、（Ｂ）は配線パターン、（Ｃ）は断面図を示
す。又９１，９２は一方が信号源の時に他方が基準特性
インピーダンス５０Ωの負荷となる機能を示す。又９５
は広幅ライン部、９６は細幅ライン部、９７は接続部、
Ｗ１は広幅ライン部９５の幅、Ｗ２は細幅ライン部９６
の幅、Ｌ１は広幅ライン部９５の長さ、Ｌ２は細幅ライ
ン部９６の長さ、Ｈ１は広幅ライン部９５の下部の誘電
体層の厚さ、Ｈ２は細幅ライン部９６の下部の誘電体層
の厚さを示す。FIG. 13 is an explanatory view of a simulation of a conventional example. In the case of the wiring pattern shown in FIG. 12A, the dielectric substrate has a structure shown in FIG. () Shows a computer simulation configuration, (B) shows a wiring pattern, and (C) shows a sectional view. Reference numerals 91 and 92 denote a function in which one is a signal source and the other is a load having a reference characteristic impedance of 50Ω. Also 95
Is a wide line portion, 96 is a narrow line portion, 97 is a connection portion,
W1 is the width of the wide line section 95, and W2 is the narrow line section 96.
, L1 is the length of the wide line portion 95, L2 is the length of the narrow line portion 96, H1 is the thickness of the dielectric layer below the wide line portion 95, and H2 is the thickness of the lower portion of the narrow line portion 96. 2 shows the thickness of the dielectric layer.
【０００９】そして、Ｗ１＝０．６２ｍｍ、Ｌ１＝１．
５ｍｍ、Ｗ２＝０．２ｍｍ、Ｌ２＝３．５ｍｍ、広幅ラ
イン部９５と細幅ライン部９６との厚さＴ＝２５μｍ、
Ｈ１＝０．３３５ｍｍ、Ｈ２＝０．１ｍｍとし、接続部
９７は広幅ライン部９５と細幅ライン部９６との間を接
続する部分だけとし、又上面空間は１ｍとした。又誘電
体基板の比誘電率を３．４、誘電体損を０．００１、比
透磁率を１とし、又導電率を５．８×１０7 （Ｓ／ｍ）
とし、これらのパラメータを設定してシミュレーション
を行い、Ｓパラメータを０．１ＧＨｚ〜２０．１ＧＨｚ
について求めた。Then, W1 = 0.62 mm, L1 = 1.
5 mm, W2 = 0.2 mm, L2 = 3.5 mm, thickness T of the wide line portion 95 and the narrow line portion 96 = 25 μm,
H1 = 0.335 mm and H2 = 0.1 mm, the connection portion 97 was only a portion connecting the wide line portion 95 and the narrow line portion 96, and the upper surface space was 1 m. The relative permittivity of the dielectric substrate is 3.4, the dielectric loss is 0.001, the relative magnetic permeability is 1, and the conductivity is 5.8 × 10 7 (S / m).
Simulation was performed by setting these parameters, and the S parameter was set to 0.1 GHz to 20.1 GHz.
Asked about.
【００１０】図１４はそのシミュレーション結果を示
し、横軸は０．１ＧＨｚ〜２０．１ＧＨｚの周波数を示
し、縦軸は、Ｓ１１，Ｓ２２については０〜−５０ｄ
Ｂ、Ｓ１２，Ｓ２１については０．４〜−１．６ｄＢを
示す。例えば、１０ＧＨｚに於いて、Ｓ１１＝−１４．
９ｄＢ、Ｓ２１＝−０．４１ｄＢとなった。しかし、反
射係数を表すＳ１１は−２０ｄＢ程度必要とするもので
あるが、Ｓ１１は充分な値を得ることができず、又伝送
係数を表すＳ２１は０に近い程、特性が良いことになる
が、−０．４１ｄＢの大きな値を示す結果となった。即
ち、前述の従来例の構成では充分な高周波特性を得るこ
とが困難であった。本発明は、広幅ライン部と細幅ライ
ン部との間の整合をとり、高周波特性を改善することを
目的とする。FIG. 14 shows the results of the simulation. The horizontal axis shows the frequency of 0.1 GHz to 20.1 GHz, and the vertical axis shows 0 to -50 d for S11 and S22.
B, S12, and S21 indicate 0.4 to -1.6 dB. For example, at 10 GHz, S11 = −14.
9 dB and S21 = −0.41 dB. However, although S11 representing the reflection coefficient requires about -20 dB, a sufficient value cannot be obtained for S11, and the characteristic becomes better as S21 representing the transmission coefficient is closer to 0. , -0.41 dB. That is, it was difficult to obtain sufficient high-frequency characteristics with the configuration of the above-described conventional example. SUMMARY OF THE INVENTION It is an object of the present invention to provide matching between a wide line portion and a narrow line portion to improve high frequency characteristics.
【００１１】[0011]
【課題を解決するための手段】本発明の整合回路は、
（１）複数のアース配線層を有する誘電体基板と、この
誘電体基板に形成した広幅ライン部と細幅ライン部とを
含むラインとを有し、広幅ライン部と細幅ライン部との
間を直線状又は曲線状に幅が変化する整合部を介して接
続し、且つ広幅ライン部に対向する一つのアース配線層
を削除した構成を有するもので、広幅ライン部と細幅ラ
イン部との特性インピーダンスを等しくし且つ整合部に
より特性インピーダンスの急変を無くすことができる。The matching circuit according to the present invention comprises:
(1) A dielectric substrate having a plurality of ground wiring layers, and a line including a wide line portion and a narrow line portion formed on the dielectric substrate, between the wide line portion and the narrow line portion. Are connected via a matching portion whose width changes linearly or in a curved line, and one ground wiring layer facing the wide line portion is deleted, and the wide line portion and the narrow line portion are connected to each other. The characteristic impedance can be made equal, and the matching section can eliminate a sudden change in the characteristic impedance.
【００１２】又（２）少なくとも下面と中間とにアース
配線層２，３を有する誘電体基板１と、この誘電体基板
１上に形成した広幅ライン部５と細幅ライン部６とを含
むライン４を有し、広幅ライン部５と細幅ライン部６と
の間を直線状又は曲線状に幅が変化する整合部７を介し
て接続し、且つ広幅ライン部５に対向する中間のアース
配線層３を削除した構成とする。即ち、図１の（Ｂ）の
点線３ａに示すように、中間のアース配線層３を削除
し、整合部７と細幅ライン部６とに対向する中間のアー
ス配線層３は残すものである。(2) A line including a dielectric substrate 1 having ground wiring layers 2 and 3 at least on the lower surface and the middle, and a wide line portion 5 and a narrow line portion 6 formed on the dielectric substrate 1 4, a middle ground wire that connects between the wide line portion 5 and the narrow line portion 6 via a matching portion 7 whose width changes linearly or curvedly, and faces the wide line portion 5. The layer 3 is omitted. That is, as shown by a dotted line 3a in FIG. 1B, the middle ground wiring layer 3 is deleted, and the middle ground wiring layer 3 facing the matching portion 7 and the narrow line portion 6 is left. .
【００１３】又（３）少なくと下面と中間と上面とにア
ース配線層を有する誘電体基板と、この誘電体基板上の
アース配線層と間隔を保持して、誘電体基板上に形成し
た広幅ライン部と細幅ライン部とを含むラインを有し、
広幅ライン部と細幅ライン部との間を直線状又は曲線状
に幅が連続的に変化する整合部を介して接続し、且つ広
幅ライン部に対向する中間のアース配線層を削除した構
成とする。(3) A dielectric substrate having at least a ground wiring layer on the lower surface, the middle and the upper surface, and a wide width formed on the dielectric substrate while maintaining a distance from the ground wiring layer on the dielectric substrate. Having a line including a line portion and a narrow line portion,
A configuration in which the wide line portion and the narrow line portion are connected via a matching portion whose width continuously changes in a straight line or a curved line, and an intermediate ground wiring layer facing the wide line portion is removed. I do.
【００１４】又（４）少なくとも上下面にアース配線層
を有する誘電体基板と、広幅ライン部と細幅ライン部と
を含むラインとを有し、広幅ライン部と細幅ライン部と
の間を直線状又は曲線状に幅が連続的に変化する整合部
を介して接続し、細幅ラインの上下面を誘電体基板の誘
電体層で支持し、この誘電体基板の広幅ライン部上の誘
電体層及び上面のアース配線層を削除した構成とする。(4) A dielectric substrate having ground wiring layers on at least the upper and lower surfaces, and a line including a wide line portion and a narrow line portion, wherein a gap between the wide line portion and the narrow line portion is provided. It is connected via a matching portion whose width changes continuously in a straight line or a curved line, and the upper and lower surfaces of the narrow line are supported by the dielectric layer of the dielectric substrate. The body layer and the ground wiring layer on the upper surface are removed.
【００１５】又（５）前述の各整合回路に於けるライン
部は、広幅ライン部と、この広幅ライン部の延長線上か
ら所定の角度で延長する細幅ライン部との間を、直線状
又は曲線状に連続的に幅が変化する整合部を介して接続
することができる。(5) The line portion in each of the above-mentioned matching circuits is linear or linear between a wide line portion and a narrow line portion extending at a predetermined angle from an extension of the wide line portion. The connection can be made via a matching portion whose width continuously changes in a curved manner.
【００１６】[0016]
【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、（Ａ）は要部上面図、（Ｂ）は（Ａ）
のＹ−Ｙ’線に沿った要部断面図を示す。同図に於い
て、１は誘電体基板、２は下面のアース配線層、３は中
間のアース配線層、４はライン、５は広幅ライン部、６
は細幅ライン部、７は整合部を示す。即ち、マイクロス
トリップライン構造の場合を示す。FIG. 1 is an explanatory view of a first embodiment of the present invention. FIG. 1A is a top view of a main part, and FIG.
Is a cross-sectional view of a main part taken along line YY ′ of FIG. In the figure, 1 is a dielectric substrate, 2 is a ground wiring layer on the lower surface, 3 is an intermediate ground wiring layer, 4 is a line, 5 is a wide line portion, 6
Indicates a narrow line portion, and 7 indicates a matching portion. That is, the case of a microstrip line structure is shown.
【００１７】誘電体基板１の下面は通常全面にわたって
アース配線層２が形成されている。又中間のアース配線
層３は、下面のアース配線層２とスルーホール等によっ
て接続され、上面のライン４のパターンに対応して全面
或いは所要領域に形成されている。又誘電体基板１の上
面に形成したライン４の広幅ライン部５と細幅ライン部
６との間を整合部７を介して接続した構成とするもの
で、その接続部７は、幅が直線状に連続的に変化する場
合を示しているが、円弧状等の曲線状に連続的に変化す
るように構成することも可能である。A ground wiring layer 2 is usually formed over the entire lower surface of the dielectric substrate 1. The intermediate ground wiring layer 3 is connected to the ground wiring layer 2 on the lower surface by through holes or the like, and is formed on the entire surface or in a required area corresponding to the pattern of the line 4 on the upper surface. The wide line portion 5 and the narrow line portion 6 of the line 4 formed on the upper surface of the dielectric substrate 1 are connected via a matching portion 7, and the connecting portion 7 has a straight line width. Although the case where the shape changes continuously is shown, it is also possible to adopt a configuration in which the shape changes continuously in a curved shape such as an arc shape.
【００１８】又中間のアース配線層３は、広幅ライン部
５の下部に対向する部分を削除する。即ち、点線３ａで
示す部分を削除した構成とする。それによって、広幅ラ
イン部５の特性インピーダンスと細幅ライン部６の特性
インピーダンスを等しくし、且つ広幅ライン部５と細幅
ライン部６とを接続する部分の特性インピーダンスの変
化を滑らかにすることができる。それによって、高周波
特性を改善することができる。In the middle ground wiring layer 3, a portion facing the lower part of the wide line portion 5 is deleted. That is, the configuration shown by the dotted line 3a is deleted. Thereby, the characteristic impedance of the wide line section 5 and the characteristic impedance of the narrow line section 6 are made equal, and the change in the characteristic impedance of the portion connecting the wide line section 5 and the narrow line section 6 is smoothed. it can. Thereby, high frequency characteristics can be improved.
【００１９】図２は本発明の第２の実施の形態の説明図
であり、（Ａ）は要部上面図、（Ｂ）は要部断面図を示
す。同図に於いて、１１は誘電体基板、１２は下面のア
ース配線層、１３は中間のアース配線層、１４はライ
ン、１５は広幅ライン部、１６は細幅ライン部、１７は
整合部、１８は上面のアース配線層を示す。即ち、グラ
ンド付コプレーウェーブガイド構造の場合を示す。FIGS. 2A and 2B are explanatory views of a second embodiment of the present invention. FIG. 2A is a top view of a main part, and FIG. 2B is a sectional view of the main part. In the figure, 11 is a dielectric substrate, 12 is a lower ground wiring layer, 13 is an intermediate ground wiring layer, 14 is a line, 15 is a wide line section, 16 is a narrow line section, 17 is a matching section, Reference numeral 18 denotes a ground wiring layer on the upper surface. That is, the case of the co-play waveguide structure with the ground is shown.
【００２０】この場合も、中間のアース配線層１３を点
線１３ａで示すように、広幅ライン部１５の下部に対向
する部分を削除する。従って、中間のアース配線層１３
は、細幅ライン部１６と整合部１７とを含む領域に存在
し、広幅ライン部１５と細幅ライン部１６との特性イン
ピーダンスを等しくし、且つ広幅ライン部１５と細幅ラ
イン部１６とを接続する部分の特性インピーダンスの変
化を滑らかにすることができる。Also in this case, as shown by a dotted line 13a, a portion of the intermediate ground wiring layer 13 facing the lower part of the wide line portion 15 is deleted. Therefore, the intermediate ground wiring layer 13
Exists in a region including the narrow line portion 16 and the matching portion 17, equalizes the characteristic impedance of the wide line portion 15 and the narrow line portion 16, and connects the wide line portion 15 and the narrow line portion 16. The change in the characteristic impedance of the connecting portion can be smoothed.
【００２１】図３は本発明の第３の実施の形態の説明図
であり、（Ａ）は要部上面図、（Ｂ）は要部断面図を示
す。同図に於いて、２１は誘電体基板、２２は下面のア
ース配線層、２３は上面のアース配線層、２４はライ
ン、２５は広幅ライン部、２６は細幅ライン部、２７は
整合部である。FIGS. 3A and 3B are explanatory views of a third embodiment of the present invention. FIG. 3A is a top view of a main part, and FIG. 3B is a sectional view of the main part. In the figure, 21 is a dielectric substrate, 22 is a ground wiring layer on the lower surface, 23 is a ground wiring layer on the upper surface, 24 is a line, 25 is a wide line portion, 26 is a narrow line portion, and 27 is a matching portion. is there.
【００２２】細幅ライン部２６は、誘電体基板２１の誘
電体層によって上下が挟まれた構成となり、広幅ライン
部２５と同一の幅とすると、細幅ライン部２６の特性イ
ンピーダンスは小さくなるが、幅を細くしているから、
広幅ライン部２５の特性インピーダンスと等しくするこ
とができる。そして、広幅ライン部２５と細幅ライン部
２６との間を、幅が連続的に変化する整合部２７を介し
て接続し、この整合部２７の上下も誘電体層によって挟
まれた構成として、特性インピーダンスの変化を滑らか
にすることができる。この実施の形態の構成は、例え
ば、パッケージからラインを誘電体層で絶縁して導出す
る場合に適用することができる。The narrow line portion 26 is vertically sandwiched by the dielectric layers of the dielectric substrate 21. If the narrow line portion 26 has the same width as the wide line portion 25, the characteristic impedance of the narrow line portion 26 is small. , Because the width is narrower,
The characteristic impedance of the wide line portion 25 can be made equal. The wide line portion 25 and the narrow line portion 26 are connected via a matching portion 27 having a continuously changing width, and the upper and lower portions of the matching portion 27 are sandwiched by dielectric layers. The characteristic impedance can be smoothly changed. The configuration of this embodiment can be applied to, for example, a case where a line is led out of a package with a dielectric layer insulated.
【００２３】図４は本発明の実施の形態の整合部のパタ
ーンの説明図であり、（Ａ）は広幅ライン部ＷＬと細幅
ライン部ＮＬとの間の整合部ＭＬを凹曲線で連続的に幅
が変化する構成した場合を示し、図１又は図２に於いて
は、点線より右側の整合部ＭＬと細幅ライン部ＮＬとに
対向する中間のアース配線層を残し、点線より左側の広
幅ライン部ＷＬと対向する中間のアース配線層を削除す
る。又図３に於いては、広幅ライン部ＷＬの上面の誘電
体層とアース配線層とを削除する。FIG. 4 is an explanatory view of a pattern of a matching portion according to the embodiment of the present invention. FIG. 4A shows a continuous matching portion ML between a wide line portion WL and a narrow line portion NL in a concave curve. 1 and 2, the middle ground wiring layer facing the matching portion ML and the narrow line portion NL on the right side of the dotted line is left in FIG. 1 or FIG. The intermediate ground wiring layer facing the wide line portion WL is deleted. Also, in FIG. 3, the dielectric layer and the ground wiring layer on the upper surface of the wide line portion WL are deleted.
【００２４】又（Ｂ）は広幅ライン部ＷＬと細幅ライン
部ＮＬとの間の整合部ＭＬを、凸曲線で連続的に幅が変
化する構成とした場合を示し、（Ａ）と同様に、図１又
は図２に於いては、点線より左側の広幅ライン部ＷＬと
対向する中間のアース配線層を削除、或いは、図３に於
いては、広幅ラインＷＬの上面の誘電体層とアース配線
層とを削除する。FIG. 3B shows a case where the matching portion ML between the wide line portion WL and the narrow line portion NL has a configuration in which the width continuously changes with a convex curve, as in FIG. 1 or 2, the middle ground wiring layer facing the wide line portion WL on the left side of the dotted line is removed, or in FIG. 3, the dielectric layer on the upper surface of the wide line WL is connected to the ground. Delete the wiring layer.
【００２５】又（Ｃ）は広幅ライン部ＷＬの延長線に対
して細幅ライン部ＮＬを角度θの方向に延長し、広幅ラ
イン部ＷＬと細幅ライン部ＮＬとの間の整合部ＭＬを、
直線状に幅が変化する構成とした場合を示す。この場合
も、図１又は図２に於いては、点線より左側の広幅ライ
ン部ＷＬに対向する中間のアース配線層を削除し、図３
に於いては広幅ライン部ＷＬの上面の誘電体層とアース
配線層とを削除する。又図１乃至図４に於ける整合部
７，１７，２７，ＭＬの長さは、広幅ライン部と細幅ラ
イン部との寸法比，誘電体基板の比誘電率，使用波長等
に対応して最適値を得ることができる。(C) extends the narrow line portion NL in the direction of the angle θ with respect to the extension of the wide line portion WL, and forms a matching portion ML between the wide line portion WL and the narrow line portion NL. ,
The case where the width changes linearly is shown. Also in this case, in FIG. 1 or FIG. 2, an intermediate ground wiring layer facing the wide line portion WL on the left side of the dotted line is deleted, and FIG.
In this case, the dielectric layer and the ground wiring layer on the upper surface of the wide line portion WL are deleted. The lengths of the matching portions 7, 17, 27, and ML in FIGS. 1 to 4 correspond to the dimensional ratio between the wide line portion and the narrow line portion, the relative permittivity of the dielectric substrate, the wavelength used, and the like. To obtain the optimal value.
【００２６】図５は本発明の実施の形態のシミュレーシ
ョンの説明図であり、（Ａ）はコンピュータによるシミ
ュレーション構成を示し、（Ｂ）は配線パターン、
（Ｃ）は要部の断面図を示す。又３１，３２は一方が信
号源の時に他方は基準特性インピーダンス５０Ωの負荷
の機能を有するものである。又３５，４５は広幅ライン
部、３６，４６は細幅ライン部、３７，４７は接続部、
４１は誘電体基板、４２は下面のアース配線層、４３は
中間のアース配線層、４４はライン、Ｗ１は広幅ライン
部４５の幅、Ｗ２は細幅ライン部４６の幅、Ｌ１は広幅
ライン部４５の長さ、Ｌ２は細幅ライン部４６の長さ、
Ｌ３は整合部４７の長さ、Ｈ１は広幅ライン部４５の下
部の誘電体層の厚さ、Ｈ２は細幅ライン部４６の下部の
誘電体層の厚さ、Ｔはライン部４５，４６の厚さを示
す。FIGS. 5A and 5B are diagrams for explaining a simulation according to the embodiment of the present invention. FIG. 5A shows a simulation configuration by a computer, FIG.
(C) shows a sectional view of a main part. Reference numerals 31 and 32 each have a function of a load having a reference characteristic impedance of 50Ω when one is a signal source. 35 and 45 are wide line portions, 36 and 46 are narrow line portions, 37 and 47 are connection portions,
41 is a dielectric substrate, 42 is a ground wiring layer on the lower surface, 43 is an intermediate ground wiring layer, 44 is a line, W1 is the width of the wide line portion 45, W2 is the width of the narrow line portion 46, and L1 is the wide line portion. 45, L2 is the length of the narrow line portion 46,
L3 is the length of the matching portion 47, H1 is the thickness of the dielectric layer below the wide line portion 45, H2 is the thickness of the dielectric layer below the narrow line portion 46, and T is the thickness of the line portions 45 and 46. Indicates the thickness.
【００２７】この場合の整合部４７は直線状に幅が連続
的に変化する構成の場合を示し、広幅ライン部と細幅ラ
イン部と整合部との寸法について、Ｗ１＝０．７４ｍ
ｍ、Ｌ１＝１ｍｍ、Ｗ２＝０．２ｍｍ、Ｌ２＝３．７３
ｍｍ、Ｌ３＝０．２７ｍｍ、厚さＴ＝２５μｍ、導電率
＝５．８×１０7 （Ｓ／ｍ）とし、又誘電体基板４１に
ついて、Ｈ１＝０．３３５ｍｍ、Ｈ２＝０．１ｍｍ、比
誘電率＝３．４、比透磁率＝１、誘電体損＝０．００１
ライン４４上の空間を１ｍとした条件を、（Ａ）のコン
ピュータによるシミュレーション構成に設定し、０．１
ＧＨｚ〜２０．１ＧＨｚの周波数帯域に於いてシミュレ
ーションを行った。The matching portion 47 in this case shows a configuration in which the width continuously changes linearly, and W1 = 0.74 m for the dimensions of the wide line portion, the narrow line portion, and the matching portion.
m, L1 = 1 mm, W2 = 0.2 mm, L2 = 3.73
mm, L3 = 0.27 mm, thickness T = 25 μm, conductivity = 5.8 × 10 7 (S / m), and the dielectric substrate 41 has H1 = 0.335 mm, H2 = 0.1 mm, ratio Dielectric constant = 3.4, relative permeability = 1, dielectric loss = 0.001
The condition where the space on the line 44 was 1 m was set in the computer simulation configuration of FIG.
The simulation was performed in a frequency band of GHz to 20.1 GHz.
【００２８】図６は前述の条件によってシミュレーショ
ンを行った結果のＳ１１，Ｓ２１，Ｓ２２，Ｓ１２のＳ
パラメータを示し、横軸は０．１ＧＨｚ〜２０．１ＧＨ
ｚの周波数、縦軸は、Ｓ１１，Ｓ２２は０〜−５０ｄ
Ｂ、Ｓ１２，Ｓ２１は０．４〜−１．６ｄＢとした場合
を示す。このシミュレーション結果、０〜１０ＧＨｚに
於いての最悪値は、Ｓ１１＝−２０．６ｄＢ、Ｓ２１＝
−０．２３ｄＢとなった。このシミュレーション結果
と、従来例の図１３に示すシミュレーション結果とを対
比すると、本発明の実施の形態による方が反射係数を表
すＳ１１は、−２０ｄＢ以下となり、又伝送係数を表す
Ｓ２１も改善されている。FIG. 6 shows S11, S21, S22, and S12 of the result of the simulation performed under the conditions described above.
The parameters are shown, and the horizontal axis is 0.1 GHz to 20.1 GH
The frequency of z, the vertical axis is S11 and S22 are 0 to -50d
B, S12, and S21 show the case where it was set to 0.4 to -1.6 dB. As a result of this simulation, the worst values at 0 to 10 GHz are: S11 = -20.6 dB, S21 =
-0.23 dB. Comparing this simulation result with the simulation result shown in FIG. 13 of the conventional example, S11 representing the reflection coefficient is -20 dB or less and S21 representing the transmission coefficient is also improved in the embodiment of the present invention. I have.
【００２９】又整合部４７の長さＬ３のみを、前述の
０．２７ｍｍから０．５ｍｍに延長した条件でシミュレ
ーションを行った結果のＳ１１，Ｓ２１，Ｓ２２，Ｓ１
２のＳパラメータを図７に示す。このシミュレーション
結果、０〜１０ＧＨｚに於いての最悪値は、Ｓ１１＝−
２４．１ｄＢ、Ｓ２１＝−０．２１ｄＢとなった。この
シミュレーション結果を、前述の図６に示すシミュレー
ション結果と比較すると、反射係数を表すＳ１１及び伝
送係数を表すＳ２１は共に改善されている。S11, S21, S22, and S1 obtained by performing a simulation under the condition that only the length L3 of the matching portion 47 is extended from the aforementioned 0.27 mm to 0.5 mm.
FIG. 7 shows the S parameter of No. 2. As a result of this simulation, the worst value at 0 to 10 GHz is S11 = −
24.1 dB and S21 = −0.21 dB were obtained. When this simulation result is compared with the simulation result shown in FIG. 6, both S11 representing the reflection coefficient and S21 representing the transmission coefficient are improved.
【００３０】又整合部４７の長さＬ３を更に延長して
０．７５ｍｍとした条件でシミュレーションを行った結
果のＳ１１，Ｓ２１，Ｓ１２，Ｓ２２を図８に示す。こ
のシミュレーション結果、０〜１０ＧＨｚに於いての最
悪値は、Ｓ１１＝−２８．８ｄＢ、Ｓ２１＝−０．２２
ｄＢとなった。即ち、反射係数を表すＳ１１は、図７に
示す場合に比較して改善されている。FIG. 8 shows S11, S21, S12, and S22 obtained by performing a simulation under the condition that the length L3 of the matching portion 47 is further extended to 0.75 mm. As a result of this simulation, the worst values at 0 to 10 GHz are: S11 = -28.8 dB, S21 = −0.22
dB. That is, S11 representing the reflection coefficient is improved as compared with the case shown in FIG.
【００３１】又整合部４７の長さＬ３を更に延長して１
ｍｍとした条件でシミュレーションを行った結果のＳ１
１，Ｓ２１，Ｓ１２，Ｓ２２を図９に示す。このシミュ
レーション結果、１０ＧＨｚに於いて、Ｓ１１＝−２３
ｄＢ、Ｓ２１＝−０．２５ｄＢとなった。この場合、反
射係数を表すＳ１１は、図６に示す場合に比較して改善
されるが、図８に示す場合の方が良い特性となる。Further, the length L3 of the matching portion 47 is further extended to 1
S1 of the result of simulation under the condition of mm
1, S21, S12, and S22 are shown in FIG. As a result of this simulation, at 10 GHz, S11 = −23
dB and S21 = −0.25 dB. In this case, S11 representing the reflection coefficient is improved as compared with the case shown in FIG. 6, but the case shown in FIG. 8 has better characteristics.
【００３２】整合部４７の長さＬ３による特性は、前述
の図６〜図９を比較すると、反射係数を表すＳ１１は、
図８に示す場合が最も良いことが判る。即ち、整合部４
７の長さＬ３は、他のパラメータに対応して最適値があ
ることが判る。従って、誘電体基板等を含む各種のパラ
メータを基に整合部４７の最適条件を求めることが可能
であり、マイクロ波帯用の各種の整合回路として適用す
ることができる。The characteristics according to the length L3 of the matching portion 47 are as follows. Comparing FIG. 6 to FIG.
It can be seen that the case shown in FIG. 8 is the best. That is, the matching unit 4
It can be seen that the length L3 of 7 has an optimum value corresponding to other parameters. Therefore, it is possible to determine the optimum condition of the matching section 47 based on various parameters including the dielectric substrate and the like, and it can be applied as various matching circuits for microwave band.
【００３３】前述の本発明の実施の形態に対して、中間
のアース配線層の削除パターンを変更した場合のシミュ
レーション結果のＳ１１，Ｓ２１，Ｓ１２，Ｓ２２を図
１０及び図１１に示す。図１０は、図５の（Ｃ）に示す
断面図の整合部４７の下部に対向する中間のアース配線
層４３を削除したことにより、整合部４７の下面の誘電
体層の厚さは、広幅ライン部４５の下面の誘電体層の厚
さＨ１と同様に０．３３５ｍｍとし、細幅ライン部４６
に対向する中間のアース配線層４３を残存させる。その
シミュレーション結果、１０ＧＨｚに於いて、Ｓ１１＝
−１４ｄＢ、Ｓ２１＝−０．４２ｄＢとなり、図１４に
示す従来例の構成によるＳパラメータと大差のない特性
となった。FIGS. 10 and 11 show S11, S21, S12, and S22 of the simulation results when the deletion pattern of the intermediate ground wiring layer is changed with respect to the above-described embodiment of the present invention. FIG. 10 shows that the thickness of the dielectric layer on the lower surface of the matching portion 47 is wide due to the removal of the intermediate ground wiring layer 43 facing the lower portion of the matching portion 47 in the cross-sectional view of FIG. The thickness is set to 0.335 mm similarly to the thickness H1 of the dielectric layer on the lower surface of the line portion 45,
, The middle ground wiring layer 43 is left. As a result of the simulation, at 10 GHz, S11 =
-14 dB, S21 = -0.42 dB, which is a characteristic that is not much different from the S parameter according to the configuration of the conventional example shown in FIG.
【００３４】又図１１は、図５の（Ｃ）に示す断面図の
整合部４７の長さＬ２＝０．５ｍｍとし、その整合部４
７の広幅ライン部４５側の０．２５ｍｍの下部に対向す
る中間のアース配線層４３を削除し、誘電体層の厚さを
０．３３５ｍｍとし、整合部４７の細幅ライン部４６側
の０．２５ｍｍの下部の誘電体層の厚さを０．１ｍｍと
した条件でシミュレーションを行った結果を示す。FIG. 11 shows that the length L2 of the matching portion 47 in the sectional view shown in FIG.
7, the intermediate ground wiring layer 43 facing the lower part of 0.25 mm on the side of the wide line part 45 is removed, the thickness of the dielectric layer is set to 0.335 mm, and the thickness of the matching part 47 on the side of the narrow line part 46 is reduced to 0.335 mm. The result of a simulation performed under the condition that the thickness of the lower dielectric layer of .25 mm is 0.1 mm is shown.
【００３５】即ち、整合部４７のパターンの中央から広
幅ライン部４５にわたって、中間のアース配線層４３を
削除した場合であり、そのシミュレーション結果、１０
ＧＨｚに於いて、Ｓ１１＝−１８ｄＢ、Ｓ２１＝−０．
３ｄＢとなり、図１０に比較して多少特性は改善されて
いるが、充分ではない。That is, the middle ground wiring layer 43 is deleted from the center of the pattern of the matching portion 47 to the wide line portion 45.
At GHz, S11 = −18 dB, S21 = −0.
It is 3 dB, and although the characteristics are somewhat improved as compared with FIG. 10, it is not sufficient.
【００３６】これに対して、図６〜図９に示す本発明の
実施の形態によるシミュレーション結果と比較すると明
らかなように、広幅ライン部４５の下部の中間のアース
配線装置４３を削除した構成と整合部４７を設けたこと
により、広幅ライン部４５と細幅ライン部４６との整合
をとることができる。又誘電体基板内の中間のアース配
線層は、複数層のアース配線層を形成した場合にも適用
可能であり、その場合に、段階的にアース配線層を削除
する構成とすることも可能である。On the other hand, as apparent from comparison with the simulation results according to the embodiment of the present invention shown in FIGS. 6 to 9, a configuration in which the middle ground wiring device 43 below the wide line portion 45 is omitted. By providing the matching portion 47, the wide line portion 45 and the narrow line portion 46 can be aligned. Also, the intermediate ground wiring layer in the dielectric substrate can be applied to a case where a plurality of ground wiring layers are formed, and in that case, the ground wiring layer may be deleted step by step. is there.
【００３７】[0037]
【発明の効果】以上説明したように、本発明は、マイク
ロ波帯用のストリップライン等に於ける広幅ライン部５
と細幅ライン部６とを誘電体基板１上に形成した構成に
於いて、広幅ライン部５と細幅ライン部６との間を直線
状又は曲線状に幅が連続的に変化する整合部７を介して
接続すると共に、その広幅ライン部５に対向するアース
配線層３を削除して、広幅ライン部５の特性インピーダ
ンスと細幅ライン部６の特性インピーダンスを等しく
し、且つ整合部７に於ける特性インピーダンスの変化を
滑らかにすることができるから、従来例に比較して高周
波特性を改善することができる利点がある。As described above, the present invention relates to a wide line section 5 in a strip line for microwave band.
And a narrow line portion 6 are formed on the dielectric substrate 1, and a matching portion in which the width between the wide line portion 5 and the narrow line portion 6 continuously changes linearly or curvedly. 7, the ground wiring layer 3 facing the wide line portion 5 is deleted, the characteristic impedance of the wide line portion 5 and the characteristic impedance of the narrow line portion 6 are made equal, and Since the change in the characteristic impedance can be made smooth, there is an advantage that the high-frequency characteristics can be improved as compared with the conventional example.
【図１】本発明の第１の実施の形態の説明図である。FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施の形態の説明図である。FIG. 2 is an explanatory diagram of a second embodiment of the present invention.
【図３】本発明の第３の実施の形態の説明図である。FIG. 3 is an explanatory diagram of a third embodiment of the present invention.
【図４】本発明の実施の形態の整合部のパターンの説明
図である。FIG. 4 is an explanatory diagram of a pattern of a matching section according to the embodiment of the present invention.
【図５】本発明の実施の形態のシミュレーションの説明
図である。FIG. 5 is an explanatory diagram of a simulation according to the embodiment of the present invention.
【図６】本発明の実施の形態のシミュレーション結果の
説明図である。FIG. 6 is an explanatory diagram of a simulation result according to the embodiment of the present invention.
【図７】本発明の実施の形態のシミュレーション結果の
説明図である。FIG. 7 is an explanatory diagram of a simulation result according to the embodiment of the present invention.
【図８】本発明の実施の形態のシミュレーション結果の
説明図である。FIG. 8 is an explanatory diagram of a simulation result according to the embodiment of the present invention.
【図９】本発明の実施の形態のシミュレーション結果の
説明図である。FIG. 9 is an explanatory diagram of a simulation result according to the embodiment of the present invention.
【図１０】中間のアース配線層の削除パターン変更によ
るシミュレーション結果の説明図である。FIG. 10 is an explanatory diagram of a simulation result by changing a deletion pattern of an intermediate ground wiring layer.
【図１１】中間のアース配線層の削除パターン変更によ
るシミュレーション結果の説明図である。FIG. 11 is an explanatory diagram of a simulation result by changing a deletion pattern of an intermediate ground wiring layer.
【図１２】従来例の説明図である。FIG. 12 is an explanatory diagram of a conventional example.
【図１３】従来例のシミュレーションの説明図である。FIG. 13 is an explanatory diagram of a simulation of a conventional example.
【図１４】従来例のシミュレーション結果の説明図であ
る。FIG. 14 is an explanatory diagram of a simulation result of a conventional example.
１ 誘電体基板 ２ アース配線層 ３ アース配線層 ４ ライン ５ 広幅ライン部 ６ 細幅ライン部 ７ 整合部 REFERENCE SIGNS LIST 1 dielectric substrate 2 ground wiring layer 3 ground wiring layer 4 line 5 wide line section 6 narrow line section 7 matching section
Claims (5)
と、該誘電体基板に形成した広幅ライン部と細幅ライン
部とを含むラインとを有し、前記広幅ライン部と前記細
幅ライン部との間を直線状又は曲線状に幅が変化する整
合部を介して接続し、且つ前記広幅ライン部に対向する
一つのアース配線層を削除した構成を有することを特徴
とする整合回路。A dielectric substrate having a plurality of ground wiring layers, and a line including a wide line portion and a narrow line portion formed on the dielectric substrate, wherein the wide line portion and the narrow line are provided. A matching circuit, wherein the matching circuit has a configuration in which the first and second portions are connected via a matching portion whose width changes linearly or curvedly, and one ground wiring layer facing the wide line portion is removed.
を有する誘電体基板と、該誘電体基板上に形成した広幅
ライン部と細幅ライン部とを含むラインとを有し、前記
広幅ライン部と前記細幅ライン部との間を直線状又は曲
線状に幅が変化する整合部を介して接続し、且つ前記広
幅ライン部に対向する前記中間のアース配線層を削除し
た構成を有することを特徴とする整合回路。2. The wide line section comprising: a dielectric substrate having an earth wiring layer at least on a lower surface and an intermediate portion; and a line formed on the dielectric substrate, the line including a wide line section and a narrow line section. And the narrow line portion are connected via a matching portion whose width changes linearly or curvedly, and the intermediate ground wiring layer facing the wide line portion is removed. Characteristic matching circuit.
線層を有する誘電体基板と、該誘電体基板上の前記アー
ス配線層と間隔を保持して該誘電体基板上に形成した広
幅ライン部と細幅ライン部とを含むラインとを有し、前
記広幅ライン部と前記細幅ライン部との間を直線状又は
曲線状に幅が連続的に変化する整合部を介して接続し、
且つ前記広幅ライン部に対向する前記中間のアース配線
層を削除した構成を有することを特徴とする整合回路。3. A dielectric substrate having a ground wiring layer on at least a lower surface, a middle and an upper surface, and a wide line formed on the dielectric substrate while maintaining a distance from the ground wiring layer on the dielectric substrate. Section and a line including a narrow line section, connecting between the wide line section and the narrow line section via a matching section whose width continuously changes linearly or in a curved line,
And a configuration in which the intermediate ground wiring layer facing the wide line portion is removed.
る誘電体基板と、広幅ライン部と細幅ライン部とを含む
ラインとを有し、前記広幅ライン部と前記細幅ライン部
との間を直線状又は曲線状に幅が連続的に変化する整合
部を介して接続し、前記細幅ラインの上下面を前記誘電
体基板の誘電体層で支持し、前記誘電体基板の前記広幅
ライン部上の誘電体層及び上面のアース配線層を削除し
た構成を有することを特徴とする整合回路。4. A dielectric substrate having ground wiring layers on at least upper and lower surfaces, and a line including a wide line portion and a narrow line portion, wherein a line between the wide line portion and the narrow line portion is provided. Connected via a matching portion whose width continuously changes linearly or in a curved shape, the upper and lower surfaces of the narrow line are supported by a dielectric layer of the dielectric substrate, and the wide line portion of the dielectric substrate is supported. A matching circuit having a configuration in which an upper dielectric layer and a ground wiring layer on an upper surface are deleted.
幅ライン部の延長線上から所定の角度で延長する細幅ラ
イン部との間を、直線状又は曲線状に連続的に幅が変化
する整合部を介して接続した構成を有することを特徴と
する請求項１乃至４の何れか１項記載の整合回路。5. The width of the line portion continuously changes linearly or curvedly between a wide line portion and a narrow line portion extending at a predetermined angle from an extension of the wide line portion. The matching circuit according to any one of claims 1 to 4, wherein the matching circuit has a configuration connected via a matching unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138555A JPH11330808A (en) | 1998-05-20 | 1998-05-20 | Matching circuit |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330808A true JPH11330808A (en) | 1999-11-30 |
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