JPH11327900A - 演算処理方法およびマイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】従来のインストラクションフェッチ方法では、
２ワード命令を実行しようとした時にインターロックが
かかり効率よく処理ができない。 【解決手段】マイクロプロセッサ装置１０においては、
２ワード命令を取り込んだ時は、命令の命令語部（コー
ド部）をフェーズΦ１の期間に読み出し、付加語部を次
のサイクルのフェーズΦ２の期間に読み出す。フェーズ
Φ１の期間にプリフェッチキュー１１０から読み出され
た命令語は、ＩＤステージのフェーズΦ１の終わりにイ
ンストラクションレジスタ（ＩＲ）１７０に取り込ま
れ、ＩＤステージのフェーズΦ２の期間にインストラク
ションデコーダ１９０においてデコードされる。フェー
ズΦ２の期間にプリフェッチキュー１１０から読み出さ
れた命令の付加語は、フェーズΦ２の終わりに付加語レ
ジスタ１８０に取り込まれ、次のＡＬＵステージのフェ
ーズΦ１のフェーズから使われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、効率よく順次パイ
プライン処理を行うことにより高速に所望の処理を行う
ことができる演算処理方法およびマイクロプロセッサ装
置に関する。

【０００２】

【従来の技術】従来のパイプライン方式のマイクロプロ
セッサ装置における、プリフェッチキューからの命令の
読み出し方法について図８〜図１０を参照して説明す
る。図８は、その従来のマイクロプロセッサ装置９００
の命令フェッチに関する構成部を示すブロック図であ
る。また、図９はそのマイクロプロセッサ装置９００に
おいて、１ワード命令および２ワード命令を取り込んだ
時の動作を説明するための図であり、図１０は、その時
のリードポインタ９２０の動作を説明するための図であ
る。なお、ここでは、１６ビットのＣＰＵを有し、命令
セットとして１ワード命令と２ワード命令があるマイク
ロプロセッサ装置を想定する。

【０００３】これまでのプリフェッチキュー９１０から
の命令読み出しは、図９に示すように、各サイクルの前
半期間であるフェーズΦ１に命令をプリフェッチキュー
９１０から読み出して、出力制御ゲート９５０および内
部データバス（ＩＤＢ）９６０を介して、インストラク
ションレジスタ（ＩＲ）９７０にデータをＩＤステージ
のΦ１の終わりに取り込む。そして、ＩＤステージのサ
イクルの後半期間であるフェーズΦ２において、インス
トラクションデコーダ９９０で命令のデコードが行われ
る。なお、このフェーズΦ２の期間は、出力制御ゲート
９５０の働きにより、内部データバス（ＩＤＢ）９６０
にはデータガ保持される。

【０００４】

【発明が解決しようとする課題】ところで、前述したよ
うな従来のインストラクションの読み込み方式では、２
ワード命令を実行しようとした時に、命令の開始にイン
ターロックがかかり、命令を１サイクルずつ順次行うこ
とができなくなるという問題がある。

【０００５】具体的には、図９に示すように、命令２＋
命令２（付加語２）、および、命令３＋命令３（付加語
３）というような、命令として２ワード命令を読み出す
場合、命令２の付加語２をＲＦステージのフェーズΦ１
の期間に読み込んでおり、命令３のＩＤステージに１サ
イクルのインターロックがかかり、命令３の命令読み出
しは１サイクル遅れたフェーズ（サイクル４）で行われ
ていた。同様に、命令３の付加語３はＲＦステージのフ
ェーズΦ１に読み込まれるため、命令４の命令読みだし
は１サイクル遅れのサイクル６で行われていた。なお、
この時、このプリフェッチキューのリードポインタ９２
０は、図１０に示すように単純に＋１ずつインクリメン
トされる。

【０００６】したがって本発明の目的は、２ワード命令
が実行されても、次の命令の読み出し、すなわちその命
令の開始にインターロックがかかるのを防ぎ、効率よく
順次パイプライン処理が行え、その結果高速に所望の処
理が行える演算処理方法を提供することにある。また本
発明の他の目的は、２ワード命令が実行されても、次の
命令の読み出し、すなわちその命令の開始にインターロ
ックがかかるのを防ぎ、効率よく順次パイプライン処理
が行え、その結果高速に所望の処理が行えるマイクロプ
ロセッサ装置を提供することにある。

【０００７】

【課題を解決するための手段】したがって、本発明の演
算処理方法は、順次入力される演算処理の種類を示す第
１のデータと必要に応じて前記第１のデータに対して付
加される第２のデータより構成される命令に基づいて、
各々所定のサイクル期間内に行われる複数のステージの
処理を順次行うことにより所望の演算処理を行う演算処
理方法であって、前記各サイクルの第１のフェーズにお
いて、前記順次入力される命令の前記第１のデータを獲
得し、前記獲得した第１のデータにより示される前記命
令が前記第２のデータを有する命令だった場合には、当
該第２のデータを、当該サイクルの次のサイクルの前記
第１のフェーズ以降の期間に獲得し、前記獲得した第１
のデータおよび第２のデータにより構成される命令を実
行する。

【０００８】好適には、前記命令は、複数の前記命令を
記憶可能なバッファ手段に順次入力され、前記第１のデ
ータおよび前記第２のデータは、前記バッファ手段より
当該第１のデータおよび第２のデータを読み出して前記
獲得される。請求項１に記載の演算処理方法。

【０００９】特定的には、前記第１のデータおよび前記
第２のデータは、１ワードとして示される前記獲得の単
位である所定のビット長のデータであり、前記各サイク
ル期間は、第１のフェーズおよび第２のフェーズの２つ
の期間を有し、前記獲得した第１のデータにより示され
る前記命令が前記第２のデータを有する命令だった場合
には、当該第２のデータを、次の命令の前記第１のデー
タが獲得される当該サイクルの次のサイクルの前記第１
のフェーズの期間に続く前記第２のフェーズの期間に獲
得する。

【００１０】また特定的には、前記第１のデータは、１
ワードとして示される前記獲得の単位である所定のビッ
ト長のデータであり、前記第２のデータは、１つあるい
は複数の前記ワードのデータであり、前記各サイクル期
間は、第１のフェーズおよび第２のフェーズの２つの期
間を有し、前記獲得した第１のデータにより示される前
記命令が１ワードの前記第２のデータを有する命令だっ
た場合には、当該第２のデータを、次の命令の前記第１
のデータが獲得される当該サイクルの次のサイクルの前
記第１のフェーズの期間に続く前記第２のフェーズの期
間に獲得し、前記獲得した第１のデータにより示される
前記命令が２ワードの前記第２のデータを有する命令だ
った場合には、当該サイクルの次のサイクルの前記第１
のフェーズにおける次の命令の第１のデータの獲得を中
止し、当該２ワードの第２のデータを、前記次のサイク
ルの前記第１のフェーズおよび前記第２のフェーズの期
間に獲得し、前記２ワードの前記第２のデータを獲得し
たサイクルの次のサイクルの第１のフェーズより、前記
順次入力される命令の前記第１のデータの獲得を再開す
る。

【００１１】また、本発明のマイクロプロセッサ装置
は、１の命令に対する処理を、各々所定のサイクル期間
内に行われる複数のステージの処理を順次行うことによ
り行うマイクロプロセッサ装置であって、順次入力され
る、演算処理の種類を示す命令語と必要に応じて前記命
令語に対して付加される付加語より構成される命令を記
憶するプリフェッチキューと、前記プリフェッチキュー
内の前記命令語の位置を示す命令語リードポインタと、
前記プリフェッチキュー内の前記付加語の位置を示す付
加語リードポインタと、前記プリフェッチキューより読
み出された前記命令語を記憶するインストラクションレ
ジスタと、前記プリフェッチキューより読み出された前
記付加語を記憶する付加語レジスタと、前記インストラ
クションレジスタに記憶された前記命令語をデコード
し、当該命令語の示す演算処理を行うための信号を生成
するインストラクションデコーダと、前記生成された信
号および前記前記記憶されている付加語に基づいて、当
該命令に基づく所望の処理を実行する演算処理手段と、
前記各サイクルの第１のフェーズにおいて、前記命令語
リードポインタにより示される前記命令語を前記インス
トラクションレジスタに記憶させ、当該命令語により示
される前記命令が前記付加語を有する命令だった場合に
は、当該付加語を、当該サイクルの次のサイクルの前記
第１のフェーズ以降の期間に、前記付加語リードポイン
タにより示される当該付加語を前記付加語レジスタに記
憶させる制御部とを有する。

【００１２】好適には、前記各サイクル期間は、第１の
フェーズおよび第２のフェーズの２つの期間を有し、前
記インストラクションデコーダは、前記各サイクル期間
の第１のフェーズにおいて前記インストラクションレジ
スタに記憶された前記命令語を、当該サイクルの第２の
フェーズにおいてデコードし、前記制御部は、前記イン
ストラクションデコーダにおけるデコード結果に基づい
て、前記命令語により示される命令における前記付加語
の有無を検出する。

【００１３】また好適には、前記制御部は、前記命令語
により示される命令が１ワードの前記付加語を有する命
令だった場合には、当該付加語を、次の命令の前記命令
語が獲得される当該サイクルの次のサイクルの前記第１
のフェーズの期間に続く前記第２のフェーズの期間に、
前記プリフェッチキューから前記付加語レジスタへ転送
する。

【００１４】さらに好適には、前記制御部は、前記命令
語により示される命令が２ワードの前記付加語を有する
命令だった場合には、当該サイクルの次のサイクルの第
１のフェーズにおける次の命令の命令語の前記プリフェ
ッチキューからインストラクションレジスタへの転送を
中止し、当該２ワードの付加語を、前記次のサイクルの
前記第１のフェーズおよび前記第２のフェーズの期間
に、前記プリフェッチキューから前記付加語レジスタへ
転送する。

【００１５】

【発明の実施の形態】本発明の一実施の形態について図
１〜図７を参照して説明する。本実施の形態において
は、マイクロプロセッサ装置の本発明に係わる命令フェ
ッチ＆デコードステージ（ＩＤ）の実行に係わる構成部
について、その構成および動作を説明することにより、
本発明を説明する。

【００１６】まず、本実施の形態のマイクロプロセッサ
装置で行うパイプライン処理について、図１および図２
を参照して説明する。まず、本実施の形態のマイクロプ
ロセッサ装置は、１６ビットのＣＰＵを有し、命令セッ
トとしては、命令１ワード（Ｗ）（２バイト（Ｂ））命
令、２Ｗ命令、３Ｗ命令があるものとする。そして、こ
のマイクロプロセッサ装置は、１つの命令の実行過程
を、図１に示すような，命令（インスラクション）フェ
ッチ＆デコードステージ（ＩＤ）、レジスタフェッチス
テージ（ＲＦ）、演算実行ステージ（ＡＬＵ）、メモリ
ーステージ（ＭＥＭ）、ライトバックステージ（ＷＢ）
の５つのパイプラインステージに分割し、それらをオー
バラップ処理する。すなわち、複数の命令について、そ
の開始を１ステージ分ずつずらして、順次並行に行う。

【００１７】これらの各ステージは、図２に示されるよ
うな基準信号（クロック）により規定される各サイクル
ごとに進行される。１つのサイクルは、その前半部分で
あるフェーズΦ１と、後半部分であるフェーズΦ２とに
分割される。この各フェーズの期間は、たとえば、サイ
クルを示す基準クロックのデューティ比などにより任意
に決定すればよく、本実施の形態においては５０％とす
る。すなわち、フェーズΦ１とフェーズΦ２は、各々１
サイクルの１／２期間ずつの前半部分および後半部分と
する。また、各フェーズに対しては、そのフェーズの期
間において所定の信号レベル（本実施の形態においては
Ｈレベル）になるようなクロック（ＣＬＫ１，ＣＬＫ
２）が発生されており、後述する、マイクロプロセッサ
装置の各部の動作は、これらのクロック信号が参照され
て適宜所望のタイミングで実行される。

【００１８】次に、本実施の形態のマイクロプロセッサ
装置の、本発明に係わる命令フェッチ＆デコードステー
ジ（ＩＤ）の実行に係わる構成部について説明する。図
３は、その構成部を説明するための図である。マイクロ
プロセッサ装置１００は、命令フェッチ＆デコードステ
ージ（ＩＤ）の実行に係わる構成部として、プリフェッ
チキュー１１０、命令語リードポインタ１２０、付加語
リードポインタ１３０、切り換え器１４０、出力制御ゲ
ート１５０、内部データバス（ＩＤＢ）１６０、インス
トラクションレジスタ（ＩＲ）１７０、付加語レジスタ
１８０、インストラクションデコーダ１９０およびフェ
ッチ制御部２００を有する。

【００１９】プリフェッチキュー１１０は、マイクロプ
ロセッサ装置１００の図示せぬ演算処理部（ＣＰＵ）に
て行う命令をメモリなどから予め読み出し記憶してお
く、数ワード分の容量のＦＩＦＯ形式の記憶部である。

【００２０】命令語リードポインタ１２０は、プリフェ
ッチキュー１１０の命令語が記憶されている記憶ワード
を指し示すポインタであって、フェッチ制御部２００か
らの制御信号に基づいて、適宜１または２その指示値が
カウントアップされる。

【００２１】付加語リードポインタ１３０は、プリフェ
ッチキュー１１０の付加語が記憶されている記憶ワード
を指し示すポインタであって、フェッチ制御部２００か
らの制御信号に基づいて、適宜１または２その指示値が
カウントアップされる。

【００２２】切り換え器１４０は、命令語リードポイン
タ１２０から出力される指示値および付加語リードポイ
ンタ１３０から出力される指示値のいずれか一方を、フ
ェッチ制御部２００より入力される制御信号に基づいて
選択して、プリフェッチキュー１１０に印加する。

【００２３】出力制御ゲート１５０は、プリフェッチキ
ュー１１０より読み出された命令語または付加語の、内
部データバス（ＩＤＢ）１６０への出力を制御するため
のゲートである。プリフェッチキュー１１０に対して
は、各フェーズごとに印加されるポインタが制御され
る。したがって、出力制御ゲート１５０は、そのポイン
タに基づいて各フェーズごとにプリフェッチキュー１１
０より出力される命令語または付加語のデータが、適切
に内部データバス（ＩＤＢ）１６０に載るように、適宜
そのデータをラッチして内部データバス（ＩＤＢ）１６
０に出力する。

【００２４】内部データバス（ＩＤＢ）１６０は、マイ
クロプロセッサ装置内のデータバスであって、プリフェ
ッチキュー１１０の出力制御ゲート１５０、付加語レジ
スタ１８０、インストラクションレジスタ（ＩＲ）１７
０などが接続されている。

【００２５】インストラクションレジスタ（ＩＲ）１７
０は、プリフェッチキュー１１０から出力される命令語
を、インストラクションデコーダ１９０に入力するため
に一時的に記憶するレジスタであり、フェッチ制御部２
００からの制御信号に基づいて適宜内部データバス（Ｉ
ＤＢ）１６０上のデータを記憶する。

【００２６】付加語レジスタ１８０は、プリフェッチキ
ュー１１０から出力される付加語を、図示せぬ演算処理
部に入力するために一時的に記憶するレジスタであり、
フェッチ制御部２００からの制御信号に基づいて適宜内
部データバス（ＩＤＢ）１６０上のデータを記憶する。

【００２７】インストラクションデコーダ１９０は、イ
ンストラクションレジスタ（ＩＲ）１７０を介して入力
される命令語をデコードし、その命令を実行するため
の、図示せぬ演算処理部に対する制御信号を生成する。

【００２８】フェッチ制御部２００は、マイクロプロセ
ッサ装置１００の命令フェッチおよびデコードが適切に
行えるように、図示したような各部を制御する制御部で
ある。フェッチ制御部２００は、まず、フェッチした命
令語の構成に基づいて、命令語リードポインタ１２０の
ポイント指示値のカウントアップの状態を、（１）に示
すように制御する。なお、命令語の構成は、フェーズΦ
１でフェッチした命令語をフェーズΦ２にインストラク
ションデコーダ１９０でデコードすることにより検出さ
れるものである。また、これに基づく命令語リードポイ
ンタ１２０の実施のカウントアップは、命令語をフェッ
チした次のサイクルのフェーズΦ１の最初で行う。

【００２９】

【数１】 ＩＲＰ（ｎｅｘｔ） ＝ ＩＲＰ（ｂｅｆｏｒｅ） ＋ １ ：１ワード命令をフェッチした場合 ＩＲＰ（ｎｅｘｔ） ＝ ＩＲＰ（ｂｅｆｏｒｅ） ＋ ２ ：２ワード命令をフェッチした場合、または、 ３ワード命令をフェッチした場合 …（１）

【００３０】（１）において、ＩＲＰ（ｎｅｘｔ）は、
次の命令語のリードポイント、ＩＲＰ（ｂｅｆｏｒｅ）
は、直前の命令語のリードポイントを示す。また、
（１）とは別に、３ワード命令をフェッチした場合に
は、その命令をフェッチした２サイクル後のサイクルの
フェーズΦ１の最初で命令語リードポインタ１２０のカ
ウウト値を１カウントアップするように、フェッチ制御
部２００は命令語リードポインタ１２０を制御する。

【００３１】また、フェッチ制御部２００は、命令語リ
ードポインタ１２０の指示するアドレスに基づいて命令
語がフェッチされた場合に、命令語リードポインタ１２
０のポイント命令語リードポインタ１２０のポイント指
示値と付加語リードポインタ１３０のポイント指示値と
の関係に基づいて、その命令語がフェッチされたサイク
ルの次のサイクルのフェーズΦ１の開始タイミングにお
ける付加語リードポインタ１３０のポイント指示値のカ
ウントアップの状態を、（２）に示すように制御する。

【００３２】

【数２】 ＦＲＰ（ｎｅｘｔ） ＝ ＦＲＰ（ｂｅｆｏｒｅ） ＋ １ ：ＩＲＰ ＝＝ ＦＲＰの場合 ＦＲＰ（ｎｅｘｔ） ＝ ＦＲＰ（ｂｅｆｏｒｅ） ＋ ２ ：ＩＲＰ ！＝ ＦＲＰの場合 …（２）

【００３３】なお、（２）において、ＦＲＰ（ｎｅｘ
ｔ）は、次の付加語のリードポイント、ＦＲＰ（ｂｅｆ
ｏｒｅ）は、直前の付加語のリードポイントを示す。ま
た、（２）とは別に、３ワード命令がフェッチされた場
合には、その命令をフェッチした２サイクル後のサイク
ルのフェーズΦ１の最初で付加語リードポインタ１３０
のカウウト値を１カウントアップするように、フェッチ
制御部２００は付加語リードポインタ１３０を制御す
る。

【００３４】また、フェッチ制御部２００は、各フェー
ズΦ１では命令語リードポインタ１２０の出力が、各フ
ェーズΦ２では付加語リードポインタ１３０の出力が、
各々プリフェッチキュー１１０に入力されるように、切
り換え器１４０を制御する。

【００３５】さらに、フェッチ制御部２００は、インス
トラクションレジスタ（ＩＲ）１７０および付加語レジ
スタ１８０における、内部データバス（ＩＤＢ）１６０
からのデータの取り込みを制御する。インストラクショ
ンレジスタ（ＩＲ）１７０に対しては、フェッチ制御部
２００は、インターロックがかかった時以外の全てのサ
イクルにおいて、そのフェーズΦ１において内部データ
バス（ＩＤＢ）１６０上のデータを取り込むように制御
を行う。また、付加語レジスタ１８０に対しては、２ワ
ード命令が検出された次のサイクルのフェーズΦ２、お
よび、３ワード命令が検出された次のサイクルのフェー
ズΦ１とフェーズΦ２の両方、において、各々内部デー
タバス（ＩＤＢ）１６０上のデータを取り込むように制
御を行う。

【００３６】次に、これらマイクロプロセッサ装置１０
０の命令フェッチ＆デコードステージ（ＩＤ）の実行に
係わる構成部の動作について説明する。まず、１ワード
命令および２ワード命令を取り込んだ時のマイクロプロ
セッサ装置１００の動作について図４および図５を参照
して説明する。１ワード命令および２ワード命令を取り
込んだ時は、マイクロプロセッサ装置１０においては、
命令の命令語部（コード部）をフェーズΦ１の期間に読
み出し、命令の付加語部をフェーズΦ２の期間に読み出
すようにする。フェーズΦ１の期間にプリフェッチキュ
ー１１０から読み出された命令語は、従来と同様にＩＤ
ステージのフェーズΦ１の終わりにインストラクション
レジスタ（ＩＲ）１７０に取り込まれ、ＩＤステージの
フェーズΦ２の期間にインストラクションデコーダ１９
０においてデコードされる。また、フェーズΦ２の期間
にプリフェッチキュー１１０から読み出された命令の付
加語は、フェーズΦ２の終わりに付加語レジスタ１８０
に取り込まれ、次のＡＬＵステージのフェーズΦ１のフ
ェーズから使われることになる。

【００３７】具体的に、図４を参照して説明する。図４
に示すように、１ワード命令の命令１、２ワード命令の
命令２，命令３、１ワード命令の命令４，命令５が、プ
リフェッチキュー１１０に順次入力されたとすると、従
来は、図１０に示すように、３サイクル目の命令３のＩ
Ｄステージ、および、５サイクル目の命令４のＩＤステ
ージにおいて、インターロックをかけていた。しかし、
マイクロプロセッサ装置１００においては、３サイクル
目のフェーズΦ１で命令３の命令語の読み出しが行わ
れ、同じサイクルのフェーズΦ２で命令語２に付加され
ている付加語２の読み出しが行われる。

【００３８】同様に、４サイクル目のフェーズΦ１で、
命令４の命令語の読み出しが行われ、同サイクルのフェ
ーズΦ２で命令３の付加語３の読み出しが行われる。な
お、これらのサイクルにおいては、内部データバス（Ｉ
ＤＢ）１６０には、サイクルの前半（フェーズΦ１の期
間）に命令語、サイクルの後半（フェーズΦ２の期間）
に付加語が載ることになる。したがって、本実施の形態
の方式ではインターロックをかける必要はなく、従来と
同様の５命令をフェッチし終えるのに合計５サイクルで
済む。

【００３９】マイクロプロセッサ装置１００がこのよう
な動作をする時の、命令語リ ドポインタ１２０および
付加語リードポインタ１３０の動作について、図５を参
照して説明する。まず、サイクル１のフェーズΦ１で、
１ワード命令の命令１が取り込まれ、フェーズ２でデコ
ードされる。その結果、命令１には付加語がないことが
判明する。そこで、この場合、命令語リードポインタ１
２０および付加語リードポインタ１３０ともに１ずつイ
ンクリメントされる。この場合、両ポインタの指し示す
位置は同じなので、内部データバス（ＩＤＢ）１６０に
は、１サイクルにわたって同一のデータが載ることにな
る。

【００４０】サイクル２の命令２の命令語をフェーズΦ
１で取り込んでフェーズΦ２でデコードすることで、命
令２には付加語としてもう１Ｗあることがわかる。そこ
で、この場合、命令語リードポインタ１２０を２インク
リメントして、４番目の命令３の位置に進める。一方、
付加語リードポインタ１３０の方は１インクリメントし
て３番目の命令２の付加語２の位置に進める。その結
果、サイクル３では、図４に示すように、内部データバ
ス（ＩＤＢ）１６０上に、フェーズΦ１で命令３の命令
語が出力され、フェーズΦ２で命令２の付加語２が出力
される。

【００４１】次に、サイクル３のＩＤステージのフェー
ズΦ２で命令３の命令語のデコードを行うことで、命令
３には付加語としてもう１Ｗあることが分かる。そのた
め、サイクル４では、命令語リードポインタ１２０を２
インクリメントして６番目の命令４の位置に進める。一
方、付加語リードポインタ１３０は、先の３番目の位置
から２インクリメントした５番目の命令３の付加語３の
位置に進める。

【００４２】次に、サイクル４のフェーズΦ２のフェー
ズで 命令４のインストラクションデコードを行うこと
で、命令４は１Ｗの命令であることがわかる。従って、
サイクル５では、命令語リードポインタを通常通り１イ
ンクリメントして７番目の命令５の位置に進める。一
方、付加語リードポインタは、先の５番目の位置から２
インクリメントした７番目の命令５の位置に進める。

【００４３】次に、３ワード命令を含む一連の命令を取
り込んだ場合のマイクロプロセッサ装置１００の動作に
ついて、図６および図７を参照して説明する。３ワード
命令の場合は、命令語リードポインタ１２０を次の命令
の命令語の位置に移動するには、ポインタを３インクリ
メントする必要があり、さらに、付加語の取り込みがＲ
Ｆステージ以外のたとえばＡＬＵステージで行われるよ
うになるため、これらのステージ間での付加語のリソー
ス競合などが起きるようになる。したがって、この場合
は次の命令の実行前に１回のインターロックをかけ、１
サイクルを費やして付加語を読み込むようにする。

【００４４】たとえば、図６に示すように、サイクル２
のＩＤステージの命令デコードで、命令２はさらに２ワ
ードの付加語を持っていることがわかる。この場合、命
令３のＩＤステージに１回のインターロックをかけ、命
令の取り込みを１サイクル遅らせる。サイクル３ではフ
ェーズΦ１で付加語２１を取り込み、同じサイクルのフ
ェーズΦ２で付加語２２を取り込む。これらのデータ
は、付加語としてＣＰＵに取り込まれる。この場合、フ
ェーズΦ１で命令語ではない付加語を取り込むようにし
ている。そのため、この期間では命令のデコードは行わ
れず、前述したように、命令３のＩＤステージは１サイ
クル遅れる。

【００４５】マイクロプロセッサ装置１００がこのよう
な動作をする時の、命令語リードポインタ１２０および
付加語リードポインタ１３０の動作について、図７を参
照して説明する。まず、サイクル１のフェーズΦ１で命
令１が取り込まれ、フェーズΦ２で取り込まれた命令が
デコードされる。その結果、命令１は付加語がない１ワ
ード命令であることが判明するので、命令語リードポイ
ンタ１２０は１インクリメントされる。またこの時、命
令語リードポインタ１２０の指示値と付加語リードポイ
ンタ１３０の指示値は等しいので、付加語リードポイン
タ１３０も１インクリメントされる。

【００４６】次に、サイクル２のフェーズΦ１で命令２
を取り込みフェーズΦ２でデコードすると、この命令２
が２つの付加語を有する３ワード命令であることが判明
する。その結果、命令語リードポインタ１２０は２イン
クリメントされる。また、サイクル２において命令語リ
ードポインタ１２０の指示値と付加語リードポインタ１
３０の指示値は等しいので、付加語リードポインタ１３
０の指示値は１インクリメントされる。

【００４７】そして、命令２が３ワード命令であるため
に、次のサイクル３はインターロックがかけられ、命令
語のフェッチは行われず、フェーズΦ１およびフェーズ
Φ２とも付加語が取り込まれる。すなわち、サイクル３
のフェーズΦ１においては命令語リードポインタ１２０
から出力されるアドレスが、フェーズΦ２においては付
加語リードポインタ１３０から出力されるアドレスが各
々選択されてプリフェッチキュー１１０に印加され、プ
リフェッチキュー１１０より出力された２つの付加語が
各々付加語レジスタ１８０に転送される。

【００４８】このような３ワード命令の場合には、図７
に示すように、命令語リードポインタ１２０が指示して
いる付加語リードポインタ１３０が指示しているアドレ
スよりも大きなアドレスの方が先にアクセスされ、付加
語の取り込む順番が従来とは逆になる。しかしこれは、
図７に示すように、３ワード命令の場合には、予め記憶
する付加語の順番を変えておくことにより、従来と同じ
順番で付加語を取り込むことができるものであり、問題
とはならない。

【００４９】サイクル３からサイクル４に移る時には、
サイクル２が３ワード命令をフェッチしたサイクルであ
ったために、命令語リードポインタ１２０および付加語
リードポインタ１３０はともに１インクリメントされ
る。その結果、サイクル４においては、命令語リードポ
インタ１２０と付加語リードポインタ１３０はともに、
命令３の格納位置である同一のアドレスを示す状態とな
る。

【００５０】サイクル４は、通常のサイクルなので、フ
ェーズΦ１で命令３が取り込まれフェーズΦ２でデコー
ドされる。その結果、命令３が２ワード命令であること
が判明し、サイクル５に移る時に命令語リードポインタ
１２０は２インクリメントされる。また、サイクル４に
おいては、命令語リードポインタ１２０と付加語リード
ポインタ１３０の指示値が同じなので、付加語リードポ
インタ１３０は１インクリメントされる。そして、サイ
クル５において、フェーズΦ１で命令４が取り込まれる
とともに、フェーズΦ２では命令３の付加語３が読み出
され、付加語レジスタ１８０に転送される。さらに、命
令４は１ワード命令なので、命令語リードポインタ１２
０は１インクリメントされ、サイクル５においては命令
語リードポインタ１２０と付加語リードポインタ１３０
の指示値が異なるので、付加語リードポインタ１３０は
２インクリメントされる。その結果、サイクル６におい
ては、命令語リードポインタ１２０および付加語リード
ポインタ１３０はともに、命令５の格納位置である同一
のアドレスを示す状態となる。

【００５１】このように、従来、プリフェッチキュー１
１０からの命令読み出しの際、付加語をともなう命令で
は、付加語を読み出すために、次の命令の読み出しにイ
ンターロックをかける必要があったが、本発明では、付
加語が１つの２ワード命令では付加語および次の命令を
１サイクルの間に同時に取り込むことによりインターロ
ックをなくし、また付加語が２つ以上ある命令において
もインターロックを極力少なくするようにして、効率よ
く命令を読み出すことができる。

【００５２】なお、本発明のマイクロプロセッサ装置
は、本実施例に限られるものではなく、種々の改変が可
能である。たとえば、バスに対する制御などは、任意の
方法でよい。たとえば、１ワード命令を読み込む場合な
どであって、命令語リードポインタ１２０と付加語リー
ドポインタ１３０の指し示す位置が同じなら、フェーズ
Φ２の期間にはバスをドライブしないように制御しても
よい。また、命令語リードポインタ１２０および付加語
リードポインタ１３０のカウントアップの条件なども、
本実施の形態の条件式に限られるものではなく、任意に
決定してよい。

【００５３】また、本実施の形態のマイクロプロセッサ
装置１００は、１ワード命令〜３ワード命令を有するも
のとしたが、それ以上の付加語を有する命令セットを有
するマイクロプロセッサ装置に対しても、同様の方法に
より適用できることができる。そして、この場合におい
ても、従来の方法により単純にインターロックをしてし
まう方法に比べて、インターロックの割合を減らすこと
ができる。また、２ワード命令までしか有しないような
マイクロプロセッサ装置に対しても適用可能である。そ
の場合には、本実施の形態の説明の中の、３ワード命令
に係わる部分を単純に削除すればよく、より簡単な構成
のマイクロプロセッサ装置が実現できる。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
プリフェッチキューから付加語をともなう命令を読み出
す際に、付加語および次の命令と同じサイクルで実質的
に同時に読み込むことができ、次の命令の開始にインタ
ーロックをかける必要をなくすことができる。その結
果、たとえば２ワード命令が実行されても、効率よく順
次パイプライン処理が行え、高速に所望の処理が行える
演算処理方法およびマイクロプロセッサ装置を提供する
ことができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態のマイクロプロ
セッサ装置で行うパイプライン処理を説明するための図
である。

【図２】図２は、本発明の一実施の形態のマイクロプロ
セッサ装置の基準サイクル信号およびサイクル内のフェ
ーズを説明するための図である。

【図３】図３は、本発明の一実施の形態のマイクロプロ
セッサ装置の命令フェッチに関する構成部を示すブロッ
ク図である。

【図４】図４は、図３に示したマイクロプロセッサ装置
において、１ワード命令および２ワード命令を取り込ん
だ時の動作を説明するための図である。

【図５】図５は、図３に示したマイクロプロセッサ装置
において、１ワード命令および２ワード命令を取り込ん
だ時の命令語リードポインタおよび付加語リードポイン
タの動作を説明するための図である。

【図６】図６は、図３に示したマイクロプロセッサ装置
において、３ワード命令を取り込んだ時の動作を説明す
るための図である。

【図７】図７は、図３に示したマイクロプロセッサ装置
において、３ワード命令を取り込んだ時の命令語リード
ポインタおよび付加語リードポインタの動作を説明する
ための図である。

【図８】図８は、従来のマイクロプロセッサ装置１００
の命令フェッチに関する構成部を示すブロック図であ
る。

【図９】図９は、図８に示したマイクロプロセッサ装置
において、１ワード命令および２ワード命令を取り込ん
だ時の動作を説明するための図である。

【図１０】図１０は、図８に示したマイクロプロセッサ
装置において、１ワード命令および２ワード命令を取り
込んだ時のリードポインタの動作を説明するための図で
ある。

【符号の説明】

１００…マイクロプロセッサ装置、１１０…プリフェッ
チキュー、１２０…命令語リードポインタ、１３０…付
加語リードポインタ、１４０…切り換え器、１５０…出
力制御ゲート、１６０…内部データバス（ＩＤＢ）、１
７０…インストラクションレジスタ（ＩＲ）、１８０…
付加語レジスタ、１９０…インストラクションデコー
ダ、２００…フェッチ制御部、９００…従来のマイクロ
プロセッサ装置、９１０…プリフェッチキュー、９２０
…リードポインタ、９５０…出力制御ゲート、９６０…
内部データバス（ＩＤＢ）、９７０…インストラクショ
ンレジスタ（ＩＲ）、９９０…インストラクションデコ
ーダ

Claims (8)

【特許請求の範囲】
1. 【請求項１】順次入力される演算処理の種類を示す第１
   のデータと必要に応じて前記第１のデータに対して付加
   される第２のデータより構成される命令に基づいて、各
   々所定のサイクル期間内に行われる複数のステージの処
   理を順次行うことにより所望の演算処理を行う演算処理
   方法であって、 前記各サイクルの第１のフェーズにおいて、前記順次入
   力される命令の前記第１のデータを獲得し、 前記獲得した第１のデータにより示される前記命令が前
   記第２のデータを有する命令だった場合には、当該第２
   のデータを、当該サイクルの次のサイクルの前記第１の
   フェーズ以降の期間に獲得し、 前記獲得した第１のデータおよび第２のデータにより構
   成される命令を、実行する演算処理方法。
2. 【請求項２】前記命令は、複数の前記命令を記憶可能な
   バッファ手段に順次入力され、 前記第１のデータおよび前記第２のデータは、前記バッ
   ファ手段より当該第１のデータおよび第２のデータを読
   み出して前記獲得される請求項１に記載の演算処理方
   法。
3. 【請求項３】前記第１のデータおよび前記第２のデータ
   は、１ワードとして示される前記獲得の単位である所定
   のビット長のデータであり、 前記各サイクル期間は、第１のフェーズおよび第２のフ
   ェーズの２つの期間を有し、 前記獲得した第１のデータにより示される前記命令が前
   記第２のデータを有する命令だった場合には、当該第２
   のデータを、次の命令の前記第１のデータが獲得される
   当該サイクルの次のサイクルの前記第１のフェーズの期
   間に続く前記第２のフェーズの期間に獲得する請求項２
   に記載の演算処理方法。
4. 【請求項４】前記第１のデータは、１ワードとして示さ
   れる前記獲得の単位である所定のビット長のデータであ
   り、 前記第２のデータは、１つあるいは複数の前記ワードの
   データであり、 前記各サイクル期間は、第１のフェーズおよび第２のフ
   ェーズの２つの期間を有し、 前記獲得した第１のデータにより示される前記命令が１
   ワードの前記第２のデータを有する命令だった場合に
   は、当該第２のデータを、次の命令の前記第１のデータ
   が獲得される当該サイクルの次のサイクルの前記第１の
   フェーズの期間に続く前記第２のフェーズの期間に獲得
   し、 前記獲得した第１のデータにより示される前記命令が２
   ワードの前記第２のデータを有する命令だった場合に
   は、当該サイクルの次のサイクルの前記第１のフェーズ
   における次の命令の第１のデータの獲得を中止し、当該
   ２ワードの第２のデータを、前記次のサイクルの前記第
   １のフェーズおよび前記第２のフェーズの期間に獲得
   し、 前記２ワードの前記第２のデータを獲得したサイクルの
   次のサイクルの第１のフェーズより、前記順次入力され
   る命令の前記第１のデータの獲得を再開する請求項２に
   記載の演算処理方法。
5. 【請求項５】１の命令に対する処理を、各々所定のサイ
   クル期間内に行われる複数のステージの処理を順次行う
   ことにより行うマイクロプロセッサ装置であって、 順次入力される、演算処理の種類を示す命令語と必要に
   応じて前記命令語に対して付加される付加語より構成さ
   れる命令を記憶するプリフェッチキューと、 前記プリフェッチキュー内の前記命令語の位置を示す命
   令語リードポインタと、 前記プリフェッチキュー内の前記付加語の位置を示す付
   加語リードポインタと、 前記プリフェッチキューより読み出された前記命令語を
   記憶するインストラクションレジスタと、 前記プリフェッチキューより読み出された前記付加語を
   記憶する付加語レジスタと、 前記インストラクションレジスタに記憶された前記命令
   語をデコードし、当該命令語の示す演算処理を行うため
   の信号を生成するインストラクションデコーダと、 前記生成された信号および前記前記記憶されている付加
   語に基づいて、当該命令に基づく所望の処理を実行する
   演算処理手段と、 前記各サイクルの第１のフェーズにおいて、前記命令語
   リードポインタにより示される前記命令語を前記インス
   トラクションレジスタに記憶させ、当該命令語により示
   される前記命令が前記付加語を有する命令だった場合に
   は、当該付加語を、当該サイクルの次のサイクルの前記
   第１のフェーズ以降の期間に、前記付加語リードポイン
   タにより示される当該付加語を前記付加語レジスタに記
   憶させる制御部とを有するマイクロプロセッサ装置。
6. 【請求項６】前記各サイクル期間は、第１のフェーズお
   よび第２のフェーズの２つの期間を有し、 前記インストラクションデコーダは、前記各サイクル期
   間の第１のフェーズにおいて前記インストラクションレ
   ジスタに記憶された前記命令語を、当該サイクルの第２
   のフェーズにおいてデコードし、 前記制御部は、前記インストラクションデコーダにおけ
   るデコード結果に基づいて、前記命令語により示される
   命令における前記付加語の有無を検出する請求項５に記
   載のマイクロプロセッサ装置。
7. 【請求項７】前記制御部は、 前記命令語により示される命令が１ワードの前記付加語
   を有する命令だった場合には、当該付加語を、次の命令
   の前記命令語が獲得される当該サイクルの次のサイクル
   の前記第１のフェーズの期間に続く前記第２のフェーズ
   の期間に、前記プリフェッチキューから前記付加語レジ
   スタへ転送する、 請求項６に記載のマイクロプロセッサ装置。
8. 【請求項８】前記制御部は、 前記命令語により示される命令が２ワードの前記付加語
   を有する命令だった場合には、当該サイクルの次のサイ
   クルの第１のフェーズにおける次の命令の命令語の前記
   プリフェッチキューから前記インストラクションレジス
   タへの転送を中止し、当該２ワードの付加語を、前記次
   のサイクルの前記第１のフェーズおよび前記第２のフェ
   ーズの期間に、前記プリフェッチキューから前記付加語
   レジスタへ転送する請求項７に記載のマイクロプロセッ
   サ装置。