JPH11326434A - 負荷短絡検出回路 - Google Patents
負荷短絡検出回路Info
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- JPH11326434A JPH11326434A JP10124899A JP12489998A JPH11326434A JP H11326434 A JPH11326434 A JP H11326434A JP 10124899 A JP10124899 A JP 10124899A JP 12489998 A JP12489998 A JP 12489998A JP H11326434 A JPH11326434 A JP H11326434A
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- circuit
- voltage
- power supply
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- Control Of Voltage And Current In General (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【課題】半導体素子点数が少なく、安価で、確実に負荷
短絡を検出できる負荷短絡検出回路を提供すること。 【解決手段】ＰＭＯＳ１のソース５を電源の高電位側１
と接続し、ＰＭＯＳ１のドレイン６とＮＭＯＳ１のドレ
イン９を接続し、ＮＭＯＳ１のソース８を電源のグラン
ド側２に接続し、ＮＭＯＳ１のドレイン９とゲート１０
を接続し、ＰＭＯＳ１のゲート７をインバータ回路の入
力３とし、ＰＭＯＳ１とＮＭＯＳ１のドレイン６、９同
志の接続点をインバータ回路の出力４とする。入力電圧
がインバータ回路のしきい値Ｖth0 より高くなると、出
力電圧がＬレベルとなり負荷短絡を検出できる。
短絡を検出できる負荷短絡検出回路を提供すること。 【解決手段】ＰＭＯＳ１のソース５を電源の高電位側１
と接続し、ＰＭＯＳ１のドレイン６とＮＭＯＳ１のドレ
イン９を接続し、ＮＭＯＳ１のソース８を電源のグラン
ド側２に接続し、ＮＭＯＳ１のドレイン９とゲート１０
を接続し、ＰＭＯＳ１のゲート７をインバータ回路の入
力３とし、ＰＭＯＳ１とＮＭＯＳ１のドレイン６、９同
志の接続点をインバータ回路の出力４とする。入力電圧
がインバータ回路のしきい値Ｖth0 より高くなると、出
力電圧がＬレベルとなり負荷短絡を検出できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＣ−ＤＣコン
バータ回路を含んだ電源回路に用いられる、負荷短絡を
検出する負荷短絡検出回路に関する。
バータ回路を含んだ電源回路に用いられる、負荷短絡を
検出する負荷短絡検出回路に関する。
【０００２】
【従来の技術】図７は従来方式による負荷短絡検出回路
を含んだ電源回路である。電源回路は、電池６１、ＤＣ
−ＤＣコンバータ回路６２、電圧検出回路６３および集
積回路１００（以下、ＩＣと称す）で構成され、負荷に
安定した直流電圧を供給する。ＩＣ１００は電源回路が
負荷に供給する電圧を、電圧検出回路６３で検出し、そ
の検出した電圧と、ＩＣ１００内の基準電圧６７との差
の電圧である誤差電圧を誤差増幅器６４（エラーアン
プ）において演算を行う。その誤差電圧はＰＷＭ（Ｐｕ
ｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路６８
で搬送波と比較され、ＤＣ−ＤＣコンバータ回路６２を
構成するパワースイッチング素子（パワーＭＯＳＦＥＴ
やＩＧＢＴなど）の開閉信号が演算される。この開閉信
号は駆動回路６９を介してＤＣ−ＤＣコンバータ回路６
２に転送される。この一連の動作で、電源回路は負荷の
変動に対しても常に安定な直流電力を供給することが可
能となる。
を含んだ電源回路である。電源回路は、電池６１、ＤＣ
−ＤＣコンバータ回路６２、電圧検出回路６３および集
積回路１００（以下、ＩＣと称す）で構成され、負荷に
安定した直流電圧を供給する。ＩＣ１００は電源回路が
負荷に供給する電圧を、電圧検出回路６３で検出し、そ
の検出した電圧と、ＩＣ１００内の基準電圧６７との差
の電圧である誤差電圧を誤差増幅器６４（エラーアン
プ）において演算を行う。その誤差電圧はＰＷＭ（Ｐｕ
ｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路６８
で搬送波と比較され、ＤＣ−ＤＣコンバータ回路６２を
構成するパワースイッチング素子（パワーＭＯＳＦＥＴ
やＩＧＢＴなど）の開閉信号が演算される。この開閉信
号は駆動回路６９を介してＤＣ−ＤＣコンバータ回路６
２に転送される。この一連の動作で、電源回路は負荷の
変動に対しても常に安定な直流電力を供給することが可
能となる。
【０００３】従来の負荷短絡検出回路７０は負荷の電圧
を電圧検出回路６３で検出し、その検出電圧を誤差増幅
器６４のマイナス入力６５に入力し、電源電圧（電源の
高電位側の電位とグランド側の電位の差の電圧をいう）
のほぼ中間電圧に設定する一定の基準電圧６７を誤差増
幅器６４のプラス入力６６に入力した誤差増幅器６４
で、その出力である誤差電圧を常時監視することで負荷
短絡を検出していた。
を電圧検出回路６３で検出し、その検出電圧を誤差増幅
器６４のマイナス入力６５に入力し、電源電圧（電源の
高電位側の電位とグランド側の電位の差の電圧をいう）
のほぼ中間電圧に設定する一定の基準電圧６７を誤差増
幅器６４のプラス入力６６に入力した誤差増幅器６４
で、その出力である誤差電圧を常時監視することで負荷
短絡を検出していた。
【０００４】電源回路の健全運転時においては、前記の
検出電圧との偏差が僅少であり、誤差増幅器６４の誤差
電圧は、ほぼ基準電圧６７程度の一定電圧と微小な交流
電圧の重畳電圧となり、ほぼ電源電圧の中間電圧で変動
している。しかし、一旦、負荷が短絡すると検出電圧が
極端に小さくなるため、誤差増幅器６４のマイナス入力
６５も小さくなり、そのため、誤差増幅器６４の出力で
ある誤差電圧は、電源電圧まで振り切れることになる。
検出電圧との偏差が僅少であり、誤差増幅器６４の誤差
電圧は、ほぼ基準電圧６７程度の一定電圧と微小な交流
電圧の重畳電圧となり、ほぼ電源電圧の中間電圧で変動
している。しかし、一旦、負荷が短絡すると検出電圧が
極端に小さくなるため、誤差増幅器６４のマイナス入力
６５も小さくなり、そのため、誤差増幅器６４の出力で
ある誤差電圧は、電源電圧まで振り切れることになる。
【０００５】誤差増幅器６４から出力される誤差電圧
は、負荷短絡検出回路７０の入力端子５３に入力され
る。ＩＣ１００内に電源電圧より若干小さいしきい値電
圧５６を設け、前記の誤差電圧としきい値電圧５６を演
算増幅器で構成した比較器５５のマイナス入力とプラス
入力に入力して、この比較器５５の出力端子５４から出
力される出力電圧が、電源電圧からグランドの電圧（Ｌ
レベル）に変化することを捉えて、負荷短絡を検出す
る。
は、負荷短絡検出回路７０の入力端子５３に入力され
る。ＩＣ１００内に電源電圧より若干小さいしきい値電
圧５６を設け、前記の誤差電圧としきい値電圧５６を演
算増幅器で構成した比較器５５のマイナス入力とプラス
入力に入力して、この比較器５５の出力端子５４から出
力される出力電圧が、電源電圧からグランドの電圧（Ｌ
レベル）に変化することを捉えて、負荷短絡を検出す
る。
【０００６】
【発明が解決しようとする課題】この従来方式では、Ｉ
Ｃ１００内で、一定電圧のしきい値電圧５６を作る回路
が必要となる。また比較器５５に使われる演算増幅器は
数十個と多数の半導体素子や抵抗などで構成され、回路
も複雑であるために、その設計および製造に要する費用
は極めて多額である。
Ｃ１００内で、一定電圧のしきい値電圧５６を作る回路
が必要となる。また比較器５５に使われる演算増幅器は
数十個と多数の半導体素子や抵抗などで構成され、回路
も複雑であるために、その設計および製造に要する費用
は極めて多額である。
【０００７】この発明の目的は、前記の課題を解決し
て、半導体素子点数が少なく、安価で、確実に負荷短絡
を検出できる負荷短絡検出回路を提供することにある。
て、半導体素子点数が少なく、安価で、確実に負荷短絡
を検出できる負荷短絡検出回路を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、電源用の負荷短絡検出回路において、電源の高電
位側に接続されるｐチャネル型スイッチング素子と、電
源のグランド側に接続されるｎチャネル型スイッチング
素子から成り、ｐチャネル型スイッチング素子のゲート
を入力とし、ｐチャネル型スイッチング素子の低電位側
とｎチャネル型スイッチング素子の高電位側を接続し、
該接続点を出力とするインバータ回路で構成する。
めに、電源用の負荷短絡検出回路において、電源の高電
位側に接続されるｐチャネル型スイッチング素子と、電
源のグランド側に接続されるｎチャネル型スイッチング
素子から成り、ｐチャネル型スイッチング素子のゲート
を入力とし、ｐチャネル型スイッチング素子の低電位側
とｎチャネル型スイッチング素子の高電位側を接続し、
該接続点を出力とするインバータ回路で構成する。
【０００９】この電源の高電位側にｐチャネルＭＯＳＦ
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインとｎチャネルＭＯＳＦＥＴのドレインを接続し、
該ｎチャネルＭＯＳＦＥＴのソースを電源のグランド側
に接続し、該ｎチャネルＭＯＳＦＥＴのドレインとゲー
トを接続し、前記ｐチャネルＭＯＳＦＥＴのゲートを入
力とし、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦ
ＥＴのドレイン同志の接続点を出力とするインバータ回
路で構成するとよい。
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインとｎチャネルＭＯＳＦＥＴのドレインを接続し、
該ｎチャネルＭＯＳＦＥＴのソースを電源のグランド側
に接続し、該ｎチャネルＭＯＳＦＥＴのドレインとゲー
トを接続し、前記ｐチャネルＭＯＳＦＥＴのゲートを入
力とし、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦ
ＥＴのドレイン同志の接続点を出力とするインバータ回
路で構成するとよい。
【００１０】この電源の高電位側にｐチャネルＭＯＳＦ
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインとｎチャネルＭＯＳＦＥＴのドレインを接続し、
該ｎチャネルＭＯＳＦＥＴのソースを電源のグランド側
に接続し、前記ｐチャネルＭＯＳＦＥＴのゲートと前記
ｎチャネルＭＯＳＦＥＴのゲートを接続し、前記ゲート
同志の接続点を入力とし、前記ドレイン同志の接続点を
を出力とするインバータ回路で構成するとよい。
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインとｎチャネルＭＯＳＦＥＴのドレインを接続し、
該ｎチャネルＭＯＳＦＥＴのソースを電源のグランド側
に接続し、前記ｐチャネルＭＯＳＦＥＴのゲートと前記
ｎチャネルＭＯＳＦＥＴのゲートを接続し、前記ゲート
同志の接続点を入力とし、前記ドレイン同志の接続点を
を出力とするインバータ回路で構成するとよい。
【００１１】この電源の高電位側にｐチャネルＭＯＳＦ
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインと第１のｎチャネルＭＯＳＦＥＴのドレインを接
続し、該ｎチャネルＭＯＳＦＥＴのソースを電源のグラ
ンド側に接続し、電源の高電位側にバイアス電流回路の
一方を接続し、他方を第２のｎチャネルＭＯＳＦＥＴの
ドレインを接続し、該第２のｎチャネルＭＯＳＦＥＴの
ソースを電源のグランド側に接続し、前記の第１のｎチ
ャネルＭＯＳＦＥＴのゲートと前記の第２のＭＯＳＦＥ
Ｔのゲートを接続し、該の第２のＭＯＳＦＥＴのドレイ
ンとゲートを接続し、前記のｐチャネルＭＯＳＦＥＴの
ゲートを入力とし、前記のｐチャネルＭＯＳＦＥＴのソ
ースを出力とするインバータ回路で構成すると好まし
い。
ＥＴのソースを接続し、該ｐチャネルＭＯＳＦＥＴのド
レインと第１のｎチャネルＭＯＳＦＥＴのドレインを接
続し、該ｎチャネルＭＯＳＦＥＴのソースを電源のグラ
ンド側に接続し、電源の高電位側にバイアス電流回路の
一方を接続し、他方を第２のｎチャネルＭＯＳＦＥＴの
ドレインを接続し、該第２のｎチャネルＭＯＳＦＥＴの
ソースを電源のグランド側に接続し、前記の第１のｎチ
ャネルＭＯＳＦＥＴのゲートと前記の第２のＭＯＳＦＥ
Ｔのゲートを接続し、該の第２のＭＯＳＦＥＴのドレイ
ンとゲートを接続し、前記のｐチャネルＭＯＳＦＥＴの
ゲートを入力とし、前記のｐチャネルＭＯＳＦＥＴのソ
ースを出力とするインバータ回路で構成すると好まし
い。
【００１２】前記のように、インバータ回路を用いるこ
とで、半導体素子の部品点数を低減できて、安価で確実
に負荷短絡を検出できる。またＭＯＳＦＥＴでインバー
タ回路を構成することで、検出精度を高めることができ
る。
とで、半導体素子の部品点数を低減できて、安価で確実
に負荷短絡を検出できる。またＭＯＳＦＥＴでインバー
タ回路を構成することで、検出精度を高めることができ
る。
【００１３】
【発明の実施の形態】以下の実施例の負荷短絡検出回路
は、図７の負荷短絡検出回路に相当する回路である。 〔実施例１〕図１は、この発明の第１実施例の負荷短絡
検出回路である。この負荷短絡検出回路はｐチャネルＭ
ＯＳＦＥＴ（以下、ＰＭＯＳと称す）とｎチャネルＭＯ
ＳＦＥＴ（以下、ＮＭＯＳと称す）で構成される。ＰＭ
ＯＳ１のソース５を電源の高電位側１と接続し、ＰＭＯ
Ｓ１のドレイン６とＮＭＯＳ１のドレイン９を接続し、
ＮＭＯＳ１のソース８を電源のグランド側２に接続す
る。またＮＭＯＳ１のドレイン９とゲート１０を接続す
る。このＰＭＯＳ１とＮＭＯＳ１でインバータ回路を構
成する。ＰＭＯＳ１のゲート７がインバータ回路の入力
３となり、ＰＭＯＳ１とＮＭＯＳ１のドレイン６、９同
志の接続点がインバータ回路の出力４となる。
は、図７の負荷短絡検出回路に相当する回路である。 〔実施例１〕図１は、この発明の第１実施例の負荷短絡
検出回路である。この負荷短絡検出回路はｐチャネルＭ
ＯＳＦＥＴ（以下、ＰＭＯＳと称す）とｎチャネルＭＯ
ＳＦＥＴ（以下、ＮＭＯＳと称す）で構成される。ＰＭ
ＯＳ１のソース５を電源の高電位側１と接続し、ＰＭＯ
Ｓ１のドレイン６とＮＭＯＳ１のドレイン９を接続し、
ＮＭＯＳ１のソース８を電源のグランド側２に接続す
る。またＮＭＯＳ１のドレイン９とゲート１０を接続す
る。このＰＭＯＳ１とＮＭＯＳ１でインバータ回路を構
成する。ＰＭＯＳ１のゲート７がインバータ回路の入力
３となり、ＰＭＯＳ１とＮＭＯＳ１のドレイン６、９同
志の接続点がインバータ回路の出力４となる。
【００１４】図２は、図１の負荷短絡検出回路の動作を
説明する図である。図２は縦軸が出力電圧で横軸が入力
電圧であるインバータの入出力特性曲線を示す。この入
出力特性曲線と、インバータ回路の出力電圧とインバー
タ回路の入力電圧が等しい直線１１との交点で、この交
点の入力電圧の値をこのインバータ回路のしきい値電圧
Ｖth0 という。入出力特性曲線で、出力電圧が、電源電
圧Ｖ0 であるＨレベルから、グランド近傍の電圧（第１
実施例ではＮＭＯＳのゲートしきい値電圧）であるＬレ
ベルに移行する入力電圧、またはＬレベルからＨレベル
に移行する入力電圧は、このインバータ回路のしきい値
電圧Ｖth0 との比較で決まる。
説明する図である。図２は縦軸が出力電圧で横軸が入力
電圧であるインバータの入出力特性曲線を示す。この入
出力特性曲線と、インバータ回路の出力電圧とインバー
タ回路の入力電圧が等しい直線１１との交点で、この交
点の入力電圧の値をこのインバータ回路のしきい値電圧
Ｖth0 という。入出力特性曲線で、出力電圧が、電源電
圧Ｖ0 であるＨレベルから、グランド近傍の電圧（第１
実施例ではＮＭＯＳのゲートしきい値電圧）であるＬレ
ベルに移行する入力電圧、またはＬレベルからＨレベル
に移行する入力電圧は、このインバータ回路のしきい値
電圧Ｖth0 との比較で決まる。
【００１５】つまり、インバータ回路の入力電圧がイン
バータ回路のしきい値電圧Ｖth0 より小さい場合は、イ
ンバータ回路の出力電圧はＨレベルとなり、大きい場合
は、Ｌレベルとなる。図１の回路では、Ｌレベルの電圧
は零ではなく、ＮＭＯＳのゲートしきい値電圧Ｖth1 と
なり、Ｌレベルの検出精度が悪い。つぎにこの動作を詳
細に説明する。インバータ回路の入力電圧が零からＮＭ
ＯＳ１のゲートしきい値電圧Ｖth1 の間は、ＮＭＯＳ１
はカットオフ状態（ＮＭＯＳがオフ状態）、ＰＭＯＳ１
は非飽和状態（ドレイン電圧を増大させるとドレイン電
流が線形に増大する状態、つまりＰＭＯＳ１のインピー
ダンスが小さい状態）で、出力電圧は電源電圧Ｖ0 とな
る。入力電圧がＮＭＯＳ１のゲートしきい値電圧Ｖth1
とインバータ回路のしきい値電圧Ｖth0 の間は、ＮＭＯ
Ｓ１は飽和状態（ドレイン電圧を増大させてもドレイン
電流が増大しない状態、つまりＮＭＯＳ１のインピーダ
ンスが大きい状態）で、ＰＭＯＳ１が非飽和状態のた
め、ＮＭＯＳ１のインピーダンスに比べてＰＭＯＳ１の
インピーダンスが低く、出力電圧は電源電圧Ｖ0 に近い
値となる。入力電圧がインバータ回路のしきい値電圧Ｖ
th0 付近で、ＮＭＯＳ１と、ＰＭＯＳ１が互いに飽和状
態となり出力電圧は電源電圧Ｖ0 近傍からＮＭＯＳ１の
ゲートしきい値電圧Ｖth1 近傍に移行する。
バータ回路のしきい値電圧Ｖth0 より小さい場合は、イ
ンバータ回路の出力電圧はＨレベルとなり、大きい場合
は、Ｌレベルとなる。図１の回路では、Ｌレベルの電圧
は零ではなく、ＮＭＯＳのゲートしきい値電圧Ｖth1 と
なり、Ｌレベルの検出精度が悪い。つぎにこの動作を詳
細に説明する。インバータ回路の入力電圧が零からＮＭ
ＯＳ１のゲートしきい値電圧Ｖth1 の間は、ＮＭＯＳ１
はカットオフ状態（ＮＭＯＳがオフ状態）、ＰＭＯＳ１
は非飽和状態（ドレイン電圧を増大させるとドレイン電
流が線形に増大する状態、つまりＰＭＯＳ１のインピー
ダンスが小さい状態）で、出力電圧は電源電圧Ｖ0 とな
る。入力電圧がＮＭＯＳ１のゲートしきい値電圧Ｖth1
とインバータ回路のしきい値電圧Ｖth0 の間は、ＮＭＯ
Ｓ１は飽和状態（ドレイン電圧を増大させてもドレイン
電流が増大しない状態、つまりＮＭＯＳ１のインピーダ
ンスが大きい状態）で、ＰＭＯＳ１が非飽和状態のた
め、ＮＭＯＳ１のインピーダンスに比べてＰＭＯＳ１の
インピーダンスが低く、出力電圧は電源電圧Ｖ0 に近い
値となる。入力電圧がインバータ回路のしきい値電圧Ｖ
th0 付近で、ＮＭＯＳ１と、ＰＭＯＳ１が互いに飽和状
態となり出力電圧は電源電圧Ｖ0 近傍からＮＭＯＳ１の
ゲートしきい値電圧Ｖth1 近傍に移行する。
【００１６】入力電圧が、インバータ回路のしきい値電
圧Ｖth0 と、電源電圧Ｖ0 からＰＭＯＳ１のゲートしき
い値電圧Ｖth2 を差し引いた電圧（Ｖth0 −Ｖth2 ）と
の間でも、ＮＭＯＳ１、ＰＭＯＳ１共に飽和状態である
が、ＰＭＯＳ１のゲート電圧（ゲート・ソース間電圧）
が小さくなるので、ＰＭＯＳ１のインピーダンスはＮＭ
ＯＳ１と比べて大きくなり、出力電圧はＮＭＯＳのゲー
トしきい値電圧Ｖth1近傍に近づく。入力電圧が、電源
電圧Ｖ0 からＰＭＯＳ１のゲートしきい値電圧Ｖth2 を
差し引いた電圧（Ｖ0 −Ｖth2 ）より大きい場合、ＮＭ
ＯＳ１は飽和状態で、ＰＭＯＳ１はカットオフ状態とな
り、出力電圧はＮＭＯＳ１のゲートしきい値電圧Ｖth1
となる。出力電圧がＮＭＯＳ１のゲートしきい値電圧Ｖ
th1 となるのはＮＭＯＳ１のドレイン９とゲート１０が
接続されているためである。
圧Ｖth0 と、電源電圧Ｖ0 からＰＭＯＳ１のゲートしき
い値電圧Ｖth2 を差し引いた電圧（Ｖth0 −Ｖth2 ）と
の間でも、ＮＭＯＳ１、ＰＭＯＳ１共に飽和状態である
が、ＰＭＯＳ１のゲート電圧（ゲート・ソース間電圧）
が小さくなるので、ＰＭＯＳ１のインピーダンスはＮＭ
ＯＳ１と比べて大きくなり、出力電圧はＮＭＯＳのゲー
トしきい値電圧Ｖth1近傍に近づく。入力電圧が、電源
電圧Ｖ0 からＰＭＯＳ１のゲートしきい値電圧Ｖth2 を
差し引いた電圧（Ｖ0 −Ｖth2 ）より大きい場合、ＮＭ
ＯＳ１は飽和状態で、ＰＭＯＳ１はカットオフ状態とな
り、出力電圧はＮＭＯＳ１のゲートしきい値電圧Ｖth1
となる。出力電圧がＮＭＯＳ１のゲートしきい値電圧Ｖ
th1 となるのはＮＭＯＳ１のドレイン９とゲート１０が
接続されているためである。
【００１７】このインバータ回路のしきい値電圧Ｖth0
は、ＮＭＯＳ１とＰＭＯＳ１のゲートの寸法などを変え
ることで、ＮＭＯＳ１のゲートしきい値電圧Ｖth1 と、
電源電圧Ｖ0 からＰＭＯＳのゲートしきい値電圧Ｖth2
を差し引いた電圧（Ｖth0 −Ｖth2 ）との間の任意の電
圧値にすることができる。また、前記のゲート寸法（ゲ
ート幅とチャネル長）などを変えることで、出力電圧が
インバータ回路のしきい値電圧Ｖth0 付近で、電源電圧
Ｖ0 近傍からＮＭＯＳ１のゲートしきい値電圧Ｖth1 近
傍に変り、さらに、この変化率（出力電圧の変化分／入
力電圧の変化分）も任意に変えることができる。
は、ＮＭＯＳ１とＰＭＯＳ１のゲートの寸法などを変え
ることで、ＮＭＯＳ１のゲートしきい値電圧Ｖth1 と、
電源電圧Ｖ0 からＰＭＯＳのゲートしきい値電圧Ｖth2
を差し引いた電圧（Ｖth0 −Ｖth2 ）との間の任意の電
圧値にすることができる。また、前記のゲート寸法（ゲ
ート幅とチャネル長）などを変えることで、出力電圧が
インバータ回路のしきい値電圧Ｖth0 付近で、電源電圧
Ｖ0 近傍からＮＭＯＳ１のゲートしきい値電圧Ｖth1 近
傍に変り、さらに、この変化率（出力電圧の変化分／入
力電圧の変化分）も任意に変えることができる。
【００１８】インバータ回路の入出力特性としては、概
略、入力電圧がインバータ回路のしきい値電圧Ｖth0 よ
り小さいとＨレベルとなり、インバータ回路のしきい値
電圧Ｖth0 より大きいとＬレベルとなる。つまり、イン
バータ回路のしきい値電圧Ｖth0 を境にＨレベルからＬ
レベル、ＬレベルからＨレベルに移行する。この第１実
施例のインバータ回路では、前記したように、出力電圧
がＬレベルの状態で、電圧が零Ｖとはならず、ＮＭＯＳ
のゲートしきい値電圧Ｖth1 となる。そのため、Ｌレベ
ルの検出精度が悪くなり、負荷短絡の検出精度も悪くな
る。この検出精度を高める回路例をつぎに説明する。
略、入力電圧がインバータ回路のしきい値電圧Ｖth0 よ
り小さいとＨレベルとなり、インバータ回路のしきい値
電圧Ｖth0 より大きいとＬレベルとなる。つまり、イン
バータ回路のしきい値電圧Ｖth0 を境にＨレベルからＬ
レベル、ＬレベルからＨレベルに移行する。この第１実
施例のインバータ回路では、前記したように、出力電圧
がＬレベルの状態で、電圧が零Ｖとはならず、ＮＭＯＳ
のゲートしきい値電圧Ｖth1 となる。そのため、Ｌレベ
ルの検出精度が悪くなり、負荷短絡の検出精度も悪くな
る。この検出精度を高める回路例をつぎに説明する。
【００１９】尚、前記において、数値例を述べると、電
源電圧Ｖ0 は２．３Ｖ程度、インバータ回路のしきい値
電圧Ｖth0 は１．７Ｖ程度、ＮＭＯＳ１のゲートしきい
値電圧Ｖth1 は０．４３Ｖ程度、ＰＭＯＳ１のゲートし
きい値電圧Ｖth2 は０．４３Ｖ程度である。この数値例
は以下の実施例についても当てはまる。 〔実施例２〕図３は、この発明の第２実施例の負荷短絡
検出回路である。この負荷短絡検出回路はＰＭＯＳ２と
ＮＭＯＳ２で構成され、ＰＭＯＳ２とＮＭＯＳ２のドレ
イン１６、１９同志およびＰＭＯＳ２とＮＭＯＳ２のゲ
ート１７、２０同志を接続し、ゲート同志の接続点１３
ａを入力１３、ドレイン同志の接続点１４ａを出力１４
とするインバータ回路である。
源電圧Ｖ0 は２．３Ｖ程度、インバータ回路のしきい値
電圧Ｖth0 は１．７Ｖ程度、ＮＭＯＳ１のゲートしきい
値電圧Ｖth1 は０．４３Ｖ程度、ＰＭＯＳ１のゲートし
きい値電圧Ｖth2 は０．４３Ｖ程度である。この数値例
は以下の実施例についても当てはまる。 〔実施例２〕図３は、この発明の第２実施例の負荷短絡
検出回路である。この負荷短絡検出回路はＰＭＯＳ２と
ＮＭＯＳ２で構成され、ＰＭＯＳ２とＮＭＯＳ２のドレ
イン１６、１９同志およびＰＭＯＳ２とＮＭＯＳ２のゲ
ート１７、２０同志を接続し、ゲート同志の接続点１３
ａを入力１３、ドレイン同志の接続点１４ａを出力１４
とするインバータ回路である。
【００２０】図４は、図３の負荷短絡検出回路の動作を
説明する図で、同図（ａ）はインバータ回路の入出力特
性、同図（ｂ）はインバータ電流である。この入出力特
性では入力電圧がインバータ回路のしきい値電圧Ｖth0
を超えて電源電圧Ｖ0 まで上昇したとき、出力電圧はＮ
ＭＯＳ２が非飽和となるために、グランド電圧ＶGNDと
なり、検出精度が第１実施例の回路と比べて向上する。
ただし、インバータ回路の出力１４が電源電圧Ｖ0 から
グランド電圧ＶGND への移行する際、図４（ｂ）で示す
ように大きな電流が、インバータ電流Ｉ0 として流れる
ため、このインバータ回路の消費電流を増加することに
なる。
説明する図で、同図（ａ）はインバータ回路の入出力特
性、同図（ｂ）はインバータ電流である。この入出力特
性では入力電圧がインバータ回路のしきい値電圧Ｖth0
を超えて電源電圧Ｖ0 まで上昇したとき、出力電圧はＮ
ＭＯＳ２が非飽和となるために、グランド電圧ＶGNDと
なり、検出精度が第１実施例の回路と比べて向上する。
ただし、インバータ回路の出力１４が電源電圧Ｖ0 から
グランド電圧ＶGND への移行する際、図４（ｂ）で示す
ように大きな電流が、インバータ電流Ｉ0 として流れる
ため、このインバータ回路の消費電流を増加することに
なる。
【００２１】つぎにこの動作を詳細に説明する。インバ
ータ回路の入力電圧が零からＮＭＯＳ２のゲートしきい
値電圧Ｖth1 の間では、ＮＭＯＳ２はカットオフ状態
（ＮＭＯＳ２がオフ状態）、ＰＭＯＳ２は非飽和状態
で、出力電圧は電源電圧Ｖ0 となる。入力電圧がＮＭＯ
Ｓ２のゲートしきい値電圧Ｖth2 とインバータ回路のし
きい値電圧Ｖth0 の間では、ＮＭＯＳ２は飽和状態で、
ＰＭＯＳ２が非飽和状態のため、ＮＭＯＳ２のインピー
ダンスに比べてＰＭＯＳ２のインピーダンスが低く、出
力電圧は電源電圧Ｖ0 に近い値となる。
ータ回路の入力電圧が零からＮＭＯＳ２のゲートしきい
値電圧Ｖth1 の間では、ＮＭＯＳ２はカットオフ状態
（ＮＭＯＳ２がオフ状態）、ＰＭＯＳ２は非飽和状態
で、出力電圧は電源電圧Ｖ0 となる。入力電圧がＮＭＯ
Ｓ２のゲートしきい値電圧Ｖth2 とインバータ回路のし
きい値電圧Ｖth0 の間では、ＮＭＯＳ２は飽和状態で、
ＰＭＯＳ２が非飽和状態のため、ＮＭＯＳ２のインピー
ダンスに比べてＰＭＯＳ２のインピーダンスが低く、出
力電圧は電源電圧Ｖ0 に近い値となる。
【００２２】入力電圧がインバータ回路のしきい値電圧
Ｖth0 近傍で、ＮＭＯＳ２と、ＰＭＯＳ２が互いに飽和
状態となり出力電圧は電源電圧Ｖ0 近傍からグランド電
圧ＶGND 近傍に移行する。入力電圧が、インバータ回路
のしきい値電圧Ｖth0 と、電源電圧Ｖ0 からＰＭＯＳの
ゲートしきい値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖ
th2 ）との間では、ＮＭＯＳ２が非飽和状態でＰＭＯＳ
２が飽和状態となり、出力電圧はグランド電圧ＶGND に
近づく。入力電圧が電源電圧Ｖ0 からＰＭＯＳ２のゲー
トしきい値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖth2
）より大きい場合にはＮＭＯＳ２が非飽和状態で、Ｐ
ＭＯＳ２がカットオフ状態となり、出力電圧がグランド
電圧ＶGND 、即ち、零Ｖとなる。
Ｖth0 近傍で、ＮＭＯＳ２と、ＰＭＯＳ２が互いに飽和
状態となり出力電圧は電源電圧Ｖ0 近傍からグランド電
圧ＶGND 近傍に移行する。入力電圧が、インバータ回路
のしきい値電圧Ｖth0 と、電源電圧Ｖ0 からＰＭＯＳの
ゲートしきい値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖ
th2 ）との間では、ＮＭＯＳ２が非飽和状態でＰＭＯＳ
２が飽和状態となり、出力電圧はグランド電圧ＶGND に
近づく。入力電圧が電源電圧Ｖ0 からＰＭＯＳ２のゲー
トしきい値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖth2
）より大きい場合にはＮＭＯＳ２が非飽和状態で、Ｐ
ＭＯＳ２がカットオフ状態となり、出力電圧がグランド
電圧ＶGND 、即ち、零Ｖとなる。
【００２３】前記のように、このインバータ回路のしき
い値電圧Ｖth0 は、ＮＭＯＳ２とＰＭＯＳ２のゲートの
寸法などを変えることで、ＮＭＯＳ２のゲートしきい値
電圧Ｖth1 と電源電圧Ｖ0 からＰＭＯＳ２のゲートしき
い値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖth2 ）との
間の任意の値にすることができる。また、前記のゲート
寸法などを変えることで、出力電圧がインバータ回路の
しきい値電圧Ｖth0 近傍で、電源電圧Ｖ0 近傍からＮＭ
ＯＳ１のゲートしきい値電圧Ｖth1 近傍に変わり、さら
に、この変化率（出力電圧の変化分／入力電圧の変化
分）を変えることができる。
い値電圧Ｖth0 は、ＮＭＯＳ２とＰＭＯＳ２のゲートの
寸法などを変えることで、ＮＭＯＳ２のゲートしきい値
電圧Ｖth1 と電源電圧Ｖ0 からＰＭＯＳ２のゲートしき
い値電圧Ｖth2 を差し引いた電圧（Ｖ0 −Ｖth2 ）との
間の任意の値にすることができる。また、前記のゲート
寸法などを変えることで、出力電圧がインバータ回路の
しきい値電圧Ｖth0 近傍で、電源電圧Ｖ0 近傍からＮＭ
ＯＳ１のゲートしきい値電圧Ｖth1 近傍に変わり、さら
に、この変化率（出力電圧の変化分／入力電圧の変化
分）を変えることができる。
【００２４】インバータ回路の入出力特性としては、前
記と同様に、概略、入力電圧がインバータ回路のしきい
値電圧Ｖth0 より小さいとＨレベルとなり、インバータ
回路のしきい値電圧Ｖth0 より大きいとＬレベルとな
る。つまり、インバータ回路のしきい値電圧Ｖth0 を境
にＨレベルからＬレベル、ＬレベルからＨレベルに移行
する。このＬレベルは、前記したように、ほぼ零Ｖの電
圧となり、Ｌレベルの検出精度は第１実施例の回路と比
べて向上する。
記と同様に、概略、入力電圧がインバータ回路のしきい
値電圧Ｖth0 より小さいとＨレベルとなり、インバータ
回路のしきい値電圧Ｖth0 より大きいとＬレベルとな
る。つまり、インバータ回路のしきい値電圧Ｖth0 を境
にＨレベルからＬレベル、ＬレベルからＨレベルに移行
する。このＬレベルは、前記したように、ほぼ零Ｖの電
圧となり、Ｌレベルの検出精度は第１実施例の回路と比
べて向上する。
【００２５】しかし、前記したように、この移行期間中
に図４のように、大きなインバータ電流Ｉ0 が流れるた
め、消費電流が大きい。これを解決する回路例をつぎに
説明する。 〔実施例３〕図５は、この発明の第３実施例の負荷短絡
検出回路である。この回路はＰＭＯＳ３とＮＭＯＳ３、
４で構成され、ＮＭＯＳ３のゲート３０は、電源の高電
位側１から電源のグランド側２に流れ込むバイアス電流
をバイアス電流回路４１で製作し、このバイアス電流回
路４１とＮＭＯＳ４のドレイン２９、ゲート４０を接続
し、また、ＮＭＯＳ３のゲート３０に接続し、ＮＭＯＳ
３、４のソース２８、３８を電源のグランド側２に接続
したインバータ回路である。ここで、ＮＭＯＳ３、４は
ミラー回路を構成する。
に図４のように、大きなインバータ電流Ｉ0 が流れるた
め、消費電流が大きい。これを解決する回路例をつぎに
説明する。 〔実施例３〕図５は、この発明の第３実施例の負荷短絡
検出回路である。この回路はＰＭＯＳ３とＮＭＯＳ３、
４で構成され、ＮＭＯＳ３のゲート３０は、電源の高電
位側１から電源のグランド側２に流れ込むバイアス電流
をバイアス電流回路４１で製作し、このバイアス電流回
路４１とＮＭＯＳ４のドレイン２９、ゲート４０を接続
し、また、ＮＭＯＳ３のゲート３０に接続し、ＮＭＯＳ
３、４のソース２８、３８を電源のグランド側２に接続
したインバータ回路である。ここで、ＮＭＯＳ３、４は
ミラー回路を構成する。
【００２６】図６は、図５の負荷短絡検出回路の動作を
説明する図で、同図（ａ）はインバータ回路の入出力特
性、同図（ｂ）はインバータ電流である。この入出力特
性は、入力電圧が、電源電圧Ｖ0 からインバータ回路の
しきいちＶth0 を差し引いた電圧（Ｖ0 −Ｖth2 ）を超
えて、電源電圧Ｖ0 まで上昇したとき、出力電圧はＮＭ
ＯＳ３が非飽和となるために、グランド電圧ＶGND とな
り、Ｌレベルの検出精度が向上する。そして、バイアス
電流回路４１を調整してバイアス電流を小さく設定する
ことで、ＰＭＯＳ３とＮＭＯＳ３で構成されるインバー
タ回路に流れるインバータ電流Ｉ1 を小さく制御できる
ために、第２実施例のインバータ回路と比べて消費電流
を小さくできる。
説明する図で、同図（ａ）はインバータ回路の入出力特
性、同図（ｂ）はインバータ電流である。この入出力特
性は、入力電圧が、電源電圧Ｖ0 からインバータ回路の
しきいちＶth0 を差し引いた電圧（Ｖ0 −Ｖth2 ）を超
えて、電源電圧Ｖ0 まで上昇したとき、出力電圧はＮＭ
ＯＳ３が非飽和となるために、グランド電圧ＶGND とな
り、Ｌレベルの検出精度が向上する。そして、バイアス
電流回路４１を調整してバイアス電流を小さく設定する
ことで、ＰＭＯＳ３とＮＭＯＳ３で構成されるインバー
タ回路に流れるインバータ電流Ｉ1 を小さく制御できる
ために、第２実施例のインバータ回路と比べて消費電流
を小さくできる。
【００２７】
【発明の効果】この発明において、ＰＭＯＳとＮＭＯＳ
で構成されるインバータ回路を負荷短絡検出回路として
用いることで、半導体素子点数の少ない、安価で、確実
に負荷短絡を検出できる回路とすることができる。ま
た、バイアス電流回路を加えることで、消費電流の小さ
な回路とすることができる。
で構成されるインバータ回路を負荷短絡検出回路として
用いることで、半導体素子点数の少ない、安価で、確実
に負荷短絡を検出できる回路とすることができる。ま
た、バイアス電流回路を加えることで、消費電流の小さ
な回路とすることができる。
【図１】この発明の第１実施例の負荷短絡検出回路図
【図２】図１の負荷短絡検出回路の動作を説明する図
【図３】この発明の第２実施例の負荷短絡検出回路図
【図４】図３の負荷短絡検出回路の動作を説明する図
で、（ａ）はインバータ回路の入出力特性、（ｂ）はイ
ンバータ電流
で、（ａ）はインバータ回路の入出力特性、（ｂ）はイ
ンバータ電流
【図５】この発明の第３実施例の負荷短絡検出回路図
【図６】図５の負荷短絡検出回路の動作を説明する図
で、（ａ）はインバータ回路の入出力特性、（ｂ）はイ
ンバータ電流
で、（ａ）はインバータ回路の入出力特性、（ｂ）はイ
ンバータ電流
【図７】従来方式による負荷短絡検出回路を含んだ電源
回路図
回路図
１ 電源の高電位側 ２ 電源の定電位側 ３、１３、２３ 入力 ４、１４、２４ 出力 ５、８、１５、１８、２５、２８、３８ ソース ６、９、１６、１９、２６、２９ ドレイン ７、１０、、１７、２０、２７、３０、４０ ゲート １１ 直線 １３ａ 接続点 １４ａ 接続点 ４１ バイアス電流回路 ＰＭＯＳ１〜３ ｐチャネルＭＯＳＦＥＴ ＮＭＯＳ１〜４ ｎチャネルＭＯＳＦＥＴ Ｖ0 電源電圧 Ｖth0 インバータ回路のしきい値電圧 Ｖth1 ＮＭＯＳ１、２、３のしきい値電圧 Ｖth2 ＰＭＯＳ１、２、３のしきい値電圧 ＶGND グランド電圧 Ｉ0 インバータ電流 Ｉ1 インバータ電流
Claims (4)
- 【請求項１】電源用の負荷短絡検出回路において、電源
の高電位側に接続されるｐチャネル型スイッチング素子
と、電源のグランド側に接続されるｎチャネル型スイッ
チング素子から成り、ｐチャネル型スイッチング素子の
ゲートを入力端子とし、ｐチャネル型スイッチング素子
の低電位側とｎチャネル型スイッチング素子の高電位側
を接続し、該接続点を出力端子とするインバータ回路で
構成することを特徴とする負荷短絡検出回路。 - 【請求項２】電源の高電位側にｐチャネルＭＯＳＦＥＴ
のソースを接続し、該ｐチャネルＭＯＳＦＥＴのドレイ
ンとｎチャネルＭＯＳＦＥＴのドレインを接続し、該ｎ
チャネルＭＯＳＦＥＴのソースを電源のグランド側に接
続し、該ｎチャネルＭＯＳＦＥＴのドレインとゲートを
接続し、前記ｐチャネルＭＯＳＦＥＴのゲートを入力と
し、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
のドレイン同志の接続点を出力とするインバータ回路で
構成することを特徴とする請求項１に記載の負荷短絡検
出回路。 - 【請求項３】電源の高電位側にｐチャネルＭＯＳＦＥＴ
のソースを接続し、該ｐチャネルＭＯＳＦＥＴのドレイ
ンとｎチャネルＭＯＳＦＥＴのドレインを接続し、該ｎ
チャネルＭＯＳＦＥＴのソースを電源のグランド側に接
続し、前記ｐチャネルＭＯＳＦＥＴのゲートと前記ｎチ
ャネルＭＯＳＦＥＴのゲートを接続し、前記ゲート同志
の接続点を入力とし、前記ドレイン同志の接続点をを出
力とするインバータ回路で構成することを特徴とする請
求項１に記載の負荷短絡検出回路。 - 【請求項４】電源の高電位側にｐチャネルＭＯＳＦＥＴ
のソースを接続し、該ｐチャネルＭＯＳＦＥＴのドレイ
ンと第１のｎチャネルＭＯＳＦＥＴのドレインを接続
し、該ｎチャネルＭＯＳＦＥＴのソースを電源のグラン
ド側に接続し、電源の高電位側にバイアス電流回路の一
方を接続し、他方を第２のｎチャネルＭＯＳＦＥＴのド
レインを接続し、該第２のｎチャネルＭＯＳＦＥＴのソ
ースを電源のグランド側に接続し、前記の第１のｎチャ
ネルＭＯＳＦＥＴのゲートと前記の第２のＭＯＳＦＥＴ
のゲートを接続し、該の第２のＭＯＳＦＥＴのドレイン
とゲートを接続し、前記のｐチャネルＭＯＳＦＥＴのゲ
ートを入力とし、前記のｐチャネルＭＯＳＦＥＴのソー
スを出力とするインバータ回路で構成することを特徴と
する請求項１に記載の負荷短絡検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124899A JPH11326434A (ja) | 1998-05-07 | 1998-05-07 | 負荷短絡検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124899A JPH11326434A (ja) | 1998-05-07 | 1998-05-07 | 負荷短絡検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11326434A true JPH11326434A (ja) | 1999-11-26 |
Family
ID=14896870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124899A Pending JPH11326434A (ja) | 1998-05-07 | 1998-05-07 | 負荷短絡検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11326434A (ja) |
-
1998
- 1998-05-07 JP JP10124899A patent/JPH11326434A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050929 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051125 |
|
| RD01 | Notification of change of attorney |
Effective date: 20051125 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |