JPH11316674A - Ｆｏｄ回路 - Google Patents
Ｆｏｄ回路Info
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- JPH11316674A JPH11316674A JP11015499A JP1549999A JPH11316674A JP H11316674 A JPH11316674 A JP H11316674A JP 11015499 A JP11015499 A JP 11015499A JP 1549999 A JP1549999 A JP 1549999A JP H11316674 A JPH11316674 A JP H11316674A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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Abstract
(57)【要約】
【課題】本発明は、２進数の小数（Fraction）部分のリ
ーディングゼロの値の検出を迅速に行い得るＦＯＤ回路
を提供しようとするものである。 【解決手段】小数が１６ビット未満、例えば５ビットで
ある場合は、伝送トランジスタＰ３〜Ｐ０，Ｐ３’〜Ｐ
０’を備え、入力ビット数に応じてカスケードで連結さ
れ、リーディングゼロデータＺ［１］〜Ｚ［４］，リー
ディングゼロが無いことを示す判別データＺ［０］及び
入力ビットが全て０であるか否かを示す判別データＺ
［５］を出力する複数の単位ブロックＵ３〜Ｕ０と、リ
ーディングゼロデータＺ［１］〜Ｚ［４］エンコーディ
ングしてリーディングゼロの値を出力するエンコーディ
ング回路２０と、からＦＯＤ回路を構成する。
ーディングゼロの値の検出を迅速に行い得るＦＯＤ回路
を提供しようとするものである。 【解決手段】小数が１６ビット未満、例えば５ビットで
ある場合は、伝送トランジスタＰ３〜Ｐ０，Ｐ３’〜Ｐ
０’を備え、入力ビット数に応じてカスケードで連結さ
れ、リーディングゼロデータＺ［１］〜Ｚ［４］，リー
ディングゼロが無いことを示す判別データＺ［０］及び
入力ビットが全て０であるか否かを示す判別データＺ
［５］を出力する複数の単位ブロックＵ３〜Ｕ０と、リ
ーディングゼロデータＺ［１］〜Ｚ［４］エンコーディ
ングしてリーディングゼロの値を出力するエンコーディ
ング回路２０と、からＦＯＤ回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、リーディングゼロ
（Leading Zero）の値を検出するＦＯＤ回路（First-On
e-Detector）に係るもので、詳しくは、処理速度を向上
し、かつ、回路面積の増大を抑制し得るＦＯＤ回路に関
するものである。
（Leading Zero）の値を検出するＦＯＤ回路（First-On
e-Detector）に係るもので、詳しくは、処理速度を向上
し、かつ、回路面積の増大を抑制し得るＦＯＤ回路に関
するものである。
【０００２】
【従来の技術】一般に、２進数は、指数（Exponent）部
分と小数（Fraction）部分とに区分される。ここで、前
記指数部分を２n（ｎ＝・・・，−２，−１，０，１，
２，・・・）、小数部分をＡ（０．００００，・・・，
１）と仮定すると、ビット値２ n＊Ａは多様な形態で表
される。例えば、‘２-3＊０．１０１１０１’は、‘２
- 4＊０．０１０１１０１’や‘２-5＊０．００１０１１
０１’等で表すことができる。
分と小数（Fraction）部分とに区分される。ここで、前
記指数部分を２n（ｎ＝・・・，−２，−１，０，１，
２，・・・）、小数部分をＡ（０．００００，・・・，
１）と仮定すると、ビット値２ n＊Ａは多様な形態で表
される。例えば、‘２-3＊０．１０１１０１’は、‘２
- 4＊０．０１０１１０１’や‘２-5＊０．００１０１１
０１’等で表すことができる。
【０００３】ところで、マイクロプロセッサの浮動点部
（Floating Point Unit）の設計の際、正規化は必須条
件である。該正規化とは、小数部分において、小数点の
次のビットに、常に“１”が来るようにするものであ
る。例えば、同一値であっても、‘２-4＊０．０１０１
１０１’又は‘２-5＊０．００１０１１０１’といった
形態ではなく、‘２-3＊０．１０１１０１’のような形
態にすることを意味する。
（Floating Point Unit）の設計の際、正規化は必須条
件である。該正規化とは、小数部分において、小数点の
次のビットに、常に“１”が来るようにするものであ
る。例えば、同一値であっても、‘２-4＊０．０１０１
１０１’又は‘２-5＊０．００１０１１０１’といった
形態ではなく、‘２-3＊０．１０１１０１’のような形
態にすることを意味する。
【０００４】従って、正規化するためには、小数部分に
ついて、最上位ビット（ＭＳＢ；most significant bi
t）から“１”を示すビットの前までのビット数を算出
して、“０”の個数を示すリーディングゼロ（Leading
Zero）の値を検出し、補正する必要がある。
ついて、最上位ビット（ＭＳＢ；most significant bi
t）から“１”を示すビットの前までのビット数を算出
して、“０”の個数を示すリーディングゼロ（Leading
Zero）の値を検出し、補正する必要がある。
【０００５】該正規化のための補正方法を、ビット値２
-5＊０．００１０１１０１を用いて説明する。先ず、ビ
ット値２-5＊０．００１０１１０１のリーディングゼロ
の値、即ち、小数点以後のビット値から順次検出して最
初に“１”が出るまでの０の個数“２”を求める。
-5＊０．００１０１１０１を用いて説明する。先ず、ビ
ット値２-5＊０．００１０１１０１のリーディングゼロ
の値、即ち、小数点以後のビット値から順次検出して最
初に“１”が出るまでの０の個数“２”を求める。
【０００６】次いで、指数部分“２-5”の乗数値“−
５”に、該求められた０の個数“２”を加えて指数部分
を“２-3”にし、小数部分“０．００１０１１０１”を
左に２ビットシフトさせ、“０．１０１１０１”にす
る。
５”に、該求められた０の個数“２”を加えて指数部分
を“２-3”にし、小数部分“０．００１０１１０１”を
左に２ビットシフトさせ、“０．１０１１０１”にす
る。
【０００７】このとき、リーディングゼロの値を求める
ために、ＦＯＤ回路（又はＬＺＤ回路（Leading Zero D
etector））が用いられ、この回路では加算及びシフト
動作のために加算器及びシフターが用いられる。
ために、ＦＯＤ回路（又はＬＺＤ回路（Leading Zero D
etector））が用いられ、この回路では加算及びシフト
動作のために加算器及びシフターが用いられる。
【０００８】ＦＯＤ回路では、処理すべき小数部分のビ
ット数が多くなると、正規化の速度に決定的な影響を及
ぼす。例えば、小数部分が１６ビットの場合は、ビット
数が少ないため、最下位ビット（ＬＳＢ；least signif
icant bit）が最初の“１”を示すビットであっても、
リーディングゼロの値の検出速度が正規化の速度に及ぼ
す影響はそれほど大きくないが、小数部分が６４ビット
の場合には、最下位ビット（ＬＳＢ）が最初の“１”を
示すビットであると、リーディングゼロの値の検出速度
によって正規化の速度が決定されることとなる。
ット数が多くなると、正規化の速度に決定的な影響を及
ぼす。例えば、小数部分が１６ビットの場合は、ビット
数が少ないため、最下位ビット（ＬＳＢ；least signif
icant bit）が最初の“１”を示すビットであっても、
リーディングゼロの値の検出速度が正規化の速度に及ぼ
す影響はそれほど大きくないが、小数部分が６４ビット
の場合には、最下位ビット（ＬＳＢ）が最初の“１”を
示すビットであると、リーディングゼロの値の検出速度
によって正規化の速度が決定されることとなる。
【０００９】かかるＦＯＤ回路は、例えば、小数部分が
５ビットであるときには、次のようなブール関数（Bool
ean Equation）で表すことができる。 Ｚ［０］＝Ｉ［４］ Ｚ［１］＝／Ｉ［４］＊Ｉ［３］ Ｚ［２］＝／Ｉ［４］＊／Ｉ［３］＊Ｉ［２］ Ｚ［３］＝／Ｉ［４］＊／Ｉ［３］＊／Ｉ［２］＊Ｉ［１］ Ｚ［４］＝／Ｉ［４］＊／Ｉ［３］＊／Ｉ［２］＊／Ｉ［１］＊Ｉ［０］ ・・・（１） ここで、Ｉ［０］〜Ｉ［４］は、５ビットの２進数の小
数部分の各ビットを表し、Ｚ［０］〜Ｚ［４］は、最上
位ビット（ＭＳＢ）から先行されるリーディングゼロの
値が、それぞれ０，１，２，３，４個であることを表
す。
５ビットであるときには、次のようなブール関数（Bool
ean Equation）で表すことができる。 Ｚ［０］＝Ｉ［４］ Ｚ［１］＝／Ｉ［４］＊Ｉ［３］ Ｚ［２］＝／Ｉ［４］＊／Ｉ［３］＊Ｉ［２］ Ｚ［３］＝／Ｉ［４］＊／Ｉ［３］＊／Ｉ［２］＊Ｉ［１］ Ｚ［４］＝／Ｉ［４］＊／Ｉ［３］＊／Ｉ［２］＊／Ｉ［１］＊Ｉ［０］ ・・・（１） ここで、Ｉ［０］〜Ｉ［４］は、５ビットの２進数の小
数部分の各ビットを表し、Ｚ［０］〜Ｚ［４］は、最上
位ビット（ＭＳＢ）から先行されるリーディングゼロの
値が、それぞれ０，１，２，３，４個であることを表
す。
【００１０】従来のＦＯＤ回路は、図４に示したよう
に、式（１）の循環的な性質を利用して、カスケード
（Cascade）連結した回路で構成され、最上位ビット
（ＭＳＢ）から先行して出力されるリーディングゼロの
値Ｚ［０］，・・・，Ｚ［４］は、エンコーディング回
路１０により統合して、３ビットの２進数Ｎ［０］，Ｎ
［１］，Ｎ［２］で示していた。
に、式（１）の循環的な性質を利用して、カスケード
（Cascade）連結した回路で構成され、最上位ビット
（ＭＳＢ）から先行して出力されるリーディングゼロの
値Ｚ［０］，・・・，Ｚ［４］は、エンコーディング回
路１０により統合して、３ビットの２進数Ｎ［０］，Ｎ
［１］，Ｎ［２］で示していた。
【００１１】以下、このような従来のＦＯＤ回路の動作
を説明する。先ず、最上位の入力ビットＩ［４］が
“１”である場合には、リーディングゼロデータＺ
［０］は“１”になり、残りのリーディングゼロデータ
Ｚ［１］〜Ｚ［４］は“０”になって、エンコーディン
グ回路１０から出力される２進数Ｎ［２：０］が“００
０”になり、結局、リーデングゼロの個数は０になる。
を説明する。先ず、最上位の入力ビットＩ［４］が
“１”である場合には、リーディングゼロデータＺ
［０］は“１”になり、残りのリーディングゼロデータ
Ｚ［１］〜Ｚ［４］は“０”になって、エンコーディン
グ回路１０から出力される２進数Ｎ［２：０］が“００
０”になり、結局、リーデングゼロの個数は０になる。
【００１２】また、入力ビットＩ［４］及びＩ［３］が
“０”で、入力ビットＩ［２］が“１”である場合に
は、リーディングゼロデータＺ［０］，Ｚ［１］，Ｚ
［３］，Ｚ［４］は“０”，Ｚ［２］は“１”になり、
エンコーディング回路１０からは、Ｎ［２：０］＝“０
１０”が出力され、リーディングゼロが２個であること
を表す。
“０”で、入力ビットＩ［２］が“１”である場合に
は、リーディングゼロデータＺ［０］，Ｚ［１］，Ｚ
［３］，Ｚ［４］は“０”，Ｚ［２］は“１”になり、
エンコーディング回路１０からは、Ｎ［２：０］＝“０
１０”が出力され、リーディングゼロが２個であること
を表す。
【００１３】また、入力ビットＩ［４］，Ｉ［３］，Ｉ
［２］，Ｉ［１］が“０”で，Ｉ［０］が“１”である
場合には、リーディングゼロデータＺ［０］，Ｚ
［１］，Ｚ［２］，Ｚ［３］は“０”で、Ｚ［４］は
“１”になり、エンコーディング回路１０からはＮ
［２：０］＝“１００”が出力され、リーディングゼロ
が４個であることを表す。
［２］，Ｉ［１］が“０”で，Ｉ［０］が“１”である
場合には、リーディングゼロデータＺ［０］，Ｚ
［１］，Ｚ［２］，Ｚ［３］は“０”で、Ｚ［４］は
“１”になり、エンコーディング回路１０からはＮ
［２：０］＝“１００”が出力され、リーディングゼロ
が４個であることを表す。
【００１４】
【発明が解決しようとする課題】然るに、このような従
来のＦＯＤ回路においては、“０”を示す入力ビットの
信号を、最上位ビット（ＭＳＢ）のＩ［４］から最下位
ビット（ＬＳＢ）のＩ［０］に遷移させるとき、該信号
が、各インバータＩ１１〜Ｉ１４及び複数個のトランジ
スタを備えたＡＮＤゲートＡＤ１１〜ＡＤ１３を介して
進行されるため、入力ビット数が増加するほど、ＡＮＤ
ゲートによる信号の遅延時間が増加するという不都合な
点があった。
来のＦＯＤ回路においては、“０”を示す入力ビットの
信号を、最上位ビット（ＭＳＢ）のＩ［４］から最下位
ビット（ＬＳＢ）のＩ［０］に遷移させるとき、該信号
が、各インバータＩ１１〜Ｉ１４及び複数個のトランジ
スタを備えたＡＮＤゲートＡＤ１１〜ＡＤ１３を介して
進行されるため、入力ビット数が増加するほど、ＡＮＤ
ゲートによる信号の遅延時間が増加するという不都合な
点があった。
【００１５】かつ、前記各ＡＮＤゲートＡＤ１１〜ＡＤ
１３は複数個のトランジスタにより構成されるため、Ｆ
ＯＤ回路の全体面積が増加されるという不都合な点があ
った。
１３は複数個のトランジスタにより構成されるため、Ｆ
ＯＤ回路の全体面積が増加されるという不都合な点があ
った。
【００１６】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、入力ビット数が増加する場合
にも、従来の回路構成に比べて回路面積を増加させるこ
となく、リーディングゼロを迅速に検出し得るＦＯＤ回
路を提供することを目的とする。
に鑑みてなされたもので、入力ビット数が増加する場合
にも、従来の回路構成に比べて回路面積を増加させるこ
となく、リーディングゼロを迅速に検出し得るＦＯＤ回
路を提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載のＦＯＤ回路は、指数
部分と小数部分とから成る２進数の前記小数部分の
“０”を示す最上位ビットから“１”を示すビットの前
のビットまでのリーディングゼロの値を検出するＦＯＤ
回路であって、前記小数部分のビット数に応じてカスケ
ード連結され、前記小数部分の最上位ビット以外のビッ
トの値をそれぞれ入力し、各ビット値が０であるか否か
を示すリーディングゼロデータを出力する複数の単位ブ
ロックと、前記複数の単位ブロックからのリーディング
ゼロデータをエンコーディングして、前記小数部分のリ
ーディングゼロの値を示す判別データを出力する第１エ
ンコーディング手段と、を備え、前記単位ブロックは、
前段の単位ブロックから出力される制御信号により、前
記入力ビットの値を伝送する第１伝送トランジスタと、
該第１伝送トランジスタがターンオフされたとき、前記
第１伝送トランジスタの出力端の電圧をハイレベルに固
定させる第２伝送トランジスタと、前記第１伝送トラン
ジスタの出力端からのデータを反転させて、前記制御信
号として後段の単位ブロックに出力するインバータと、
前記入力ビットの値と前段の単位ブロックからの制御信
号との論理積演算結果をリーディングゼロデータとして
出力するＡＮＤゲートと、から構成され、最上位の入力
ビットの値は反転されて、前記制御信号として初段の単
位ブロックに出力され、最終段の単位ブロックのインバ
ータの出力は、各入力ビットが全てゼロであるか否かを
示す判別データ出力端に供給される。
るため、本発明の請求項１に記載のＦＯＤ回路は、指数
部分と小数部分とから成る２進数の前記小数部分の
“０”を示す最上位ビットから“１”を示すビットの前
のビットまでのリーディングゼロの値を検出するＦＯＤ
回路であって、前記小数部分のビット数に応じてカスケ
ード連結され、前記小数部分の最上位ビット以外のビッ
トの値をそれぞれ入力し、各ビット値が０であるか否か
を示すリーディングゼロデータを出力する複数の単位ブ
ロックと、前記複数の単位ブロックからのリーディング
ゼロデータをエンコーディングして、前記小数部分のリ
ーディングゼロの値を示す判別データを出力する第１エ
ンコーディング手段と、を備え、前記単位ブロックは、
前段の単位ブロックから出力される制御信号により、前
記入力ビットの値を伝送する第１伝送トランジスタと、
該第１伝送トランジスタがターンオフされたとき、前記
第１伝送トランジスタの出力端の電圧をハイレベルに固
定させる第２伝送トランジスタと、前記第１伝送トラン
ジスタの出力端からのデータを反転させて、前記制御信
号として後段の単位ブロックに出力するインバータと、
前記入力ビットの値と前段の単位ブロックからの制御信
号との論理積演算結果をリーディングゼロデータとして
出力するＡＮＤゲートと、から構成され、最上位の入力
ビットの値は反転されて、前記制御信号として初段の単
位ブロックに出力され、最終段の単位ブロックのインバ
ータの出力は、各入力ビットが全てゼロであるか否かを
示す判別データ出力端に供給される。
【００１８】また、請求項２に記載のＦＯＤ回路は、指
数部分と小数部分とから成る２進数の前記小数部分の
“０”を示す最上位ビットから“１”を示すビットの前
のビットまでのリーディングゼロの値を検出するＦＯＤ
回路であって、前記小数部分のビット数に応じてカスケ
ード連結され、前記小数部分の最上位ビット以外のビッ
トの値をそれぞれ入力し、各ビット値が０であるか否か
を示すリーディングゼロデータを出力する複数の単位ブ
ロックと、前記複数の単位ブロックからのリーディング
ゼロデータをエンコーディングして、前記小数部分のリ
ーディングゼロの値を示す判別データを出力する第１エ
ンコーディング手段と、を有する複数のサブＦＯＤ回路
と、それらサブＦＯＤ回路から出力される各判別データ
をエンコーディングし、前記小数部分のリーディングゼ
ロの値を出力する第２エンコーディング手段と、から構
成され、前記小数部分の総ビットを前記サブＦＯＤ回路
の個数と対応する複数グループに分割し、該分割された
小数部分の総ビットを各グループ毎に前記複数のサブＦ
ＯＤ回路に入力し、前記各単位ブロックは、前段の単位
ブロックから出力される制御信号により、前記入力ビッ
トの値を伝送する第１伝送トランジスタと、該第１伝送
トランジスタがターンオフされたとき、前記第１伝送ト
ランジスタの出力端の電圧をハイレベルに固定させる第
２伝送トランジスタと、前記第１伝送トランジスタの出
力端からのデータを反転させて、前記制御信号として後
段の単位ブロックに出力するインバータと、前記入力ビ
ットの値と前段の単位ブロックからの制御信号との論理
積演算結果をリーディングゼロデータとして出力するＡ
ＮＤゲートとから構成され、最上位の入力ビットの値は
反転されて、前記制御信号として初段の単位ブロックに
出力され、最終段の単位ブロックのインバータの出力
は、各入力ビットが全てゼロであるか否かを示す判別デ
ータ出力端に供給される。
数部分と小数部分とから成る２進数の前記小数部分の
“０”を示す最上位ビットから“１”を示すビットの前
のビットまでのリーディングゼロの値を検出するＦＯＤ
回路であって、前記小数部分のビット数に応じてカスケ
ード連結され、前記小数部分の最上位ビット以外のビッ
トの値をそれぞれ入力し、各ビット値が０であるか否か
を示すリーディングゼロデータを出力する複数の単位ブ
ロックと、前記複数の単位ブロックからのリーディング
ゼロデータをエンコーディングして、前記小数部分のリ
ーディングゼロの値を示す判別データを出力する第１エ
ンコーディング手段と、を有する複数のサブＦＯＤ回路
と、それらサブＦＯＤ回路から出力される各判別データ
をエンコーディングし、前記小数部分のリーディングゼ
ロの値を出力する第２エンコーディング手段と、から構
成され、前記小数部分の総ビットを前記サブＦＯＤ回路
の個数と対応する複数グループに分割し、該分割された
小数部分の総ビットを各グループ毎に前記複数のサブＦ
ＯＤ回路に入力し、前記各単位ブロックは、前段の単位
ブロックから出力される制御信号により、前記入力ビッ
トの値を伝送する第１伝送トランジスタと、該第１伝送
トランジスタがターンオフされたとき、前記第１伝送ト
ランジスタの出力端の電圧をハイレベルに固定させる第
２伝送トランジスタと、前記第１伝送トランジスタの出
力端からのデータを反転させて、前記制御信号として後
段の単位ブロックに出力するインバータと、前記入力ビ
ットの値と前段の単位ブロックからの制御信号との論理
積演算結果をリーディングゼロデータとして出力するＡ
ＮＤゲートとから構成され、最上位の入力ビットの値は
反転されて、前記制御信号として初段の単位ブロックに
出力され、最終段の単位ブロックのインバータの出力
は、各入力ビットが全てゼロであるか否かを示す判別デ
ータ出力端に供給される。
【００１９】請求項３に記載の発明は、前記第１伝送ト
ランジスタはＮＭＯＳトランジスタであり、前記第２伝
送トランジスタはＰＭＯＳトランジスタである。請求項
４に記載の発明は、前記第２エンコーディング手段は、
下位ビットの値を入力するサブＦＯＤ回路以外の複数の
サブＦＯＤ回路から出力される、各入力ビットの値が全
てゼロであるか否かを示す判別データに基づいて、リー
ディングゼロの値を出力する論理演算部と、該論理演算
部から出力されるリーディングゼロの値により、前記各
サブＦＯＤ回路の第１エンコーディング手段から出力さ
れる前記判別データを選択して、前記小数部分のリーデ
ィングゼロの値を出力するマルチプレクサーと、を備
え、前記論理演算部からのリーディングゼロの値と前記
マルチプレクサーからのリーディングゼロの値を加算し
て、最終的なリーディングゼロの値を出力する。
ランジスタはＮＭＯＳトランジスタであり、前記第２伝
送トランジスタはＰＭＯＳトランジスタである。請求項
４に記載の発明は、前記第２エンコーディング手段は、
下位ビットの値を入力するサブＦＯＤ回路以外の複数の
サブＦＯＤ回路から出力される、各入力ビットの値が全
てゼロであるか否かを示す判別データに基づいて、リー
ディングゼロの値を出力する論理演算部と、該論理演算
部から出力されるリーディングゼロの値により、前記各
サブＦＯＤ回路の第１エンコーディング手段から出力さ
れる前記判別データを選択して、前記小数部分のリーデ
ィングゼロの値を出力するマルチプレクサーと、を備
え、前記論理演算部からのリーディングゼロの値と前記
マルチプレクサーからのリーディングゼロの値を加算し
て、最終的なリーディングゼロの値を出力する。
【００２０】請求項５に記載の発明は、前記論理演算部
は、前記サブＦＯＤ回路として第１サブＦＯＤ回路〜第
４サブＦＯＤ回路を備えるときには、前記第１サブＦＯ
Ｄ回路及び前記第２サブＦＯＤ回路から出力される入力
ビット値が全てゼロであるか否かを示す各判別データを
論理積演算して、リーディングゼロデータを出力する第
１ＡＮＤゲートと、前記第１サブＦＯＤ回路から出力さ
れる入力ビット値が全てゼロであるか否かを示す判別デ
ータと前記第２サブＦＯＤ回路から出力される入力ビッ
ト値が全てゼロであるか否かを示す判別データの反転値
とを論理積演算する第２ＡＮＤゲートと、前記第１サブ
ＦＯＤ回路及び前記第３サブＦＯＤ回路から出力される
入力ビット値が全てゼロであるか否かを示す各判別デー
タを論理積演算する第３ＡＮＤゲートと、前記第２ＡＮ
Ｄゲートの出力と前記第３ＡＮＤゲートの出力とを論理
和演算してリーディングゼロの値を出力するＯＲゲート
と、から構成される。
は、前記サブＦＯＤ回路として第１サブＦＯＤ回路〜第
４サブＦＯＤ回路を備えるときには、前記第１サブＦＯ
Ｄ回路及び前記第２サブＦＯＤ回路から出力される入力
ビット値が全てゼロであるか否かを示す各判別データを
論理積演算して、リーディングゼロデータを出力する第
１ＡＮＤゲートと、前記第１サブＦＯＤ回路から出力さ
れる入力ビット値が全てゼロであるか否かを示す判別デ
ータと前記第２サブＦＯＤ回路から出力される入力ビッ
ト値が全てゼロであるか否かを示す判別データの反転値
とを論理積演算する第２ＡＮＤゲートと、前記第１サブ
ＦＯＤ回路及び前記第３サブＦＯＤ回路から出力される
入力ビット値が全てゼロであるか否かを示す各判別デー
タを論理積演算する第３ＡＮＤゲートと、前記第２ＡＮ
Ｄゲートの出力と前記第３ＡＮＤゲートの出力とを論理
和演算してリーディングゼロの値を出力するＯＲゲート
と、から構成される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。まず、本第１実施形態に係るＦＯ
Ｄ回路を、図１及び図２を用いて説明する。
面を用いて説明する。まず、本第１実施形態に係るＦＯ
Ｄ回路を、図１及び図２を用いて説明する。
【００２２】本第１実施形態に係るＦＯＤ回路は、指数
部分と小数部分とから成る２進数の前記小数部分が５ビ
ットであり、“０”を示す最上位ビットから“１”を示
すビットの前のビットまでのリーディングゼロの値を検
出するＦＯＤ回路である。
部分と小数部分とから成る２進数の前記小数部分が５ビ
ットであり、“０”を示す最上位ビットから“１”を示
すビットの前のビットまでのリーディングゼロの値を検
出するＦＯＤ回路である。
【００２３】図２に示したように、前記小数部分の最上
位ビットＩ［４］以外のビットＩ［３］〜Ｉ［０］の値
をそれぞれ入力し、各ビット値が０であるか否かを示す
リーディングゼロデータＺ［１］〜Ｚ［４］を出力する
４つの単位ブロックＵ０〜Ｕ３が、入力される２進数の
小数部分のビット数に応じてカスケード連結され、前記
複数の単位ブロックＵ０〜Ｕ３からのリーディングゼロ
データＺ［１］〜Ｚ［４］をエンコーディングして、前
記小数部分のリーディングゼロの値を示す判別データＮ
［２］，Ｎ［１］，Ｎ［０］を出力する第１エンコーデ
ィング手段としてのエンコーディング回路２０を備え
る。
位ビットＩ［４］以外のビットＩ［３］〜Ｉ［０］の値
をそれぞれ入力し、各ビット値が０であるか否かを示す
リーディングゼロデータＺ［１］〜Ｚ［４］を出力する
４つの単位ブロックＵ０〜Ｕ３が、入力される２進数の
小数部分のビット数に応じてカスケード連結され、前記
複数の単位ブロックＵ０〜Ｕ３からのリーディングゼロ
データＺ［１］〜Ｚ［４］をエンコーディングして、前
記小数部分のリーディングゼロの値を示す判別データＮ
［２］，Ｎ［１］，Ｎ［０］を出力する第１エンコーデ
ィング手段としてのエンコーディング回路２０を備え
る。
【００２４】該単位ブロックＵ０〜Ｕ３は、図１に示し
たように、前段の単位ブロックＵ（ｎ＋１）から出力さ
れる上位ビットの値に基づく制御信号Ｇ（ｎ＋１）によ
り、入力ビットＩ［ｎ］を伝送する第１伝送トランジス
タであり、ＮＭＯＳトランジスタから成る伝送トランジ
スタＰｎと、該伝送トランジスタＰｎがターンオフされ
る際、伝送トランジスタＰｎの出力端のノードＢｎの電
圧をハイレベルに固定させる第２伝送トランジスタであ
り、ＰＭＯＳトランジスタから成る伝送トランジスタＰ
ｎ’と、前記伝送トランジスタＰｎの出力端からのデー
タであるノードＢｎのデータを反転させて、後段の単位
ブロックＵ（ｎ−１）の伝送トランジスタＰ（ｎ−１）
を制御する制御信号Ｇ（ｎ）として出力するインバータ
Ｉｎと、入力ビットＩ［ｎ］の値と前段の単位ブロック
Ｕ（ｎ＋１）からの制御信号Ｇ（ｎ＋１）とを論理積演
算した結果をリーディングゼロデータＺｍとして出力す
るＡＮＤゲートＡＤｍと、から構成される。
たように、前段の単位ブロックＵ（ｎ＋１）から出力さ
れる上位ビットの値に基づく制御信号Ｇ（ｎ＋１）によ
り、入力ビットＩ［ｎ］を伝送する第１伝送トランジス
タであり、ＮＭＯＳトランジスタから成る伝送トランジ
スタＰｎと、該伝送トランジスタＰｎがターンオフされ
る際、伝送トランジスタＰｎの出力端のノードＢｎの電
圧をハイレベルに固定させる第２伝送トランジスタであ
り、ＰＭＯＳトランジスタから成る伝送トランジスタＰ
ｎ’と、前記伝送トランジスタＰｎの出力端からのデー
タであるノードＢｎのデータを反転させて、後段の単位
ブロックＵ（ｎ−１）の伝送トランジスタＰ（ｎ−１）
を制御する制御信号Ｇ（ｎ）として出力するインバータ
Ｉｎと、入力ビットＩ［ｎ］の値と前段の単位ブロック
Ｕ（ｎ＋１）からの制御信号Ｇ（ｎ＋１）とを論理積演
算した結果をリーディングゼロデータＺｍとして出力す
るＡＮＤゲートＡＤｍと、から構成される。
【００２５】このとき、ｎには、最上位の入力ビット以
外の入力ビットの順位である３〜０の値が入力され、ｍ
には、ｎの値に対応して１〜４の値が入力される。尚、
最上位の入力ビットＩ［４］の値は、インバータＩ４で
反転されて、前記制御信号Ｇ（４）として初段の単位ブ
ロックＵ３に出力され、最終段の単位ブロックＵ０のイ
ンバータＩ０の出力は、各入力ビットＩ［４］〜Ｉ
［０］が全てゼロを示す判別データＺ［５］の出力端に
供給される。
外の入力ビットの順位である３〜０の値が入力され、ｍ
には、ｎの値に対応して１〜４の値が入力される。尚、
最上位の入力ビットＩ［４］の値は、インバータＩ４で
反転されて、前記制御信号Ｇ（４）として初段の単位ブ
ロックＵ３に出力され、最終段の単位ブロックＵ０のイ
ンバータＩ０の出力は、各入力ビットＩ［４］〜Ｉ
［０］が全てゼロを示す判別データＺ［５］の出力端に
供給される。
【００２６】以下、このように構成された本第１実施形
態に係るＦＯＤ回路の動作を説明する。図２に示したよ
うに、該５ビットのＦＯＤ回路には、入力ビットＩ
［４］，Ｉ［３］，Ｉ［２］，Ｉ［１］，Ｉ［０］が入
力されて、最上位の入力ビット（ＭＳＢ）のＩ［４］か
ら対応するように、リーディングゼロデータＺ［０］，
Ｚ［１］，Ｚ［２］，Ｚ［３］，Ｚ［４］，Ｚ［５］を
順次出力する。出力されたリーディングゼロデータＺ
［１］，Ｚ［２］，Ｚ［３］，Ｚ［４］はエンコーディ
ング回路２０でエンコーディングされて、３ビットのリ
ーディングゼロの値を示す３ビットの判別データＮ
［２］，Ｎ［１］，Ｎ［０］が出力される。また、リー
ディングゼロデータＺ［０］は、リーディングゼロが無
いことを示す判別データとして出力され、リーディング
ゼロデータＺ［５］は、入力ビットＩ［４］〜Ｉ［０］
が全て０であるか否かを示す判別データとして出力され
る。
態に係るＦＯＤ回路の動作を説明する。図２に示したよ
うに、該５ビットのＦＯＤ回路には、入力ビットＩ
［４］，Ｉ［３］，Ｉ［２］，Ｉ［１］，Ｉ［０］が入
力されて、最上位の入力ビット（ＭＳＢ）のＩ［４］か
ら対応するように、リーディングゼロデータＺ［０］，
Ｚ［１］，Ｚ［２］，Ｚ［３］，Ｚ［４］，Ｚ［５］を
順次出力する。出力されたリーディングゼロデータＺ
［１］，Ｚ［２］，Ｚ［３］，Ｚ［４］はエンコーディ
ング回路２０でエンコーディングされて、３ビットのリ
ーディングゼロの値を示す３ビットの判別データＮ
［２］，Ｎ［１］，Ｎ［０］が出力される。また、リー
ディングゼロデータＺ［０］は、リーディングゼロが無
いことを示す判別データとして出力され、リーディング
ゼロデータＺ［５］は、入力ビットＩ［４］〜Ｉ［０］
が全て０であるか否かを示す判別データとして出力され
る。
【００２７】以下、本第１実施形態のＦＯＤ回路の動作
を、入力ビットＩ［４］，Ｉ［３］，Ｉ［２］，Ｉ
［１］，Ｉ［０］の値を例示して説明する。 （１）入力ビットＩ［４］が“１”である場合 入力ビットＩ［４］が“１”であると、リーディングゼ
ロデータＺ［０］は“１”になり、リーディングゼロが
無いことを示す。制御信号Ｇ４は、インバータＩ４で反
転されて“０”となり、単位ブロックＵ３に出力され
る。
を、入力ビットＩ［４］，Ｉ［３］，Ｉ［２］，Ｉ
［１］，Ｉ［０］の値を例示して説明する。 （１）入力ビットＩ［４］が“１”である場合 入力ビットＩ［４］が“１”であると、リーディングゼ
ロデータＺ［０］は“１”になり、リーディングゼロが
無いことを示す。制御信号Ｇ４は、インバータＩ４で反
転されて“０”となり、単位ブロックＵ３に出力され
る。
【００２８】単位ブロックＵ３の伝送トランジスタＰ
３，Ｐ３’は、制御信号Ｇ４によりそれぞれターンオフ
及びターンオンされる。該伝送トランジスタＰ３’がタ
ーンオンされると、電源電圧ＶＤＤが伝送トランジスタ
Ｐ３’を介してインバータＩ３で反転されて、“０”を
示す制御信号Ｇ３が単位ブロックＵ２に出力される。
３，Ｐ３’は、制御信号Ｇ４によりそれぞれターンオフ
及びターンオンされる。該伝送トランジスタＰ３’がタ
ーンオンされると、電源電圧ＶＤＤが伝送トランジスタ
Ｐ３’を介してインバータＩ３で反転されて、“０”を
示す制御信号Ｇ３が単位ブロックＵ２に出力される。
【００２９】同様にして、各単位ブロックＵ２，Ｕ１か
らの制御信号Ｇ２，Ｇ１が“０”になり、それら制御信
号Ｇ２，Ｇ１によって、伝送トランジスタＰ１，Ｐ０及
び伝送トランジスタＰ１’，Ｐ０’もそれぞれターンオ
フ及びターンオンされる。
らの制御信号Ｇ２，Ｇ１が“０”になり、それら制御信
号Ｇ２，Ｇ１によって、伝送トランジスタＰ１，Ｐ０及
び伝送トランジスタＰ１’，Ｐ０’もそれぞれターンオ
フ及びターンオンされる。
【００３０】このとき、各伝送トランジスタＰ３’〜Ｐ
０’は、各伝送トランジスタＰ３〜Ｐ０の出力端である
ノードＢ３〜Ｂ０の電圧をハイレベルに固定させる役割
を遂行する。従って、入力ビットＩ［４］がハイレベル
（“１”）であると、インバータＩ４を介して“０”の
制御信号Ｇ４が出力され、全ての伝送トランジスタＰ３
〜Ｐ０の出力端がハイレベルに固定されるため、リーデ
ィングゼロデータＺ［１］〜Ｚ［４］は全て“０”にな
り、エンコーディング回路２０から出力される３ビット
のリーディングゼロの値を示す判別データＮ［２：０］
は“０００”になる。 （２）入力ビットＩ［４］，Ｉ［３］が“０”で、入力
ビットＩ［２］が“１”である場合 ハイレベルの制御信号Ｇ４，Ｇ３により、伝送トランジ
スタＰ３，Ｐ２及び伝送トランジスタＰ３’，Ｐ２’は
それぞれターンオン及びターンオフされ、ローレベルの
制御信号Ｇ２，Ｇ１により伝送トランジスタＰ１，Ｐ０
及び伝送トランジスタＰ１’，Ｐ０’はそれぞれターン
オフ及びターンオンされる。
０’は、各伝送トランジスタＰ３〜Ｐ０の出力端である
ノードＢ３〜Ｂ０の電圧をハイレベルに固定させる役割
を遂行する。従って、入力ビットＩ［４］がハイレベル
（“１”）であると、インバータＩ４を介して“０”の
制御信号Ｇ４が出力され、全ての伝送トランジスタＰ３
〜Ｐ０の出力端がハイレベルに固定されるため、リーデ
ィングゼロデータＺ［１］〜Ｚ［４］は全て“０”にな
り、エンコーディング回路２０から出力される３ビット
のリーディングゼロの値を示す判別データＮ［２：０］
は“０００”になる。 （２）入力ビットＩ［４］，Ｉ［３］が“０”で、入力
ビットＩ［２］が“１”である場合 ハイレベルの制御信号Ｇ４，Ｇ３により、伝送トランジ
スタＰ３，Ｐ２及び伝送トランジスタＰ３’，Ｐ２’は
それぞれターンオン及びターンオフされ、ローレベルの
制御信号Ｇ２，Ｇ１により伝送トランジスタＰ１，Ｐ０
及び伝送トランジスタＰ１’，Ｐ０’はそれぞれターン
オフ及びターンオンされる。
【００３１】従って、ＡＮＤゲートＡＤ１，ＡＤ３，Ａ
Ｄ４から出力されるリーディングゼロデータＺ［１］，
Ｚ［３］，Ｚ［４］は“０”になり、ＡＮＤゲートＡＤ
２から出力されるリーディングゼロデータＺ［２］のみ
が“１”になる。
Ｄ４から出力されるリーディングゼロデータＺ［１］，
Ｚ［３］，Ｚ［４］は“０”になり、ＡＮＤゲートＡＤ
２から出力されるリーディングゼロデータＺ［２］のみ
が“１”になる。
【００３２】次いで、エンコーディング回路２０から
は、リーディングゼロの値を示す判別データＮ［２：
０］は“０１０”の２進数として出力される。この値
は、リーディングゼロが２個であることを表す。 （３）入力ビットＩ［４］，Ｉ［３］，Ｉ［２］，Ｉ
［１］は、“０”であり、入力ビットＩ［０］が“１”
である場合 前記と同様に、ハイレベルの制御信号Ｇ４，Ｇ３，Ｇ
２，Ｇ１により、各伝送トランジスタＰ３，Ｐ２，Ｐ
１，Ｐ０がターンオンされ、ＡＮＤゲートＡＤ４から出
力されるリーディングゼロデータＺ［４］のみが“１”
になり、残りのリーディングゼロデータＺ［０］〜Ｚ
［３］及びＺ［５］は、全て“０”になる。その結果、
エンコーディング回路２０からは、リーディングゼロの
値を示す判別データＮ［２：０］は“１００”の２進数
として出力される。この値は、リーディングゼロが４個
であることを表す。 （４）入力ビットＩ［４］〜Ｉ［０］が全て“０”であ
る場合 入力ビットＩ［４］〜Ｉ［０］が全て“０”であると、
全てのリーディングゼロデータＺ［０］〜Ｚ［４］は
“０”（All Zero）になり、リーディングゼロの値を示
す判別データＮ［２：０］は“０００”になる。また、
リーディングゼロデータＺ［５］のみが“１”になっ
て、入力ビットＩ［４］〜Ｉ［０］が全てゼロであるこ
とを示す。
は、リーディングゼロの値を示す判別データＮ［２：
０］は“０１０”の２進数として出力される。この値
は、リーディングゼロが２個であることを表す。 （３）入力ビットＩ［４］，Ｉ［３］，Ｉ［２］，Ｉ
［１］は、“０”であり、入力ビットＩ［０］が“１”
である場合 前記と同様に、ハイレベルの制御信号Ｇ４，Ｇ３，Ｇ
２，Ｇ１により、各伝送トランジスタＰ３，Ｐ２，Ｐ
１，Ｐ０がターンオンされ、ＡＮＤゲートＡＤ４から出
力されるリーディングゼロデータＺ［４］のみが“１”
になり、残りのリーディングゼロデータＺ［０］〜Ｚ
［３］及びＺ［５］は、全て“０”になる。その結果、
エンコーディング回路２０からは、リーディングゼロの
値を示す判別データＮ［２：０］は“１００”の２進数
として出力される。この値は、リーディングゼロが４個
であることを表す。 （４）入力ビットＩ［４］〜Ｉ［０］が全て“０”であ
る場合 入力ビットＩ［４］〜Ｉ［０］が全て“０”であると、
全てのリーディングゼロデータＺ［０］〜Ｚ［４］は
“０”（All Zero）になり、リーディングゼロの値を示
す判別データＮ［２：０］は“０００”になる。また、
リーディングゼロデータＺ［５］のみが“１”になっ
て、入力ビットＩ［４］〜Ｉ［０］が全てゼロであるこ
とを示す。
【００３３】ここで、伝送トランジスタＰ０がターンオ
ンされるまでの時間は、インバータＩ４〜Ｉ１と伝送ト
ランジスタＰ３〜Ｐ１とによる遅延時間のみである。従
って、本第１実施形態に係るＦＯＤ回路においては、遅
延時間が、インバータＩ４〜Ｉ１及びトランジスタＰ３
〜Ｐ１のみにより発生するため、上位ビットが全て
“０”という情報が迅速に下位ビットに伝達されて、リ
ーディングゼロの検出が迅速に行われる。また、少数の
トランジスタを用いてＦＯＤ回路を構成することができ
るため、回路のレイアウト面積を減少させることができ
る。
ンされるまでの時間は、インバータＩ４〜Ｉ１と伝送ト
ランジスタＰ３〜Ｐ１とによる遅延時間のみである。従
って、本第１実施形態に係るＦＯＤ回路においては、遅
延時間が、インバータＩ４〜Ｉ１及びトランジスタＰ３
〜Ｐ１のみにより発生するため、上位ビットが全て
“０”という情報が迅速に下位ビットに伝達されて、リ
ーディングゼロの検出が迅速に行われる。また、少数の
トランジスタを用いてＦＯＤ回路を構成することができ
るため、回路のレイアウト面積を減少させることができ
る。
【００３４】かかる第１実施形態のＦＯＤ回路は、小数
（Fraction）部分のビット数が１６ビット以下のときに
最も効果的である。次に、本第２実施形態に係るＦＯＤ
回路を説明する。
（Fraction）部分のビット数が１６ビット以下のときに
最も効果的である。次に、本第２実施形態に係るＦＯＤ
回路を説明する。
【００３５】本第２実施形態に係るＦＯＤ回路は、小数
部分のビット数が１６ビット以上のときに有効な回路で
あり、リーディングゼロの伝達（Propagation）効果を
利用するように、複数のビット数を幾つかに分割して構
成する。
部分のビット数が１６ビット以上のときに有効な回路で
あり、リーディングゼロの伝達（Propagation）効果を
利用するように、複数のビット数を幾つかに分割して構
成する。
【００３６】例えば、入力ビット数が３２ビットである
場合には、図３に示したように、３２ビットを８ビット
ずつ４つのグループに分割し、分割された３２ビットを
各グループ毎に入力される４つのサブＦＯＤ回路ＳＦ０
〜ＳＦ３と、それらサブＦＯＤ回路ＳＦ０〜ＳＦ３から
出力される各判別データＮ０［２：０］〜Ｎ３［２：
０］をエンコーディングし、リーディングゼロの値を出
力する第２エンコーディング手段としてのエンコーディ
ング回路３０とから構成される。サブＦＯＤ回路ＳＦ０
〜ＳＦ３は、第１実施形態で示した回路構成と同様に、
入力ビット数に応じた個数の単位ブロック及びエンコー
ディング回路２０をそれぞれ備えて成る。即ち、サブＦ
ＯＤ回路ＳＦ０〜ＳＦ３には８ビットずつ入力されるの
で、７つの単位ブロックＵ６〜Ｕ０をそれぞれ備える。
場合には、図３に示したように、３２ビットを８ビット
ずつ４つのグループに分割し、分割された３２ビットを
各グループ毎に入力される４つのサブＦＯＤ回路ＳＦ０
〜ＳＦ３と、それらサブＦＯＤ回路ＳＦ０〜ＳＦ３から
出力される各判別データＮ０［２：０］〜Ｎ３［２：
０］をエンコーディングし、リーディングゼロの値を出
力する第２エンコーディング手段としてのエンコーディ
ング回路３０とから構成される。サブＦＯＤ回路ＳＦ０
〜ＳＦ３は、第１実施形態で示した回路構成と同様に、
入力ビット数に応じた個数の単位ブロック及びエンコー
ディング回路２０をそれぞれ備えて成る。即ち、サブＦ
ＯＤ回路ＳＦ０〜ＳＦ３には８ビットずつ入力されるの
で、７つの単位ブロックＵ６〜Ｕ０をそれぞれ備える。
【００３７】エンコーディング回路３０は、下位の８ビ
ットの入力ビットＩ［７］〜Ｉ［０］の値を入力するサ
ブＦＯＤ回路ＳＦ３以外の複数のサブＦＯＤ回路ＳＦ０
〜ＳＦ２から出力される、各入力ビット値が全てゼロで
あるか否かを示す判別データであるリーディングゼロデ
ータＺ０［８］〜Ｚ２［８］に基づいて、リーディング
ゼロの値を示す判別データＮ［３］，Ｎ［４］を出力す
る論理演算部３１と、該論理演算部３１から出力される
リーディングゼロの値を示す判別データＮ［３］，Ｎ
［４］により、前記各サブＦＯＤ回路ＳＦ３〜ＳＦ０か
ら出力される判別データＮ０［２：０］〜Ｎ３［２：
０］を選択して、前記小数部分のリーディングゼロの値
を示す判別データＮ［２：０］を出力するマルチプレク
サー３２と、を備え、前記論理演算部か３１らのリーデ
ィングゼロの値を示す判別データＮ［４］，Ｎ［３］と
前記マルチプレクサー３２からのリーディングゼロの値
を示す判別データＮ［２：０］を加算して、最終的なリ
ーディングゼロの値を示す判別データＮ［４：０］を出
力する。
ットの入力ビットＩ［７］〜Ｉ［０］の値を入力するサ
ブＦＯＤ回路ＳＦ３以外の複数のサブＦＯＤ回路ＳＦ０
〜ＳＦ２から出力される、各入力ビット値が全てゼロで
あるか否かを示す判別データであるリーディングゼロデ
ータＺ０［８］〜Ｚ２［８］に基づいて、リーディング
ゼロの値を示す判別データＮ［３］，Ｎ［４］を出力す
る論理演算部３１と、該論理演算部３１から出力される
リーディングゼロの値を示す判別データＮ［３］，Ｎ
［４］により、前記各サブＦＯＤ回路ＳＦ３〜ＳＦ０か
ら出力される判別データＮ０［２：０］〜Ｎ３［２：
０］を選択して、前記小数部分のリーディングゼロの値
を示す判別データＮ［２：０］を出力するマルチプレク
サー３２と、を備え、前記論理演算部か３１らのリーデ
ィングゼロの値を示す判別データＮ［４］，Ｎ［３］と
前記マルチプレクサー３２からのリーディングゼロの値
を示す判別データＮ［２：０］を加算して、最終的なリ
ーディングゼロの値を示す判別データＮ［４：０］を出
力する。
【００３８】前記論理演算部３１は、最上位ビット（Ｍ
ＳＢ）からの入力ビットＩ［３１］〜Ｉ［２４］が入力
するサブＦＯＤ回路ＳＦ０のリーディングゼロデータＺ
０［８］と、入力ビットＩ［２３］〜Ｉ［１６］が入力
するサブＦＯＤ回路ＳＦ１のリーディングゼロデータＺ
１［８］とを論理積演算して、リーディングゼロの値を
示す判別データＮ［４］を出力する第１ＡＮＤゲートと
してのＡＮＤゲート３１ａと、サブＦＯＤ回路ＳＦ０の
リーディングゼロデータＺ０［８］と、反転されたサブ
ＦＯＤ回路ＳＦ１のリーディングゼロデータ /Ｚ１
［８］とを論理積演算する第２ＡＮＤゲートとしてのＡ
ＮＤゲート３１ｂと、サブＦＯＤ回路ＳＦ０のリーディ
ングゼロデータＺ０［８］とサブＦＯＤ回路ＳＦ２のリ
ーディングゼロデータＺ２［８］とを論理積演算する第
３ＡＮＤゲートとしてのＡＮＤゲート３１ｃと、それら
ＡＮＤゲート３１ｂからの出力とＡＮＤゲート３１ｃか
らの出力とを論理和演算して、リーディングゼロの値を
示す判別データＮ［３］を出力するＯＲゲート３１ｄ
と、から構成されている。
ＳＢ）からの入力ビットＩ［３１］〜Ｉ［２４］が入力
するサブＦＯＤ回路ＳＦ０のリーディングゼロデータＺ
０［８］と、入力ビットＩ［２３］〜Ｉ［１６］が入力
するサブＦＯＤ回路ＳＦ１のリーディングゼロデータＺ
１［８］とを論理積演算して、リーディングゼロの値を
示す判別データＮ［４］を出力する第１ＡＮＤゲートと
してのＡＮＤゲート３１ａと、サブＦＯＤ回路ＳＦ０の
リーディングゼロデータＺ０［８］と、反転されたサブ
ＦＯＤ回路ＳＦ１のリーディングゼロデータ /Ｚ１
［８］とを論理積演算する第２ＡＮＤゲートとしてのＡ
ＮＤゲート３１ｂと、サブＦＯＤ回路ＳＦ０のリーディ
ングゼロデータＺ０［８］とサブＦＯＤ回路ＳＦ２のリ
ーディングゼロデータＺ２［８］とを論理積演算する第
３ＡＮＤゲートとしてのＡＮＤゲート３１ｃと、それら
ＡＮＤゲート３１ｂからの出力とＡＮＤゲート３１ｃか
らの出力とを論理和演算して、リーディングゼロの値を
示す判別データＮ［３］を出力するＯＲゲート３１ｄ
と、から構成されている。
【００３９】前記マルチプレクサー３２は、論理演算部
３１から出力される各リーディングゼロの値を示す判別
データＮ［３］，Ｎ［４］により、前記各サブＦＯＤ回
路ＳＦ０〜ＳＦ３から出力される各リーディングゼロの
値を示す判別データＮ０［２：０］，Ｎ１［２：０］，
Ｎ２［２：０］，Ｎ３［２：０］を選択的に出力する。
３１から出力される各リーディングゼロの値を示す判別
データＮ［３］，Ｎ［４］により、前記各サブＦＯＤ回
路ＳＦ０〜ＳＦ３から出力される各リーディングゼロの
値を示す判別データＮ０［２：０］，Ｎ１［２：０］，
Ｎ２［２：０］，Ｎ３［２：０］を選択的に出力する。
【００４０】リーディングゼロデータＺ０［８］は、サ
ブＦＯＤ回路ＳＦ０の入力ビットＩ［２４］〜Ｉ［３
１］が全て“０”である場合に“１”になる判別データ
であり、同様に、サブＦＯＤ回路ＳＦ１，ＳＦ２からも
リーディングゼロデータＺ１［８］，Ｚ２［８］が判別
データとして出力される。このとき、リーディングゼロ
の値を示す判別データＮ［４］，Ｎ［３］は、論理演算
部３１の構成により、次のように表すことができる。
ブＦＯＤ回路ＳＦ０の入力ビットＩ［２４］〜Ｉ［３
１］が全て“０”である場合に“１”になる判別データ
であり、同様に、サブＦＯＤ回路ＳＦ１，ＳＦ２からも
リーディングゼロデータＺ１［８］，Ｚ２［８］が判別
データとして出力される。このとき、リーディングゼロ
の値を示す判別データＮ［４］，Ｎ［３］は、論理演算
部３１の構成により、次のように表すことができる。
【００４１】Ｎ［４］＝Ｚ０［８］＊Ｚ１［８］ Ｎ［３］＝（Ｚ０［８］＊ /Ｚ１［８］）＋（Ｚ０
［８］＊Ｚ２［８］） かつ、リーディングゼロデータＺ０［８］，Ｚ１
［８］，Ｚ２［８］とリーディングゼロの値を示す判別
データＮ［４］，Ｎ［３］間には、次のような関係が成
立する。 Ｚ０［８］ Ｚ１［８］ Ｚ２［８］ Ｎ［４］ Ｎ［３］ ０ ｘ ｘ ０ ０ １ ０ ｘ ０ １ １ １ ０ １ ０ １ １ １ １ １ 従って、エンコーディング回路３０のマルチプレクサー
３２は、論理演算部３１から出力されたリーディングゼ
ロの値を示す判別データＮ［４］，Ｎ［３］により、Ｎ
０［２：０］，Ｎ１［２：０］，Ｎ２［２：０］，Ｎ３
［２：０］を選択的に出力する。
［８］＊Ｚ２［８］） かつ、リーディングゼロデータＺ０［８］，Ｚ１
［８］，Ｚ２［８］とリーディングゼロの値を示す判別
データＮ［４］，Ｎ［３］間には、次のような関係が成
立する。 Ｚ０［８］ Ｚ１［８］ Ｚ２［８］ Ｎ［４］ Ｎ［３］ ０ ｘ ｘ ０ ０ １ ０ ｘ ０ １ １ １ ０ １ ０ １ １ １ １ １ 従って、エンコーディング回路３０のマルチプレクサー
３２は、論理演算部３１から出力されたリーディングゼ
ロの値を示す判別データＮ［４］，Ｎ［３］により、Ｎ
０［２：０］，Ｎ１［２：０］，Ｎ２［２：０］，Ｎ３
［２：０］を選択的に出力する。
【００４２】例えば、Ｚ０［８］が“０”である場合
は、サブＦＯＤ回路ＳＦ０の入力ビットＩ［３１］〜Ｉ
［２４］の何れかが“１”である場合を意味するので、
リーディングゼロの値を示す判別データＮ［４］，Ｎ
［３］は、“００”になり、マルチプレクサー３２は、
サブＦＯＤ回路ＳＦ０から入力されるＮ０［２：０］を
選択して出力する。
は、サブＦＯＤ回路ＳＦ０の入力ビットＩ［３１］〜Ｉ
［２４］の何れかが“１”である場合を意味するので、
リーディングゼロの値を示す判別データＮ［４］，Ｎ
［３］は、“００”になり、マルチプレクサー３２は、
サブＦＯＤ回路ＳＦ０から入力されるＮ０［２：０］を
選択して出力する。
【００４３】また、Ｚ０［８］が“１”で、Ｚ１［８］
は“０”である場合は、サブＦＯＤ回路ＳＦ０の入力ビ
ットＩ［３１］〜Ｉ［２４］が全て“０”で、サブＦＯ
Ｄ回路ＳＦ１の入力ビットＩ［２３］〜Ｉ［１６］の何
れかが“１”である場合を意味するので、リーディング
ゼロの値を示す判別データＮ［４］，Ｎ［３］は、“０
１”になり、マルチプレクサー３２は、サブＦＯＤ回路
ＳＦ１から入力されるリーディングゼロの値を示す判別
データＮ１［２：０］を選択して出力する。
は“０”である場合は、サブＦＯＤ回路ＳＦ０の入力ビ
ットＩ［３１］〜Ｉ［２４］が全て“０”で、サブＦＯ
Ｄ回路ＳＦ１の入力ビットＩ［２３］〜Ｉ［１６］の何
れかが“１”である場合を意味するので、リーディング
ゼロの値を示す判別データＮ［４］，Ｎ［３］は、“０
１”になり、マルチプレクサー３２は、サブＦＯＤ回路
ＳＦ１から入力されるリーディングゼロの値を示す判別
データＮ１［２：０］を選択して出力する。
【００４４】同様な方法により、Ｚ０［８］，Ｚ１
［８］，Ｚ２［８］が全て“１”である場合は、サブＦ
ＯＤ回路ＳＦ０〜ＳＦ２の入力ビットＩ［３１］〜Ｉ
［８］が全て“０”であることを意味する。従って、リ
ーディングゼロの値を示す判別データＮ［４］，Ｎ
［３］は、“１１”になり、マルチプレクサー３２は、
サブＦＯＤ回路ＳＦ３から入力されるリーディングゼロ
の値を示す判別データＮ３［２：０］を選択して出力す
る。
［８］，Ｚ２［８］が全て“１”である場合は、サブＦ
ＯＤ回路ＳＦ０〜ＳＦ２の入力ビットＩ［３１］〜Ｉ
［８］が全て“０”であることを意味する。従って、リ
ーディングゼロの値を示す判別データＮ［４］，Ｎ
［３］は、“１１”になり、マルチプレクサー３２は、
サブＦＯＤ回路ＳＦ３から入力されるリーディングゼロ
の値を示す判別データＮ３［２：０］を選択して出力す
る。
【００４５】その後、３ビットのリーディングゼロの値
を示す判別データＮ［２：０］と２ビットのリーディン
グゼロの値を示す判別データＮ［４］，Ｎ［３］とによ
って、５ビットのリーディングゼロの値を示す判別デー
タＮ［４：０］を発生するため、総入力ビット数が３２
ビットのときに、３２個の“０”を感知し得るＦＯＤ回
路を構成する。
を示す判別データＮ［２：０］と２ビットのリーディン
グゼロの値を示す判別データＮ［４］，Ｎ［３］とによ
って、５ビットのリーディングゼロの値を示す判別デー
タＮ［４：０］を発生するため、総入力ビット数が３２
ビットのときに、３２個の“０”を感知し得るＦＯＤ回
路を構成する。
【００４６】このように、本第２実施形態のＦＯＤ回路
においては、３２ビットの小数部分を、４つの８ビット
のサブＦＯＤ回路によってそれぞれ処理するため、
“０”を示す信号の伝達遅延が最大８ビットを越えるこ
とが無く、ＦＯＤ回路を少数のトランジスタを用いて簡
便に構成することができる。
においては、３２ビットの小数部分を、４つの８ビット
のサブＦＯＤ回路によってそれぞれ処理するため、
“０”を示す信号の伝達遅延が最大８ビットを越えるこ
とが無く、ＦＯＤ回路を少数のトランジスタを用いて簡
便に構成することができる。
【００４７】
【発明の効果】以上説明したように、請求項１に記載の
ＦＯＤ回路によれば、上位ビットがゼロであることを示
す信号を、第１伝送トランジスタとインバータとにより
伝達し得るため、該信号の遅延時間を短縮できるので、
リーディングゼロを迅速に検出し得るという効果があ
る。
ＦＯＤ回路によれば、上位ビットがゼロであることを示
す信号を、第１伝送トランジスタとインバータとにより
伝達し得るため、該信号の遅延時間を短縮できるので、
リーディングゼロを迅速に検出し得るという効果があ
る。
【００４８】請求項２に記載の発明によれば、入力され
るビット数が増加しても、複数ビットを所定ビット数ず
つ分割して、所定ビット数毎に処理するサブＦＯＤ回路
により処理して、各ビット数毎に上位ビットが０である
ことを示す信号を伝送するので、上位ビットが０である
か否かを迅速に判別でき、かつ、ビット数の増加に伴う
信号の遅延を防止できる。
るビット数が増加しても、複数ビットを所定ビット数ず
つ分割して、所定ビット数毎に処理するサブＦＯＤ回路
により処理して、各ビット数毎に上位ビットが０である
ことを示す信号を伝送するので、上位ビットが０である
か否かを迅速に判別でき、かつ、ビット数の増加に伴う
信号の遅延を防止できる。
【００４９】請求項４及び請求項５に記載の発明によれ
ば、特定のサブＦＯＤ回路の入力ビット値が全てゼロで
あるか否かを示す判別データを利用して、リーディング
ゼロの値を求めるため、ＦＯＤ回路を簡単に構成し得る
という効果がある。
ば、特定のサブＦＯＤ回路の入力ビット値が全てゼロで
あるか否かを示す判別データを利用して、リーディング
ゼロの値を求めるため、ＦＯＤ回路を簡単に構成し得る
という効果がある。
【図面の簡単な説明】
【図１】本発明に係るＦＯＤ回路の単位ブロックの構成
図である。
図である。
【図２】本発明に係るＦＯＤ回路の第１実施形態の構成
図である。
図である。
【図３】本発明に係るＦＯＤ回路の第２実施形態の構成
図である。
図である。
【図４】従来のカスケード式ＦＯＤ回路の構成図であ
る。
る。
ＡＤｎ ＡＮＤゲート Ｐｎ、Ｐｎ’ 伝送トランジスタ Ｉｎ インバータ ２０ エンコーディング回路 ＳＦ０〜ＳＦ３ サブＦＯＤ回路 ３０ エンコーディング回路 ３１ 論理演算部 ３２ マルチプレクサー
Claims (5)
- 【請求項１】指数部分と小数部分とから成る２進数の前
記小数部分の“０”を示す最上位ビットから“１”を示
すビットの前のビットまでのリーディングゼロの値を検
出するＦＯＤ回路であって、 前記小数部分のビット数に応じてカスケード連結され、
前記小数部分の最上位ビット以外のビットの値をそれぞ
れ入力し、各ビット値が０であるか否かを示すリーディ
ングゼロデータを出力する複数の単位ブロックと、 前記複数の単位ブロックからのリーディングゼロデータ
をエンコーディングして、前記小数部分のリーディング
ゼロの値を示す判別データを出力する第１エンコーディ
ング手段と、を備え、 前記単位ブロックは、 前段の単位ブロックから出力される制御信号により、前
記入力ビットの値を伝送する第１伝送トランジスタと、 該第１伝送トランジスタがターンオフされたとき、前記
第１伝送トランジスタの出力端の電圧をハイレベルに固
定させる第２伝送トランジスタと、 前記第１伝送トランジスタの出力端からのデータを反転
させて、前記制御信号として後段の単位ブロックに出力
するインバータと、 前記入力ビットの値と前段の単位ブロックからの制御信
号との論理積演算結果をリーディングゼロデータとして
出力するＡＮＤゲートと、から構成され、 最上位の入力ビットの値は反転されて、前記制御信号と
して初段の単位ブロックに出力され、 最終段の単位ブロックのインバータの出力は、各入力ビ
ットが全てゼロであるか否かを示す判別データ出力端に
供給されることを特徴とするＦＯＤ回路。 - 【請求項２】指数部分と小数部分とから成る２進数の前
記小数部分の“０”を示す最上位ビットから“１”を示
すビットの前のビットまでのリーディングゼロの値を検
出するＦＯＤ回路であって、 前記小数部分のビット数に応じてカスケード連結され、
前記小数部分の最上位ビット以外のビットの値をそれぞ
れ入力し、各ビット値が０であるか否かを示すリーディ
ングゼロデータを出力する複数の単位ブロックと、前記
複数の単位ブロックからのリーディングゼロデータをエ
ンコーディングして、前記小数部分のリーディングゼロ
の値を示す判別データを出力する第１エンコーディング
手段と、を有する複数のサブＦＯＤ回路と、 それらサブＦＯＤ回路から出力される各判別データをエ
ンコーディングし、前記小数部分のリーディングゼロの
値を出力する第２エンコーディング手段と、から構成さ
れ、 前記小数部分の総ビットを前記サブＦＯＤ回路の個数と
対応する複数グループに分割し、該分割された小数部分
の総ビットを各グループ毎に前記複数のサブＦＯＤ回路
に入力し、 前記各単位ブロックは、前段の単位ブロックから出力さ
れる制御信号により、前記入力ビットの値を伝送する第
１伝送トランジスタと、該第１伝送トランジスタがター
ンオフされたとき、前記第１伝送トランジスタの出力端
の電圧をハイレベルに固定させる第２伝送トランジスタ
と、前記第１伝送トランジスタの出力端からのデータを
反転させて、前記制御信号として後段の単位ブロックに
出力するインバータと、前記入力ビットの値と前段の単
位ブロックからの制御信号との論理積演算結果をリーデ
ィングゼロデータとして出力するＡＮＤゲートとから構
成され、最上位の入力ビットの値は反転されて、前記制
御信号として初段の単位ブロックに出力され、最終段の
単位ブロックのインバータの出力は、各入力ビットが全
てゼロであるか否かを示す判別データ出力端に供給され
ることを特徴とするＦＯＤ回路。 - 【請求項３】前記第１伝送トランジスタはＮＭＯＳトラ
ンジスタであり、 前記第２伝送トランジスタはＰＭＯＳトランジスタであ
ることを特徴とする請求項１又は請求項２記載のＦＯＤ
回路。 - 【請求項４】前記第２エンコーディング手段は、 下位ビットの値を入力するサブＦＯＤ回路以外の複数の
サブＦＯＤ回路から出力される、各入力ビットの値が全
てゼロであるか否かを示す判別データに基づいて、リー
ディングゼロの値を出力する論理演算部と、 該論理演算部から出力されるリーディングゼロの値によ
り、前記各サブＦＯＤ回路の第１エンコーディング手段
から出力される前記判別データを選択して、前記小数部
分のリーディングゼロの値を出力するマルチプレクサー
と、を備え、 前記論理演算部からのリーディングゼロの値と前記マル
チプレクサーからのリーディングゼロの値を加算して、
最終的なリーディングゼロの値を出力することを特徴と
する請求項２又は請求項３記載のＦＯＤ回路。 - 【請求項５】前記論理演算部は、 前記サブＦＯＤ回路として第１サブＦＯＤ回路〜第４サ
ブＦＯＤ回路を備えるときには、 前記第１サブＦＯＤ回路及び前記第２サブＦＯＤ回路か
ら出力される入力ビット値が全てゼロであるか否かを示
す各判別データを論理積演算して、リーディングゼロデ
ータを出力する第１ＡＮＤゲートと、 前記第１サブＦＯＤ回路から出力される入力ビット値が
全てゼロであるか否かを示す判別データと前記第２サブ
ＦＯＤ回路から出力される入力ビット値が全てゼロであ
るか否かを示す判別データの反転値とを論理積演算する
第２ＡＮＤゲートと、 前記第１サブＦＯＤ回路及び前記第３サブＦＯＤ回路か
ら出力される入力ビット値が全てゼロであるか否かを示
す各判別データを論理積演算する第３ＡＮＤゲートと、 前記第２ＡＮＤゲートの出力と前記第３ＡＮＤゲートの
出力とを論理和演算してリーディングゼロの値を出力す
るＯＲゲートと、から構成されることを特徴とする請求
項４記載のＦＯＤ回路。
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|---|---|
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|---|---|---|---|---|
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| US6654776B1 (en) * | 2000-06-02 | 2003-11-25 | Sun Microsystems, Inc. | Method and apparatus for computing parallel leading zero count with offset |
| US6957238B1 (en) * | 2001-02-23 | 2005-10-18 | Altera Corporation | Method and system for deterministic pseudo-random valid entry resolution |
| US6889235B2 (en) * | 2001-11-16 | 2005-05-03 | Apple Computer, Inc. | Method and apparatus for quantifying the number of identical consecutive digits within a string |
| US20060179098A1 (en) * | 2005-02-09 | 2006-08-10 | International Business Machines Corporation | System and method for reduction of leading zero detect for decimal floating point numbers |
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- 1998-01-23 KR KR1019980002013A patent/KR100253407B1/ko not_active IP Right Cessation
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-
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- 1999-01-25 JP JP01549999A patent/JP4038634B2/ja not_active Expired - Fee Related
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