JPH11312126A - 記憶制御装置 - Google Patents

記憶制御装置

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JPH11312126A
JPH11312126A JP10132712A JP13271298A JPH11312126A JP H11312126 A JPH11312126 A JP H11312126A JP 10132712 A JP10132712 A JP 10132712A JP 13271298 A JP13271298 A JP 13271298A JP H11312126 A JPH11312126 A JP H11312126A
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    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache

Abstract

(57)【要約】 【課題】 複数プロセッサと外部メモリを接続する場合
のＬＳＩピンネックおよびパッケージのコネクタネック
の解消を図る。 【解決手段】 中央処理装置と記憶装置間でデータの入
出力を制御する記憶制御装置195は複数のセレクタグル
ープ190と、共有メモリ間パス165で接続された共有メモ
リ160a,160bと、キャッシュメモリ170a,170bからなり、
上記各190は、図の例では、４つのＭＰ部110、２つのＳ
Ｍセレクタ140、２つのＣＭセレクタ150を有し、各ＭＰ
部110はプロセッサ、ＬＭ(ローカルメモリ)114、ＳＭア
クセス回路113、ＣＭアクセス回路112、バッファ115を
有する。そして、複数のＭＰ部から各ＳＭセレクタへの
パス数より各ＳＭセレクタから共有メモリ160a,160bへ
のパス数の方を少なく、複数のＭＰ部から各ＣＭセレク
タへのパス数より各ＣＭセレクタからキャッシュメモリ
170a,170bへのパス数の方を少なくしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリを共有するマ
ルチプロセッサシステムに関し、特にマルチプロセッサ
型の記憶制御装置に関する。
【０００２】
【従来の技術】近年の記憶装置システムでは、より高い
性能を得るため、マルチプロセッサ構成をとるシステム
が主流になっている。例えば「HITAC H-6581-C3形ディ
スク制御装置」に示されている従来技術では、中央処理
装置と制御装置間のデータ転送を実行する複数のホスト
側プロセッサと、記憶装置と制御装置間のデータ転送を
実行する複数の記憶装置側プロセッサと、記憶装置のデ
ータを一時的に格納するキャッシュメモリと、複数プロ
セッサ間の制御情報を格納する共有メモリを備え、キャ
ッシュメモリおよび共有メモリは全プロセッサからアク
セス可能な構成となっている。この従来システムでは、
プロセッサと共有メモリ、およびプロセッサとキャッシ
ュメモリ間は１：１に接続されている。一方、「ＨＩＴ
ＡＣ Ｈ６５９１形ディスク制御装置」に示されている
従来技術では、制御装置は複数のホスト側プロセッサ
と、複数の記憶装置側プロセッサと、キャッシュメモリ
と、共有メモリを備え、各プロセッサと共有メモリ間は
制御バスで接続され、各プロセッサとキャッシュメモリ
間はデータバスにより接続されている。さらに本従来技
術では、信頼性確保のため共有メモリは二重化されてい
て、一方が閉塞してもシステムは正常動作するようにな
っている。共有メモリの二重化状態を保持するために、
この従来システムでは、共有メモリに対するライトアク
セスが発生すると、両方の共有メモリ回路がアクセスを
受領して、同時に指定アドレスを更新する方式をとって
いる。一方、「HITAC H-6581-C3形ディスク制御装置」
に開示されている従来技術では、このような制御は行っ
ておらず、更新が発生した場合には、両方の共有メモリ
のアドレスを、プロセッサで稼動するプログラムによっ
て逐次的に更新していた。
【０００３】
【発明が解決しようとする課題】記憶装置システムに対
する高性能化要求に対して、制御装置の大規模化や構成
要素の高速化、例えばプロセッサ数やキャッシュ容量の
増大、高性能プロセッサの適用、内部バス幅の拡大やバ
ス転送能力の向上などで対応してきた。しかしながら、
「ＨＩＴＡＣ Ｈ６５９１形ディスク制御装置」に開示
されている従来技術では、内部バスの転送能力がシステ
ムの大規模化および性能向上に追従するのが困難になり
つつある。特に制御バスなどは一度の転送量が少ないた
めに、プロトコルオーバヘッドに占有時間の大半が使用
されてしまい、バスの持つ転送能力が活かせない。
【０００４】そこで高いメモリアクセス性能を得るため
に、「HITAC H-6581-C3形ディスク制御装置」で示した
従来システムのように、プロセッサとメモリ間を１：１
に接続する方法が考えられる。しかしながら、搭載する
プロセッサ数の増大に伴い、共有メモリおよびキャッシ
ュメモリに接続するアクセスパス数もそれに比例して増
えていく。現在のLSIのピン数は最大６００ピン程度で
ある。一方で、アクセスパス幅を制御線もあわせて２０
ビット程度、プロセッサ数を６４プロセッサと仮定する
と、共有メモリおよびキャッシュメモリへは合計１２８
０ビットが入線するため、ＬＳＩのピン数が不足する。
また、パッケージの大きさに対する制限から、パッケー
ジ上のコネクタ数も上限があり、１２８０ビットの入線
は不可能である。以上から、本発明が解決しようとする
第一の課題は、ＬＳＩのピンネックおよびコネクタネッ
クを回避して、かつ必要十分な性能を確保する記憶制御
装置の内部構成とすることにある。
【０００５】一方、二重化された共有メモリでは、各プ
ロセッサのアクセス順序を保証する必要がある。この問
題を例をあげて説明する。例えばプロセッサａとプロセ
ッサｂが同時に共有メモリの内容をほとんど同時に更新
したものと仮定する。
【０００６】もし、共有メモリＡの内容が、まずプロセ
ッサａにより更新され、共有メモリＢの内容が、まずプ
ロセッサｂにより更新され、その後、共有メモリＡの内
容がプロセッサｂにより更新され、共有メモリＢの内容
がプロセッサａにより更新されたものとすると、最終的
なメモリ内容は、共有メモリＡはプロセッサｂの更新内
容であり、共有メモリＢはプロセッサａの更新内容とな
り、両面の状態が不一致となる。「HITAC H-6581-C3形
ディスク制御装置」では、上記アクセス順序を保証する
ための手段として、プログラム的に各プロセッサの排他
を取った後、両方の共有メモリの同一アドレスを順次更
新する方式が提示されている。しかし、この方式では、
一旦ロックをかけてからメモリを更新するために、性能
的に問題がある。以上から、本発明が解決しようとする
第二の課題は、共有メモリ間の二重状態を保持すること
にある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、一つ以上の中央処理装置と一つ以上の記
憶装置間でデータの入出力を制御する記憶制御装置であ
り、一つ以上のプロセッサと、前記記憶装置のデータを
一時的に格納するキャッシュメモリと、前記キャッシュ
メモリおよび前記記憶装置に関する制御情報を格納して
いる共有メモリと、セレクタを備え、前記プロセッサは
前記共有メモリおよび前記キャッシュメモリに前記セレ
クタを介してアクセス可能であり、前記プロセッサと前
記セレクタ間と、前記セレクタと前記共有メモリ間と、
前記セレクタと前記キャッシュメモリ間はアクセスパス
により接続されており、前記セレクタと前記共有メモリ
を接続する前記アクセスパス数の合計、または前記セレ
クタと前記キャッシュメモリを接続する前記アクセスパ
ス数の合計は、前記プロセッサと前記セレクタとを接続
する前記アクセスパス数の合計よりも少ないようにして
いる。
【０００８】また、前記プロセッサは、２つ以上の前記
セレクタに接続され、前記プロセッサから前記キャッシ
ュメモリへのアクセスルートおよび前記プロセッサから
前記共有メモリへのアクセスルートをそれぞれ複数有
し、通常は全ての前記アクセスルートを使用して負荷を
均衡させ、障害等により一部の前記アクセスルートが使
用不能になった場合は、残りの前記アクセスルートを使
用することにより処理を継続させるようにしている。ま
た、前記プロセッサは、アクセス対象となるキャッシュ
アドレス、および共有メモリアドレスに応じて、使用す
べき前記アクセスルートを決定する手段を有するように
している。
【０００９】また、前記共有メモリはペアをなす２つの
共有メモリからなり、該各共有メモリは内部にアクセス
回路を有し、該ペアの共有メモリには共有メモリ間パス
が設けられ、一方の共有メモリはマスタ、他方の共有メ
モリはスレーブに定められ、前記セレクタは、前記プロ
セッサから前記共有メモリへのライト処理時に、前記プ
ロセッサからアドレスとライトコマンドとライトデータ
を受領し、ペアを形成する前記共有メモリの両方に対し
てアドレスとライトコマンドとライトデータを送信する
手段を有し、前記マスタ側の共有メモリのアクセス回路
は、ライトデータを指定のアドレスへ書き込む手段と、
前記スレーブ側の共有メモリに前記共有メモリ間パスを
介して前記アドレスを送信する手段を有し、前記スレー
ブ側の共有メモリのアクセス回路は、前記共有メモリ間
パスから受領したアドレスと前記セレクタから受領した
アドレスとを比較する手段と、該手段の一致出力に応じ
て前記ライトデータを指定のアドレスに書き込む手段を
有し、ライトデータのアクセス順を保証し、前記セレク
タは、前記プロセッサから前記共有メモリへのリード処
理時に、前記プロセッサからアドレスとリードコマンド
を受領し、ペアを形成する前記共有メモリの両方に対し
てアドレスとリードコマンドを送信する手段を有し、前
記マスタ側の共有メモリのアクセス回路は、リードデー
タを指定のアドレスから読み出し前記セレクタへ転送す
る手段と、前記スレーブ側の共有メモリに前記共有メモ
リ間パスを介して前記アドレスを送信する手段を有し、
前記スレーブ側の共有メモリのアクセス回路は、前記共
有メモリ間パスから受領したアドレスと前記セレクタか
ら受領したアドレスとを比較する手段と、該手段の一致
出力に応じてリードデータを指定のアドレスから読み出
し前記セレクタへ転送する手段を有し、前記セレクタ
は、前記マスタおよびスレーブの共有メモリから受領し
たリードデータを比較する手段と、該手段の一致出力に
応じて前記リードデータを前記プロセッサへ送信する手
段を有するようにしている。
【００１０】また、前記共有メモリはペアをなす２つの
共有メモリからなり、該各共有メモリは内部にアクセス
回路を有し、該ペアの共有メモリには共有メモリ間パス
が設けられ、一方の共有メモリはマスタ、他方の共有メ
モリはスレーブに定められ、前記セレクタは、前記プロ
セッサから前記共有メモリへのライト処理時に、前記プ
ロセッサからアドレスとライトコマンドとライトデータ
を受領し、ペアを形成する前記共有メモリのうちのマス
タとなる共有メモリに対してアドレスとライトコマンド
とライトデータを送信する手段を有し、前記マスタ側の
共有メモリのアクセス回路は、ライトデータを指定のア
ドレスへ書き込む手段と、前記スレーブ側の共有メモリ
に前記共有メモリ間パスを介して前記アドレスとライト
コマンドとライトデータを送信する手段を有し、前記ス
レーブ側の共有メモリのアクセス回路は、前記共有メモ
リ間パスから受領したアドレスに前記ライトデータを書
き込む手段と、前記マスタ側の共有メモリに対して書き
込みの完了報告を送信する手段を有し、前記マスタ側の
共有メモリのアクセス回路は、前記スレーブ側の共有メ
モリから完了報告を受領したときライト完了とする手段
を有し、ライトデータのアクセス順を保証し、前記セレ
クタは、前記プロセッサから前記共有メモリへのリード
処理時に、前記プロセッサからアドレスとリードコマン
ドを受領し、ペアを形成する前記共有メモリのうちマス
タ側の共有メモリに対してアドレスとリードコマンドを
送信する手段を有し、前記マスタ側の共有メモリのアク
セス回路は、リードデータを指定のアドレスから読み出
す手段と、前記スレーブ側の共有メモリに前記共有メモ
リ間パスを介して前記アドレスとリードコマンドを送信
する手段を有し、前記スレーブ側の共有メモリのアクセ
ス回路は、前記共有メモリ間パスから受領したアドレス
からデータを読み出す手段と、前記マスタ側の共有メモ
リに該読み出したデータを転送する手段を有し、前記マ
スタ側の共有メモリのアクセス回路は、前記マスタ側の
共有メモリから読み出したリードデータと前記スレーブ
側の共有メモリから受領したリードデータを比較する手
段と、該手段の一致出力に応じて前記セレクタへ前記リ
ードデータの転送と終了報告の送信を行う手段を有する
ようにしている。
【００１１】また、前記プロセッサは、前記中央処理装
置から受領したライトデータを前記キャッシュメモリに
二重化して格納するためのキャッシュアドレスａとキャ
ッシュアドレスｂを決定する手段と、該キャッシュアド
レスａ及びキャッシュアドレスｂと、ライトコマンド
と、ライトデータを前記セレクタに送信する手段を有
し、前記セレクタは、前記キャッシュアドレスａ及びキ
ャッシュアドレスｂと、ライトコマンドと、ライトデー
タを受領し、前記キャッシュアドレスａに対応すキャッ
シュメモリＡに対して前記キャッシュアドレスａとライ
トコマンドとライトデータを送信し、前記キャッシュア
ドレスｂに対応すキャッシュメモリＢに対して前記キャ
ッシュアドレスｂとライトコマンドとライトデータを送
信する手段を有し、前記各キャッシュメモリは、指定さ
れたキャッシュアドレスにライトデータを格納するよう
にしている。
【００１２】また、前記プロセッサは、キャッシュアド
レスａのデータをキャッシュアドレスｂにコピーするキ
ャッシュ間コピーを実行するため、コピー元のキャッシ
ュアドレスａから前記セレクタを経由してデータを読み
出す手段と、該読み出したデータをコピー先のキャッシ
ュアドレスｂに前記セレクタを経由して書き込む手段を
有するようにしている。
【００１３】また、前記プロセッサは、キャッシュアド
レスａのデータをキャッシュアドレスｂにコピーするキ
ャッシュ間コピーを実行するため、キャッシュアドレス
ａからキャッシュアドレスｂへのコピーを指示するコマ
ンドを前記セレクタに対して指示する手段を有し、前記
セレクタは、前記プロセッサからの指示に応じてキャッ
シュアドレスａからデータを読み出し該読み出したデー
タをキャッシュアドレスｂへ転送する手段を有するよう
にしている。
【００１４】
【発明の実施の形態】図１に本発明における記憶制御装
置の内部構成例を示す。制御装置１９５はＭＰ（Ｍｉｃ
ｒｏＰｒｏｃｅｓｓｏｒ）部１１０と共有メモリ（Ｓ
Ｍ）セレクタ１４０と、キャッシュ（ＣＭ）セレクタ１
５０と、共有メモリ（ＳＭ）１６０と、キャッシュメモ
リ（ＣＭ）１７０から構成される。ＭＰ部１１０は、１
つ以上のプロセッサ（ＭＰ）１１１と、ＣＭアクセス回
路１１２と、ＳＭアクセス回路１１３を内部に持つ。Ｍ
Ｐ１１１は、記憶装置とＣＭ１７０間のデータ転送、あ
るいはＣＭ１７０と中央処理装置間のデータ転送を実行
する。
【００１５】ＣＭアクセス回路１１２は、ＭＰ１１１か
らの要求に応じてＣＭ１７０と記憶装置、あるいはＣＭ
１７０と中央処理装置間のデータ転送を実行するＤＭＡ
回路である。バッファ１１５は、ＣＭアクセス回路１１
２の指示により、データを一時的に格納するために用い
られる。ＬＭ１１４は、ローカルメモリであり、プロセ
ッサのワークで使用するメモリとして、また、リードデ
ータ、ライトデータを格納するメモリ等として使用され
る。ＳＭアクセス回路１１３は、ＭＰ１１１からの要求
に応じてＳＭ１６０からＭＰ１１１へのデータ転送、あ
るいはＭＰ１１１からＳＭ１６０へのデータ転送を実行
する。
【００１６】ＳＭセレクタ１４０は、複数のＭＰ１１１
からＳＭ１６０へのアクセス要求のうち、一つを選択し
て実行する機能を持つ。ＣＭセレクタ１５０は、複数の
ＭＰ１１１からＣＭ１７０へのアクセス要求のうち、一
つを選択して実行する機能を持つ。本実施例ではセレク
タをＳＭセレクタとＣＭセレクタに分離した構成として
いるが、このような分離をせずに１つのセレクタとし、
１つのセレクタでＳＭセレクタとＣＭセレクタの機能を
兼ね備える構成としてもよいことは云うまでもない。
【００１７】ＳＭ１６０は、キャッシュ管理情報や、シ
ステム管理情報などの制御情報を格納しており、２つの
ＳＭ１６０ａおよびＳＭ１６０ｂでペアを形成する。格
納データはペア間で二重化されていて、同一アドレスに
は同一のデータが格納されている。一方が閉塞した場合
でも、システムダウンに至ることはない。ＳＭ１６０ａ
とＳＭ１６０ｂ間を接続する共有メモリ間パス１６５に
よって、格納データの二重化を実現する。本実施例で
は、ＳＭ１６０をＣＭ１７０とは独立したメモリモジュ
ールとして表現しているが、ＣＭ１７０の一部をＳＭ１
６０として使用する構成も考えられる。
【００１８】一方、ＣＭ１７０は、記憶装置上のデータ
を一時的に格納するメモリである。ホストからのライト
データで、記憶装置に未反映のデータは、２つのＣＭ１
７０ａとＣＭ１７０ｂに二重化して格納されている。こ
こで、ＳＭ１６０の二重化と異なる点は、必ずしも同一
のキャッシュアドレスに同一データが格納されていない
点である。ＣＭ１７０の管理情報はＳＭ１６０に格納さ
れていて、ＭＰ１１１はＳＭ１６０にアクセスしてＣＭ
１７０ａとＣＭ１７０ｂのデータ格納領域を確保し、当
該領域にライトデータを書込むことにより、二重化を実
現する。このため、ＳＭ間アクセスパス１６５のような
機構は不要である。
【００１９】ＭＰ部１１０からは２本のＳＭアクセスパ
ス１２０によって相違なる２個のＳＭセレクタ１４０に
接続され、同様に２本のＣＭアクセスパス１３０によっ
て相違なる２個のＣＭセレクタ１５０に接続される。ま
た、一つのＳＭセレクタ１４０およびＣＭセレクタ１５
０へは、４個のＭＰ部が接続される。ＳＭセレクタ１４
０からはそれぞれ１本のＳＭアクセスパス１２５によっ
てＳＭ１６０ａとＳＭ１６０ｂに接続され、ＣＭセレク
タ１５０からはそれぞれ１本のＣＭアクセスパス１３５
によってＣＭ１７０ａとＣＭ１７０ｂに接続される。こ
のような４つのＭＰ部１１０と２つのＳＭセレクタ１４
０と２つのＣＭセレクタ１５０で一つのグループを形成
し、セレクタグループ１９０と呼ぶ。制御装置１９５は
１個以上のセレクタグループ１９０を有する。
【００２０】ここで、上記個数は一実施例に過ぎず、個
数を上記に制限するものではない。重要なことは、セレ
クタグループ１９０内ではＭＰ部１１０の個数よりもＳ
Ｍセレクタ１４０の個数を少なくすることであり、これ
によってＭＰ部１１０とＳＭセレクタ１４０とを接続す
るＳＭアクセスパス１２０の個数よりも、ＳＭセレクタ
１４０とＳＭ１６０間を接続するＳＭアクセスパス１２
５の個数を少なくでき、ＳＭ１６０に搭載されたＬＳＩ
のピンネック、およびＳＭ１６０のパッケージのコネク
タネックを解消することができる。このことは、ＣＭ１
７０についても同様である。例えば、３２個のＭＰ部１
１０からＳＭ１６０ａ、１６０ｂに直接に独立したＳＭ
アクセスパス１２０が２本ずつ（１本は交代パス用）存
在した場合、ＳＭ１６０に接続するＳＭアクセスパス１
２０の個数は、合計３２(MP)×２(path)＝６４本とな
る。仮に各ＳＭアクセスパス１２０が１６ビット幅とす
れば、１０２４ビットのピンがＳＭ１６０に必要になる
が、現在このようなピン数を持つＬＳＩは存在しない。
一方、本実施例によると、３２個のＭＰ部１１０に対し
ては８個のセレクタグループ１９０を有し、ＳＭ１６０
に接続するＳＭアクセスパス１２０の個数は、８(セレ
クタグループ）×２（ＳＭセレクタ）＝１６本に押さえ
られ、ピン数は２５６本で済む。
【００２１】次に、ＳＭアクセスのための実施例である
実施例１について説明する。まず、図２から図６を使用
して、ＳＭアクセス時の処理を説明する。図２は、本実
施例におけるＳＭ１６０のアクセスシーケンス例を示
す。ＭＰ１１１からＳＭアクセス回路１１３へは、アク
セスするＳＭ１６０のアドレスと、リードの場合はデー
タを格納するＬＭ（ローカルメモリ）１１４のアドレ
ス、ライトの場合はライトデータを格納しているＬＭ１
１４のアドレスを渡す。ＳＭアクセス回路１１３がＭＰ
１１１よりリードアクセス要求を受領すると、ＳＭセレ
クタ１４０に対してREQ信号を送信し、ＳＭセレクタ１
４０からACK信号が帰るまで待つ。その後、リードコマ
ンドとリードアドレスを送信する。ＳＭセレクタ１４０
では、複数あるＳＭアクセス要求のうち、一つを選択し
て、ACK信号を返す。その後コマンドとアドレスを受信
すると、二重アクセスの場合には、ＳＭ１６０ａおよび
ＳＭ１６０ｂに対して、コマンドとアドレスを送信す
る。ＳＭ１６０は、コマンドとアドレスを受信すると、
当該アドレスからデータを読み出し、ＳＭセレクタにリ
ードデータを転送した後、終了報告をＳＭセレクタ１４
０に送信する。ＳＭセレクタ１６０は、最初のリードデ
ータと終了報告をＳＭ１６０ａまたはＳＭ１６０ｂから
受信すると、当該データおよび終了報告をＭＰ部１１０
へ送信する。この際、リードデータは、ＳＭセレクタ１
４０のバッファへ一時的に格納しておく。その後、他の
ＳＭ１６０ａまたは１６０ｂからリードデータを受信す
ると、バッファへ格納しておいたリードデータとコンペ
アを実施して、一致していることを確認する。続いて受
信した終了報告をＭＰ部１１０へ転送し、処理を完了す
る。
【００２２】ＳＭアクセス回路１１３は、リードデータ
を受信すると、ＭＰ１１１から指定されたＬＭ１１４の
アドレスへ当該データを格納する。その後、二つの終了
報告を受信して、処理完了となる。ライト処理の場合も
ほぼ同様で、ＳＭアクセス回路１１３は、コマンド、ア
ドレスに続いてライトデータを送信する。ＳＭセレクタ
１４０もコマンド、アドレス、ライトデータをＳＭ１６
０ａおよびＳＭ１６０ｂに転送し、ＳＭ１６０ａおよび
ＳＭ１６０ｂは、指定されたアドレスにライトデータを
格納した後、終了報告を行う。
【００２３】図３はＳＭセレクタ１４０の内部構成図を
示す。各ＭＰ部１１０とＳＭセレクタ１４０を接続する
ＳＭアクセスパス１２０毎にレジスタ３１０が対応して
いて、制御部３００は、このレジスタ３１０をリード・
ライトすることによって、ＭＰ部からの情報を送受信で
きる。一方、ＳＭ１６０ａおよびＳＭ１６０ｂとＳＭセ
レクタ１４０を接続するＳＭアクセスパス１２５毎にレ
ジスタ３４０ａおよびレジスタ３４０ｂが対応してい
て、このレジスタ３４０をリードライトすることによ
り、ＳＭ１６０と通信することが可能である。ＳＭ１６
０からリードしたデータは、アクセス要求のあったＭＰ
部１１０へ、レジスタ３１０経由で転送すると同時に、
バッファ３３０へ格納することが可能である。そして、
ＳＭ１６０ａとＳＭ１６０ｂの両方からデータをリード
した後、データコンペア部３２０で二重化のチェックを
行う。制御部３００は、ＭＰ部１１０からのアクセス要
求を選択して実行する機能と、データコンペア部３２０
の制御機能などを有する。
【００２４】図４は、ＳＭアクセス回路１１３の処理フ
ローを示す。
【００２５】ＳＭアクセス回路１１３がプロセッサ１１
１からＳＭアクセス要求を受領すると、ステップ４００
でアクセスするアドレスのビット８が０かどうか調べ、
もし０であればステップ４１０でＳＭセレクタ１４０ａ
に対してリクエスト信号を送信する。もし１であればス
テップ４２０でＳＭセレクタ１４０ｂに対してリクエス
ト信号を送信する。ＭＰ部は２つのＳＭセレクタ１４０
ａおよび１４０ｂの両方に対してＳＭアクセスパス１２
０を持っているので、両方のパスを負荷分散させたほう
が効率がよい。このため本実施例では、ＳＭ上のアドレ
スを１２８バイト刻みでＳＭセレクタ１４０aと１４０
ｂを切り替える。よって、アクセスアドレスの８ビット
目を見て、どちらを選択するか決定すれば良い。一般的
には、第ｎビット目を見てアクセスパスを選択すること
により、２(n-1)バイト刻みでＳＭセレクタ１４０ａと
１４０ｂを切り替えることになる。このｎは、システム
のＳＭアクセスパターンなどを調査して決めるのが良
い。
【００２６】送信したREQ信号に対して、ステップ４１
１または４２１でＳＭセレクタ１４０からACK信号が返
されると、ステップ４１２、４１３または４２２、４２
３で、ＳＭセレクタ１４０に対してコマンド、アクセス
アドレスを送信する。続いてアクセスがリードの場合
は、ステップ４１４または４２４でＳＭ１６０からデー
タを受領し、プロセッサから指定されたＬＭ１１４のア
ドレスに当該データを格納する。もしアクセスがライト
の場合は、ステップ４１３、４１４またはステップ４２
３、４２４に続いて、プロセッサ１１１から指定された
ＬＭ１１４のアドレスからライトデータを送信する。最
後にステップ４１５でＳＭセレクタ１４０からＳＭ１６
０ａの終了報告とＳＭ１６０ｂの終了報告を受信したら
処理を完了する。
【００２７】ここで、ステップ４１０、４１１またはス
テップ４２０、４２１でREQ-ACKのやりとりを必要とす
る理由を説明する。ＳＭセレクタ１４０は、後に詳しく
説明するが、複数のＭＰからのアクセス要求を順次実行
するために、アクセス要求がぶつかった場合は待たなく
てはならない。そこで、ＳＭアクセス回路１１３はまず
リクエスト信号を送信し、これに対してＳＭセレクタか
らACK信号が返ると、処理開始となる。ＳＭアクセス回
路１１３からＳＭセレクタ１４０へ送信されるコマンド
データには、リードあるいはライトを示す情報と、二重
アクセスか一重アクセスかを示すフラグと、一重アクセ
スの場合はＳＭ１６０ａかＳＭ１６０ｂのいずれへアク
セスするかを示す情報を含む。
【００２８】次に図５および図６を用いて制御部３００
の処理を説明する。制御部３００はステップ５１０およ
び５１１において、レジスタ３１０を０番から７番ま
で、REQ信号がオンになっているかどうかをラウンドロ
ビンで監視する。オンになっているレジスタ３１０を見
つけると、当該パスに対してACK信号を返し、処理可能
となったことを知らせる。これは当該レジスタ３１０の
ACKに対応するビットをオンにすることによって成され
る。続いてステップ５１２でＳＭアクセス回路１１３か
ら受信したコマンドとアドレスをＳＭ A面とB面の両方
に転送する。
【００２９】ここでコマンドをデコードして、もし二重
アクセスのリードコマンドであれば、ステップ５１４で
ＳＭ１６０から、リードデータが転送されてくるのを待
つ。二重アクセスの場合は、ＳＭ A面１６０ａから読み
出されたデータと、ＳＭB面１６０bから読み出されたデ
ータが一致することを確認する必要がある。また、ＳＭ
A面とB面のアクセス処理はそれぞれ独立して行われる
ので、データが読み出される順序は決まっていない。そ
こで、ステップ５１４でリードデータを受信すると、ス
テップ５１５で他の面からのデータが受信済みであるか
どうかをチェックする。受信済みであれば、ステップ５
１６で、受信データをバッファ３３０へ格納する。ま
た、最初の受信データはＭＰへ転送する。もし今受信し
たデータがSM A面１６０ａからのものであれば３３０ａ
へ、SM B面１６０ｂからのものであれば３３０ｂへ格納
した後、データコンペア部３２０に対してデータコンペ
アを指示する。もし、ステップ５１８でコンペア結果に
異常がなく、かつステップ５１７でＳＭ１６０から正常
終了が報告されていればアクセス成功とし、ステップ５
１９で正常終了をＳＭアクセス回路１１３に報告して、
処理を終了する。
【００３０】次にステップ５１５で他の面からリードデ
ータを受信していなかった場合、つまり今受信したデー
タが最初にＳＭ１６０から転送されたデータだった場合
は、ステップ５２０で、もしSM A面１６０ａからのデー
タであればA面バッファ３３０ａへ、B面１６０ｂからの
データであればＢ面バッファ３３０ｂへ、受信データを
格納する。また、バッファ３３０へ格納すると共に、当
該リードデータをＳＭアクセス回路１１３へも転送す
る。その後ステップ５２１および５２２で、ＳＭ１６０
から受信した終了報告をＳＭアクセス回路１１３へ転送
する。データをバッファ３３０へ格納しておくのは、後
のコンペアのためにデータを保持しておくためである。
また、最初のリードデータをＳＭ１６０から受信した時
点で、データをＳＭアクセス回路１１３に転送し、後の
リードデータは転送しない。これは、データ転送を一回
にすることにより、無駄な転送オーバヘッドを削減する
ためである。ステップ５１７またはステップ５２１で、
ＳＭより正常終了を受信しなかった場合には、ステップ
５２３で異常終了をＭＰに報告する。
【００３１】ステップ５１３で、ＳＭアクセス回路１１
３からの要求がライトアクセスか、または一重リードア
クセス時の処理を図６に示す。ライトアクセス要求の場
合は、ステップ６２０でＳＭアクセス回路１１３から受
信したライトデータをＳＭ A面１６０ａおよびＳＭ B面
１６０ｂへ転送し、ステップ６２１で両面から完了報告
を受領したら、それぞれをＳＭアクセス回路１１３へ転
送する。また、一重リード要求の場合は、ステップ６１
１で指定された面からリードデータを受領すると、それ
をＳＭアクセス回路１１３へ転送し、その後ステップ６
１２で指定された面からの完了報告を受領したら、それ
をＳＭアクセス回路１１３へ転送して処理を完了する。
一重リードもライトアクセスも、ＳＭ A面１６０ａ、Ｓ
Ｍ Ｂ面１６０ｂの両方へコマンドおよびアドレスを転
送しているが、ＳＭ１６０側ではコマンドをデコードし
た時に、自ＳＭ１６０に対するアクセスかどうかを判断
し、処理不要の場合は要求を無視する。こうすることに
よって、ＳＭセレクタでは一重アクセスかどうか判断す
る必要がなく、負荷を低減することが可能である。
【００３２】ＳＭ１６０へのアクセスは、ペアとなるＳ
Ｍ１６０の両方にアクセスする二重アクセスと、いずれ
か一方にアクセスする一重アクセスの二種類のアクセス
モードがある。これには、制御情報として、一重で格納
されている情報と二重で格納されている情報があるから
で、前者の例としては、キャッシュの管理情報、後者の
例としては、システム管理情報などがある。
【００３３】ＳＭ１６０は、二重アクセスに対してはそ
のアクセス順を守る必要がある。まずその理由につい
て、例を用いて説明する。今、プロセッサ＃１がＳＭ１
６０の内容をＡに更新しようとしていて、同時にプロセ
ッサ＃２が同一アドレスの内容をＢに更新しようとして
いるとする。もしＳＭ A面１６０ａがプロセッサ＃１、
プロセッサ＃２の順にアクセスを実行し、ＳＭ B面１６
０ｂがプロセッサ＃２、 プロセッサ＃１の順にアクセ
スを実行したとすると、最終的に当該アドレスの内容
は、ＳＭ A面１６０ａはＢに、ＳＭ B面１６０ｂはＡに
更新され、データの不一致を引き起こす。さらに他の例
で説明する。今ＳＭ１６０の内容がＡであるとし、プロ
セッサ＃１がＳＭ１６０の内容を読み出そうとしてい
て、同時にプロセッサ＃２が同一アドレスの内容をＢに
更新しようとしているとする。もしＳＭ A面１６０ａが
プロセッサ＃１、プロセッサ＃２の順にアクセスを実行
し、ＳＭ B面１６０ｂがプロセッサ＃２、プロセッサ＃
１の順にアクセスを実行したとすると、ＳＭ A面からは
更新前のデータ、すなわちＡが読み出され、ＳＭ B面か
らは更新後のデータ、すなわちＢが読み出され、データ
の不一致を検出する。以上の例からわかるように、ＳＭ
１６０の二重状態を保持するための制御が必要である。
【００３４】上記二重状態を保持する制御の基本的考え
方は、ＳＭ１６０の一方をマスタ、他方をスレーブと定
めて、マスタ側がアクセス実行を許可するまでは、スレ
ーブ側は当該アクセスを実行しない、ということであ
る。マスタおよびスレーブの切り替えは、面単位、例え
ばＳＭ１６０ａを常にマスタとし、ＳＭ１６０ｂを常に
スレーブとして取り扱う方法や、アドレス領域毎に取り
扱う方法、例えばＳＭ１６０ａとＳＭ１６０ｂを２５６
バイト毎にマスタおよびスレーブを切り替える方法など
が考えられる。本実施例では、後者、すなわちアドレス
単位毎にマスタとスレーブを切り替える方法を前提とす
る。この場合、例えばアドレス単位を保持するレジスタ
をＳＭ１６０およびＳＭセレクタ１４０内部に保持して
いて、システム立ち上げ時にＭＰが設定するようにして
おき、ＳＭアクセスが発生した場合に、ＳＭ１６０およ
びセレクタ１４０は、アクセスアドレスとレジスタに格
納されたアドレス単位を比較して、いずれがマスタにな
るかを調べれば良い。
【００３５】図７はＳＭ１６０の構成図を示す。ＳＭ１
６０は、ＳＭセレクタ１４０とＳＭ間の情報の送受信を
行うＭＰインタフェース７１０、二重化の他面へ情報を
送信するＳＭ送信インタフェース７２０、他面から情報
を受信するＳＭ受信インタフェース７３０、データを格
納するメモリバンク７５０、メモリバンクからのリード
ライトを制御するメモリコントローラ７４０、ＭＰイン
タフェース７１０とＳＭ送信インタフェース７２０とＳ
Ｍ受信インタフェース７３０とメモリコントローラを制
御するＳＭコントローラ７００から構成される。
【００３６】図８にＳＭコントローラ７００の処理フロ
ーを示す。まずステップ８００で、ＳＭ受信インタフェ
ース７３０からアクセス対象となるアドレスを取得す
る。もしＮＵＬＬアドレスであれば、ステップ８１０で
ＭＰ１１１からのアクセス要求が存在するかどうか、Ｍ
Ｐインタフェース７１０を順に調べていく。もしアクセ
ス要求があれば、ＭＰインタフェース７１０はコマン
ド、アドレス、およびライトの場合はライトデータを保
持している。そこでまずアドレスを取得して、自面がマ
スタとなって処理すべきアドレスかどうかを調べる。自
面がマスタとなるべきアクセス要求が存在しなければ、
ステップ８００に戻り、ポーリングを継続する。
【００３７】自面がマスタとして処理するアクセス要求
が存在すれば、ステップ８１１でアクセス要求が二重ア
クセスかどうかをコマンドから調べる。もし二重アクセ
スであればステップ８１２でＳＭ送信インタフェース７
２０に当該アドレスを送信して、スレーブ面に対して当
該アクセスの処理を要求する。続いてステップ８１３
で、当該アドレスにアクセスする。もしリード要求であ
れば、メモリコントローラ７４０に対してリード要求と
アドレスを送信する。メモリコントローラ７４０がメモ
リバンク７５０にアクセスしてデータが読み出される
と、ＳＭコントローラ７００は当該データをMPインタフ
ェース７１０に転送して処理を完了する。もしライトア
クセスであれば、メモリコントローラ７４０に対してラ
イト要求を送信するとともにアドレスおよびライトデー
タを転送する。メモリコントローラ７４０は指定アドレ
スにデータを書き込み処理を完了する。
【００３８】以上の処理が正常に完了すると、ＳＭコン
トローラ７００はＭＰインタフェース７１０を介してＭ
Ｐ１１１に正常終了を報告し、ステップ８００に戻る。
【００３９】次にステップ８００でＳＭ受信インタフェ
ース７３０に非ヌルアドレスが格納されていた場合、す
なわちマスタ面からの処理要求があった場合は、ステッ
プ８２０で指定アドレスと一致するアクセス要求がある
かどうかをＭＰインタフェース７１０を走査する。一致
するアドレスが存在した場合はステップ８１３で、当該
アドレスへのアクセスを実行する。もし一致するアドレ
スが存在しなかった場合は、ステップ８３０で同一のア
クセス要求があるまで、ＭＰインタフェース７１０を順
に監視し続ける。もし、一定時間待ってもアクセス要求
がなかった場合は、タイムアウトエラーとしてＭＰ１１
１に報告する。
【００４０】ステップ８２０では、ＳＭ受信インタフェ
ース７３０から受信したアドレスと一致するものを、Ｍ
Ｐインタフェース７１０を順に捜し回るのは、これは多
少効率が悪い。そこで、マスタ面から要求があったら、
どのＭＰインタフェース７１０に対応する要求か判断で
きると都合が良い。このため、例えばシステムに一意に
付けられているＭＰ番号をコマンドに格納しておき、Ｓ
Ｍ送信インタフェース７２０にはＭＰ番号を送信する。
さらに、各ＳＭセレクタ１４０が接続する２つのＭＰイ
ンタフェース７１０を固定的に決めておき、セレクタは
ＭＰ番号と、対応するＭＰインタフェースの対応表を持
っておく。このようにすると、スレーブ側でＳＭ受信イ
ンタフェース７３０から受信したＭＰ番号から、ＭＰイ
ンタフェース７１０の番号が一意に定まり、すぐさまス
テップ８２０からステップ８１３へ移行できる。
【００４１】以上の方式によると、ＳＭ送信インタフェ
ース６２０およびＳＭ受信インタフェース６３０を介し
た制御により、二重アクセスにおいては、マスタ面が処
理を開始しない限りはスレーブ面も当該アドレスの処理
は行わないために、アクセス順序は必ず守られ、前述し
たようなデータの不一致は起こり得ない。
【００４２】次に、ＳＭアクセスの実施例である実施例
２について説明する。実施例２では、ＳＭ１６０への二
重アクセスにおけるアクセス順序の保証方法として第２
の保証方法を用いている。実施例２について、図９から
図１１を用いて説明する。図９はリードアクセスにおけ
るＳＭアクセスプロトコルの例を示す。実施例２の第二
の保証方法では、ＳＭセレクタ１４０は、マスタとなる
ＳＭ１６０へのみ、アクセス要求を送信する。ここで
は、ＳＭ１６０ａがマスタ、ＳＭ１６０ｂがスレーブに
なっているとする。リードアクセスの場合は、ＳＭ１６
０ａがアクセス要求を受領すると、ＳＭ間アクセスパス
１６５を介して、ＳＭ１６０ｂにコマンドとアドレスを
送信するとともに、メモリをアクセスしてデータを読み
出す。ＳＭ１６０ｂは、このアクセス要求に対してメモ
リからデータを読み出し、ＳＭ１６０ａにデータを送信
した後、ＳＭ１６０ａに対して終了報告を行う。ＳＭ１
６０ａはＳＭ１６０ｂからデータおよび終了報告を受領
して、正常にデータが読み出されたことを確認した後、
自メモリから読み出したデータと、ＳＭ１６０ｂから受
信したデータをコンペアして、一致していればＳＭセレ
クタ１４０にデータを送信し、終了報告を行う。ライト
アクセスの場合は、ＳＭ１６０ａはＳＭセレクタ１４０
からコマンド、アドレスに続いてライトデータを受信す
るが、ＳＭ１６０ｂに対しても、コマンド、アドレス、
データを送信するとともに、メモリの指定アドレスにデ
ータを格納する。一方、ＳＭ１６０ｂでは、ＳＭ１６０
ａから指定されたアドレスにデータを格納した後、ＳＭ
１６０ａに対して終了報告を行う。ＳＭ１６０ａは、自
メモリへの書き込みが正常に終了し、かつＳＭ１６０ｂ
からの終了報告を受領するのを待って、ＳＭセレクタ１
４０に終了報告する。
【００４３】ＳＭセレクタ１４０は、ＭＰ部からアクセ
ス要求を受けると、マスタとなるＳＭ１６０へのみアク
セス要求を転送すればよい。また、データコンペアや二
重アクセスの待ち合わせなどの処理はＳＭ１６０側で行
う。
【００４４】図１０にＳＭコントローラ７００の処理を
示す。ＳＭコントローラ７００は、ステップ１０００で
マスタ面からのアクセス要求の有無をＳＭ受信インタフ
ェース７３０をアクセスして調べる。もし、アクセス要
求があれば、ＳＭ受信インタフェース７３０には、コマ
ンド、アドレス、そしてライトの場合はライトデータが
格納されている。もしアクセス要求がなかった場合に
は、ステップ１０１０で、ＭＰインタフェース７１０を
順にアクセスしてアドレスを取得し、自面がマスタとな
るべきアクセス要求があるかどうかを判定する。もしな
ければ、ステップ１０００に戻り、ポーリングを繰り返
す。
【００４５】もし自面がマスタとなるべきアクセス要求
があれば、ステップ１０１１でコマンドをデコードして
二重アクセスかどうかを調べ、もし二重アクセスであれ
ば、ステップ１０１２で、ＳＭ送信インタフェース７２
０へ、アクセス要求、すなわちコマンド、アドレス、そ
してライトの場合はライトデータを転送する。さらにリ
ードアクセス要求であれば、ステップ１０１４で自メモ
リからデータを読み出した後、スレーブからのデータ転
送および終了報告を待つ。終了報告があると、ステップ
１０１５で、自メモリから読み出したリードデータと、
スレーブから転送されたリードデータをコンペアして、
一致していれば、ＭＰインタフェース７１０ならびにＳ
Ｍセレクタ１４０経由でリードデータを転送し、その
後、終了報告を行う。もし、データ不一致となるか、あ
るいはマスタ面からのデータ読み出しに失敗した場合、
または、スレーブ面から異常終了が報告された場合は、
ＭＰ１１１に対して異常終了を報告する。
【００４６】ステップ１０１３で、ライトアクセス要求
だった場合は、ステップ１０３０で自メモリの指定アド
レスへライトデータを格納した後、スレーブからの終了
報告を待つ。その後、ステップ１０３１で、自メモリへ
のアクセスが正常終了し、かつスレーブから正常終了の
報告があれば、ＭＰインタフェース７１０およびＳＭセ
レクタ１４０経由で、ＭＰ１１１に対して終了報告を行
う。もし、自メモリへのアクセスが異常終了するか、あ
るいはスレーブから異常終了が報告された場合は、ＭＰ
１１１に対して、異常終了を報告し、処理を完了する。
【００４７】ステップ１０１１で、一重アクセス要求の
場合は、上記で説明してきた二重アクセスのための制御
は必要ない。よって、自メモリへアクセスを実行して、
ＭＰ１１１に終了報告を行った後、処理を完了する。
【００４８】ステップ１０００において、マスタ面から
のアクセス要求が存在した場合、それがリードアクセス
であれば、図１１のステップ１１１０で、自メモリから
データを読み出し、マスタへデータを転送し、終了報告
を行う。もし、ライトアクセスであれば、ステップ１１
２０で、自メモリへデータを格納した後、マスタへ終了
報告を行い処理を完了する。
【００４９】上記実施例２の第二の保証方法によると、
スレーブは、マスタからのアクセス要求を受けてから当
該処理を実行する。このため、アクセスの順序は必ず保
証される。
【００５０】実施例１では、マスタとスレーブのアクセ
ス完了の待ち合わせをＳＭセレクタ１４０で行ってい
て、ＳＭ１６０ａとＳＭ１６０ｂは、自メモリアクセス
が完了すると、メモリを解放することができた。一方、
実施例２では、マスタ側でスレーブのアクセス完了を待
つために、それだけ長時間ＳＭ１６０が占有されること
になる。このため、性能的には、実施例１のほうが優れ
ている。
【００５１】次に本発明におけるキャッシュメモリ（Ｃ
Ｍ）１７０へのアクセス方法について説明する。ＣＭ１
７０は、記憶装置上のデータを一時的に格納しておくた
めのメモリであり、ダーティデータ、すなわちホストか
らのライトデータで、ＣＭ１７０には格納しているが、
記憶装置へは未反映のデータは二重化されてＣＭ１７０
に格納されている。この二重化データは、ＳＭ１６０の
二重化とは異なり、ＭＰ１１１で稼動するプログラム
が、ＣＭ１７０ａおよびＣＭ１７０ｂに領域を確保し
て、当該領域に対してデータを格納するために、相異な
る領域に二重化データを格納することになる。また、Ｓ
Ｍ１６０に対するリードアクセスのようなコンペアチェ
ックは行わない。
【００５２】ＣＭセレクタ１５０の構成は、図３で示し
たＳＭセレクタ１４０の構成とほぼ同じである。ただ
し、前述したように、キャッシュデータのコンペアは行
わないので、データコンペア部３２０、バッファ３３０
は持たない。また、ＣＭ１７０の構成は、図７で示した
ＳＭ１６０の構成とほぼ同じである。ただし、前述した
ように、同一アドレスに同一データを二重化することは
なく、アクセス順序を保証する必要もないため、ＳＭ送
信インタフェース７２０、ＳＭ受信インタフェース７３
０に相当するものは持たない。
【００５３】以下、ＣＭ１７０へのライトデータの格納
方法についての実施例である実施例３について説明す
る。なお、ＭＰ１１１は、ライトデータを格納すべきＣ
Ｍ領域はすでに取得済みであるとする。ＭＰ１１１は、
ＣＭアクセス回路１１２に、コマンド、データを格納す
べきＣＭアドレスａおよびＣＭアドレスｂを設定し、Ｃ
Ｍアクセス回路１１２を起動する。ここで、ＣＭアドレ
スａ、ＣＭアドレスｂは、それぞれＣＭ１７０ａ、ＣＭ
１７０ｂ上のアドレスである。ＣＭアクセス回路１１２
が起動されると、データは一定の大きさのパケットに分
割されて、順次転送される。それぞれのパケットには、
コマンド、およびアドレスが付与され、データ転送の実
行に伴い、それぞれＣＭアクセス回路１１２にて更新さ
れる。例えば、アドレスａから２４KBのデータを２ＫＢ
のパケットで転送する場合、最初のパケットには、ライ
トコマンドおよびアドレスａが、次のパケットにはライ
トコマンドおよびアドレスa+2048が、第ｎ番目のパケッ
トには、ライトコマンドおよびアドレスa+2048*(n-1)が
付与され、合計１２個のパケットにより全データがＣＭ
１７０へ転送されることになる。
【００５４】以下、図１２を用いてキャッシュに対する
二重ライトについて説明する。本実施例では、まず片方
の面（図１２の例ではＣＭ１７０ａ）にライトした後、
他方の面（図１２の例ではＣＭ１７０ｂ）へライトす
る。従って、ＭＰ１１１は、まずＣＭ１７０ａに対する
ＤＭＡリスト、すなわち、コマンド、アドレス、転送長
等から構成され、ＣＭアクセス回路１１２の処理内容が
記述されているリストと、ＣＭ１７０ｂに対するＤＭＡ
リストを作成した後、ＣＭアクセス回路を起動する。
【００５５】ＣＭアクセス回路１１２は、転送すべきア
ドレス毎にどのＭＰ−ＣＭ間アクセスパス１３０を使用
するか選択する。選択方法は、ＳＭアクセス回路１１３
で説明した方法と同様に、例えば３２ＫＢ毎に、使用す
るＭＰ−ＣＭ間アクセスパス１３０を切り替えれば良
い。ＭＰ−ＣＭ間パスを選択すると、ＣＭセレクタ１５
０に対して、REQ信号と最初のパケットのコマンドを送
信する。コマンドには、リード・ライト種別と、二重ア
クセスかどうかを示すフラグと、ａ面への転送を示すフ
ラグとｂ面への転送を示すフラグから成る。
【００５６】ＣＭセレクタ１５０はコマンドから、ＣＭ
１７０ａへのライトであることがわかると、ＣＭ１７０
ａに対してREQ信号とコマンドを送信する。ＣＭ１７０
ａが処理可能になり、ＡＣＫ信号を受信すると、ＣＭア
クセス回路１１３にACKを送信する。
【００５７】ここで、ＣＭ１７０に対してREQ-ACKのプ
ロトコルが必要な理由について説明しておく。もし、Ｃ
Ｍ１７０にデータを受信するのに十分な大きさのバッフ
ァを設けていれば、REQ-ACKプロトコルは必要でなく、
データをバッファにため込んでおき、後にＣＭ１７０の
コントローラが処理可能になった時点でバッファからキ
ャッシュメモリへライトすれば良い。しかし、一般にキ
ャッシュアクセスの場合は転送するデータ長が大きく
（本実施例では２ＫＢを仮定している）、各キャッシュ
アクセスパス１３０毎にこのようなバッファを準備する
のはコスト的に無駄がある。そこで、ＣＭ１７０が処理
可能になった時点で、ＣＭセレクタ１５０に対してＡＣ
Ｋを返し、転送されたデータをスルーでキャッシュメモ
リへ転送することにより、上記のようなバッファを不要
としている。ＳＭアクセスの場合は、一回の転送が１ワ
ード程度と小さいため、ＳＭアクセスパス１２０毎にバ
ッファを準備していても、たいした問題とならない。こ
のため、ＳＭセレクタ１４０からＳＭ１６０へはREQ-AC
Kプロトコルは必要とせず、レジスタ３１０にコマン
ド、アドレス、データを格納することとした。
【００５８】さて、ＣＭアクセス回路１１２のＡＣＫ受
領すると、アドレス、データを転送して、終了報告を待
つ。ＣＭセレクタ回路では、アドレス、コマンドをアク
セス対象となるＣＭ１７０ａへ転送し、ＣＭ１７０ａが
データの書き込みを完了し、終了報告を受け取ると、こ
れをＣＭアクセス回路１１２へ転送して処理を完了す
る。その後ＣＭアクセス回路１１２は、ＣＭ１７０ｂに
対してライト処理を実行するが、シーケンスについては
ＣＭ１７０ａへのライト方法と同様なので省略する。以
上でＣＭ１７０ａ、ＣＭ１７０ｂへの１パケット分の二
重ライトが完了するが、この処理を全パケット分繰り返
す。
【００５９】上記実施例３では、ＣＭ１７０ａとＣＭ１
７０ｂ対応にコマンド、アドレス、データを転送してい
るため、ＭＰ−ＣＭ間アクセスパス１３０、１３５なら
びにＣＭセレクタ１５０の利用効率が悪い。そこで、こ
の問題を解決するための実施例である実施例４を以下に
説明する。図１３は、ＣＭ１７０に対する二重ライトの
シーケンスを示す。ＣＭアクセス回路１１２はＣＭセレ
クタ１５０に対して、REQ信号とともに、コマンドを転
送する。ここでコマンドは、ライトアクセスコマンドで
あり、二重アクセスフラグと、ＣＭ１７０ａへのアクセ
スフラグと、ＣＭ１７０ｂへのアクセスフラグがオンに
なっている。ＣＭセレクタ１５０は、コマンドを受領す
ると、ＣＭ１７０ａとＣＭ１７０ｂの両方に対してREQ
信号とコマンドを転送する。ＣＭ１７０ａとＣＭ１７０
ｂの両方が処理可能な状態となり、ＡＣＫ信号が返され
ると、ＣＭアクセス回路１１２へＡＣＫ信号を送信す
る。その後、ＣＭアクセス回路１１２はＣＭ１７０ａの
アドレス、ＣＭ１７０ｂのアドレス、ライトデータを転
送し、これを受けてＣＭセレクタ１５０は、ＣＭ１７０
ａのアドレスはＣＭ１７０ａへ、ＣＭ１７０ｂのアドレ
スはＣＭ１７０ｂへ転送する。そして、ライトデータ
は、ＣＭ１７０ａとＣＭ１７０ｂの両方へ転送する。Ｃ
Ｍ１７０は上記実施例３と同様に、指定アドレスへライ
トデータを格納した後、終了報告をＣＭセレクタ１５０
経由でＣＭアクセス回路１１２へ行う。上記実施例４に
よると、ライトデータの転送は１回でよく、その分ＭＰ
−ＣＭセレクタ間アクセスパス１３０の占有時間は短く
て済む。また、ＣＭ１７０ａとＣＭ１７０ｂの処理は並
行に行われるので、レスポンスも短縮できる。
【００６０】次に実施例５として、キャッシュ間でデー
タのコピーを行う方法について述べる。キャッシュ間コ
ピーでは、コピー元およびコピー先がそれぞれ、ＣＭ１
７０ａからＣＭ１７０ａへ、ＣＭ１７０ｂからＣＭ１７
０ｂへ、ＣＭ１７０ａからＣＭ１７０ｂへ、ＣＭ１７０
ｂからＣＭ１７０ａへ、の４通りが考えられる。まず最
初に、上記４通りの全てに適用可能な手法、すなわち、
ＭＰ部のバッファ１１５を使用して、コピー元のＣＭ１
７０からバッファ１１５へデータを読み出した後、バッ
ファ１１５からコピー先のＣＭ１７０へデータをコピー
する方法を以下に説明する。
【００６１】図１４は、バッファ１１５介したキャッシ
ュ間コピー方法のシーケンスをまとめた図である。バッ
ファ１１５を介した場合は、バッファ１１５の大きさを
超えるコピーは一度にできないため、複数回に分ける必
要がある。この制御はＭＰ１１１で行う。ＭＰ１１１
は、まず、コピー元のＣＭ１７０（図１４の場合はＣＭ
１７０ａ）に対するリード要求のＤＭＡリストと、コピ
ー先のＣＭ１７０（図１４の場合はＣＭ１７０ｂ）に対
するライト要求のＤＭＡリストを作成し、ＣＭアクセス
回路１１２を起動する。ここで、ＤＭＡリスト中の転送
サイズの上限はバッファサイズである。ＣＭアクセス回
路は、これまで説明してきた方法により、まずコピー元
のＣＭ１７０ａからバッファ１１５へデータを読み出
す。これが完了すると、続いてコピー先のＣＭ１７０ｂ
へバッファ１１５からデータを書込み、処理を完了し、
ＭＰ１１１にコピー完了を通知する。コピー開始を指示
してから完了報告を受領するまで、ＭＰ１１１が介在す
ることはない。もし、バッファサイズの制限により、ま
だコピーすべきデータが残っている場合は、ＭＰ１１１
は引き続きＤＭＡリストを作成し、コピー処理を続行す
る。
【００６２】次に実施例６として、バッファ１１５を介
在しないキャッシュ間コピー方法について説明する。こ
の方法は、コピー元から読み出したデータをＣＭセレク
タ１５０で折り返してコピー先へ転送するものである。
データはＣＭセレクタ１５０を（バッファなどに格納さ
れず）スルーでコピー先へ流れていくので、コピー先と
コピー元のキャッシュは異なっていなくてはならない。
すなわち、本手法が適用できるのは、ＣＭ１７０ａから
ＣＭ１７０ｂへ、またはＣＭ１７０ｂからＣＭ１７０ａ
へのいずれかである。
【００６３】図１５は、セレクタで折り返すキャッシュ
間コピー方法のシーケンスをまとめた図である。ＭＰ１
１１は、キャッシュ間コピーを実行するＤＭＡリストを
作成したのち、ＣＭセレクタ１５０をREQ信号をアサー
トすることにより、起動する。ここで、リスト中には、
キャッシュ間コピーコマンド、コピー元アドレス、コピ
ー先アドレスを含む。ＣＭセレクタ１５０が起動される
と、コピー元（図１５の場合はＣＭ１７０ａ）とコピー
先（図１５の場合はＣＭ１７０ｂ）に対してリクエスト
要求を発行する。ＣＭ１７０ａとＣＭ１７０ｂの両方が
処理可能になり、ACKが返されると、ＣＭアクセス回路
１１３に対してACKを返す。
【００６４】これを受けてＣＭアクセス回路１１３は、
コマンド、ＣＭ１７０ａのアドレス、ＣＭ１７０ｂのア
ドレスを送信する。
【００６５】ＣＭセレクタ１５０は、コマンドはＣＭ１
７０ａとＣＭ１７０ｂの両方に転送し、ＣＭ１７０ａア
ドレスはＣＭ１７０ａに、ＣＭ１７０ｂアドレスはＣＭ
１７０ｂに転送する。コピー元であるＣＭ１７０ａから
データが読み出されると、そのデータをコピー先である
ＣＭ１７０ｂへ転送する。ＣＭ１７０ｂの処理では、ラ
イト処理と同様であり、すでにデータを受け取る準備が
できているので、受領したライトデータを指定されたア
ドレスへ格納する。以上のＣＭ１７０ａからのリード処
理と、ＣＭ１７０ｂへのライト処理を、全データのコピ
ーを完了するまで繰り返す。
【００６６】二つのキャッシュ間コピー方法の特徴を以
下にまとめる。ＣＭセレクタ１５０で折り返すコピー方
法では、コピー元からのリードとコピー先へのライトを
並行して行える。また、コピー元から読み出したデータ
をバッファに溜めないため、どのようなデータサイズの
コピーでも、一度のコピー起動で完了する。よってバッ
ファ１１５を介してコピーする方法に比べて、コピーに
かかる時間が短い。一方、コピーデータをバッファに溜
めずにスルーでコピー先に転送するために、同一面、す
なわちＣＭ１７０ａからＣＭ１７０ａへ、またはＣＭ１
７０ｂからＣＭ１７０ｂへのコピーはできないデメリッ
トがある。従って、同一面間のコピーはバッファ１１５
を介したコピー方法で、別面間のコピーはＣＭセレクタ
１５０で折り返すコピー方法で行うのが良い。
【００６７】
【発明の効果】本発明によると、複数のプロセッサとメ
モリの間にセレクタを設置し、セレクタでメモリへのア
クセス要求を選択して実行することにより、パッケージ
当たりの配線数を削減し、ＬＳＩのピンネック、および
パッケージコネクタネックを解消できる。さらに本発明
によると、二重化された共有メモリの一方をマスタ、一
方をスレーブと定め、共有メモリ間を接続して、スレー
ブ側はマスタ側の処理要求があった時のみ、二重アクセ
ス要求を実行する機構を設けることにより、共有メモリ
間の二重状態を保つことができる。
【図面の簡単な説明】
【図１】本発明における記憶制御装置の構成を示す図で
ある。
【図２】実施例１のＳＭアクセスのシーケンスを示す図
である。
【図３】ＳＭセレクタ回路の構成を示す図である。
【図４】ＳＭアクセス回路の動作フローを示す図であ
る。
【図５】ＳＭセレクタ回路の動作フローを示す図であ
る。
【図６】図５に続くＳＭセレクタ回路の動作フローを示
す図である。
【図７】共有メモリの構成を示す図である。
【図８】実施例１のＳＭコントローラの動作フローを示
す図である。
【図９】実施例２のＳＭアクセスのシーケンスを示す図
である。
【図１０】実施例２のＳＭコントローラの動作フローを
示す図である。
【図１１】図１０に続くＳＭコントローラの動作フロー
を示す図である。
【図１２】実施例３のＣＭアクセスのライトシーケンス
を示す図である。
【図１３】実施例４のＣＭアクセスのライトシーケンス
を示す図である。
【図１４】実施例５のＣＭアクセスのコピーシーケンス
を示す図である。
【図１５】実施例６のＣＭアクセスのコピーシーケンス
を示す図である。
【符号の説明】
１１１ プロセッサ １１２ ＣＭアクセス回路 １１３ ＳＭアクセス回路 １１４ ローカルメモリ １１５ バッファ １２０ ＳＭアクセスパス １３０ ＣＭアクセスパス １２５ ＳＭアクセスパス １３５ ＣＭアクセスパス １４０ ＳＭセレクタ １５０ ＣＭセレクタ １６０ 共有メモリ １６５ 共有メモリ間パス １７０ キャッシュメモリ １９０ セレクタグループ １９５ 記憶制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 久雄 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 一つ以上の中央処理装置と一つ以上の記
    憶装置間でデータの入出力を制御する記憶制御装置であ
    って、 一つ以上のプロセッサと、前記記憶装置のデータを一時
    的に格納するキャッシュメモリと、前記キャッシュメモ
    リおよび前記記憶装置に関する制御情報を格納している
    共有メモリと、セレクタを備え、前記プロセッサは前記
    共有メモリおよび前記キャッシュメモリに前記セレクタ
    を介してアクセス可能であり、 前記プロセッサと前記セレクタ間と、前記セレクタと前
    記共有メモリ間と、前記セレクタと前記キャッシュメモ
    リ間はアクセスパスにより接続されており、 前記セレクタと前記共有メモリを接続する前記アクセス
    パス数の合計、または前記セレクタと前記キャッシュメ
    モリを接続する前記アクセスパス数の合計は、前記プロ
    セッサと前記セレクタとを接続する前記アクセスパス数
    の合計よりも少ないことを特徴とする記憶制御装置。
  2. 【請求項２】 請求項１記載の記憶制御装置において、 前記プロセッサは、２つ以上の前記セレクタに接続さ
    れ、前記プロセッサから前記キャッシュメモリへのアク
    セスルートおよび前記プロセッサから前記共有メモリへ
    のアクセスルートをそれぞれ複数有し、通常は全ての前
    記アクセスルートを使用して負荷を均衡させ、障害等に
    より一部の前記アクセスルートが使用不能になった場合
    は、残りの前記アクセスルートを使用することにより処
    理を継続させることを特徴とする記憶制御装置。
  3. 【請求項３】 請求項１または請求項２記載の記憶制御
    装置において、 前記プロセッサは、アクセス対象となるキャッシュアド
    レス、および共有メモリアドレスに応じて、使用すべき
    前記アクセスルートを決定する手段を有することを特徴
    とする記憶制御装置。
  4. 【請求項４】 請求項１記載の記憶制御装置において、 前記共有メモリはペアをなす２つの共有メモリからな
    り、該各共有メモリは内部にアクセス回路を有し、該ペ
    アの共有メモリには共有メモリ間パスが設けられ、一方
    の共有メモリはマスタ、他方の共有メモリはスレーブに
    定められ、 前記セレクタは、前記プロセッサから前記共有メモリへ
    のライト処理時に、前記プロセッサからアドレスとライ
    トコマンドとライトデータを受領し、ペアを形成する前
    記共有メモリの両方に対してアドレスとライトコマンド
    とライトデータを送信する手段を有し、 前記マスタ側の共有メモリのアクセス回路は、ライトデ
    ータを指定のアドレスへ書き込む手段と、前記スレーブ
    側の共有メモリに前記共有メモリ間パスを介して前記ア
    ドレスを送信する手段を有し、 前記スレーブ側の共有メモリのアクセス回路は、前記共
    有メモリ間パスから受領したアドレスと前記セレクタか
    ら受領したアドレスとを比較する手段と、該手段の一致
    出力に応じて前記ライトデータを指定のアドレスに書き
    込む手段を有し、ライトデータのアクセス順を保証し、 前記セレクタは、前記プロセッサから前記共有メモリへ
    のリード処理時に、前記プロセッサからアドレスとリー
    ドコマンドを受領し、ペアを形成する前記共有メモリの
    両方に対してアドレスとリードコマンドを送信する手段
    を有し、 前記マスタ側の共有メモリのアクセス回路は、リードデ
    ータを指定のアドレスから読み出し前記セレクタへ転送
    する手段と、前記スレーブ側の共有メモリに前記共有メ
    モリ間パスを介して前記アドレスを送信する手段を有
    し、 前記スレーブ側の共有メモリのアクセス回路は、前記共
    有メモリ間パスから受領したアドレスと前記セレクタか
    ら受領したアドレスとを比較する手段と、該手段の一致
    出力に応じてリードデータを指定のアドレスから読み出
    し前記セレクタへ転送する手段を有し、 前記セレクタは、前記マスタおよびスレーブの共有メモ
    リから受領したリードデータを比較する手段と、該手段
    の一致出力に応じて前記リードデータを前記プロセッサ
    へ送信する手段を有することを特徴とする記憶制御装
    置。
  5. 【請求項５】 請求項１記載の記憶制御装置において、 前記共有メモリはペアをなす２つの共有メモリからな
    り、該各共有メモリは内部にアクセス回路を有し、該ペ
    アの共有メモリには共有メモリ間パスが設けられ、一方
    の共有メモリはマスタ、他方の共有メモリはスレーブに
    定められ、 前記セレクタは、前記プロセッサから前記共有メモリへ
    のライト処理時に、前記プロセッサからアドレスとライ
    トコマンドとライトデータを受領し、ペアを形成する前
    記共有メモリのうちのマスタとなる共有メモリに対して
    アドレスとライトコマンドとライトデータを送信する手
    段を有し、 前記マスタ側の共有メモリのアクセス回路は、ライトデ
    ータを指定のアドレスへ書き込む手段と、前記スレーブ
    側の共有メモリに前記共有メモリ間パスを介して前記ア
    ドレスとライトコマンドとライトデータを送信する手段
    を有し、 前記スレーブ側の共有メモリのアクセス回路は、前記共
    有メモリ間パスから受領したアドレスに前記ライトデー
    タを書き込む手段と、前記マスタ側の共有メモリに対し
    て書き込みの完了報告を送信する手段を有し、 前記マスタ側の共有メモリのアクセス回路は、前記スレ
    ーブ側の共有メモリから完了報告を受領したときライト
    完了とする手段を有し、ライトデータのアクセス順を保
    証し、 前記セレクタは、前記プロセッサから前記共有メモリへ
    のリード処理時に、前記プロセッサからアドレスとリー
    ドコマンドを受領し、ペアを形成する前記共有メモリの
    うちマスタ側の共有メモリに対してアドレスとリードコ
    マンドを送信する手段を有し、 前記マスタ側の共有メモリのアクセス回路は、リードデ
    ータを指定のアドレスから読み出す手段と、前記スレー
    ブ側の共有メモリに前記共有メモリ間パスを介して前記
    アドレスとリードコマンドを送信する手段を有し、 前記スレーブ側の共有メモリのアクセス回路は、前記共
    有メモリ間パスから受領したアドレスからデータを読み
    出す手段と、前記マスタ側の共有メモリに該読み出した
    データを転送する手段を有し、 前記マスタ側の共有メモリのアクセス回路は、前記マス
    タ側の共有メモリから読み出したリードデータと前記ス
    レーブ側の共有メモリから受領したリードデータを比較
    する手段と、該手段の一致出力に応じて前記セレクタへ
    前記リードデータの転送と終了報告の送信を行う手段を
    有することを特徴とする記憶制御装置。
  6. 【請求項６】 請求項１記載の記憶制御装置において、 前記プロセッサは、前記中央処理装置から受領したライ
    トデータを前記キャッシュメモリに二重化して格納する
    ためのキャッシュアドレスａとキャッシュアドレスｂを
    決定する手段と、該キャッシュアドレスａ及びキャッシ
    ュアドレスｂと、ライトコマンドと、ライトデータを前
    記セレクタに送信する手段を有し、 前記セレクタは、前記キャッシュアドレスａ及びキャッ
    シュアドレスｂと、ライトコマンドと、ライトデータを
    受領し、前記キャッシュアドレスａに対応すキャッシュ
    メモリＡに対して前記キャッシュアドレスａとライトコ
    マンドとライトデータを送信し、前記キャッシュアドレ
    スｂに対応すキャッシュメモリＢに対して前記キャッシ
    ュアドレスｂとライトコマンドとライトデータを送信す
    る手段を有し、 前記各キャッシュメモリは、指定されたキャッシュアド
    レスにライトデータを格納することを特徴とする記憶制
    御装置。
  7. 【請求項７】 請求項１記載の記憶制御装置において、 前記プロセッサは、キャッシュアドレスａのデータをキ
    ャッシュアドレスｂにコピーするキャッシュ間コピーを
    実行するため、コピー元のキャッシュアドレスａから前
    記セレクタを経由してデータを読み出す手段と、該読み
    出したデータをコピー先のキャッシュアドレスｂに前記
    セレクタを経由して書き込む手段を有することを特徴と
    する記憶制御装置。
  8. 【請求項８】 請求項１記載の記憶制御装置において、 前記プロセッサは、キャッシュアドレスａのデータをキ
    ャッシュアドレスｂにコピーするキャッシュ間コピーを
    実行するため、キャッシュアドレスａからキャッシュア
    ドレスｂへのコピーを指示するコマンドを前記セレクタ
    に対して指示する手段を有し、 前記セレクタは、前記プロセッサからの指示に応じてキ
    ャッシュアドレスａからデータを読み出し該読み出した
    データをキャッシュアドレスｂへ転送する手段を有する
    ことを特徴とする記憶制御装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502263A (ja) * 2000-06-29 2004-01-22 イーエムシー　コーポレーション ポイント間構成を有するデータ記憶システム
US7103717B2 (en) 2004-04-07 2006-09-05 Hitachi, Ltd. Disk array device and data processing method thereof
JP2006285778A (ja) * 2005-04-01 2006-10-19 Hitachi Ltd ストレージシステム及び記憶制御方法
JP2010086211A (ja) * 2008-09-30 2010-04-15 Hitachi Ltd ストレージシステムおよび制御プログラムならびにストレージシステム制御方法
JP2012198940A (ja) * 2012-07-23 2012-10-18 Hitachi Ltd ストレージシステムおよびストレージシステム制御方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3657428B2 (ja) * 1998-04-27 2005-06-08 株式会社日立製作所 記憶制御装置
CN1592900A (zh) * 2001-07-05 2005-03-09 皇家菲利浦电子有限公司 处理器集群
US7085866B1 (en) * 2002-02-19 2006-08-01 Hobson Richard F Hierarchical bus structure and memory access protocol for multiprocessor systems
US6959372B1 (en) * 2002-02-19 2005-10-25 Cogent Chipware Inc. Processor cluster architecture and associated parallel processing methods
US7171525B1 (en) * 2002-07-31 2007-01-30 Silicon Image, Inc. Method and system for arbitrating priority bids sent over serial links to a multi-port storage device
JP4325843B2 (ja) * 2002-12-20 2009-09-02 株式会社日立製作所 論理ボリュームコピー先性能調整方法及び装置
JP4413518B2 (ja) * 2003-04-16 2010-02-10 株式会社日立製作所 記憶デバイス制御装置、及び記憶デバイス制御装置の制御方法
US7343457B1 (en) * 2003-08-01 2008-03-11 Unisys Corporation Dual active bank memory controller
JP4468666B2 (ja) * 2003-08-22 2010-05-26 富士通株式会社 二重書込機能を有する装置およびストレージ制御装置
JP2005149082A (ja) * 2003-11-14 2005-06-09 Hitachi Ltd ストレージ制御装置、及びストレージ制御装置の制御方法
JP4405277B2 (ja) * 2004-02-16 2010-01-27 株式会社日立製作所 ディスク制御装置
JP4441286B2 (ja) * 2004-02-10 2010-03-31 株式会社日立製作所 ストレージシステム
US7467238B2 (en) * 2004-02-10 2008-12-16 Hitachi, Ltd. Disk controller and storage system
JP2007109141A (ja) * 2005-10-17 2007-04-26 Hitachi Ltd ストレージシステム
JP4561800B2 (ja) * 2007-09-25 2010-10-13 沖電気工業株式会社 データ同期システム及び方法
US7743191B1 (en) 2007-12-20 2010-06-22 Pmc-Sierra, Inc. On-chip shared memory based device architecture
JP4936088B2 (ja) * 2010-03-15 2012-05-23 日本電気株式会社 ディスクアレイ装置、ディスクアレイシステム、及びキャッシュ制御方法
KR101863605B1 (ko) 2011-09-19 2018-07-06 삼성전자주식회사 스트림 데이터를 고속으로 처리하는 프로세서
US20140019678A1 (en) 2012-07-10 2014-01-16 Hitachi, Ltd. Disk subsystem and method for controlling memory access
CN111708717A (zh) * 2015-06-30 2020-09-25 华为技术有限公司 数据拷贝方法、直接内存访问控制器及计算机系统
US10559351B2 (en) * 2017-02-20 2020-02-11 Texas Instruments Incorporated Methods and apparatus for reduced area control register circuit
CN110830563A (zh) * 2019-10-31 2020-02-21 英业达科技有限公司 一种主从架构服务器及其信息读写方法
KR20220064230A (ko) * 2020-11-11 2022-05-18 삼성전자주식회사 다중 프로토콜에 기초하여 메모리에 액세스하기 위한 시스템, 장치 및 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS564854A (en) * 1979-06-22 1981-01-19 Fanuc Ltd Control system for plural microprocessors
US4442142A (en) * 1980-05-08 1984-04-10 The United States Of America As Represented By The Secretary Of The Navy Nitrile elastomer treating solution and method of treating nitrile elastomer therewith
US4476526A (en) * 1981-11-27 1984-10-09 Storage Technology Corporation Cache buffered memory subsystem
US4698753A (en) * 1982-11-09 1987-10-06 Texas Instruments Incorporated Multiprocessor interface device
JP2637788B2 (ja) * 1988-09-02 1997-08-06 株式会社日立製作所 ディスクキャッシュ制御方式および情報処理システム
US5459857A (en) * 1992-05-15 1995-10-17 Storage Technology Corporation Fault tolerant disk array data storage subsystem
US5404361A (en) * 1992-07-27 1995-04-04 Storage Technology Corporation Method and apparatus for ensuring data integrity in a dynamically mapped data storage subsystem
US5640530A (en) * 1992-12-17 1997-06-17 International Business Machines Corporation Use of configuration registers to control access to multiple caches and nonvolatile stores
US5771367A (en) * 1992-12-17 1998-06-23 International Business Machines Corporation Storage controller and method for improved failure recovery using cross-coupled cache memories and nonvolatile stores
US5809525A (en) * 1993-09-17 1998-09-15 International Business Machines Corporation Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories
JP3239669B2 (ja) * 1995-02-20 2001-12-17 株式会社日立製作所 記憶制御装置及びその制御方法
US5860110A (en) * 1995-08-22 1999-01-12 Canon Kabushiki Kaisha Conference maintenance method for cache memories in multi-processor system triggered by a predetermined synchronization point and a predetermined condition
US5875201A (en) * 1996-12-30 1999-02-23 Unisys Corporation Second level cache having instruction cache parity error control
US5960455A (en) * 1996-12-30 1999-09-28 Unisys Corporation Scalable cross bar type storage controller
US6311252B1 (en) * 1997-06-30 2001-10-30 Emc Corporation Method and apparatus for moving data between storage levels of a hierarchically arranged data storage system
US6065096A (en) * 1997-09-30 2000-05-16 Lsi Logic Corporation Integrated single chip dual mode raid controller
US6065077A (en) * 1997-12-07 2000-05-16 Hotrail, Inc. Apparatus and method for a cache coherent shared memory multiprocessing system
US6105103A (en) * 1997-12-19 2000-08-15 Lsi Logic Corporation Method for mapping in dynamically addressed storage subsystems
US5974058A (en) * 1998-03-16 1999-10-26 Storage Technology Corporation System and method for multiplexing serial links
US5943287A (en) * 1998-03-31 1999-08-24 Emc Corporation Fault tolerant memory system
JP3657428B2 (ja) * 1998-04-27 2005-06-08 株式会社日立製作所 記憶制御装置
US6134624A (en) * 1998-06-08 2000-10-17 Storage Technology Corporation High bandwidth cache system
US6389494B1 (en) * 1998-12-30 2002-05-14 Emc Corporation System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502263A (ja) * 2000-06-29 2004-01-22 イーエムシー　コーポレーション ポイント間構成を有するデータ記憶システム
JP4885406B2 (ja) * 2000-06-29 2012-02-29 イーエムシー コーポレイション ポイント間構成を有するデータ記憶システム
US7103717B2 (en) 2004-04-07 2006-09-05 Hitachi, Ltd. Disk array device and data processing method thereof
US7269690B2 (en) 2004-04-07 2007-09-11 Hitachi, Ltd. Disk array device and data processing method thereof
US7360019B2 (en) 2004-04-07 2008-04-15 Hitachi, Ltd. Disk array device and data processing method thereof
JP2006285778A (ja) * 2005-04-01 2006-10-19 Hitachi Ltd ストレージシステム及び記憶制御方法
JP2010086211A (ja) * 2008-09-30 2010-04-15 Hitachi Ltd ストレージシステムおよび制御プログラムならびにストレージシステム制御方法
JP2012198940A (ja) * 2012-07-23 2012-10-18 Hitachi Ltd ストレージシステムおよびストレージシステム制御方法

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