JPH1131075A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
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- JPH1131075A JPH1131075A JP9199202A JP19920297A JPH1131075A JP H1131075 A JPH1131075 A JP H1131075A JP 9199202 A JP9199202 A JP 9199202A JP 19920297 A JP19920297 A JP 19920297A JP H1131075 A JPH1131075 A JP H1131075A
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- cpu
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- block
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Abstract
(57)【要約】
【課題】 スレーブ側のＣＰＵのプログラムの変更を容
易にし、また、スレーブ側のみで制御プログラムを構築
し、制御プログラムの作成を容易にすること。 【解決手段】記憶手段６を接続したマスタＣＰＵブロッ
ク２と、スレーブＣＰＵブロック32と、これら両ＣＰＵ
ブロック間を接続するバス９、31と、バスの中間に接続
した共有メモリ30とを備え、この共有メモリ30を境にし
てマスタ側１とスレーブ側40とに分離するとともに、ス
レーブ側40のバス31には、計測制御対象機器50に接続す
る計測制御機能ブロック60、61と、記憶手段６からプロ
グラムをスレーブＣＰＵブロックのＲＡＭ35にダウンロ
ードするための起動プログラムを記憶したＲＯＭ34とを
接続し、スレーブＣＰＵブロック32のＲＡＭ35が記憶手
段６からダウンロードしたプログラムを記憶して、この
プログラムに基づいて上記計測制御機能ブロック60、61
を介して計測制御対象機器50を制御する。
易にし、また、スレーブ側のみで制御プログラムを構築
し、制御プログラムの作成を容易にすること。 【解決手段】記憶手段６を接続したマスタＣＰＵブロッ
ク２と、スレーブＣＰＵブロック32と、これら両ＣＰＵ
ブロック間を接続するバス９、31と、バスの中間に接続
した共有メモリ30とを備え、この共有メモリ30を境にし
てマスタ側１とスレーブ側40とに分離するとともに、ス
レーブ側40のバス31には、計測制御対象機器50に接続す
る計測制御機能ブロック60、61と、記憶手段６からプロ
グラムをスレーブＣＰＵブロックのＲＡＭ35にダウンロ
ードするための起動プログラムを記憶したＲＯＭ34とを
接続し、スレーブＣＰＵブロック32のＲＡＭ35が記憶手
段６からダウンロードしたプログラムを記憶して、この
プログラムに基づいて上記計測制御機能ブロック60、61
を介して計測制御対象機器50を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、産業用のマルチ
ＣＰＵシステムに関し、特に、マスタＣＰＵブロックと
スレーブＣＰＵブロックとで異なるＯＳを搭載する場合
に適したシステムである。
ＣＰＵシステムに関し、特に、マスタＣＰＵブロックと
スレーブＣＰＵブロックとで異なるＯＳを搭載する場合
に適したシステムである。
【０００２】
【従来の技術】従来のマルチＣＰＵシステムを図３に示
す。ＣＰＵ３には、ＲＯＭ４とＲＡＭ５を接続してマス
タＣＰＵブロック２を構成している。さらに、マスタＣ
ＰＵブロック２には、記憶手段６と、キーボードやマウ
ス等の入力装置７と、モニター８が接続されている。こ
のマスタＣＰＵブロック２とこれに直接接続される装置
はユーザーが操作する部分で、マスタ側１ということに
する。また、ＣＰＵ３はバス９を介して、スレーブＣＰ
Ｕブロック１５、２５に接続されている。そして、スレ
ーブＣＰＵブロック１５、２５は、それぞれ、ＣＰＵ１
１、２１を備えている。上記ＣＰＵ１１、２１には、通
信手段１０、２０と、ＲＯＭ１２、２２と、ＲＡＭ１
３、２３と、計測制御機能部１４、２４とを接続してい
る。そして、上記マスタＣＰＵブロック２のＣＰＵ３
は、スレーブＣＰＵブロック１５、２５の通信手段１
０、２０にアクセスすることができる。
す。ＣＰＵ３には、ＲＯＭ４とＲＡＭ５を接続してマス
タＣＰＵブロック２を構成している。さらに、マスタＣ
ＰＵブロック２には、記憶手段６と、キーボードやマウ
ス等の入力装置７と、モニター８が接続されている。こ
のマスタＣＰＵブロック２とこれに直接接続される装置
はユーザーが操作する部分で、マスタ側１ということに
する。また、ＣＰＵ３はバス９を介して、スレーブＣＰ
Ｕブロック１５、２５に接続されている。そして、スレ
ーブＣＰＵブロック１５、２５は、それぞれ、ＣＰＵ１
１、２１を備えている。上記ＣＰＵ１１、２１には、通
信手段１０、２０と、ＲＯＭ１２、２２と、ＲＡＭ１
３、２３と、計測制御機能部１４、２４とを接続してい
る。そして、上記マスタＣＰＵブロック２のＣＰＵ３
は、スレーブＣＰＵブロック１５、２５の通信手段１
０、２０にアクセスすることができる。
【０００３】このようなスレーブＣＰＵブロック１５、
２５は、ＲＯＭ１２、２２に格納されたプログラムに基
づいて機能する。また、上記計測制御機能部１４、２４
は、計測制御対象機器５０に接続され、この計測制御対
象機器５０は、ＣＰＵ１１、２１によって制御される。
そして、計測制御対象機器５０を接続するスレーブＣＰ
Ｕブロック１５、２５をスレーブ側４０とする。なお、
計測制御機能部１４、２４は、例えば、接点入出力や、
アナログデジタルコンバータ（以下ＡＤＣという）、デ
ジタルアナログコンバータ（以下ＤＡＣという）等の機
能を備えている。そして、上記スレーブＣＰＵブロック
１５、２５と同様に構成され、必要な機能を備えたスレ
ーブＣＰＵブロックを増設することでマルチＣＰＵシス
テムを構成する。
２５は、ＲＯＭ１２、２２に格納されたプログラムに基
づいて機能する。また、上記計測制御機能部１４、２４
は、計測制御対象機器５０に接続され、この計測制御対
象機器５０は、ＣＰＵ１１、２１によって制御される。
そして、計測制御対象機器５０を接続するスレーブＣＰ
Ｕブロック１５、２５をスレーブ側４０とする。なお、
計測制御機能部１４、２４は、例えば、接点入出力や、
アナログデジタルコンバータ（以下ＡＤＣという）、デ
ジタルアナログコンバータ（以下ＤＡＣという）等の機
能を備えている。そして、上記スレーブＣＰＵブロック
１５、２５と同様に構成され、必要な機能を備えたスレ
ーブＣＰＵブロックを増設することでマルチＣＰＵシス
テムを構成する。
【０００４】
【発明が解決しようとする課題】上記スレーブＣＰＵブ
ロックの各ＣＰＵ１１、２１のプログラムは、ＲＯＭ１
２、２２に格納されているため、スレーブＣＰＵブロッ
クの機能を変更するためにプログラムの変更が必要にな
った場合には、ＲＯＭ自体を変更しなければならない。
このようなＲＯＭの変更は容易にはできず、例えば、組
み込み機器において現場でＲＯＭを交換することは非常
に大変なことで、メンテナンスのコストアップにつなが
る。また、それぞれのスレーブＣＰＵブロックが別々の
プログラムによって動作するようになっているため、他
のスレーブＣＰＵブロックの動作と関連した動作タイミ
ングの調整をするための調整用プログラムが別に必要と
なり、この調整をマスタＣＰＵブロックのＣＰＵが行な
わなければならない。
ロックの各ＣＰＵ１１、２１のプログラムは、ＲＯＭ１
２、２２に格納されているため、スレーブＣＰＵブロッ
クの機能を変更するためにプログラムの変更が必要にな
った場合には、ＲＯＭ自体を変更しなければならない。
このようなＲＯＭの変更は容易にはできず、例えば、組
み込み機器において現場でＲＯＭを交換することは非常
に大変なことで、メンテナンスのコストアップにつなが
る。また、それぞれのスレーブＣＰＵブロックが別々の
プログラムによって動作するようになっているため、他
のスレーブＣＰＵブロックの動作と関連した動作タイミ
ングの調整をするための調整用プログラムが別に必要と
なり、この調整をマスタＣＰＵブロックのＣＰＵが行な
わなければならない。
【０００５】上記のことを図３のシステムをもとに説明
すると、次のようになる。計測制御機能ブロック１４と
２４に接続された計測制御対象機器５０を制御する場
合、スレーブＣＰＵブロック１５と２５のＲＯＭ１２、
２２にそれぞれ格納されたプログラムの他に、これらの
プログラムの動作タイミングを調整する調整用プログラ
ムが必要である。つまり、ＲＯＭ１２、２２に格納され
たプログラムと、マスタ側１のＣＰＵ３の調整用プログ
ラムとで、計測制御対象機器５０を制御する制御プログ
ラムを構成することになる。
すると、次のようになる。計測制御機能ブロック１４と
２４に接続された計測制御対象機器５０を制御する場
合、スレーブＣＰＵブロック１５と２５のＲＯＭ１２、
２２にそれぞれ格納されたプログラムの他に、これらの
プログラムの動作タイミングを調整する調整用プログラ
ムが必要である。つまり、ＲＯＭ１２、２２に格納され
たプログラムと、マスタ側１のＣＰＵ３の調整用プログ
ラムとで、計測制御対象機器５０を制御する制御プログ
ラムを構成することになる。
【０００６】例えば、スレーブＣＰＵブロック１５がＤ
ＡＣ動作をし、スレーブＣＰＵブロック２５がＡＤＣ動
作をして、計測制御対象機器５０を介して信号のやり取
りをする場合には、以下のようになる。まず、スレーブ
ＣＰＵブロック１５がＤＡＣ動作をし、アナログ信号を
計測制御対象機器５０に与えると、それにより計測制御
対象機器５０が何らかの動作を行う。そして、計測制御
対象機器５０は、動作結果をアナログ信号でスレーブＣ
ＰＵブロック２５へ出力し、スレーブＣＰＵブロック２
５は、信号をデジタル化してＣＰＵ３へ出力する。この
ような信号のやり取りを行なうとき、ＣＰＵ１１とＣＰ
Ｕ２１とは別のプログラムで動作しているので、これら
ＣＰＵ１１、２１が備えているプログラムだけでは互い
の動作タイミング調整をすることができない。そこで、
ＣＰＵ２１がＤＡＣの信号を取り込むタイミングの制御
は、マスタ側１のＣＰＵ３より、通信手段２０を介して
行われている。
ＡＣ動作をし、スレーブＣＰＵブロック２５がＡＤＣ動
作をして、計測制御対象機器５０を介して信号のやり取
りをする場合には、以下のようになる。まず、スレーブ
ＣＰＵブロック１５がＤＡＣ動作をし、アナログ信号を
計測制御対象機器５０に与えると、それにより計測制御
対象機器５０が何らかの動作を行う。そして、計測制御
対象機器５０は、動作結果をアナログ信号でスレーブＣ
ＰＵブロック２５へ出力し、スレーブＣＰＵブロック２
５は、信号をデジタル化してＣＰＵ３へ出力する。この
ような信号のやり取りを行なうとき、ＣＰＵ１１とＣＰ
Ｕ２１とは別のプログラムで動作しているので、これら
ＣＰＵ１１、２１が備えているプログラムだけでは互い
の動作タイミング調整をすることができない。そこで、
ＣＰＵ２１がＤＡＣの信号を取り込むタイミングの制御
は、マスタ側１のＣＰＵ３より、通信手段２０を介して
行われている。
【０００７】しかし、通常、スレーブ側のＣＰＵには制
御系に適したリアルタイム性のあるＯＳを搭載し、マス
タ側のＣＰＵにはリアルタイム性はないがユーザーイン
ターフェイスに適したＯＳを搭載している。マスタ側の
ＣＰＵに搭載されるリアルタイム性がないＯＳは、各ブ
ロックの動作タイミングの調整を行なうことには適して
いない。したがって、このようなＯＳによって、各ブロ
ックの動作タイミングの調整を行なうようにすると、全
体のプログラムが複雑になり、制御プログラムの作成が
困難になる。そこで、この発明はスレーブ側のＣＰＵの
プログラムの変更を容易にし、また、スレーブ側のみで
制御プログラムを構築し、制御プログラムの作成を容易
にすることを目的とする。
御系に適したリアルタイム性のあるＯＳを搭載し、マス
タ側のＣＰＵにはリアルタイム性はないがユーザーイン
ターフェイスに適したＯＳを搭載している。マスタ側の
ＣＰＵに搭載されるリアルタイム性がないＯＳは、各ブ
ロックの動作タイミングの調整を行なうことには適して
いない。したがって、このようなＯＳによって、各ブロ
ックの動作タイミングの調整を行なうようにすると、全
体のプログラムが複雑になり、制御プログラムの作成が
困難になる。そこで、この発明はスレーブ側のＣＰＵの
プログラムの変更を容易にし、また、スレーブ側のみで
制御プログラムを構築し、制御プログラムの作成を容易
にすることを目的とする。
【０００８】
【課題を解決するための手段】第１の発明のマルチＣＰ
Ｕシステムは、記憶手段を接続したマスタＣＰＵブロッ
クと、ＣＰＵとＲＯＭとＲＡＭとからなるスレーブＣＰ
Ｕブロックと、これらマスタＣＰＵブロックとスレーブ
ＣＰＵブロックとを接続するバスと、このバスの中間に
接続した共有メモリとを備え、この共有メモリを境にし
てマスタ側とスレーブ側とに分離するとともに、スレー
ブ側のバスには、計測制御対象機器に接続する計測制御
機能ブロックと、上記記憶手段からプログラムをスレー
ブＣＰＵブロックのＲＡＭにダウンロードするための起
動プログラムを記憶したＲＯＭとを接続し、上記スレー
ブＣＰＵブロックのＲＡＭが上記記憶手段からダウンロ
ードしたプログラムを記憶して、このプログラムに基づ
いて上記計測制御機能ブロックを介して計測制御対象機
器を制御する点に特徴を有する。第２の発明は、第１の
発明を前提とし、スレーブＣＰＵブロックのＲＡＭにプ
ログラムをダウンロードするための起動プログラムを記
憶したＲＯＭを、スレーブ側のバスに直接接続した点に
特徴を有する。
Ｕシステムは、記憶手段を接続したマスタＣＰＵブロッ
クと、ＣＰＵとＲＯＭとＲＡＭとからなるスレーブＣＰ
Ｕブロックと、これらマスタＣＰＵブロックとスレーブ
ＣＰＵブロックとを接続するバスと、このバスの中間に
接続した共有メモリとを備え、この共有メモリを境にし
てマスタ側とスレーブ側とに分離するとともに、スレー
ブ側のバスには、計測制御対象機器に接続する計測制御
機能ブロックと、上記記憶手段からプログラムをスレー
ブＣＰＵブロックのＲＡＭにダウンロードするための起
動プログラムを記憶したＲＯＭとを接続し、上記スレー
ブＣＰＵブロックのＲＡＭが上記記憶手段からダウンロ
ードしたプログラムを記憶して、このプログラムに基づ
いて上記計測制御機能ブロックを介して計測制御対象機
器を制御する点に特徴を有する。第２の発明は、第１の
発明を前提とし、スレーブＣＰＵブロックのＲＡＭにプ
ログラムをダウンロードするための起動プログラムを記
憶したＲＯＭを、スレーブ側のバスに直接接続した点に
特徴を有する。
【０００９】このようなシステムでは、スレーブ側のＣ
ＰＵのプログラムをマスタＣＰＵブロックからダウンロ
ードすることによって、スレーブＣＰＵブロックのＲＡ
Ｍに記憶させる。そのため、プログラムの変更時には、
ＲＯＭの変更は不要で、新しいプログラムをダウンロー
ドすれば良い。また、スレーブＣＰＵブロックのＲＡＭ
が記憶しているプログラムによって、計測制御対象機器
を制御する。制御プログラムがスレーブ側のみで構築で
き、メインＣＰＵブロックのＯＳが係らないので、制御
プログラムの作成が容易である。なお、この発明の共通
メモリとは、マスタ側、スレーブ側のそれぞれのＣＰＵ
ブロックがバスを介してアクセスできるメモリのこと
で、例えば、デュアルポートメモリやＦＩＦＯ等であ
る。
ＰＵのプログラムをマスタＣＰＵブロックからダウンロ
ードすることによって、スレーブＣＰＵブロックのＲＡ
Ｍに記憶させる。そのため、プログラムの変更時には、
ＲＯＭの変更は不要で、新しいプログラムをダウンロー
ドすれば良い。また、スレーブＣＰＵブロックのＲＡＭ
が記憶しているプログラムによって、計測制御対象機器
を制御する。制御プログラムがスレーブ側のみで構築で
き、メインＣＰＵブロックのＯＳが係らないので、制御
プログラムの作成が容易である。なお、この発明の共通
メモリとは、マスタ側、スレーブ側のそれぞれのＣＰＵ
ブロックがバスを介してアクセスできるメモリのこと
で、例えば、デュアルポートメモリやＦＩＦＯ等であ
る。
【００１０】
【発明の実施の形態】図１に示す第１実施例は、マスタ
側１とスレーブ側４０とを共有メモリ３０を境にして分
離している。そして、マスタ側１を構成するマスタＣＰ
Ｕブロック２およびこれに接続した装置は、従来例と同
じなので説明を省略する。ただし、バス９はマスタ側１
のバスで、このバス９の一端に共有メモリ３０を接続し
ている。この共有メモリ３０にはバス３１を接続し、こ
のバス３１がスレーブ側４０のバスとして機能する。ス
レーブ側のバス３１にはスレーブＣＰＵブロック３２
と、計測制御機能ブロック６０、６１とを接続してい
る。上記スレーブＣＰＵブロック３２は、ＣＰＵ３３と
ＲＯＭ３４とＲＡＭ３５とからなる。上記計測制御機能
ブロック６０、６１はＣＰＵを持たないブロックで、従
来例の計測制御機能ブロック１４、２４と同様の機能を
備え、計測制御対象機器５０を接続している。そして、
この計測制御機能ブロック６０、６１は、バス３１を介
してＣＰＵ３３からのみアクセスできる。
側１とスレーブ側４０とを共有メモリ３０を境にして分
離している。そして、マスタ側１を構成するマスタＣＰ
Ｕブロック２およびこれに接続した装置は、従来例と同
じなので説明を省略する。ただし、バス９はマスタ側１
のバスで、このバス９の一端に共有メモリ３０を接続し
ている。この共有メモリ３０にはバス３１を接続し、こ
のバス３１がスレーブ側４０のバスとして機能する。ス
レーブ側のバス３１にはスレーブＣＰＵブロック３２
と、計測制御機能ブロック６０、６１とを接続してい
る。上記スレーブＣＰＵブロック３２は、ＣＰＵ３３と
ＲＯＭ３４とＲＡＭ３５とからなる。上記計測制御機能
ブロック６０、６１はＣＰＵを持たないブロックで、従
来例の計測制御機能ブロック１４、２４と同様の機能を
備え、計測制御対象機器５０を接続している。そして、
この計測制御機能ブロック６０、６１は、バス３１を介
してＣＰＵ３３からのみアクセスできる。
【００１１】また、ＲＯＭ３４にはＣＰＵ３３の起動プ
ログラムが格納されている。この起動プログラムはマス
タＣＰＵブロック２に接続したＦＤＤなどの記憶手段６
に記憶させたプログラムをＣＰＵ３を介してダウンロー
ドさせるためだけのプログラムである。この起動プログ
ラムによって、システムの立ち上がり時に、自動的にＣ
ＰＵ３、バス９、共有メモリ３０、バス３１を介して上
記記憶手段６のプログラムをＲＡＭ３５にダウンロード
することができる。ＲＡＭ３５にダウンロードされるプ
ログラムは、スレーブ側４０のＣＰＵ３３の動作プログ
ラムで、この動作プログラムが、計測制御機能ブロック
６０、６１の機能および動作タイミングを制御する制御
プログラムである。
ログラムが格納されている。この起動プログラムはマス
タＣＰＵブロック２に接続したＦＤＤなどの記憶手段６
に記憶させたプログラムをＣＰＵ３を介してダウンロー
ドさせるためだけのプログラムである。この起動プログ
ラムによって、システムの立ち上がり時に、自動的にＣ
ＰＵ３、バス９、共有メモリ３０、バス３１を介して上
記記憶手段６のプログラムをＲＡＭ３５にダウンロード
することができる。ＲＡＭ３５にダウンロードされるプ
ログラムは、スレーブ側４０のＣＰＵ３３の動作プログ
ラムで、この動作プログラムが、計測制御機能ブロック
６０、６１の機能および動作タイミングを制御する制御
プログラムである。
【００１２】以下に、このシステムにおいて計測制御対
象機器５０を制御する方法を説明する。まず、システム
を立ち上げると、マスタ側１の記憶手段６から制御プロ
グラムがスレーブ側４０のＲＡＭ３５にダウンロードさ
れる。この制御プログラムに基づいて、ＣＰＵ３３が計
測制御機能ブロック６０、６１を制御する。ここでは、
計測制御機能ブロック６０がＤＡＣ動作し、計測制御機
能ブロック６１がＡＤＣ動作する場合について説明す
る。計測制御機能ブロック６０がＤＡＣとして機能し、
アナログ信号を計測制御対象機器５０に対して出力する
と、計測制御対象機器５０がこの信号にしたがって動作
し、その結果をアナログ信号で計測制御機能ブロック６
１へ出力する。計測制御機能ブロック６１は、計測制御
対象機器５０からのアナログ信号を取り込んで、ＡＤＣ
動作をしてデジタル信号をＣＰＵ３３へ返す。この時、
計測制御機能ブロック６０がアナログ信号を出力するタ
イミングや、計測制御対象機器５０が出力したアナログ
信号を計測制御機能ブロック６１が取り込むタイミン
グ、さらに、デジタル信号をＣＰＵ３３に対して出力す
るタイミングもＣＰＵ３３が制御する。このようなタイ
ミング制御は従来ではマスタ側のＣＰＵが行なっていた
ものである。
象機器５０を制御する方法を説明する。まず、システム
を立ち上げると、マスタ側１の記憶手段６から制御プロ
グラムがスレーブ側４０のＲＡＭ３５にダウンロードさ
れる。この制御プログラムに基づいて、ＣＰＵ３３が計
測制御機能ブロック６０、６１を制御する。ここでは、
計測制御機能ブロック６０がＤＡＣ動作し、計測制御機
能ブロック６１がＡＤＣ動作する場合について説明す
る。計測制御機能ブロック６０がＤＡＣとして機能し、
アナログ信号を計測制御対象機器５０に対して出力する
と、計測制御対象機器５０がこの信号にしたがって動作
し、その結果をアナログ信号で計測制御機能ブロック６
１へ出力する。計測制御機能ブロック６１は、計測制御
対象機器５０からのアナログ信号を取り込んで、ＡＤＣ
動作をしてデジタル信号をＣＰＵ３３へ返す。この時、
計測制御機能ブロック６０がアナログ信号を出力するタ
イミングや、計測制御対象機器５０が出力したアナログ
信号を計測制御機能ブロック６１が取り込むタイミン
グ、さらに、デジタル信号をＣＰＵ３３に対して出力す
るタイミングもＣＰＵ３３が制御する。このようなタイ
ミング制御は従来ではマスタ側のＣＰＵが行なっていた
ものである。
【００１３】このようにスレーブ側のバス３１に接続し
た計測制御機能ブロック６０、６１の動作制御は、ＣＰ
Ｕ３３のみが行ない、従来例のようにマスタ側のＣＰＵ
がタイミング制御を行なう必要がない。つまり、マスタ
側１のＯＳがスレーブ側の制御プログラムに係らない。
したがって、制御プログラムの作成が簡単である。ま
た、ＣＰＵ３３の動作プログラムは、マスタ側１からＲ
ＡＭ３５にダウンロードして実行されるので、プログラ
ムの変更時に従来のようにＲＯＭを修正する必要がな
い。新しい動作プログラムを記憶手段６、たとえばＦＤ
Ｄに格納しておくだけで良い。
た計測制御機能ブロック６０、６１の動作制御は、ＣＰ
Ｕ３３のみが行ない、従来例のようにマスタ側のＣＰＵ
がタイミング制御を行なう必要がない。つまり、マスタ
側１のＯＳがスレーブ側の制御プログラムに係らない。
したがって、制御プログラムの作成が簡単である。ま
た、ＣＰＵ３３の動作プログラムは、マスタ側１からＲ
ＡＭ３５にダウンロードして実行されるので、プログラ
ムの変更時に従来のようにＲＯＭを修正する必要がな
い。新しい動作プログラムを記憶手段６、たとえばＦＤ
Ｄに格納しておくだけで良い。
【００１４】ここで、上記マスタＣＰＵブロック２やス
レーブＣＰＵブロック３２は、市販されている例えばＰ
Ｃ／ＡＴ互換ボードやＶＭＥボード等を用いて実現する
ことができる。また、計測制御機能ブロック６０、６１
も市販のボードを利用することができる。そして、共有
メモリ３０と、バス９および３１と、上記市販ボード用
のソケットを実装したバックボードを用いて、このシス
テムを実現することができる。ただし、市販ボードのＲ
ＯＭ３４には、共有メモリ３０を介してマスタ側１のプ
ログラムをダウンロードする起動プログラムは設定され
ていないので、ＲＯＭ３４に上記起動プログラムを記憶
させなければならない。なお、この実施例では、２個の
計測制御機能ブロック６０、６１をバス３１に接続して
いるが、同一あるいは異なる機能を備えた計測制御機能
ブロックを多数接続しても良い。この場合にも、スレー
ブ側のバス３１に接続した全ての計測制御機能ブロック
をスレーブ側４０のＣＰＵ３３で制御することができ
る。
レーブＣＰＵブロック３２は、市販されている例えばＰ
Ｃ／ＡＴ互換ボードやＶＭＥボード等を用いて実現する
ことができる。また、計測制御機能ブロック６０、６１
も市販のボードを利用することができる。そして、共有
メモリ３０と、バス９および３１と、上記市販ボード用
のソケットを実装したバックボードを用いて、このシス
テムを実現することができる。ただし、市販ボードのＲ
ＯＭ３４には、共有メモリ３０を介してマスタ側１のプ
ログラムをダウンロードする起動プログラムは設定され
ていないので、ＲＯＭ３４に上記起動プログラムを記憶
させなければならない。なお、この実施例では、２個の
計測制御機能ブロック６０、６１をバス３１に接続して
いるが、同一あるいは異なる機能を備えた計測制御機能
ブロックを多数接続しても良い。この場合にも、スレー
ブ側のバス３１に接続した全ての計測制御機能ブロック
をスレーブ側４０のＣＰＵ３３で制御することができ
る。
【００１５】図２に示す第２実施例は、スレーブ側４０
のバス３１にＲＯＭ７０を接続した点が第１実施例と異
なる。また、スレーブＣＰＵブロック３２として、市販
の例えばＰＣ／ＡＴ互換ボードを等を使用している。そ
の他、同様な構成要素には、第１実施例と同じ符号を付
けるとともに、詳細な説明は省略する。そして、上記Ｒ
ＯＭ７０は、第１実施例のＲＯＭ３４と同様にスレーブ
ＣＰＵブロック３２のＲＡＭ３５にプログラムをダウン
ロードするための起動プログラムを記憶している。この
システムを立ち上げると同時に、マスタ側１の記憶手段
６に記憶させた制御プログラムがスレーブ側４０のＲＡ
Ｍ３５にダウンロードされる。そして、ＲＡＭ３５に記
憶させた制御プログラムによって、ＣＰＵ３３が計測制
御機能ブロック６０、６１を制御する点は、第１実施例
と同じである。この第２実施例は、ダウンロード用の起
動プログラムをＲＯＭ７０に格納してバス３１に接続し
たので、スレーブＣＰＵブロック３２のＲＯＭ３４には
起動プログラムを設定する必要がない。そのため、ＲＯ
Ｍ３４には、起動プログラムを設定しない市販ボードを
そのまま用いることができる。
のバス３１にＲＯＭ７０を接続した点が第１実施例と異
なる。また、スレーブＣＰＵブロック３２として、市販
の例えばＰＣ／ＡＴ互換ボードを等を使用している。そ
の他、同様な構成要素には、第１実施例と同じ符号を付
けるとともに、詳細な説明は省略する。そして、上記Ｒ
ＯＭ７０は、第１実施例のＲＯＭ３４と同様にスレーブ
ＣＰＵブロック３２のＲＡＭ３５にプログラムをダウン
ロードするための起動プログラムを記憶している。この
システムを立ち上げると同時に、マスタ側１の記憶手段
６に記憶させた制御プログラムがスレーブ側４０のＲＡ
Ｍ３５にダウンロードされる。そして、ＲＡＭ３５に記
憶させた制御プログラムによって、ＣＰＵ３３が計測制
御機能ブロック６０、６１を制御する点は、第１実施例
と同じである。この第２実施例は、ダウンロード用の起
動プログラムをＲＯＭ７０に格納してバス３１に接続し
たので、スレーブＣＰＵブロック３２のＲＯＭ３４には
起動プログラムを設定する必要がない。そのため、ＲＯ
Ｍ３４には、起動プログラムを設定しない市販ボードを
そのまま用いることができる。
【００１６】
【発明の効果】この発明のマルチＣＰＵシステムは、制
御プログラムをスレーブ側のＲＡＭにダウンロードする
ので、プログラムの変更に伴いスレーブ側のＲＯＭの変
更をする必要がなく、プログラムの変更が容易である。
したがって、メンテナンス性が向上する。また、スレー
ブ側が１個のＣＰＵによるプログラムで制御されるの
で、マスタ側に搭載したリアルタイム性がないＯＳにか
かわらずにスレーブ側のみで制御プログラムを構築でき
る。したがって、制御プログラムの作成が容易である。
特に、第２の発明では、ダウンロード用の起動プログラ
ムを設定したＲＯＭをスレーブ側のバスに直接接続する
ようにしたので、スレーブＣＰＵブロックとして市販ボ
ードをそのまま用いることができる。
御プログラムをスレーブ側のＲＡＭにダウンロードする
ので、プログラムの変更に伴いスレーブ側のＲＯＭの変
更をする必要がなく、プログラムの変更が容易である。
したがって、メンテナンス性が向上する。また、スレー
ブ側が１個のＣＰＵによるプログラムで制御されるの
で、マスタ側に搭載したリアルタイム性がないＯＳにか
かわらずにスレーブ側のみで制御プログラムを構築でき
る。したがって、制御プログラムの作成が容易である。
特に、第２の発明では、ダウンロード用の起動プログラ
ムを設定したＲＯＭをスレーブ側のバスに直接接続する
ようにしたので、スレーブＣＰＵブロックとして市販ボ
ードをそのまま用いることができる。
【図１】第１実施例のブロック図である。
【図２】第２実施例のブロック図である。
【図３】従来例のブロック図である。
１ マスタ側 ２ マスタＣＰＵブロック ６ 記憶手段 ９、３１ バス ３０ 共有メモリ ３２ スレーブＣＰＵブロック ３３ ＣＰＵ ３４ ＲＯＭ ３５ ＲＡＭ ４０ スレーブ側 ５０ 計測制御対象機器 ６０、６１ 計測制御機能ブロック ７０ ＲＯＭ
Claims (2)
- 【請求項１】 記憶手段を接続したマスタＣＰＵブロッ
クと、ＣＰＵとＲＯＭとＲＡＭとからなるスレーブＣＰ
Ｕブロックと、これらマスタＣＰＵブロックとスレーブ
ＣＰＵブロックとを接続するバスと、このバスの中間に
接続した共有メモリとを備え、この共有メモリを境にし
てマスタ側とスレーブ側とに分離するとともに、スレー
ブ側のバスには、計測制御対象機器に接続する計測制御
機能ブロックと、上記記憶手段からプログラムをスレー
ブＣＰＵブロックのＲＡＭにダウンロードするための起
動プログラムを記憶したＲＯＭとを接続し、上記スレー
ブＣＰＵブロックのＲＡＭが上記記憶手段からダウンロ
ードしたプログラムを記憶して、このプログラムに基づ
いて上記計測制御機能ブロックを介して計測制御対象機
器を制御するマルチＣＰＵシステム。 - 【請求項２】 スレーブＣＰＵブロックのＲＡＭにプロ
グラムをダウンロードするための起動プログラムを記憶
したＲＯＭを、スレーブ側のバスに直接接続した請求項
１に記載のマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199202A JPH1131075A (ja) | 1997-07-09 | 1997-07-09 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9199202A JPH1131075A (ja) | 1997-07-09 | 1997-07-09 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131075A true JPH1131075A (ja) | 1999-02-02 |
Family
ID=16403848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9199202A Pending JPH1131075A (ja) | 1997-07-09 | 1997-07-09 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131075A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165554A (ja) * | 2006-12-28 | 2008-07-17 | Sony Corp | 情報処理装置、起動方法、およびプログラム |
| JP2012044731A (ja) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | 制御装置 |
| JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
-
1997
- 1997-07-09 JP JP9199202A patent/JPH1131075A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165554A (ja) * | 2006-12-28 | 2008-07-17 | Sony Corp | 情報処理装置、起動方法、およびプログラム |
| JP2012044731A (ja) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | 制御装置 |
| JP2020502596A (ja) * | 2017-03-01 | 2020-01-23 | プレソラ アイアイオーティー ソシエダッド リミターダ | 産業設備における機械の監視及び制御のための装置、及び複数のこのような装置を含むシステム |
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