JP2000137690A

JP2000137690A - マルチｃｐｕシステム

Info

Publication number: JP2000137690A
Application number: JP10324542A
Authority: JP
Inventors: Shoichi Hayashi; 省一林
Original assignee: UERUBIIN KK
Current assignee: UERUBIIN KK
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2000-05-16
Also published as: US6253233B1

Abstract

(57)【要約】【課題】スレーブ側のＣＰＵのプログラムの変更を容
易にし、また、スレーブ側のみで制御プログラムを構築
し、制御プログラムの作成を容易にすること。【解決手段】バス９、２４に、ネットワークインター
フェース２２と、ネットワークエミュレーション機能を
付加した共有メモリ２３とを接続し、共有メモリ２３を
境にしてマスタ側１とスレーブ側２９とに分離するとと
もに、スレーブ側のバス２４には、計測・制御対象機器
３０に接続する計測・制御機能ブロック３１、３２と、
スレーブＣＰＵブロック２５のＲＡＭ２８にプログラム
をダウンロードするための起動プログラムを記憶したＲ
ＯＭ２７、４５とを接続し、ＲＡＭ２８がバス９、２４
を介してダウンロードしたプログラムを記憶して、この
プログラムに基づいて計測・制御対象機器３０を制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、産業用のマルチ
ＣＰＵシステムに関し、特に、マスタＣＰＵブロックと
スレーブＣＰＵブロックとで異なるＯＳを搭載する場合
に適したシステムである。

【０００２】

【従来の技術】従来のマルチＣＰＵシステムを図５に示
す。ＣＰＵ３には、ＲＯＭ４とＲＡＭ５を接続してマス
タＣＰＵブロック２を構成している。さらに、マスタＣ
ＰＵブロック２には、記憶手段６と、キーボードやマウ
ス等の入力装置７と、モニター８が接続されている。こ
のマスタＣＰＵブロック２とこれに直接接続される装置
はユーザーが操作する部分で、マスタ側１ということに
する。また、ＣＰＵ３はバス９を介して、スレーブＣＰ
Ｕブロック１５、２１に接続されている。そして、スレ
ーブＣＰＵブロック１５、２１は、それぞれ、ＣＰＵ１
１、１７を備えている。上記ＣＰＵ１１、１７には、通
信手段１０、１６と、ＲＯＭ１２、１８と、ＲＡＭ１
３、１９と、計測・制御機能部１４、２０とを接続して
いる。そして、上記マスタＣＰＵブロック２のＣＰＵ３
は、スレーブＣＰＵブロック１５、２１の通信手段１
０、１６にアクセスすることができる。

【０００３】このようなスレーブＣＰＵブロック１５、
２１は、ＲＯＭ１２、１８に格納されたプログラムに基
づいて機能する。また、上記計測・制御機能部１４、２
０は、計測・制御対象機器３０に接続され、この計測・
制御対象機器３０は、ＣＰＵ１１、１７によって制御さ
れる。そして、計測・制御対象機器３０を接続するスレ
ーブＣＰＵブロック１５、２１をスレーブ側２９とす
る。なお、計測・制御機能部１４、２０は、例えば、接
点入出力や、アナログデジタルコンバータ（以下ＡＤＣ
という）、デジタルアナログコンバータ（以下ＤＡＣと
いう）等の機能を備えている。そして、上記スレーブＣ
ＰＵブロック１５、２１と同様に構成され、必要な機能
を備えたスレーブＣＰＵブロックを増設することでマル
チＣＰＵシステムを構成する。

【０００４】

【発明が解決しようとする課題】上記スレーブＣＰＵブ
ロック１５、２１の各ＣＰＵ１１、１７のプログラム
は、ＲＯＭ１２、１８に格納されているため、スレーブ
ＣＰＵブロックの機能を変更するためにプログラムの変
更が必要になった場合には、ＲＯＭ自体を変更しなけれ
ばならない。このようなＲＯＭの変更は容易にはでき
ず、例えば、組み込み機器において現場でＲＯＭを交換
することは非常に大変なことで、メンテナンスのコスト
アップにつながる。また、それぞれのスレーブＣＰＵブ
ロック１５、２１が別々のプログラムによって動作する
ようになっているため、他のスレーブＣＰＵブロックの
動作と関連した動作タイミングの調整をするための調整
用プログラムが別に必要となり、この調整をマスタＣＰ
Ｕブロック２のＣＰＵ３が行なわなければならない。

【０００５】上記のことを図５のシステムをもとに説明
すると、次のようになる。計測・制御機能ブロック１４
と２０に接続された計測・制御対象機器３０を制御する
場合、スレーブＣＰＵブロック１５と２１のＲＯＭ１
２、１８にそれぞれ格納されたプログラムの他に、これ
らのプログラムの動作タイミングを調整する調整用プロ
グラムが必要である。つまり、ＲＯＭ１２、１８に格納
されたプログラムと、マスタ側１のＣＰＵ３の調整用プ
ログラムとで、計測・制御対象機器３０を制御する制御
プログラムを構成することになる。

【０００６】例えば、スレーブＣＰＵブロック１５がＤ
ＡＣ動作をし、スレーブＣＰＵブロック２１がＡＤＣ動
作をして、計測・制御対象機器３０を介して信号のやり
取りをする場合には、以下のようになる。まず、スレー
ブＣＰＵブロック１５がＤＡＣ動作をし、アナログ信号
を計測・制御対象機器３０に与えると、それにより計測
・制御対象機器３０が何らかの動作を行う。そして、計
測・制御対象機器３０は、動作結果をアナログ信号でス
レーブＣＰＵブロック２１へ出力し、スレーブＣＰＵブ
ロック２１は、信号をデジタル化してＣＰＵ３へ出力す
る。このような信号のやり取りを行なうとき、ＣＰＵ１
１とＣＰＵ１７とは別のプログラムで動作しているの
で、これらＣＰＵ１１、１７が備えているプログラムだ
けでは互いの動作タイミング調整をすることができな
い。そこで、ＣＰＵ１７がＤＡＣの信号を取り込むタイ
ミングの制御は、マスタ側１のＣＰＵ３より、通信手段
１６を介して行われている。

【０００７】しかし、通常、スレーブ側２９のＣＰＵに
は制御系に適したリアルタイム性のあるＯＳを搭載し、
マスタ側１のＣＰＵにはリアルタイム性はないがユーザ
ーインターフェースに適したＯＳを搭載している。マス
タ側１のＣＰＵに搭載されるリアルタイム性がないＯＳ
は、各ブロックの動作タイミングの調整を行なうことに
は適していない。したがって、このようなＯＳによっ
て、各ブロックの動作タイミングの調整を行なうように
すると、全体のプログラムが複雑になり、制御プログラ
ムの作成が困難になる。そこで、この発明はスレーブ側
のＣＰＵのプログラムの変更を容易にし、また、スレー
ブ側のみで制御プログラムを構築し、制御プログラムの
作成を容易にすることを目的とする。

【０００８】

【課題を解決するための手段】第１の発明は、マスタＣ
ＰＵブロックと、ＣＰＵとＲＯＭとＲＡＭとからなるス
レーブＣＰＵブロックと、これらマスタＣＰＵブロック
とスレーブＣＰＵブロックとを接続するバスと、このバ
スに接続したネットワークインターフェースと、上記バ
スの中間に接続したネットワークエミュレーション機能
を付加した共有メモリとを備え、この共有メモリを境に
してマスタ側とスレーブ側とに分離するとともに、スレ
ーブ側のバスには、計測・制御対象機器に接続する計測
・制御機能ブロックと、スレーブＣＰＵブロックのＲＡ
Ｍにプログラムをダウンロードするための起動プログラ
ムを記憶したＲＯＭとを接続し、上記スレーブＣＰＵブ
ロックのＲＡＭが上記バスを介してダウンロードしたプ
ログラムを記憶して、このプログラムに基づいて上記計
測・制御機能ブロックを介して計測・制御対象機器を制
御する点に特徴を有する。

【０００９】第２の発明は、マスタ側にネットワークイ
ンターフェースを設けた点に特徴を有する。第３の発明
は、スレーブ側にネットワークインターフェースを設け
た点に特徴を有する。第４の発明は、スレーブＣＰＵブ
ロックのＲＡＭにプログラムをダウンロードするための
起動プログラムを記憶したＲＯＭを、スレーブ側のバス
に直接接続した点に特徴を有する。第５の発明は、共有
メモリをネットワークインターフェースとしてエミュレ
ートするためのドライバソフトを記憶させた記憶手段を
備えた点を特徴とする。

【００１０】このようなシステムでは、スレーブ側のＣ
ＰＵのプログラムをマスタＣＰＵブロックからダウンロ
ードすることによって、スレーブＣＰＵブロックのＲＡ
Ｍに記憶させる。そのため、プログラムの変更時には、
ＲＯＭの変更は不要で、新しいプログラムをダウンロー
ドすれば良い。また、スレーブＣＰＵブロックのＲＡＭ
が記憶しているプログラムによって、計測・制御対象機
器を制御する。制御プログラムがスレーブ側のみで構築
でき、メインＣＰＵブロックのＯＳがかかわらないの
で、制御プログラムの作成が容易である。

【００１１】なお、上記ネットワークインターフェース
とは、ＩＳＯのネットワーク７階層参照モデルにおける
データリンク層のプロトコルまでを実現するインターフ
ェースを意味する。例えば、ＬＡＮカードやＩＳＤＮカ
ード等においてデータリンク層までを実現するようにエ
ミュレートする適当なドライバソフトが実装されている
ものが該当する。また、上記共有メモリとは、マスタ
側、スレーブ側のそれぞれのＣＰＵブロックがバスを介
してアクセスできるメモリのことで、例えば、デュアル
ポートメモリやＦＩＦＯ等がこれに該当し、この発明で
は、これに、ネットワークエミュレーション機能を付加
して用いる。

【００１２】

【発明の実施の形態】図１に示す第１実施例では、この
発明のマルチＣＰＵシステム３３に、ホストコンピュー
タ３５を通信回線３４によって接続した例である。上記
ホストコンピュータ３５には、複数のマルチＣＰＵシス
テム３３を接続してネットワークを構成することができ
るが、個々のマルチＣＰＵシステム３３は、全て同じ構
成なので、ここでは、ひとつだけを図示し、その詳細を
以下に説明する。上記マルチＣＰＵシステム３３は、マ
スタ側１とスレーブ側２９とを共有メモリ２３を境にし
て分離している。そして、マスタ側１を構成するマスタ
ＣＰＵブロック２およびこれに接続した装置は、従来例
と同じなので説明を省略する。ただし、バス９はマスタ
側１のバスで、このバスには、ネットワークインターフ
ェース２２を接続するとともに、バス９の一端には、共
有メモリ２３を接続している。

【００１３】上記共有メモリ２３にはバス２４を接続
し、このバス２４がスレーブ側２９のバスとして機能す
る。スレーブ側２９のバス２４にはスレーブＣＰＵブロ
ック２５と、計測・制御機能ブロック３１、３２とを接
続している。上記スレーブＣＰＵブロック２５は、ＣＰ
Ｕ２６とＲＯＭ２７とＲＡＭ２８とからなる。また、上
記計測・制御機能ブロック３１、３２はＣＰＵを持たな
いブロックで、従来例の計測・制御機能ブロック１４、
２０と同様の機能を備え、計測・制御対象機器３０を接
続している。そして、この計測・制御機能ブロック３
１、３２には、バス２４を介してＣＰＵ２６からのみア
クセスできる。

【００１４】さらに、上記ネットワークインターフェー
ス２２には、通信回線３４を介して、ホストコンピュー
タ３５を接続している。このホストコンピュータ３５
は、上記マスタ側１と同様の構成である。すなわち、Ｃ
ＰＵ３７、ＲＯＭ３９、ＲＡＭ３８からなるＣＰＵブロ
ック３６に記憶手段４０、入力装置４１、モニター４２
を接続するとともに、バス４３を介して、ネットワーク
インターフェース４４を接続している。このネットワー
クインターフェース４４が、上記通信回線３４を介し
て、上記マスタ側１のネットワークインターフェース２
２と接続している。上記ホストコンピュータ３５の記憶
手段４０には、ネットワークインターフェース４４を駆
動するためのドライバソフトウエアおよび、スレーブ側
２９のＲＡＭ２８にダウンロードする動作プログラムを
格納しておく。

【００１５】また、マスタ側１の記憶手段６には、ネッ
トワークインターフェース２２を駆動するためのドライ
バソフトウエアと、共有メモリ２３をネットワークイン
ターフェースとしてエミュレートするためのドライバソ
フトウエアとを格納している。さらに、スレーブＣＰＵ
ブロック２５のＲＯＭ２７には、上記共有メモリ２３を
ネットワークインターフェースとしてエミュレートする
ためのドライバソフトウエアと、ＣＰＵ２６の起動プロ
グラムが格納されている。

【００１６】上記起動プログラムは、ネットワークイン
ターフェースとしてエミュレートされた共有メモリ２３
を介して、上記ホストコンピュータ３５からプログラム
をダウンロードさせるためだけのプログラムである。こ
の起動プログラムによって、システムの立ち上がり時
に、自動的にＣＰＵブロック３６のＣＰＵ３７を介し
て、プログラムをスレーブＣＰＵブロック２５のＲＡＭ
２８にダウンロードすることができる。上記ＲＡＭ２８
にダウンロードされるプログラムは、スレーブＣＰＵブ
ロック２５のＣＰＵ２６の動作プログラムで、この動作
プログラムが、計測・制御機能ブロック３１、３２の機
能および動作タイミングを制御する制御プログラムであ
る。

【００１７】以下に、このシステムにおいて計測・制御
対象機器３０を制御する方法を説明する。まず、システ
ムを立ち上げると、マスタ側１では、オぺレーティング
システムが起動し、ネットワークインターフェース２２
を利用可能にする。それとともに、上記記憶手段６に格
納されたドライバソフトウエアにより、共有メモリ２３
が、マスタ側１からネットワークインターフェースとし
て機能できるようにして、データ転送などの必要性に応
じて上記共有メモリ２３と上記ネットワークインターフ
ェース２２とをソフトウエア的に結び付ける。同時に、
スレーブＣＰＵブロック２５のＲＯＭ２７に格納された
ドライバソフトウエアにより、上記共有メモリ２３は、
スレーブ側２９からも、ネットワークインターフェース
として機能できるようになり、上記共有メモリ２３は、
マスタ側１とスレーブ側２９の両方からネットワークイ
ンターフェースとして利用可能になる。

【００１８】また、マルチＣＰＵシステム３３外のホス
トコンピュータ３５でも、上記マスタ側１と同様にオぺ
レーティングシステムが起動し、ネットワークインター
フェース４４を利用可能にする。これにより、通信回線
３４を介して接続されている上記ホストコンピュータ３
５から、上記マスタ側１およびスレーブ側２９に通信可
能になる。この後、スレーブＣＰＵブロック２５のＲＯ
Ｍ２７に格納され起動プログラムによって、動作プログ
ラムがスレーブＣＰＵブロック２５のＲＡＭ２８にダウ
ンロードされる。この動作プログラムに基づいて、ＣＰ
Ｕ２６が計測・制御機能ブロック３１、３２を制御す
る。ここでは、計測・制御機能ブロック３１がＤＡＣ動
作し、計測・制御機能ブロック３２がＡＤＣ動作する場
合について説明する。

【００１９】計測・制御機能ブロック３１がＤＡＣとし
て機能し、アナログ信号を計測・制御対象機器３０に対
して出力すると、計測・制御対象機器３０がこの信号に
したがって動作し、その結果をアナログ信号で計測・制
御機能ブロック３２へ出力する。計測・制御機能ブロッ
ク３２は、計測・制御対象機器３０からのアナログ信号
を取り込んで、ＡＤＣ動作をしてデジタル信号をＣＰＵ
２６へ返す。この時、計測・制御機能ブロック３１がア
ナログ信号を出力するタイミングや、計測・制御対象機
器３０が出力したアナログ信号を計測・制御機能ブロッ
ク３２が取り込むタイミング、さらに、デジタル信号を
ＣＰＵ２６に対して出力するタイミングもＣＰＵ２６が
制御する。このようなタイミング制御は従来ではマスタ
側１のＣＰＵが行なっていたものである。

【００２０】このようにスレーブ側２９のバス２４に接
続した計測・制御機能ブロック３１、３２の動作制御
は、ＣＰＵ２６のみが行ない、従来例のようにマスタ側
１のＣＰＵがタイミング制御を行なう必要がない。つま
り、マスタ側１のＯＳがスレーブ側の制御プログラムに
かかわらない。したがって、制御プログラムの作成が簡
単である。また、上記ＣＰＵ２６の動作プログラムは、
ホストコンピュータ３５からマスタ側１を介してＲＡＭ
２８にダウンロードして実行されるので、プログラムの
変更時に従来例のようにＲＯＭを修正する必要がない。
新しい動作プログラムをホストコンピュータ３５の記憶
手段４０、たとえばＦＤＤに格納しておくだけで良い。

【００２１】さらに、上記ホストコンピュータ３５に上
記マルチＣＰＵシステム３３と同様のマルチＣＰＵシス
テムを複数接続して、ネットワークを構成した場合に
も、ＩＳＯのネットワーク７階層参照モデルにおけるデ
ータリンク層より上位に属するプロトコルを利用するソ
フトウエアからは、上記ネットワークインターフェース
２２および共有メモリ２３により接続されている全ての
ＣＰＵブロックを透過的にアクセスすることができる。
そのため、複数のマルチＣＰＵシステム３３の動作プロ
グラムの更新を、ひとつのホストコンピュータ３５か
ら、通信を利用して、同時に行うことができる。もちろ
ん、個々のマルチＣＰＵシステム３３のＲＯＭを修正す
る必要はない。したがって、動作プログラムのバージョ
ン管理の手間が大幅に削減される。特に、分散配置され
ているマルチＣＰＵシステムの数が多いほど、そのメリ
ットは大きい。

【００２２】ここで、上記マスタＣＰＵブロック２やス
レーブＣＰＵブロック２５は、市販されている、例えば
ＰＣ／ＡＴ互換ボードやＶＭＥボード等を用いて実現す
ることができる。また、計測・制御機能ブロック３１、
３２も市販のボードを利用することができる。そして、
共有メモリ２３と、バス９および２４と、上記市販ボー
ド用のソケットを実装したバックボードを用いて、この
システムを実現することができる。ただし、市販ボード
のＲＯＭ２７には、共有メモリ２３を介してマスタ側１
のプログラムをダウンロードする起動プログラムは設定
されていないので、ＲＯＭ２７に上記起動プログラムを
記憶させなければならない。なお、この第１実施例で
は、２個の計測・制御機能ブロック３１、３２をバス２
４に接続しているが、同一あるいは異なる機能を備えた
計測・制御機能ブロックを多数接続しても良い。この場
合にも、スレーブ側のバス２４に接続した全ての計測・
制御機能ブロックをスレーブ側２９のＣＰＵ２６で制御
することができる。

【００２３】また、上記第１実施例では、ひとつのホス
トコンピュータ３５に、複数のマルチＣＰＵシステム３
３を接続する例を説明したが、マルチＣＰＵシステム３
３を互いに通信回線３４を介して接続し、それらのマル
チＣＰＵシステム３３のうちの特定のひとつを、上記ホ
ストコンピュータ３５と同様に機能させるようにしても
良い。すなわち、通常は、全てのマルチＣＰＵシステム
が、同様に、それぞれのシステムに接続した計測・制御
対象機器３０を制御しているが、あるひとつのマルチＣ
ＰＵシステム３３の記憶手段６にだけ、動作プログラム
を記憶させ、他のマルチＣＰＵシステム３３のスレーブ
側２９へは、それぞれのマスタ側１を介して、そのプロ
グラムをダウンロードするようにすればよい。

【００２４】さらに、上記共有メモリ２３をマスタ側
１、スレーブ側２９の両側からネットワークエミュレー
トするためのドライバソフトウエアを、マスタ側１とス
レーブ側２９とに分けて格納しているが、どちらか一方
にまとめて格納しておくこともできる。ただし、上記実
施例のように、両側に分けて格納した方が、一方にまと
めて格納した場合より、上記共有メモリ２３をネットワ
ークインターフェースとして、より素早く立ち上げるこ
とができる。また、上記マスタ側１において、上記ドラ
イバソフトウエアをマスタＣＰＵブロック２に接続した
記憶手段６に格納しているが、マスタＣＰＵブロック２
のＲＯＭ４に格納しておくこともできる。

【００２５】図２に示す第２実施例は、スレーブ側２９
のバス２４にネットワークインターフェース２２を接続
した点が上記第１実施例と異なるが、他の構成は、第１
実施例と同じである。上記ネットワークインターフェー
ス２２と通信回線３４とを介して、ホストコンピュータ
３５とスレーブ側２９とを接続している。そして、マス
タ側１の記憶手段６には、共有メモリ２３をネットワー
クインターフェースとしてエミュレートするためのドラ
イバソフトウエアが格納されている。

【００２６】また、スレーブＣＰＵブロック２５のＲＯ
Ｍ２７には、上記共有メモリ２３をスレーブ側２９から
ネットワークインターフェースとしてエミュレートする
ためのドライバソフトウエアと、ネットワークインター
フェース２２を駆動するドライバソフトウエアとが、格
納されている。さらに、上記ホストコンピュータ３５の
記憶手段４０には、上記第１実施例と同様に、ネットワ
ークインターフェース４４を駆動するためのドライバソ
フトウエアと、スレーブＣＰＵブロック２５のＲＡＭ２
８にダウンロードする動作プログラムを格納している。

【００２７】この第２実施例においても、マルチＣＰＵ
システム３３およびホストコンピュータ３５が起動され
ると、各ネットワークインターフェース２２、４４が駆
動されるとともに、上記共有メモリ２３がネットワーク
インターフェースとしてエミュレートされる。その後、
スレーブＣＰＵブロック２５のＲＯＭ２７に格納された
起動プログラムによって、スレーブ側２９のネットワー
クインターフェース２２を介して、ホストコンピュータ
３５の記憶手段４０に格納されている動作プログラムを
スレーブＣＰＵブロック２５のＲＡＭ２８にダウンロー
ドする。このような動作プログラムのダウンロードが終
了したら、スレーブ側２９は、ＲＡＭ２８にロードされ
たプログラムを実行する。上記スレーブ側２９におい
て、計測・制御対象機器３０を制御する方法は、第１実
施例と同じである。また、ホストコンピュータ３５のか
わりに、他のマルチＣＰＵシステム３３のマスタ側１を
用いたり、さらに多数のマルチＣＰＵシステム３３のス
レーブ側２９を互いに接続したりできる点は、第１実施
例と同様である。

【００２８】上記第１、第２実施例のように、ネットワ
ークインターフェース２２は、マスタ側１に設けても、
スレーブ側２９に設けてもかまわない。マスタ側１、ス
レーブ側２９のどちらのＯＳに直接データを入力したい
かということによって、上記ネットワークインターフェ
ース２２を設ける位置を決めればよい。また、どちらか
負荷が小さい方に、ネットワークインターフェース２２
を設けるようにすれば、マルチＣＰＵシステム３３とし
て、負荷を分散することができる。なお、マルチＣＰＵ
システム３３内では、マスタ側１とスレーブ側２９とを
バス９、２４および共有メモリ２３を介して接続してい
るので、その間でのデータ通信は高速で行われる。上記
ホストコンピュータ３５から通信回線３４を介して入力
されたデータは、一旦、マルチＣＰＵシステム３３内に
入力されれば、外部の通信回線を用いたデータ送信とは
比較にならない速度で送信される。つまり、マスタ側
１、スレーブ側２９のどちらに作用させるデータを入力
する場合でも、伝送速度に関して、ネットワークインタ
ーフェース２２を設ける位置による差は考慮する必要は
ない。

【００２９】図３に示す第３実施例は、スレーブ側２９
のバス２４にＲＯＭ４５を接続した点が図１に示す第１
実施例と異なる。また、スレーブＣＰＵブロック２５と
して、市販の例えばＰＣ／ＡＴ互換ボード等を使用して
いる。その他、同様な構成要素には、第１実施例と同じ
符号を付けるとともに、詳細な説明は省略する。そし
て、上記ＲＯＭ４５は、第１実施例のＲＯＭ２７と同様
にスレーブＣＰＵブロック２５のＲＡＭ２８にプログラ
ムをダウンロードするための起動プログラムを記憶して
いる。

【００３０】このシステムは、立ち上げると同時に、ホ
ストコンピュータ３５の記憶手段４０に記憶させた制御
プログラムが、スレーブ側２９のＲＡＭ２８にダウンロ
ードされる。そして、ＲＡＭ２８に記憶させた制御プロ
グラムによって、ＣＰＵ２６が計測・制御機能ブロック
３１、３２を制御する点は、第１実施例と同じである。
この第３実施例は、ダウンロード用の起動プログラムを
ＲＯＭ４５に格納して、これをバス２４に接続したの
で、スレーブＣＰＵブロック２５のＲＯＭ２７には起動
プログラムを設定する必要がない。そのため、ＲＯＭ２
７には、起動プログラムを設定しない市販ボードをその
まま用いることができる。

【００３１】図４に示す第４実施例は、スレーブ側２９
のバス２４にＲＯＭ４５を接続した点が図２に示す第２
実施例と異なる。また、上記第３実施例と同様に、スレ
ーブＣＰＵブロック２５として、市販の例えばＰＣ／Ａ
Ｔ互換ボード等を使用している。このシステムを立ち上
げると、ホストコンピュータ３５の記憶手段４０に記憶
させた動作プログラムがスレーブ側２９のネットワーク
インターフェース２２を介して、ＲＡＭ２８にダウンロ
ードされる。そして、ＲＡＭ２８に記憶させた動作プロ
グラムによって、ＣＰＵ２６が計測・制御機能ブロック
３１、３２を制御する点は、第２実施例と同じである。
そして、ダウンロード用の起動プログラムをＲＯＭ４５
に格納してバス２４に接続することによって、ＲＯＭ２
７には、起動プログラムを設定しない市販ボードをその
まま用いることができる点は、上記第３実施例と同じで
ある。

【００３２】なお、上記第１〜第４実施例では、共有メ
モリ２３をネットワークインターフェースとして利用す
るために、ネットワークエミュレートするためのソフト
ウエアを用いているが、上記共有メモリ２３に対し、ハ
ードウエア的にネットワークエミュレーション機能を付
加することもできる。ただし、ソフトウエア的に機能を
付加するようにすれば、通常のデュアルポートメモリや
ＦＩＦＯ等を利用することができる。

【００３３】

【発明の効果】この発明のマルチＣＰＵシステムは、ス
レーブ側が１個のＣＰＵによるプログラムで制御される
ので、マスタ側に搭載したリアルタイム性がないＯＳに
かかわらずにスレーブ側のみで制御プログラムを構築で
きる。したがって、制御プログラムの作成が容易であ
る。また、制御プログラムをスレーブ側のＲＡＭにダウ
ンロードするので、プログラムの変更に伴いスレーブ側
のＲＯＭの変更をする必要がなく、プログラムの変更が
容易である。特に、通信によってマルチＣＰＵシステム
外部の記憶手段より制御プログラムをダウンロードでき
るので、マルチＣＰＵシステム自体を変更することな
く、プログラムの更新ができ、しかも、複数のマルチＣ
ＰＵシステムの制御プログラムを同時に更新できる。し
たがって、メンテナンス性が向上する。

【００３４】特に、第４の発明では、ダウンロード用の
起動プログラムを設定したＲＯＭをスレーブ側のバスに
直接接続するようにしたので、スレーブＣＰＵブロック
として市販ボードをそのまま用いることができる。第５
の発明によれば、共有メモリに対し、ソフトウエアによ
って、ネットワークエミュレーション機能を付加するこ
とができる。したがって、通常のデュアルポートメモリ
やＦＩＦＯ等を利用することもできる。

【図面の簡単な説明】

【図１】第１実施例のブロック図である。

【図２】第２実施例のブロック図である。

【図３】第３実施例のブロック図である。

【図４】第４実施例のブロック図である。

【図５】従来例のブロック図である。

【符号の説明】

１マスタ側２マスタＣＰＵブロック６記憶手段９、２４バス２２、４４ネットワークインターフェース２３共有メモリ２５スレーブＣＰＵブロック２６ＣＰＵ２７ＲＯＭ２８ＲＡＭ２９スレーブ側３０計測・制御対象機器３１、３２計測・制御機能ブロック４５ＲＯＭ

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【手続補正書】

【提出日】平成１０年１１月３０日（１９９８．１１．
３０）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１０月１２日（１９９９．１０．
１２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】

【課題を解決するための手段】第１の発明は、マスタＣ
ＰＵブロックと、ＣＰＵとＲＯＭとＲＡＭとからなるス
レーブＣＰＵブロックと、これらマスタＣＰＵブロック
とスレーブＣＰＵブロックとを接続するバスと、このバ
スに接続したネットワークインターフェースと、上記バ
スの中間に接続したネットワークエミュレーション機能
を付加した共有メモリとを備え、この共有メモリを境に
してマスタ側とスレーブ側とに分離するとともに、スレ
ーブ側のバスには、計測・制御対象機器に接続する計測
・制御機能ブロックと、スレーブＣＰＵブロックのＲＡ
Ｍにプログラムをダウンロードするための起動プログラ
ムを記憶したＲＯＭとを接続し、上記スレーブＣＰＵブ
ロックのＲＡＭが上記バスを介してダウンロードしたプ
ログラムを記憶して、このプログラムに基づいて上記計
測・制御機能ブロックを介して計測・制御対象機器を制
御し、また、上記共有メモリは、上記ネットワークイン
ターフェースとソフトウェア的に結合された点に特徴を
有する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】

【発明の効果】第１〜第５の発明のマルチＣＰＵシステ
ムは、スレーブ側が１個のＣＰＵによるプログラムで制
御されるので、マスタ側に搭載したリアルタイム性がな
いＯＳに関係なく、スレーブ側のみで制御プログラムを
構築できる。したがって、制御プログラムの作成が容易
である。また、制御プログラムをスレーブ側のＲＡＭに
ダウンロードするので、プログラムの変更に伴いスレー
ブ側のＲＯＭの変更をする必要がなく、プログラムの変
更が容易である。さらに、共有メモリをネットワークエ
ミュレートすることにより、バスに接続したネットワー
クインターフェースおよび上記共有メモリにより接続さ
れている全てのＣＰＵブロック間で、透過的にアクセス
することができる。そのため、ネットワークインターフ
ェースおよび上記共有メモリを介して、マルチＣＰＵシ
ステム外部の記憶手段からも制御プログラムをダウンロ
ードできる。すなわち、マルチＣＰＵシステム自体を変
更することなく、プログラムの更新ができ、しかも、複
数のマルチＣＰＵシステムの制御プログラムを同時に更
新できる。したがって、メンテナンス性が向上する。

Claims

【特許請求の範囲】

【請求項１】マスタＣＰＵブロックと、ＣＰＵとＲＯ
ＭとＲＡＭとからなるスレーブＣＰＵブロックと、これ
らマスタＣＰＵブロックとスレーブＣＰＵブロックとを
接続するバスと、このバスに接続したネットワークイン
ターフェースと、上記バスの中間に接続したネットワー
クエミュレーション機能を付加した共有メモリとを備
え、この共有メモリを境にしてマスタ側とスレーブ側と
に分離するとともに、スレーブ側のバスには、計測・制
御対象機器に接続する計測・制御機能ブロックと、スレ
ーブＣＰＵブロックのＲＡＭにプログラムをダウンロー
ドするための起動プログラムを記憶したＲＯＭとを接続
し、上記スレーブＣＰＵブロックのＲＡＭが上記バスを
介してダウンロードしたプログラムを記憶して、このプ
ログラムに基づいて上記計測・制御機能ブロックを介し
て計測・制御対象機器を制御するマルチＣＰＵシステ
ム。
【請求項２】マスタ側にネットワークインターフェー
スを設けたことを特徴とする請求項１に記載のマルチＣ
ＰＵシステム。
【請求項３】スレーブ側にネットワークインターフェ
ースを設けたことを特徴とする請求項１に記載のマルチ
ＣＰＵシステム。
【請求項４】スレーブＣＰＵブロックのＲＡＭにプロ
グラムをダウンロードするための起動プログラムを記憶
したＲＯＭを、スレーブ側のバスに直接接続した請求項
１〜３のいずれか１に記載のマルチＣＰＵシステム。
【請求項５】共有メモリをネットワークインターフェ
ースとしてエミュレートするためのドライバソフトを記
憶させた記憶手段を備えたことを特徴とする請求項１〜
４のいずれか１に記載のマルチＣＰＵシステム。