JPH11265297A - 分散シミュレータシステム - Google Patents
分散シミュレータシステムInfo
- Publication number
- JPH11265297A JPH11265297A JP6721598A JP6721598A JPH11265297A JP H11265297 A JPH11265297 A JP H11265297A JP 6721598 A JP6721598 A JP 6721598A JP 6721598 A JP6721598 A JP 6721598A JP H11265297 A JPH11265297 A JP H11265297A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- scheduler
- model
- model process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 従来のスケジューラでは、複数の中央処理装
置上に実装されたモデルプロセスの実行制御ができない
という問題があった。 【解決手段】 この発明の分散シミュレータシステム
は、シミュレーションを実行するモデルプロセス１７
と、このモデルプロセス１７の実行を制御するスレーブ
スケジューラ２０をそれぞれ有する複数のＣＰＵ１２、
１３と、スレーブスケジューラ２０を制御するマスター
スケジューラ１９を有するＣＰＵ１１と、ＣＰＵ１１と
ＣＰＵ１２、１３が共通にアクセスできる共有メモリネ
ットワーク１４を備え、共有メモリネットワーク１４を
介してマスタースケジューラ１９によってスレーブスケ
ジューラ２０を制御し、このスレーブスケジューラ２０
によってモデルプロセス１７の実行を制御して、複数の
ＣＰＵに実装されたモデルプロセス１７の実行を制御す
るものである。
置上に実装されたモデルプロセスの実行制御ができない
という問題があった。 【解決手段】 この発明の分散シミュレータシステム
は、シミュレーションを実行するモデルプロセス１７
と、このモデルプロセス１７の実行を制御するスレーブ
スケジューラ２０をそれぞれ有する複数のＣＰＵ１２、
１３と、スレーブスケジューラ２０を制御するマスター
スケジューラ１９を有するＣＰＵ１１と、ＣＰＵ１１と
ＣＰＵ１２、１３が共通にアクセスできる共有メモリネ
ットワーク１４を備え、共有メモリネットワーク１４を
介してマスタースケジューラ１９によってスレーブスケ
ジューラ２０を制御し、このスレーブスケジューラ２０
によってモデルプロセス１７の実行を制御して、複数の
ＣＰＵに実装されたモデルプロセス１７の実行を制御す
るものである。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の中央処理
装置（以下ＣＰＵという）間でデータ共有可能な共有メ
モリネットワークを備えた分散シミュレータシステムに
関し、特に各ＣＰＵに実装されるモデルプロセスの実行
制御方式及びモデル間インターフェース（以下Ｉ／Ｆと
いう）データの管理方式に関する。
装置（以下ＣＰＵという）間でデータ共有可能な共有メ
モリネットワークを備えた分散シミュレータシステムに
関し、特に各ＣＰＵに実装されるモデルプロセスの実行
制御方式及びモデル間インターフェース（以下Ｉ／Ｆと
いう）データの管理方式に関する。
【０００２】
【従来の技術】図６は、従来の分散シミュレータシステ
ムを示す機能構成図である。図において、１、２はＣＰ
Ｕで、ＬＡＮ３を介して互いに接続されている。４はＣ
ＰＵ１上に実装された監視／操作プロセス、５はＣＰＵ
１上の通信プロセス、６はＣＰＵ２上の通信プロセス、
７はＣＰＵ２上に実装されたスケジューラで、通信プロ
セス５、６を介して、監視／操作プロセス４に接続され
ている。８はそれぞれシミュレーションを実行するモデ
ルプロセスで、スケジューラ７によって実行制御され
る。図７は従来の分散シミュレータシステムのモデル間
データＩ／Ｆを示す図である。図において、９は共有メ
モリで、モデルプロセス８の参照する領域１０を有して
いる。領域１０は複数のモデルプロセス８から参照でき
る。
ムを示す機能構成図である。図において、１、２はＣＰ
Ｕで、ＬＡＮ３を介して互いに接続されている。４はＣ
ＰＵ１上に実装された監視／操作プロセス、５はＣＰＵ
１上の通信プロセス、６はＣＰＵ２上の通信プロセス、
７はＣＰＵ２上に実装されたスケジューラで、通信プロ
セス５、６を介して、監視／操作プロセス４に接続され
ている。８はそれぞれシミュレーションを実行するモデ
ルプロセスで、スケジューラ７によって実行制御され
る。図７は従来の分散シミュレータシステムのモデル間
データＩ／Ｆを示す図である。図において、９は共有メ
モリで、モデルプロセス８の参照する領域１０を有して
いる。領域１０は複数のモデルプロセス８から参照でき
る。
【０００３】従来の分散シミュレータシステムにおいて
は、モデルプロセス８は１つのＣＰＵ２上に実装されて
いた。よって、モデルプロセス８の実行制御は、図６に
示すようにスケジューラ７がセマフォやシグナルを使用
することにより行われてきた。また、図７の示すように
共有メモリ９を複数のモデルプロセス８で参照すること
で、モデル間Ｉ／Ｆデータの授受及び各モデル間の起動
調整が行われていた。更に、解析精度向上のため演算が
複雑化し、リアルタイム性確保のための一手段としてモ
デルプロセス８の実装ＣＰＵを分散化することが行われ
ている。
は、モデルプロセス８は１つのＣＰＵ２上に実装されて
いた。よって、モデルプロセス８の実行制御は、図６に
示すようにスケジューラ７がセマフォやシグナルを使用
することにより行われてきた。また、図７の示すように
共有メモリ９を複数のモデルプロセス８で参照すること
で、モデル間Ｉ／Ｆデータの授受及び各モデル間の起動
調整が行われていた。更に、解析精度向上のため演算が
複雑化し、リアルタイム性確保のための一手段としてモ
デルプロセス８の実装ＣＰＵを分散化することが行われ
ている。
【０００４】
【発明が解決しようとする課題】このような分散シミュ
レータシステムでは、モデルプロセス８は複数のＣＰＵ
上に実装され、セマフォやシグナルを使用した従来のス
ケジューラでは、モデルプロセスの実行制御ができない
という問題があった。この発明はこのような課題を解決
するためになされたもので、複数ＣＰＵ上に実装されて
いるモデルプロセスを実行することを可能にする分散シ
ミュレータシステムを得ることを第一の目的としてい
る。また、共有メモリネットワーク上のデータをハンド
リングすることを可能にする分散シミュレータシステム
を得ることを第二の目的としている。また、演算順序に
より解析結果が異なるのを防ぐために、複数ＣＰＵ上に
実装される複数のモデルプロセスを同期することを可能
にする分散シミュレータシステムを得ることを第三の目
的としている。
レータシステムでは、モデルプロセス８は複数のＣＰＵ
上に実装され、セマフォやシグナルを使用した従来のス
ケジューラでは、モデルプロセスの実行制御ができない
という問題があった。この発明はこのような課題を解決
するためになされたもので、複数ＣＰＵ上に実装されて
いるモデルプロセスを実行することを可能にする分散シ
ミュレータシステムを得ることを第一の目的としてい
る。また、共有メモリネットワーク上のデータをハンド
リングすることを可能にする分散シミュレータシステム
を得ることを第二の目的としている。また、演算順序に
より解析結果が異なるのを防ぐために、複数ＣＰＵ上に
実装される複数のモデルプロセスを同期することを可能
にする分散シミュレータシステムを得ることを第三の目
的としている。
【０００５】
【課題を解決するための手段】この発明に係わる分散シ
ミュレータシステムにおいては、シミュレーションを実
行するモデルプロセスと、このモデルプロセスの実行を
制御するスレーブスケジューラをそれぞれ有する複数の
第一の中央処理装置と、スレーブスケジューラを制御す
るマスタースケジューラを有する第二の中央処理装置
と、第一の中央処理装置と第二の中央処理装置が共通に
アクセスできる共有メモリネットワークを備え、共有メ
モリネットワークを介してマスタースケジューラによっ
てスレーブスケジューラを制御し、このスレーブスケジ
ューラによってモデルプロセスの実行を制御するもので
ある。
ミュレータシステムにおいては、シミュレーションを実
行するモデルプロセスと、このモデルプロセスの実行を
制御するスレーブスケジューラをそれぞれ有する複数の
第一の中央処理装置と、スレーブスケジューラを制御す
るマスタースケジューラを有する第二の中央処理装置
と、第一の中央処理装置と第二の中央処理装置が共通に
アクセスできる共有メモリネットワークを備え、共有メ
モリネットワークを介してマスタースケジューラによっ
てスレーブスケジューラを制御し、このスレーブスケジ
ューラによってモデルプロセスの実行を制御するもので
ある。
【０００６】また、第一の中央処理装置は、複数のモデ
ルプロセスを有し、スレーブスケジューラは、モデルプ
ロセスを順次起動するものである。また、第一の中央処
理装置は、モデルプロセスに対応づけられた共有メモリ
と、この共有メモリ間のデータ転送を行う第一のメモリ
ハンドラを有するものである。さらに、マスタースケジ
ューラが、共有メモリネットワーク上の第一の中央処理
装置に対応して設けられた第一のフラグを第一の状態に
したとき、スレーブスケジューラはモデルプロセスを起
動すると共に、モデルプロセスが処理を終了したとき
は、共有メモリネットワーク上の第一の中央処理装置に
対応して設けられた第二のフラグを第一の状態にするも
のである。
ルプロセスを有し、スレーブスケジューラは、モデルプ
ロセスを順次起動するものである。また、第一の中央処
理装置は、モデルプロセスに対応づけられた共有メモリ
と、この共有メモリ間のデータ転送を行う第一のメモリ
ハンドラを有するものである。さらに、マスタースケジ
ューラが、共有メモリネットワーク上の第一の中央処理
装置に対応して設けられた第一のフラグを第一の状態に
したとき、スレーブスケジューラはモデルプロセスを起
動すると共に、モデルプロセスが処理を終了したとき
は、共有メモリネットワーク上の第一の中央処理装置に
対応して設けられた第二のフラグを第一の状態にするも
のである。
【０００７】また、スレーブスケジューラは、マスター
スケジューラからの割り込み信号によってモデルプロセ
スを起動すると共に、モデルプロセスが処理を終了した
ときはマスタースケジューラに割り込み信号を返信する
ものである。また、モデルプロセスは、周期的に起動さ
れるものである。加えて、モデルプロセスは、起動信号
の入力によって起動されるものである。また、共有メモ
リネットワークは、第一の中央処理装置に対応して設け
られ第一の中央処理装置の入力データを格納する入力領
域及び第一の中央処理装置の出力データを格納する出力
領域を有し、出力領域と他の第一の中央処理装置の入力
領域間は、第二の中央処理装置に設けられた第二のメモ
リハンドラによってデータ転送が行われるものである。
スケジューラからの割り込み信号によってモデルプロセ
スを起動すると共に、モデルプロセスが処理を終了した
ときはマスタースケジューラに割り込み信号を返信する
ものである。また、モデルプロセスは、周期的に起動さ
れるものである。加えて、モデルプロセスは、起動信号
の入力によって起動されるものである。また、共有メモ
リネットワークは、第一の中央処理装置に対応して設け
られ第一の中央処理装置の入力データを格納する入力領
域及び第一の中央処理装置の出力データを格納する出力
領域を有し、出力領域と他の第一の中央処理装置の入力
領域間は、第二の中央処理装置に設けられた第二のメモ
リハンドラによってデータ転送が行われるものである。
【０００８】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１による分散シミュレータシステムを示す
機能構成図である。図において、１１、１２、１３はＣ
ＰＵ、１４はＣＰＵ１１、１２、１３が共通にアクセス
できるよう構成された共有メモリネットワーク、１７は
ＣＰＵ１２またはＣＰＵ１３上に実装されたモデルプロ
セス、１９はＣＰＵ１１上に実装され、分散シミュレー
タシステム全体を制御するマスタースケジューラ、２０
はＣＰＵ１２上またはＣＰＵ１３上に実装され、自ＣＰ
Ｕのモデルプロセスを制御するスレーブスケジューラ、
２１は共有メモリネットワーク１４上のデータ領域に各
ＣＰＵに対応して配置されたスタートフラグ、２２は共
有メモリネットワーク１４上のデータ領域に各ＣＰＵに
対応して配置されたエンドフラグである。
の実施の形態１による分散シミュレータシステムを示す
機能構成図である。図において、１１、１２、１３はＣ
ＰＵ、１４はＣＰＵ１１、１２、１３が共通にアクセス
できるよう構成された共有メモリネットワーク、１７は
ＣＰＵ１２またはＣＰＵ１３上に実装されたモデルプロ
セス、１９はＣＰＵ１１上に実装され、分散シミュレー
タシステム全体を制御するマスタースケジューラ、２０
はＣＰＵ１２上またはＣＰＵ１３上に実装され、自ＣＰ
Ｕのモデルプロセスを制御するスレーブスケジューラ、
２１は共有メモリネットワーク１４上のデータ領域に各
ＣＰＵに対応して配置されたスタートフラグ、２２は共
有メモリネットワーク１４上のデータ領域に各ＣＰＵに
対応して配置されたエンドフラグである。
【０００９】このように構成された分散シミュレータシ
ステムにおいては、マスタースケジューラ１９は、各々
のＣＰＵ１２、１３の基本周期のタイミングで、各々の
ＣＰＵに対応したスタートフラグ２１を立て、その後は
全ＣＰＵのエンドフラグ２２を短周期で参照する。スレ
ーブスケジューラ２０は、自ＣＰＵの対応するスタート
フラグ２１を短周期で参照し、スタートフラグ２１が立
っていればモデルプロセス１７を起動し、スタートフラ
グ２１を解除する。モデルプロセス１７はシーケンシャ
ルに実行され、すべてのプロセスモデル終了時に自ＣＰ
Ｕに対応したエンドフラグ２２を立てる。マスタースケ
ジューラ１９は、全ＣＰＵのエンドフラグ２２を確認後
クリアし、次の周期起動を開始する。
ステムにおいては、マスタースケジューラ１９は、各々
のＣＰＵ１２、１３の基本周期のタイミングで、各々の
ＣＰＵに対応したスタートフラグ２１を立て、その後は
全ＣＰＵのエンドフラグ２２を短周期で参照する。スレ
ーブスケジューラ２０は、自ＣＰＵの対応するスタート
フラグ２１を短周期で参照し、スタートフラグ２１が立
っていればモデルプロセス１７を起動し、スタートフラ
グ２１を解除する。モデルプロセス１７はシーケンシャ
ルに実行され、すべてのプロセスモデル終了時に自ＣＰ
Ｕに対応したエンドフラグ２２を立てる。マスタースケ
ジューラ１９は、全ＣＰＵのエンドフラグ２２を確認後
クリアし、次の周期起動を開始する。
【００１０】実施の形態２．図２は、この発明の実施の
形態２による分散シミュレーションシステムを示す機能
構成図である。図において、１１〜２０は図１における
ものと同一のものである。２３は割り込み信号である。
マスタースケジューラ１９は、各々のＣＰＵ１２、１３
の基本周期のタイミングで、共有メモリネットワーク１
４を介して割り込み信号２３を各ＣＰＵ１２、１３に発
信し、その後は割り込み信号２３を発信したＣＰＵから
の割り込み待ちをする。各ＣＰＵ１２、１３上では、外
部割り込み待ちのスレーブスケジューラ２０が割り込み
信号２３を受信し、自ＣＰＵ上のモデルプロセス１７を
起動する。自ＣＰＵ上のモデルプロセス１７が終了する
と、マスタースケジューラ１９を実装するＣＰＵ１１に
割り込みを発生させる。マスタースケジューラ１９は、
全ＣＰＵの割り込み信号２３を確認後、次の周期起動を
開始する。
形態２による分散シミュレーションシステムを示す機能
構成図である。図において、１１〜２０は図１における
ものと同一のものである。２３は割り込み信号である。
マスタースケジューラ１９は、各々のＣＰＵ１２、１３
の基本周期のタイミングで、共有メモリネットワーク１
４を介して割り込み信号２３を各ＣＰＵ１２、１３に発
信し、その後は割り込み信号２３を発信したＣＰＵから
の割り込み待ちをする。各ＣＰＵ１２、１３上では、外
部割り込み待ちのスレーブスケジューラ２０が割り込み
信号２３を受信し、自ＣＰＵ上のモデルプロセス１７を
起動する。自ＣＰＵ上のモデルプロセス１７が終了する
と、マスタースケジューラ１９を実装するＣＰＵ１１に
割り込みを発生させる。マスタースケジューラ１９は、
全ＣＰＵの割り込み信号２３を確認後、次の周期起動を
開始する。
【００１１】実施の形態３．図３は、この発明の実施の
形態３による分散シミュレーションシステムを示す機能
構成図である。図において、１１〜１４、１９〜２２は
図１におけるものと、２３は図２におけるものと同一の
ものである。２５はＣＰＵ１１上に実装され、マスター
スケジューラ１９に操作信号を伝える操作器プロセス、
２６はＣＰＵ１２上に実装された周期起動されるモデル
プロセス、２７はＣＰＵ１３上に実装され、イベント起
動されるモデルプロセスである。このように構成された
分散シミュレータシステムにおいては、マスタースケジ
ューラ１９は、通常、定周期にスタートフラグ２１及び
エンドフラグ２２を更新することにより、周期起動のモ
デルプロセス２６を起動する。また、マスタースケジュ
ーラ１９は、操作器プロセス２５のＭＭＩ／Ｆ（Ｍａｎ
ＭａｃｈｉｎｅＩｎｔｅｒｆａｃｅの略）入力によ
り、即時に操作信号を受け付けるが、周期起動のモデル
プロセス２６の実行状況を配慮したタイミングにより、
割り込み信号２３を発生させてイベント起動のモデルプ
ロセス２７を起動する。イベント起動のモデルプロセス
２７は、実行を終了するとスレーブスケジューラ２０が
割り込み信号２３をマスタースケジューラ１９に送信す
る。
形態３による分散シミュレーションシステムを示す機能
構成図である。図において、１１〜１４、１９〜２２は
図１におけるものと、２３は図２におけるものと同一の
ものである。２５はＣＰＵ１１上に実装され、マスター
スケジューラ１９に操作信号を伝える操作器プロセス、
２６はＣＰＵ１２上に実装された周期起動されるモデル
プロセス、２７はＣＰＵ１３上に実装され、イベント起
動されるモデルプロセスである。このように構成された
分散シミュレータシステムにおいては、マスタースケジ
ューラ１９は、通常、定周期にスタートフラグ２１及び
エンドフラグ２２を更新することにより、周期起動のモ
デルプロセス２６を起動する。また、マスタースケジュ
ーラ１９は、操作器プロセス２５のＭＭＩ／Ｆ（Ｍａｎ
ＭａｃｈｉｎｅＩｎｔｅｒｆａｃｅの略）入力によ
り、即時に操作信号を受け付けるが、周期起動のモデル
プロセス２６の実行状況を配慮したタイミングにより、
割り込み信号２３を発生させてイベント起動のモデルプ
ロセス２７を起動する。イベント起動のモデルプロセス
２７は、実行を終了するとスレーブスケジューラ２０が
割り込み信号２３をマスタースケジューラ１９に送信す
る。
【００１２】実施の形態４．図４は、この発明の実施の
形態４による分散シミュレータシステムのモデルプロセ
スと共有メモリを示す機能構成図である。図において、
１７は特定のＣＰＵ上に実装されたモデルプロセス、２
９はモデルプロセス１７が実装されたＣＰＵ上に実装さ
れたメモリハンドラである。３０はモデルプロセス１７
が参照／更新する共有メモリで、各モデルプロセス１７
に対応して設けられている。このように構成された分散
シミュレータシステムにおいては、各モデルプロセス１
７が参照／更新する共有メモリ３０は１つに限定され
る。各モデルプロセス間で受け渡しされるデータである
モデル間Ｉ／Ｆデータは、各モデルプロセス１７の共有
メモリ３０のデータを直接更新するメモリハンドラ２９
により行う。また、メモリハンドラ２９は、ＣＰＵ上に
実装される全てのモデルプロセス１７のデータＩ／Ｆ機
能を担当することで、モデルプロセス１７は演算機能の
み担当することになる。よって、モデルプロセス１７起
動時には、モデル間のデータＩ／Ｆは完了しているの
で、同時に起動されてもリソースの競合は排除され、演
算時間を短縮することになる。
形態４による分散シミュレータシステムのモデルプロセ
スと共有メモリを示す機能構成図である。図において、
１７は特定のＣＰＵ上に実装されたモデルプロセス、２
９はモデルプロセス１７が実装されたＣＰＵ上に実装さ
れたメモリハンドラである。３０はモデルプロセス１７
が参照／更新する共有メモリで、各モデルプロセス１７
に対応して設けられている。このように構成された分散
シミュレータシステムにおいては、各モデルプロセス１
７が参照／更新する共有メモリ３０は１つに限定され
る。各モデルプロセス間で受け渡しされるデータである
モデル間Ｉ／Ｆデータは、各モデルプロセス１７の共有
メモリ３０のデータを直接更新するメモリハンドラ２９
により行う。また、メモリハンドラ２９は、ＣＰＵ上に
実装される全てのモデルプロセス１７のデータＩ／Ｆ機
能を担当することで、モデルプロセス１７は演算機能の
み担当することになる。よって、モデルプロセス１７起
動時には、モデル間のデータＩ／Ｆは完了しているの
で、同時に起動されてもリソースの競合は排除され、演
算時間を短縮することになる。
【００１３】実施の形態５．図５は、この発明の実施の
形態５による分散シミュレータシステムを示す機能構成
図である。図において、１１〜１４、１９は図１におけ
るものと同一のものである。３１はＣＰＵ１１上に実装
され、共有メモリネットワーク上のデータをハンドリン
グするメモリハンドラ、３２はＣＰＵ１２、ＣＰＵ１３
上に実装され、自ＣＰＵの共有メモリ３３のデータをハ
ンドリングするメモリハンドラである。３４、３５は共
有メモリネットワーク１４上のデータ領域に形成された
ＣＰＵ１２の入力領域、出力領域である。３６、３７は
共有メモリネットワーク１４上のデータ領域に形成され
たＣＰＵ１３の入力領域、出力領域である。
形態５による分散シミュレータシステムを示す機能構成
図である。図において、１１〜１４、１９は図１におけ
るものと同一のものである。３１はＣＰＵ１１上に実装
され、共有メモリネットワーク上のデータをハンドリン
グするメモリハンドラ、３２はＣＰＵ１２、ＣＰＵ１３
上に実装され、自ＣＰＵの共有メモリ３３のデータをハ
ンドリングするメモリハンドラである。３４、３５は共
有メモリネットワーク１４上のデータ領域に形成された
ＣＰＵ１２の入力領域、出力領域である。３６、３７は
共有メモリネットワーク１４上のデータ領域に形成され
たＣＰＵ１３の入力領域、出力領域である。
【００１４】このように構成された分散シミュレータシ
ステムにおいては、メモリハンドラ３１により、ＣＰＵ
１２の出力領域３５はＣＰＵ１３の入力領域３６にミラ
ーリングされ、ＣＰＵ１３の出力領域３７はＣＰＵ１２
の入力領域３４にミラーリングされる。メモリハンドラ
３２は、共有メモリネットワーク１４上の入力領域３
４、３６より、自ＣＰＵの共有メモリ３３にデータ転送
する。ＣＰＵ１２、１３上で、モデルプロセスにより演
算が実行され、各ＣＰＵ１２、１３の共有メモリ３３の
データが更新される。メモリハンドラ３２は、自ＣＰＵ
の共有メモリ３３より、共有メモリネットワーク１４上
のＣＰＵ１２、１３の出力領域３５、３７にデータ転送
する。
ステムにおいては、メモリハンドラ３１により、ＣＰＵ
１２の出力領域３５はＣＰＵ１３の入力領域３６にミラ
ーリングされ、ＣＰＵ１３の出力領域３７はＣＰＵ１２
の入力領域３４にミラーリングされる。メモリハンドラ
３２は、共有メモリネットワーク１４上の入力領域３
４、３６より、自ＣＰＵの共有メモリ３３にデータ転送
する。ＣＰＵ１２、１３上で、モデルプロセスにより演
算が実行され、各ＣＰＵ１２、１３の共有メモリ３３の
データが更新される。メモリハンドラ３２は、自ＣＰＵ
の共有メモリ３３より、共有メモリネットワーク１４上
のＣＰＵ１２、１３の出力領域３５、３７にデータ転送
する。
【００１５】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。シミュ
レーションを実行するモデルプロセスと、このモデルプ
ロセスの実行を制御するスレーブスケジューラをそれぞ
れ有する複数の第一の中央処理装置と、スレーブスケジ
ューラを制御するマスタースケジューラを有する第二の
中央処理装置と、第一の中央処理装置と第二の中央処理
装置が共通にアクセスできる共有メモリネットワークを
備え、共有メモリネットワークを介してマスタースケジ
ューラによってスレーブスケジューラを制御し、このス
レーブスケジューラによってモデルプロセスの実行を制
御するので、複数の第一の中央処理装置上に実装された
モデルプロセスを実行制御することができる。
れているので、以下に示すような効果を奏する。シミュ
レーションを実行するモデルプロセスと、このモデルプ
ロセスの実行を制御するスレーブスケジューラをそれぞ
れ有する複数の第一の中央処理装置と、スレーブスケジ
ューラを制御するマスタースケジューラを有する第二の
中央処理装置と、第一の中央処理装置と第二の中央処理
装置が共通にアクセスできる共有メモリネットワークを
備え、共有メモリネットワークを介してマスタースケジ
ューラによってスレーブスケジューラを制御し、このス
レーブスケジューラによってモデルプロセスの実行を制
御するので、複数の第一の中央処理装置上に実装された
モデルプロセスを実行制御することができる。
【００１６】また、第一の中央処理装置は、複数のモデ
ルプロセスを有し、スレーブスケジューラは、モデルプ
ロセスを順次起動するので、第一の中央処理装置は複数
のモデルプロセスを実行することができる。また、第一
の中央処理装置は、モデルプロセスに対応づけられた共
有メモリと、この共有メモリ間のデータ転送を行う第一
のメモリハンドラを有するので、各モデルプロセスは対
応する共有メモリを用いて実行でき、モデルプロセス間
のデータ転送を第一のメモリハンドラが行うため、効率
よくモデルプロセスを実行することができる。さらに、
マスタースケジューラが、共有メモリネットワーク上の
第一の中央処理装置に対応して設けられた第一のフラグ
を第一の状態にしたとき、スレーブスケジューラはモデ
ルプロセスを起動すると共に、モデルプロセスが処理を
終了したときは、共有メモリネットワーク上の第一の中
央処理装置に対応して設けられた第二のフラグを第一の
状態にするので、マスタースケジューラ及びスレーブス
ケジューラはフラグを参照して、モデルプロセスの実行
を制御することができる。
ルプロセスを有し、スレーブスケジューラは、モデルプ
ロセスを順次起動するので、第一の中央処理装置は複数
のモデルプロセスを実行することができる。また、第一
の中央処理装置は、モデルプロセスに対応づけられた共
有メモリと、この共有メモリ間のデータ転送を行う第一
のメモリハンドラを有するので、各モデルプロセスは対
応する共有メモリを用いて実行でき、モデルプロセス間
のデータ転送を第一のメモリハンドラが行うため、効率
よくモデルプロセスを実行することができる。さらに、
マスタースケジューラが、共有メモリネットワーク上の
第一の中央処理装置に対応して設けられた第一のフラグ
を第一の状態にしたとき、スレーブスケジューラはモデ
ルプロセスを起動すると共に、モデルプロセスが処理を
終了したときは、共有メモリネットワーク上の第一の中
央処理装置に対応して設けられた第二のフラグを第一の
状態にするので、マスタースケジューラ及びスレーブス
ケジューラはフラグを参照して、モデルプロセスの実行
を制御することができる。
【００１７】また、スレーブスケジューラは、マスター
スケジューラからの割り込み信号によってモデルプロセ
スを起動すると共に、モデルプロセスが処理を終了した
ときはマスタースケジューラに割り込み信号を返信する
ので、マスタースケジューラ及びスレーブスケジューラ
は割り込みによってモデルプロセスの実行を制御するこ
とができる。また、モデルプロセスは、周期的に起動さ
れるので、周期起動のモデルプロセスを実行することが
できる。加えて、モデルプロセスは、起動信号の入力に
よって起動されるので、イベント起動のモデルプロセス
を任意のタイミングで実行することができる。
スケジューラからの割り込み信号によってモデルプロセ
スを起動すると共に、モデルプロセスが処理を終了した
ときはマスタースケジューラに割り込み信号を返信する
ので、マスタースケジューラ及びスレーブスケジューラ
は割り込みによってモデルプロセスの実行を制御するこ
とができる。また、モデルプロセスは、周期的に起動さ
れるので、周期起動のモデルプロセスを実行することが
できる。加えて、モデルプロセスは、起動信号の入力に
よって起動されるので、イベント起動のモデルプロセス
を任意のタイミングで実行することができる。
【００１８】また、共有メモリネットワークは、第一の
中央処理装置に対応して設けられ第一の中央処理装置の
入力データを格納する入力領域及び第一の中央処理装置
の出力データを格納する出力領域を有し、出力領域と他
の第一の中央処理装置の入力領域間は、第二の中央処理
装置に設けられた第二のメモリハンドラによってデータ
転送が行われるので、異なる第一の中央処理装置上に実
装されたモデルプロセス間のデータ転送を効率よく行う
ことができ、複数の第一の中央処理装置上に実装された
モデルプロセスを効率よく実行させることができる。
中央処理装置に対応して設けられ第一の中央処理装置の
入力データを格納する入力領域及び第一の中央処理装置
の出力データを格納する出力領域を有し、出力領域と他
の第一の中央処理装置の入力領域間は、第二の中央処理
装置に設けられた第二のメモリハンドラによってデータ
転送が行われるので、異なる第一の中央処理装置上に実
装されたモデルプロセス間のデータ転送を効率よく行う
ことができ、複数の第一の中央処理装置上に実装された
モデルプロセスを効率よく実行させることができる。
【図１】 この発明の実施の形態１による分散シミュレ
ータシステムを示す機能構成図である。
ータシステムを示す機能構成図である。
【図２】 この発明の実施の形態２による分散シミュレ
ータシステムを示す機能構成図である。
ータシステムを示す機能構成図である。
【図３】 この発明の実施の形態３による分散シミュレ
ータシステムを示す機能構成図である。
ータシステムを示す機能構成図である。
【図４】 この発明の実施の形態４による分散シミュレ
ータシステムを示す機能構成図である。
ータシステムを示す機能構成図である。
【図５】 この発明の実施の形態５による分散シミュレ
ータシステムを示す機能構成図である。
ータシステムを示す機能構成図である。
【図６】 従来の分散シミュレータシステムを示す機能
構成図である。
構成図である。
【図７】 従来のモデル間データＩ／Ｆを示す図であ
る。
る。
１１，１２，１３ ＣＰＵ、 １４ 共有メモリネット
ワーク、１７ モデルプロセス、 １９ マスタースケ
ジューラ、２０ スレーブスケジューラ、 ２１ スタ
ートフラグ、２２ エンドフラグ、 ２３ 割り込み信
号、 ２５ 操作器プロセス、２６ 周期起動モデルプ
ロセス、 ２７ イベント起動モデルプロセス、２９，
３１，３２ メモリハンドラ、 ３０，３３ 共有メモ
リ、３４，３６ 入力領域、 ３５，３７ 出力領域。
ワーク、１７ モデルプロセス、 １９ マスタースケ
ジューラ、２０ スレーブスケジューラ、 ２１ スタ
ートフラグ、２２ エンドフラグ、 ２３ 割り込み信
号、 ２５ 操作器プロセス、２６ 周期起動モデルプ
ロセス、 ２７ イベント起動モデルプロセス、２９，
３１，３２ メモリハンドラ、 ３０，３３ 共有メモ
リ、３４，３６ 入力領域、 ３５，３７ 出力領域。
Claims (8)
- 【請求項１】 シミュレーションを実行するモデルプロ
セスと、このモデルプロセスの実行を制御するスレーブ
スケジューラをそれぞれ有する複数の第一の中央処理装
置、上記スレーブスケジューラを制御するマスタースケ
ジューラを有する第二の中央処理装置、上記第一の中央
処理装置と第二の中央処理装置が共通にアクセスできる
共有メモリネットワークを備え、上記共有メモリネット
ワークを介して上記マスタースケジューラによってスレ
ーブスケジューラを制御し、このスレーブスケジューラ
によって上記モデルプロセスの実行を制御することを特
徴とする分散シミュレータシステム。 - 【請求項２】 第一の中央処理装置は、複数のモデルプ
ロセスを有し、スレーブスケジューラは、上記モデルプ
ロセスを順次起動することを特徴とする請求項１記載の
分散シミュレータシステム。 - 【請求項３】 第一の中央処理装置は、モデルプロセス
に対応づけられた共有メモリと、この共有メモリ間のデ
ータ転送を行う第一のメモリハンドラを有することを特
徴とする請求項１または請求項２記載の分散シミュレー
タシステム。 - 【請求項４】 マスタースケジューラが、共有メモリネ
ットワーク上の第一の中央処理装置に対応して設けられ
た第一のフラグを第一の状態にしたとき、スレーブスケ
ジューラはモデルプロセスを起動すると共に、上記モデ
ルプロセスが処理を終了したときは、上記共有メモリネ
ットワーク上の第一の中央処理装置に対応して設けられ
た第二のフラグを第一の状態にすることを特徴とする請
求項１〜請求項３のいずれか一項記載の分散シミュレー
タシステム。 - 【請求項５】 スレーブスケジューラは、マスタースケ
ジューラからの割り込み信号によってモデルプロセスを
起動すると共に、上記モデルプロセスが処理を終了した
ときは上記マスタースケジューラに割り込み信号を返信
することを特徴とする請求項１〜請求項３のいずれか一
項記載の分散シミュレータシステム。 - 【請求項６】 モデルプロセスは、周期的に起動される
ことを特徴とする請求項４または請求項５記載の分散シ
ミュレータシステム。 - 【請求項７】 モデルプロセスは、起動信号の入力によ
って起動されることを特徴とする請求項５記載の分散シ
ミュレータシステム。 - 【請求項８】 共有メモリネットワークは、第一の中央
処理装置に対応して設けられ上記第一の中央処理装置の
入力データを格納する入力領域及び上記第一の中央処理
装置の出力データを格納する出力領域を有し、上記出力
領域と他の第一の中央処理装置の入力領域間は、第二の
中央処理装置に設けられた第二のメモリハンドラによっ
てデータ転送が行われることを特徴とする請求項１〜請
求項７のいずれか一項記載の分散シミュレータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6721598A JPH11265297A (ja) | 1998-03-17 | 1998-03-17 | 分散シミュレータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6721598A JPH11265297A (ja) | 1998-03-17 | 1998-03-17 | 分散シミュレータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265297A true JPH11265297A (ja) | 1999-09-28 |
Family
ID=13338475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6721598A Pending JPH11265297A (ja) | 1998-03-17 | 1998-03-17 | 分散シミュレータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265297A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052580A (ja) * | 2005-08-17 | 2007-03-01 | Fujitsu Ten Ltd | ソフトウェア開発環境システム |
| JP2008084121A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ten Ltd | シミュレーションシステム及びシミュレーション方法 |
| US7644214B2 (en) | 2005-05-12 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus and task execution method |
| WO2011117987A1 (ja) | 2010-03-24 | 2011-09-29 | 富士通株式会社 | マルチコアシステムおよび起動方法 |
| JP2014096024A (ja) * | 2012-11-09 | 2014-05-22 | Esol Co Ltd | マルチコアプロセッサの制御プログラム、電子機器及び制御方法 |
| JP2015164052A (ja) * | 2015-04-15 | 2015-09-10 | イーソル株式会社 | マルチコアプロセッサの制御プログラム、電子機器及び制御方法 |
-
1998
- 1998-03-17 JP JP6721598A patent/JPH11265297A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644214B2 (en) | 2005-05-12 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus and task execution method |
| JP2007052580A (ja) * | 2005-08-17 | 2007-03-01 | Fujitsu Ten Ltd | ソフトウェア開発環境システム |
| JP2008084121A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ten Ltd | シミュレーションシステム及びシミュレーション方法 |
| WO2011117987A1 (ja) | 2010-03-24 | 2011-09-29 | 富士通株式会社 | マルチコアシステムおよび起動方法 |
| US9218201B2 (en) | 2010-03-24 | 2015-12-22 | Fujitsu Limited | Multicore system and activating method |
| JP2014096024A (ja) * | 2012-11-09 | 2014-05-22 | Esol Co Ltd | マルチコアプロセッサの制御プログラム、電子機器及び制御方法 |
| JP2015164052A (ja) * | 2015-04-15 | 2015-09-10 | イーソル株式会社 | マルチコアプロセッサの制御プログラム、電子機器及び制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20180203749A1 (en) | System, method and computer program product for sharing information in a distributed framework | |
| US4562535A (en) | Self-configuring digital processor system with global system | |
| KR20130105609A (ko) | 시뮬레이션 방법, 시스템 및 프로그램 | |
| US11372673B2 (en) | Artificial intelligence chip and instruction execution method for artificial intelligence chip | |
| CN112306946B (zh) | 一种多核处理器及其执行复杂计算的方法 | |
| KR101704751B1 (ko) | 모듈 간의 타이밍 정보를 이용하는 멀티코어 시스템의 시뮬레이터, 및 그 시뮬레이션 방법 | |
| JPH11265297A (ja) | 分散シミュレータシステム | |
| KR101951908B1 (ko) | 로봇 소프트웨어 컴포넌트를 위한 디바이스 공유 장치 및 방법 | |
| JP2920441B2 (ja) | プロセスデータ処理システムおよび処理方法 | |
| US6651083B1 (en) | Distributed service request system for providing fair arbitration using token passing scheme to resolve collisions | |
| JP2001005505A (ja) | プログラマブル・コントローラ | |
| Van Der Wal et al. | Efficient interprocessor communication in a tightly-coupled homogeneous multiprocessor system | |
| JP2002342295A (ja) | マルチプロセッサシステム | |
| JP2001265610A (ja) | デバイス制御方法 | |
| JP2590208B2 (ja) | デジタル制御装置の制御方法 | |
| KR20050099660A (ko) | 멀티프로세서 시스템에서의 데이터 동기 방법 | |
| JPH103392A (ja) | マルチプロセス実行システム | |
| CN117149413A (zh) | 一种通用ai算法模型云服务集成部署系统及方法 | |
| YaGuang et al. | Design of Real Time Control Software Based On QNX | |
| JPH09146901A (ja) | プログラム転送方式 | |
| JP4293086B2 (ja) | マルチプロセッサシステム及びプロセッサの制御方法 | |
| JPS63227149A (ja) | ル−プ状通信システムにおける通信制御方法 | |
| JP2004295494A (ja) | 汎用性及びリアルタイム性を有するマルチ処理ノードシステム | |
| CN115686637A (zh) | 一种包含片上调度器的fpga异构处理架构 | |
| JPS63234304A (ja) | マルチｐｃシステムにおけるデ−タリンク方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |