JPH11306692A - ディジタル磁気再生装置 - Google Patents
ディジタル磁気再生装置Info
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- JPH11306692A JPH11306692A JP10107948A JP10794898A JPH11306692A JP H11306692 A JPH11306692 A JP H11306692A JP 10107948 A JP10107948 A JP 10107948A JP 10794898 A JP10794898 A JP 10794898A JP H11306692 A JPH11306692 A JP H11306692A
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Abstract
(57)【要約】
【課題】 ＰＬＬのＣＬＫディレイの最適調整値と積分
等化の位相の最適調整値との差異を無くし、エラーレー
トの悪化を防止可能にする。 【解決手段】 積分等化回路２は磁気テープからの再生
ＲＦ信号を積分等化する。ＰＬＬ回路７は、Ａ／Ｄ変換
回路４におけるＡ／Ｄ変換の基準となるＣＬＫクロック
を再生ＲＦ信号から抽出し、ＣＬＫエラー回路５はその
ＣＬＫクロックのエラー（ＣＬＫエラー）を検出する。
Ｃ１エラー回路６は、Ａ／Ｄ変換後のディジタル信号か
らＣ１エラーを検出する。マイクロコンピュータ６及び
電圧発生回路９は、ＣＬＫエラーに基づいてＰＬＬ回路
７のＣＬＫディレイ調整を行うと共に、Ｃ１エラーに基
づいて積分等化回路５の位相調整を行う。
等化の位相の最適調整値との差異を無くし、エラーレー
トの悪化を防止可能にする。 【解決手段】 積分等化回路２は磁気テープからの再生
ＲＦ信号を積分等化する。ＰＬＬ回路７は、Ａ／Ｄ変換
回路４におけるＡ／Ｄ変換の基準となるＣＬＫクロック
を再生ＲＦ信号から抽出し、ＣＬＫエラー回路５はその
ＣＬＫクロックのエラー（ＣＬＫエラー）を検出する。
Ｃ１エラー回路６は、Ａ／Ｄ変換後のディジタル信号か
らＣ１エラーを検出する。マイクロコンピュータ６及び
電圧発生回路９は、ＣＬＫエラーに基づいてＰＬＬ回路
７のＣＬＫディレイ調整を行うと共に、Ｃ１エラーに基
づいて積分等化回路５の位相調整を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば磁気テープ
等の磁気記録媒体を少なくとも再生するディジタル磁気
再生装置に関し、特に磁気記録媒体から再生されたＲＦ
信号に対するＰＬＬ（Phase-Locked Loop：位相同期ル
ープ）のクロックディレイ（ＣＬＫ Ｄｅｌａｙ）調整
及び積分等化回路における位相調整に関する。
等の磁気記録媒体を少なくとも再生するディジタル磁気
再生装置に関し、特に磁気記録媒体から再生されたＲＦ
信号に対するＰＬＬ（Phase-Locked Loop：位相同期ル
ープ）のクロックディレイ（ＣＬＫ Ｄｅｌａｙ）調整
及び積分等化回路における位相調整に関する。
【０００２】
【従来の技術】図２には、例えば磁気テープ等の磁気記
録媒体に対して記録再生を行う従来のディジタル磁気記
録再生装置の概略構成（特に再生系の構成）を示す。
録媒体に対して記録再生を行う従来のディジタル磁気記
録再生装置の概略構成（特に再生系の構成）を示す。
【０００３】この図２において、再生アンプ（ＰＢ Ａ
ＭＰ）回路２１は、図示しない磁気ヘッドにより磁気記
録媒体（磁気テープ）から再生されたＲＦ信号を増幅し
て出力する。
ＭＰ）回路２１は、図示しない磁気ヘッドにより磁気記
録媒体（磁気テープ）から再生されたＲＦ信号を増幅し
て出力する。
【０００４】発振器３０は、一定振幅で且つ単一周波数
の基準信号を発生するものであり、例えば１０．４６２
５ＭＨｚ、２０ｍＶＰ−Ｐの信号を発生する。なお、こ
の基準信号の周波数及び振幅は、テープ走行ムラや回転
ドラムの回転ムラ等が全く無い理想的な状態で磁気テー
プから再生されたＲＦ信号、すなわち規格上の周波数及
び振幅に相当する。
の基準信号を発生するものであり、例えば１０．４６２
５ＭＨｚ、２０ｍＶＰ−Ｐの信号を発生する。なお、こ
の基準信号の周波数及び振幅は、テープ走行ムラや回転
ドラムの回転ムラ等が全く無い理想的な状態で磁気テー
プから再生されたＲＦ信号、すなわち規格上の周波数及
び振幅に相当する。
【０００５】切換スイッチ３１は、再生アンプ回路２１
からのＲＦ信号が供給される被切換端子ａと、発振器３
０からの基準信号が供給される被切換端子ｂを備え、後
述する積分等化の位相調整時には被切換端子ａ側に、ま
た後述するＰＬＬのＣＬＫディレイ調整時には被切換端
子ｂ側に切り換えられるものである。すなわち、当該切
換スイッチ３１からは、積分等化の位相調整時には再生
アンプ回路２１のＲＦ信号が出力され、ＰＬＬのＣＬＫ
ディレイ調整時には発振器３０の基準信号が出力され
る。なお、通常は、ＰＬＬのＣＬＫディレイ調整が行わ
れた後に積分等化の位相調整が行われるため、この切換
スイッチ３１も最初は被切換端子ｂ側に切り換えられ、
ＣＬＫディレイ調整が完了した後に被切換端子ａ側に切
り換えられる。
からのＲＦ信号が供給される被切換端子ａと、発振器３
０からの基準信号が供給される被切換端子ｂを備え、後
述する積分等化の位相調整時には被切換端子ａ側に、ま
た後述するＰＬＬのＣＬＫディレイ調整時には被切換端
子ｂ側に切り換えられるものである。すなわち、当該切
換スイッチ３１からは、積分等化の位相調整時には再生
アンプ回路２１のＲＦ信号が出力され、ＰＬＬのＣＬＫ
ディレイ調整時には発振器３０の基準信号が出力され
る。なお、通常は、ＰＬＬのＣＬＫディレイ調整が行わ
れた後に積分等化の位相調整が行われるため、この切換
スイッチ３１も最初は被切換端子ｂ側に切り換えられ、
ＣＬＫディレイ調整が完了した後に被切換端子ａ側に切
り換えられる。
【０００６】積分等化（ＥＱ）回路２２は、切換スイッ
チ３１から出力された波形信号の積分等化を行うもので
ある。
チ３１から出力された波形信号の積分等化を行うもので
ある。
【０００７】自動利得制御（ＡＧＣ）回路２３は、積分
等化回路２２による積分等化後の信号を所定のレベルに
調整する。すなわち、この自動利得制御回路２３は、後
段のＡ／Ｄ（アナログ／ディジタル）変換回路２４への
入力レンジに合うように、積分等化回路２２による積分
等化後の信号に対するレベル調整を行う。
等化回路２２による積分等化後の信号を所定のレベルに
調整する。すなわち、この自動利得制御回路２３は、後
段のＡ／Ｄ（アナログ／ディジタル）変換回路２４への
入力レンジに合うように、積分等化回路２２による積分
等化後の信号に対するレベル調整を行う。
【０００８】Ａ／Ｄ（アナログ／ディジタル）変換回路
２４は、自動利得制御回路２３にてレベル調整された後
のアナログ波形信号を、ディジタル信号に変換する。
２４は、自動利得制御回路２３にてレベル調整された後
のアナログ波形信号を、ディジタル信号に変換する。
【０００９】ＰＬＬ（位相同期ループ）回路２７は、自
動利得制御回路２３の出力信号から、Ａ／Ｄ変換回路２
４におけるＡ／Ｄ変換の基準クロック（ＣＬＫ）を抽出
する。
動利得制御回路２３の出力信号から、Ａ／Ｄ変換回路２
４におけるＡ／Ｄ変換の基準クロック（ＣＬＫ）を抽出
する。
【００１０】電圧発生（ＥＶＲ）回路２９は、後述する
マイクロコンピュータ（マイコン）２６の制御の元で、
ＰＬＬ回路２７におけるＰＬＬ制御電圧及び積分等化回
路２２における積分等化制御電圧を発生する。
マイクロコンピュータ（マイコン）２６の制御の元で、
ＰＬＬ回路２７におけるＰＬＬ制御電圧及び積分等化回
路２２における積分等化制御電圧を発生する。
【００１１】積分回路２５は、Ａ／Ｄ変換回路２４から
のディジタル信号を積分し、その積分値をマイクロコン
ピュータ２６に送る。
のディジタル信号を積分し、その積分値をマイクロコン
ピュータ２６に送る。
【００１２】Ｃ１エラー回路２８は、誤り訂正符号であ
るいわゆるリードソロモン符号のＣ１符号からエラー
（ランダムエラー）を検出し、そのＣ１エラーをマイク
ロコンピュータ２６に送る。
るいわゆるリードソロモン符号のＣ１符号からエラー
（ランダムエラー）を検出し、そのＣ１エラーをマイク
ロコンピュータ２６に送る。
【００１３】マイクロコンピュータ２６は、切換スイッ
チ３１が被切換端子ｂ側に切り換えられてＰＬＬのＣＬ
Ｋディレイ調整を行うときに、積分回路２５からの積分
値に基づいて電圧発生回路２９を制御することにより、
ＰＬＬ回路２７のＣＬＫディレイ調整を行う。一方、マ
イクロコンピュータ２６は、切換スイッチ３１が被切換
端子ａ側に切り換えられて積分等化の位相調整を行うと
き、Ｃ１エラー回路２８からのＣ１エラーレートの変化
を監視し、そのエラーレートの変化に基づいて電圧発生
回路２９を制御することにより、エラーレートが最低に
なるように積分等化回路２２の位相調整を行う。なお、
通常は、ＰＬＬのＣＬＫディレイ調整が行われた後に積
分等化の位相調整が行われるため、マイクロコンピュー
タ２６は、先ず積分回路２５からの積分値に基づいてＣ
ＬＫディレイの調整を行い、当該ＣＬＫディレイ調整が
完了した後にＣ１エラーのエラーレートの変化に基づい
て積分等化の位相調整を行う。
チ３１が被切換端子ｂ側に切り換えられてＰＬＬのＣＬ
Ｋディレイ調整を行うときに、積分回路２５からの積分
値に基づいて電圧発生回路２９を制御することにより、
ＰＬＬ回路２７のＣＬＫディレイ調整を行う。一方、マ
イクロコンピュータ２６は、切換スイッチ３１が被切換
端子ａ側に切り換えられて積分等化の位相調整を行うと
き、Ｃ１エラー回路２８からのＣ１エラーレートの変化
を監視し、そのエラーレートの変化に基づいて電圧発生
回路２９を制御することにより、エラーレートが最低に
なるように積分等化回路２２の位相調整を行う。なお、
通常は、ＰＬＬのＣＬＫディレイ調整が行われた後に積
分等化の位相調整が行われるため、マイクロコンピュー
タ２６は、先ず積分回路２５からの積分値に基づいてＣ
ＬＫディレイの調整を行い、当該ＣＬＫディレイ調整が
完了した後にＣ１エラーのエラーレートの変化に基づい
て積分等化の位相調整を行う。
【００１４】上述したように、図２に示した従来のディ
ジタル磁気記録再生装置では、Ａ／Ｄ変換時のＰＬＬ回
路２７のＣＬＫディレイ調整の際に、振幅を一定に設定
した単一周波数の基準信号を入力し、その基準信号をＡ
／Ｄ変換した後のディジタル波形信号を積分し、その積
分値を見てマイクロコンピュータ２６がＣＬＫディレイ
の調整を行っている。
ジタル磁気記録再生装置では、Ａ／Ｄ変換時のＰＬＬ回
路２７のＣＬＫディレイ調整の際に、振幅を一定に設定
した単一周波数の基準信号を入力し、その基準信号をＡ
／Ｄ変換した後のディジタル波形信号を積分し、その積
分値を見てマイクロコンピュータ２６がＣＬＫディレイ
の調整を行っている。
【００１５】また、積分等化回路２２の位相調整の際に
は、通常のように磁気記録媒体（例えば磁気テープ）を
再生して得たＲＦ信号をＡ／Ｄ変換し、そのＡ／Ｄ変換
により得られたディジタル信号のエラーレート（積分等
化回路２２における位相の変化に伴うエラーレート）を
マイクロコンピュータ２６が監視し、そのエラーレート
が最低になるように積分等化回路２２の位相を調整して
いる。
は、通常のように磁気記録媒体（例えば磁気テープ）を
再生して得たＲＦ信号をＡ／Ｄ変換し、そのＡ／Ｄ変換
により得られたディジタル信号のエラーレート（積分等
化回路２２における位相の変化に伴うエラーレート）を
マイクロコンピュータ２６が監視し、そのエラーレート
が最低になるように積分等化回路２２の位相を調整して
いる。
【００１６】
【発明が解決しようとする課題】上述したように、従来
のディジタル磁気記録再生装置においては、Ａ／Ｄ変換
時のＰＬＬ回路２７のＣＬＫディレイ調整の際に、上記
発振器３０から発生された一定振幅で且つ単一周波数の
基準信号を用い、一方で、積分等化回路２２の位相調整
の際に、上記ＲＦ信号に基づいて位相調整を行うように
している。しかし、前述したように、ＲＦ信号は、テー
プ走行ムラや回転ドラムの回転ムラ等により、周波数や
振幅が微妙に変動しており、したがって上記一定振幅及
び単一周波数の基準信号とは異なっている。言い換えれ
ば、ＰＬＬのＣＬＫディレイ調整と積分等化の位相調整
は、別々の周波数の信号を用いて行われていることにな
るため、ＰＬＬのＣＬＫディレイの最適調整値と積分等
化の位相の最適調整値とに差異が生じ、その結果、エラ
ーレートが悪化してしまっている。
のディジタル磁気記録再生装置においては、Ａ／Ｄ変換
時のＰＬＬ回路２７のＣＬＫディレイ調整の際に、上記
発振器３０から発生された一定振幅で且つ単一周波数の
基準信号を用い、一方で、積分等化回路２２の位相調整
の際に、上記ＲＦ信号に基づいて位相調整を行うように
している。しかし、前述したように、ＲＦ信号は、テー
プ走行ムラや回転ドラムの回転ムラ等により、周波数や
振幅が微妙に変動しており、したがって上記一定振幅及
び単一周波数の基準信号とは異なっている。言い換えれ
ば、ＰＬＬのＣＬＫディレイ調整と積分等化の位相調整
は、別々の周波数の信号を用いて行われていることにな
るため、ＰＬＬのＣＬＫディレイの最適調整値と積分等
化の位相の最適調整値とに差異が生じ、その結果、エラ
ーレートが悪化してしまっている。
【００１７】そこで、本発明はこのような状況に鑑みて
なされたものであり、ＰＬＬのＣＬＫディレイの最適調
整値と積分等化の位相の最適調整値との差異を無くし、
エラーレートの悪化を防止可能にするディジタル磁気再
生装置を提供することを目的とする。
なされたものであり、ＰＬＬのＣＬＫディレイの最適調
整値と積分等化の位相の最適調整値との差異を無くし、
エラーレートの悪化を防止可能にするディジタル磁気再
生装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明のディジタル磁気
再生装置は、磁気記録媒体を少なくとも再生可能なもの
であり、磁気記録媒体から再生された再生ＲＦ信号を積
分等化し、再生ＲＦ信号をアナログ／ディジタル変換
し、位相ロックループにより再生ＲＦ信号からアナログ
／ディジタル変換の基準クロックを抽出し、アナログ／
ディジタル変換後のディジタル信号から位相ロックルー
プの基準クロックのエラーを検出し、アナログ／ディジ
タル変換後のディジタル信号から誤り訂正符号のエラー
を検出し、クロックエラーに基づいて基準クロック遅延
調整を行うと共に、符号エラーに基づいて積分等化の位
相調整を行うことにより、上述した課題を解決する。
再生装置は、磁気記録媒体を少なくとも再生可能なもの
であり、磁気記録媒体から再生された再生ＲＦ信号を積
分等化し、再生ＲＦ信号をアナログ／ディジタル変換
し、位相ロックループにより再生ＲＦ信号からアナログ
／ディジタル変換の基準クロックを抽出し、アナログ／
ディジタル変換後のディジタル信号から位相ロックルー
プの基準クロックのエラーを検出し、アナログ／ディジ
タル変換後のディジタル信号から誤り訂正符号のエラー
を検出し、クロックエラーに基づいて基準クロック遅延
調整を行うと共に、符号エラーに基づいて積分等化の位
相調整を行うことにより、上述した課題を解決する。
【００１９】すなわち本発明によれば、互いに相関性が
強い位相ロックループの基準クロック遅延調整と積分等
化の位相調整とを同時且つ相互に行い、積分等化の位相
に対して最適な位相ロックループの基準クロック遅延調
整を行うことで、最適な基準クロック遅延調整と位相調
整が可能となっている。
強い位相ロックループの基準クロック遅延調整と積分等
化の位相調整とを同時且つ相互に行い、積分等化の位相
に対して最適な位相ロックループの基準クロック遅延調
整を行うことで、最適な基準クロック遅延調整と位相調
整が可能となっている。
【００２０】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００２１】本発明のディジタル磁気再生装置が適用さ
れる一実施の形態として、磁気テープ等の磁気記録媒体
に対して記録再生を行うディジタル磁気記録再生装置の
概略構成（特に再生系の構成）を図１に示す。なお、本
実施の形態では、記録及び再生が可能なディジタル磁気
記録再生装置を例に挙げているが、再生のみ行うディジ
タル磁気再生装置であってもよい。
れる一実施の形態として、磁気テープ等の磁気記録媒体
に対して記録再生を行うディジタル磁気記録再生装置の
概略構成（特に再生系の構成）を図１に示す。なお、本
実施の形態では、記録及び再生が可能なディジタル磁気
記録再生装置を例に挙げているが、再生のみ行うディジ
タル磁気再生装置であってもよい。
【００２２】この図１において、再生アンプ（ＰＢ Ａ
ＭＰ）回路１には図示しない磁気ヘッドによって磁気記
録媒体から再生されたＲＦ信号が供給され、この再生Ｒ
Ｆ信号を増幅して出力する。
ＭＰ）回路１には図示しない磁気ヘッドによって磁気記
録媒体から再生されたＲＦ信号が供給され、この再生Ｒ
Ｆ信号を増幅して出力する。
【００２３】積分等化（ＥＱ）回路２は、再生アンプ回
路１から出力されたＲＦ信号の積分等化を行うものであ
る。
路１から出力されたＲＦ信号の積分等化を行うものであ
る。
【００２４】自動利得制御（ＡＧＣ）回路３は、積分等
化回路２による積分等化後のＲＦ信号を所定のレベルに
調整する。すなわち、この自動利得制御回路３は、後段
のＡ／Ｄ（アナログ／ディジタル）変換回路４への入力
レンジに合うように、積分等化回路２による積分等化後
のＲＦ信号に対するレベル調整を行う。
化回路２による積分等化後のＲＦ信号を所定のレベルに
調整する。すなわち、この自動利得制御回路３は、後段
のＡ／Ｄ（アナログ／ディジタル）変換回路４への入力
レンジに合うように、積分等化回路２による積分等化後
のＲＦ信号に対するレベル調整を行う。
【００２５】Ａ／Ｄ（アナログ／ディジタル）変換回路
４は、自動利得制御回路３にてレベル調整された後のア
ナログ波形であるＲＦ信号を、ディジタル信号に変換す
る。
４は、自動利得制御回路３にてレベル調整された後のア
ナログ波形であるＲＦ信号を、ディジタル信号に変換す
る。
【００２６】ＰＬＬ（位相同期ループ）回路７は、自動
利得制御回路３からのＲＦ信号より、Ａ／Ｄ変換回路４
におけるＡ／Ｄ変換の基準クロック（ＣＬＫ）を抽出す
る。
利得制御回路３からのＲＦ信号より、Ａ／Ｄ変換回路４
におけるＡ／Ｄ変換の基準クロック（ＣＬＫ）を抽出す
る。
【００２７】電圧発生（ＥＶＲ）回路９は、後述するマ
イクロコンピュータ（マイコン）６の制御の元で、ＰＬ
Ｌ回路７におけるＰＬＬ制御電圧及び積分等化回路２に
おける積分等化制御電圧を発生する。
イクロコンピュータ（マイコン）６の制御の元で、ＰＬ
Ｌ回路７におけるＰＬＬ制御電圧及び積分等化回路２に
おける積分等化制御電圧を発生する。
【００２８】ＣＬＫエラー回路５は、Ａ／Ｄ変換回路４
からのディジタル信号より、ＰＬＬ回路２７のＣＬＫデ
ィレイの変化に伴うＣＬＫエラーを検出し、そのＣＬＫ
エラーをマイクロコンピュータ６に送る。
からのディジタル信号より、ＰＬＬ回路２７のＣＬＫデ
ィレイの変化に伴うＣＬＫエラーを検出し、そのＣＬＫ
エラーをマイクロコンピュータ６に送る。
【００２９】Ｃ１エラー回路８は、Ａ／Ｄ変換回路４か
らのディジタル信号より、誤り訂正符号であるいわゆる
リードソロモン符号のＣ１符号からエラー（ランダムエ
ラー）を検出し、そのＣ１エラーをマイクロコンピュー
タ６に送る。
らのディジタル信号より、誤り訂正符号であるいわゆる
リードソロモン符号のＣ１符号からエラー（ランダムエ
ラー）を検出し、そのＣ１エラーをマイクロコンピュー
タ６に送る。
【００３０】マイクロコンピュータ６は、先ず最初はＰ
ＬＬ回路７のＣＬＫディレイ調整を行うために、ＣＬＫ
エラー回路５からのＣＬＫエラーに基づいて電圧発生回
路９を制御することにより、ＰＬＬ回路７のＣＬＫディ
レイ調整を行う。
ＬＬ回路７のＣＬＫディレイ調整を行うために、ＣＬＫ
エラー回路５からのＣＬＫエラーに基づいて電圧発生回
路９を制御することにより、ＰＬＬ回路７のＣＬＫディ
レイ調整を行う。
【００３１】ここで、本実施の形態の場合、上述のよう
にＰＬＬ回路７のＣＬＫディレイを調整した後、マイク
ロコンピュータ６は、Ｃ１エラー回路８からのＣ１エラ
ーに基づいて電圧発生回路９を制御することにより、積
分等化回路２の位相をずらすような位相調整を行うと共
に、そのときのＣ１エラーを記憶する。当該積分等化回
路２の位相をずらす位相調整を行った後、マイクロコン
ピュータ６は、再びＣＬＫエラー回路５からのＣＬＫエ
ラーに基づいてＰＬＬ回路７のＣＬＫディレイ調整を行
い、さらにＣ１エラー回路８からのＣ１エラーに基づい
て積分等化回路２の位相をずらすような調整とそのＣ１
エラーの記憶を繰り返す。
にＰＬＬ回路７のＣＬＫディレイを調整した後、マイク
ロコンピュータ６は、Ｃ１エラー回路８からのＣ１エラ
ーに基づいて電圧発生回路９を制御することにより、積
分等化回路２の位相をずらすような位相調整を行うと共
に、そのときのＣ１エラーを記憶する。当該積分等化回
路２の位相をずらす位相調整を行った後、マイクロコン
ピュータ６は、再びＣＬＫエラー回路５からのＣＬＫエ
ラーに基づいてＰＬＬ回路７のＣＬＫディレイ調整を行
い、さらにＣ１エラー回路８からのＣ１エラーに基づい
て積分等化回路２の位相をずらすような調整とそのＣ１
エラーの記憶を繰り返す。
【００３２】すなわち、マイクロコンピュータ６では、
ＣＬＫエラーに基づくＰＬＬ回路７のＣＬＫディレイ調
整と、Ｃ１エラーに基づく積分等化回路２の位相調整及
びそのときのＣ１エラーの記憶とを繰り返し、Ｃ１エラ
ーが最低になるようにＰＬＬ回路７のＣＬＫディレイと
積分等化回路２の位相を調整する。
ＣＬＫエラーに基づくＰＬＬ回路７のＣＬＫディレイ調
整と、Ｃ１エラーに基づく積分等化回路２の位相調整及
びそのときのＣ１エラーの記憶とを繰り返し、Ｃ１エラ
ーが最低になるようにＰＬＬ回路７のＣＬＫディレイと
積分等化回路２の位相を調整する。
【００３３】上述したように、本発明実施の形態のディ
ジタル記録再生装置においては、ＰＬＬ回路７のＣＬＫ
ディレイ調整と積分等化回路２の位相調整の両方を、再
生ＲＦ信号から生成したディジタル信号に基づいて行う
と共に、ＰＬＬ回路７のＣＬＫディレイ調整と積分等化
回路２の位相調整を同時且つ相互に行うようにしている
ため、ＰＬＬ回路７のＣＬＫディレイの調整値と積分等
化回路２の位相の調整値とに差異が生ずることはなく、
最適なＰＬＬ回路７のＣＬＫディレイ調整と積分等化回
路２の位相調整が可能となり、その結果、良好なエラー
レートが得られることになる。
ジタル記録再生装置においては、ＰＬＬ回路７のＣＬＫ
ディレイ調整と積分等化回路２の位相調整の両方を、再
生ＲＦ信号から生成したディジタル信号に基づいて行う
と共に、ＰＬＬ回路７のＣＬＫディレイ調整と積分等化
回路２の位相調整を同時且つ相互に行うようにしている
ため、ＰＬＬ回路７のＣＬＫディレイの調整値と積分等
化回路２の位相の調整値とに差異が生ずることはなく、
最適なＰＬＬ回路７のＣＬＫディレイ調整と積分等化回
路２の位相調整が可能となり、その結果、良好なエラー
レートが得られることになる。
【００３４】
【発明の効果】本発明のディジタル磁気再生装置におい
ては、磁気記録媒体から再生された再生ＲＦ信号を積分
等化し、再生ＲＦ信号をアナログ／ディジタル変換し、
位相ロックループにより再生ＲＦ信号からアナログ／デ
ィジタル変換の基準クロックを抽出し、ディジタル信号
から位相ロックループの基準クロックのエラーを検出
し、ディジタル信号から誤り訂正符号のエラーを検出
し、クロックエラーに基づいて基準クロック遅延調整を
行うと共に符号エラーに基づいて積分等化の位相調整を
行うことにより、位相ロックループの基準クロック遅延
の最適調整値と積分等化の位相の最適調整値との差異が
無くなり、エラーレートの悪化を防止できる。
ては、磁気記録媒体から再生された再生ＲＦ信号を積分
等化し、再生ＲＦ信号をアナログ／ディジタル変換し、
位相ロックループにより再生ＲＦ信号からアナログ／デ
ィジタル変換の基準クロックを抽出し、ディジタル信号
から位相ロックループの基準クロックのエラーを検出
し、ディジタル信号から誤り訂正符号のエラーを検出
し、クロックエラーに基づいて基準クロック遅延調整を
行うと共に符号エラーに基づいて積分等化の位相調整を
行うことにより、位相ロックループの基準クロック遅延
の最適調整値と積分等化の位相の最適調整値との差異が
無くなり、エラーレートの悪化を防止できる。
【図１】本発明実施の形態のディジタル磁気記録再生装
置の概略構成を示すブロック回路図である。
置の概略構成を示すブロック回路図である。
【図２】従来のディジタル磁気記録再生装置の概略構成
を示すブロック回路図である。
を示すブロック回路図である。
１ 再生アンプ回路、 ２ 積分等化回路、 ３ 自動
利得制御回路、 ４Ａ／Ｄ変換回路、 ５ ＣＬＫエラ
ー回路、 ６ マイクロコンピュータ、 ７ＰＬＬ回
路、 ８ Ｃ１エラー回路、 ９ 電圧発生回路
利得制御回路、 ４Ａ／Ｄ変換回路、 ５ ＣＬＫエラ
ー回路、 ６ マイクロコンピュータ、 ７ＰＬＬ回
路、 ８ Ｃ１エラー回路、 ９ 電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｇ Ｈ０４Ｎ 5/93 Ｈ０４Ｎ 5/93 Ａ
Claims (2)
- 【請求項１】 磁気記録媒体を少なくとも再生可能なデ
ィジタル磁気再生装置において、 上記磁気記録媒体から再生された再生ＲＦ信号を積分等
化する積分等化手段と、 上記再生ＲＦ信号をアナログ／ディジタル変換するアナ
ログ／ディジタル変換手段と、 上記再生ＲＦ信号から上記アナログ／ディジタル変換の
基準クロックを抽出する位相ロックループ手段と、 上記アナログ／ディジタル変換後のディジタル信号から
上記位相ロックループ手段の基準クロックのエラーを検
出するクロックエラー検出手段と、 上記アナログ／ディジタル変換後のディジタル信号から
誤り訂正符号のエラーを検出する符号エラー検出手段
と、 上記クロックエラー検出手段からのクロックエラーに基
づいて上記位相ロックループ手段の基準クロック遅延調
整を行うと共に、上記符号エラー検出手段からの符号エ
ラーに基づいて上記積分等化手段の位相調整を行う調整
手段と、を有することを特徴とするディジタル磁気再生
装置。 - 【請求項２】 上記調整手段は、上記符号エラーが最低
になるように、上記基準クロック遅延調整と上記位相調
整とを相互に繰り返すことを特徴とする請求項１記載の
ディジタル磁気再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107948A JPH11306692A (ja) | 1998-04-17 | 1998-04-17 | ディジタル磁気再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107948A JPH11306692A (ja) | 1998-04-17 | 1998-04-17 | ディジタル磁気再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306692A true JPH11306692A (ja) | 1999-11-05 |
Family
ID=14472120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107948A Withdrawn JPH11306692A (ja) | 1998-04-17 | 1998-04-17 | ディジタル磁気再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306692A (ja) |
-
1998
- 1998-04-17 JP JP10107948A patent/JPH11306692A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |