JPH11306210A - 回路図エディタ、回路図作成方法及び記録媒体 - Google Patents
回路図エディタ、回路図作成方法及び記録媒体Info
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- JPH11306210A JPH11306210A JP10107295A JP10729598A JPH11306210A JP H11306210 A JPH11306210 A JP H11306210A JP 10107295 A JP10107295 A JP 10107295A JP 10729598 A JP10729598 A JP 10729598A JP H11306210 A JPH11306210 A JP H11306210A
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- circuit
- layer
- layers
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Abstract
(57)【要約】
【課題】 シミュレーション用の回路図を基にレイアウ
ト設計用の回路図を作成するときの人的ミスの介在を防
止する。 【解決手段】 回路図情報データベース２には、回路の
構成要素を複数のレイヤに分けた回路図が記憶されてい
る。これらのレイヤには、（１）回路の基本構成要素、
（２）電気的に理想の場合の配線、（３）配線などが有
する寄生素子、（４）回路外部に接続する信号源及び付
加回路、がある。レイヤテーブル３は、レイヤの組み合
わせを記憶する。回路図作成部１は、レイヤテーブル３
を参照して、回路図を作成し、シミュレーション用の回
路（レイヤ１＋３＋４）をシミュレーション部５に送
る。シミュレーション部５におけるシミュレーションの
後、レイヤテーブル３を更新する。回路図作成部１は、
レイヤテーブル３を参照して、レイアウト設計用の回路
（レイヤ１＋２）をレイアウト設計部６に送る。
ト設計用の回路図を作成するときの人的ミスの介在を防
止する。 【解決手段】 回路図情報データベース２には、回路の
構成要素を複数のレイヤに分けた回路図が記憶されてい
る。これらのレイヤには、（１）回路の基本構成要素、
（２）電気的に理想の場合の配線、（３）配線などが有
する寄生素子、（４）回路外部に接続する信号源及び付
加回路、がある。レイヤテーブル３は、レイヤの組み合
わせを記憶する。回路図作成部１は、レイヤテーブル３
を参照して、回路図を作成し、シミュレーション用の回
路（レイヤ１＋３＋４）をシミュレーション部５に送
る。シミュレーション部５におけるシミュレーションの
後、レイヤテーブル３を更新する。回路図作成部１は、
レイヤテーブル３を参照して、レイアウト設計用の回路
（レイヤ１＋２）をレイアウト設計部６に送る。
Description
【０００１】
【発明の属する技術分野】本発明は、回路図エディタ、
回路図エディタの支援を受けて行う回路図作成方法及び
この方法を実現するためのプログラムを記録するコンピ
ュータ読み取り可能な記録媒体に関する。
回路図エディタの支援を受けて行う回路図作成方法及び
この方法を実現するためのプログラムを記録するコンピ
ュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】ＩＣ（Integrated Circuit）に形成され
る回路を設計するときには、トランジスタや抵抗などの
素子によって構成される回路の回路定数をシミュレーシ
ョンによって決定し、回路定数が決定したら、シミュレ
ーション用の回路図からレイアウト設計用の回路図を作
成し、このレイアウト設計用の回路図に基づいて、チッ
プ上に設計される回路のレイアウト設計を行う。
る回路を設計するときには、トランジスタや抵抗などの
素子によって構成される回路の回路定数をシミュレーシ
ョンによって決定し、回路定数が決定したら、シミュレ
ーション用の回路図からレイアウト設計用の回路図を作
成し、このレイアウト設計用の回路図に基づいて、チッ
プ上に設計される回路のレイアウト設計を行う。
【０００３】近年、ＣＡＤ（Computer Assisted Desig
n）技術が殊に進歩しており、これらのシミュレーショ
ン用の回路図やレイアウト設計用の回路図の作成は、一
般に、回路図エディタを用いて行われている。
n）技術が殊に進歩しており、これらのシミュレーショ
ン用の回路図やレイアウト設計用の回路図の作成は、一
般に、回路図エディタを用いて行われている。
【０００４】
【発明が解決しようとする課題】まず、回路のシミュレ
ーションを行う場合には、シミュレーション用の回路図
には、シミュレーションの精度を向上するために、ＩＣ
上の配線やボンディングパッド、ＩＤを実装するプリン
ト板の配線等の寄生素子を考慮し、シミュレーションを
行う回路に付加して回路特性の確認を行う必要がある。
また、信号源、付加回路なども付加する必要がある。
ーションを行う場合には、シミュレーション用の回路図
には、シミュレーションの精度を向上するために、ＩＣ
上の配線やボンディングパッド、ＩＤを実装するプリン
ト板の配線等の寄生素子を考慮し、シミュレーションを
行う回路に付加して回路特性の確認を行う必要がある。
また、信号源、付加回路なども付加する必要がある。
【０００５】これに対し、レイアウト設計は、シミュレ
ーション時に付加された寄生素子等を取り除いたレイア
ウト用の回路図を基にして行う必要がある。従って、レ
イアウト設計用の回路を作成するためには、シミュレー
ション設計用の回路図から寄生素子等を取り除く必要が
あるが、従来の回路図エディタでは、オペレータがキー
ボード、マウスなどの入力装置を操作することによって
寄生素子等を削除しなければならなかった。このため、
人的ミスが介在しやすく、シミュレーション用の回路図
からレイアウト設計用の回路図を確実に行うことができ
なかった。
ーション時に付加された寄生素子等を取り除いたレイア
ウト用の回路図を基にして行う必要がある。従って、レ
イアウト設計用の回路を作成するためには、シミュレー
ション設計用の回路図から寄生素子等を取り除く必要が
あるが、従来の回路図エディタでは、オペレータがキー
ボード、マウスなどの入力装置を操作することによって
寄生素子等を削除しなければならなかった。このため、
人的ミスが介在しやすく、シミュレーション用の回路図
からレイアウト設計用の回路図を確実に行うことができ
なかった。
【０００６】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、例えば、シミュレーショ
ン用の回路図を基にレイアウト設計用の回路図を作成す
るときに、人的ミスの介在を防止し、回路図の作成を容
易に行うことができる回路図エディタ、回路図作成方法
及びこの方法を実現するためのプログラムを記録したコ
ンピュータ読み取り可能な記録媒体を提供することを目
的とする。
るためになされたものであり、例えば、シミュレーショ
ン用の回路図を基にレイアウト設計用の回路図を作成す
るときに、人的ミスの介在を防止し、回路図の作成を容
易に行うことができる回路図エディタ、回路図作成方法
及びこの方法を実現するためのプログラムを記録したコ
ンピュータ読み取り可能な記録媒体を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる回路図エディタは、回
路の構成要素を複数のレイヤに分けた回路図を記憶する
回路図情報記憶手段と、前記回路図情報記憶手段に記憶
された回路図のレイヤから回路図を作成するためのレイ
ヤを指定する指定手段と、前記指定手段によって指定さ
れたレイヤを組み合わせて回路図を作成する回路図作成
手段と、を備えることを特徴とする。
め、本発明の第１の観点にかかる回路図エディタは、回
路の構成要素を複数のレイヤに分けた回路図を記憶する
回路図情報記憶手段と、前記回路図情報記憶手段に記憶
された回路図のレイヤから回路図を作成するためのレイ
ヤを指定する指定手段と、前記指定手段によって指定さ
れたレイヤを組み合わせて回路図を作成する回路図作成
手段と、を備えることを特徴とする。
【０００８】上記回路図エディタによれば、指定手段に
よるレイヤの指定を変えるだけで、回路図作成手段が作
成する回路を変えることができる。このため、ある用途
の回路図（例えば、シミュレーション用の回路図）に基
づいて他の用途の回路図（例えば、ＩＣのレイアウト設
計用の回路図）を作成するときに、人的ミスが介在する
ことを防ぐことができ、回路図の作成を容易に行える。
よるレイヤの指定を変えるだけで、回路図作成手段が作
成する回路を変えることができる。このため、ある用途
の回路図（例えば、シミュレーション用の回路図）に基
づいて他の用途の回路図（例えば、ＩＣのレイアウト設
計用の回路図）を作成するときに、人的ミスが介在する
ことを防ぐことができ、回路図の作成を容易に行える。
【０００９】上記回路図エディタにおいて、前記回路図
情報記憶手段に記憶されている複数のレイヤは、回路の
基本構成要素からなる第１のレイヤと、電気的に理想と
した場合の回路の基本構成要素間の配線とからなる第２
のレイヤと、回路の特性のシミュレーションのために回
路の基本構成要素に付加する要素からなる第３のレイヤ
と、を含むものとすることができる。
情報記憶手段に記憶されている複数のレイヤは、回路の
基本構成要素からなる第１のレイヤと、電気的に理想と
した場合の回路の基本構成要素間の配線とからなる第２
のレイヤと、回路の特性のシミュレーションのために回
路の基本構成要素に付加する要素からなる第３のレイヤ
と、を含むものとすることができる。
【００１０】このように前記回路図情報記憶手段に記憶
されている複数のレイヤが、第１から第３のレイヤを含
む場合に、前記指定手段は、前記第１のレイヤと前記第
３のレイヤとを指定し、前記回路図作成手段は、前記指
定手段による指定に従って、シミュレーション用の回路
図を作成するものとすることができる。
されている複数のレイヤが、第１から第３のレイヤを含
む場合に、前記指定手段は、前記第１のレイヤと前記第
３のレイヤとを指定し、前記回路図作成手段は、前記指
定手段による指定に従って、シミュレーション用の回路
図を作成するものとすることができる。
【００１１】また、前記指定手段は、前記第１のレイヤ
と前記第２のレイヤとを指定し、前記回路図作成手段
は、前記指定手段による指定に従って、半導体集積回路
のレイアウト設計用の回路図を作成するものとすること
もできる。
と前記第２のレイヤとを指定し、前記回路図作成手段
は、前記指定手段による指定に従って、半導体集積回路
のレイアウト設計用の回路図を作成するものとすること
もできる。
【００１２】これにより、例えば、第１のレイヤと第３
のレイヤとから作成したシミュレーション用の回路図で
回路特性のシミュレーションを行った後、前記指定手段
によるレイヤ指定を第１のレイヤと第２のレイヤに変え
れば、これだけで半導体集積回路のレイアウト設計用の
回路図を作成することができる。
のレイヤとから作成したシミュレーション用の回路図で
回路特性のシミュレーションを行った後、前記指定手段
によるレイヤ指定を第１のレイヤと第２のレイヤに変え
れば、これだけで半導体集積回路のレイアウト設計用の
回路図を作成することができる。
【００１３】なお、前記第１〜第３のレイヤは、それぞ
れ複数の（サブ）レイヤから構成されるものとしてもよ
い。また、第１のレイヤに含まれる基本構成要素は、素
子レベルのものだけでなく、オペアンプ等の素子の組み
合わせで構成される要素を含んでもよく、このような構
成要素の回路図を、同様に複数のレイヤ構成で回路図情
報記憶手段に記憶させておいてもよい。
れ複数の（サブ）レイヤから構成されるものとしてもよ
い。また、第１のレイヤに含まれる基本構成要素は、素
子レベルのものだけでなく、オペアンプ等の素子の組み
合わせで構成される要素を含んでもよく、このような構
成要素の回路図を、同様に複数のレイヤ構成で回路図情
報記憶手段に記憶させておいてもよい。
【００１４】上記目的を達成するため、本発明の第２の
観点にかかる回路図作成方法は、回路の構成要素を複数
のレイヤに分けた回路図から、回路図を作成するための
レイヤを指定するステップと、レイヤの指定に従って、
複数のレイヤに分けた回路図を組み合わせて回路図を作
成するステップと、を含むことを特徴とする。
観点にかかる回路図作成方法は、回路の構成要素を複数
のレイヤに分けた回路図から、回路図を作成するための
レイヤを指定するステップと、レイヤの指定に従って、
複数のレイヤに分けた回路図を組み合わせて回路図を作
成するステップと、を含むことを特徴とする。
【００１５】上記目的を達成するため、本発明の第３の
観点にかかるコンピュータ読み取り可能な記録媒体は、
回路の構成要素を複数のレイヤに分けた回路図から、回
路図を作成するためのレイヤを指定するステップと、レ
イヤの指定に従って、複数のレイヤに分けた回路図を組
み合わせて回路図を作成するステップと、を実現するプ
ログラムを記録することを特徴とする。
観点にかかるコンピュータ読み取り可能な記録媒体は、
回路の構成要素を複数のレイヤに分けた回路図から、回
路図を作成するためのレイヤを指定するステップと、レ
イヤの指定に従って、複数のレイヤに分けた回路図を組
み合わせて回路図を作成するステップと、を実現するプ
ログラムを記録することを特徴とする。
【００１６】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１７】図１は、この実施の形態にかかる回路図エ
ディタの機能構成を示す機能ブロック図である。この回
路図エディタは、例えば、ＥＷＳ（エンジニアワークス
テーション）上で実現され、回路図作成部１、回路図情
報データベース（ＤＢ）２、レイヤテーブル３、回路選
択部４、シミュレーション部５及びレイアウト設計部６
の各機能を備える。
ディタの機能構成を示す機能ブロック図である。この回
路図エディタは、例えば、ＥＷＳ（エンジニアワークス
テーション）上で実現され、回路図作成部１、回路図情
報データベース（ＤＢ）２、レイヤテーブル３、回路選
択部４、シミュレーション部５及びレイアウト設計部６
の各機能を備える。
【００１８】回路図作成部１は、プログラムを記憶する
メモリ及びこのプログラムを実行するＣＰＵ（中央処理
装置）によって構成され、回路図情報データベース２か
ら取り出した回路図情報の各レイヤを、レイヤテーブル
３の設定に従って重ね合わせた回路図を作成し、シミュ
レーション部５或いはレイアウト設計部６に送る。
メモリ及びこのプログラムを実行するＣＰＵ（中央処理
装置）によって構成され、回路図情報データベース２か
ら取り出した回路図情報の各レイヤを、レイヤテーブル
３の設定に従って重ね合わせた回路図を作成し、シミュ
レーション部５或いはレイアウト設計部６に送る。
【００１９】回路図情報データベース２は、ＥＷＳのハ
ードディスク内に記憶されるもので、複数のレイヤに分
けた回路図に関する情報を記憶している。回路図情報デ
ータベース２に記憶される各回路図のレイヤは、（１）
回路（例えば、増幅器）の基本構成要素（トランジス
タ、抵抗などの素子）からなる回路図、（２）基本構成
要素の間の配線を電気的に理想とした場合の各配線の等
価回路図、（３）基本構成要素の間の配線の電気的な分
布定数や寄生素子を考慮した場合の各配線の等価回路
図、（４）基本構成要素の外部に接続する信号源や電
源、接地回路、負荷回路及びそれに付随する寄生素子の
回路図、とからなる。各レイヤ間の接続は、各レイヤに
配置されたコネクションドットによって可能としてい
る。
ードディスク内に記憶されるもので、複数のレイヤに分
けた回路図に関する情報を記憶している。回路図情報デ
ータベース２に記憶される各回路図のレイヤは、（１）
回路（例えば、増幅器）の基本構成要素（トランジス
タ、抵抗などの素子）からなる回路図、（２）基本構成
要素の間の配線を電気的に理想とした場合の各配線の等
価回路図、（３）基本構成要素の間の配線の電気的な分
布定数や寄生素子を考慮した場合の各配線の等価回路
図、（４）基本構成要素の外部に接続する信号源や電
源、接地回路、負荷回路及びそれに付随する寄生素子の
回路図、とからなる。各レイヤ間の接続は、各レイヤに
配置されたコネクションドットによって可能としてい
る。
【００２０】レイヤテーブル３は、図２に示すように、
選択された回路図のレイヤのＩＤに対応付けて、各レイ
ヤを回路図作成部１が作成する回路図のレイヤとして選
択するかどうかのＯＮ／ＯＦＦフラグを記憶する。ＯＮ
／ＯＦＦフラグは、対応するレイヤを選択するときに
「１」、選択しないときに「０」に設定される。レイヤ
テーブル３は、また、各レイヤの構成要素（例えば、オ
ペアンプ）にサブサーキット（素子レベルでの回路）が
ある時には、サブサーキットに関する情報も記憶する。
サブサーキットは、回路図情報データベース１に記憶さ
れている他の回路図のレイヤによって指定される。な
お、図３において、サブサーキットの記憶欄が各レイヤ
に対して２つあるが、これらはそれぞれ、シミュレーシ
ョン用のサブサーキットとレイアウト設計用のサブサー
キットとを示している。
選択された回路図のレイヤのＩＤに対応付けて、各レイ
ヤを回路図作成部１が作成する回路図のレイヤとして選
択するかどうかのＯＮ／ＯＦＦフラグを記憶する。ＯＮ
／ＯＦＦフラグは、対応するレイヤを選択するときに
「１」、選択しないときに「０」に設定される。レイヤ
テーブル３は、また、各レイヤの構成要素（例えば、オ
ペアンプ）にサブサーキット（素子レベルでの回路）が
ある時には、サブサーキットに関する情報も記憶する。
サブサーキットは、回路図情報データベース１に記憶さ
れている他の回路図のレイヤによって指定される。な
お、図３において、サブサーキットの記憶欄が各レイヤ
に対して２つあるが、これらはそれぞれ、シミュレーシ
ョン用のサブサーキットとレイアウト設計用のサブサー
キットとを示している。
【００２１】回路選択部４は、マウスやキーボードなど
によって構成され、ユーザの入力に従って回路情報デー
タベース２に記憶されている回路図を選択する。回路選
択部４は、また、選択した回路図のレイヤの組み合わせ
をシミュレーション用のものとするかレイアウト設計用
のものとするかの指定も行い、この指定に従ってレイヤ
テーブル３のＯＮ／ＯＦＦフラグがセット／リセットさ
れる。
によって構成され、ユーザの入力に従って回路情報デー
タベース２に記憶されている回路図を選択する。回路選
択部４は、また、選択した回路図のレイヤの組み合わせ
をシミュレーション用のものとするかレイアウト設計用
のものとするかの指定も行い、この指定に従ってレイヤ
テーブル３のＯＮ／ＯＦＦフラグがセット／リセットさ
れる。
【００２２】シミュレーション部５は、プログラムを記
憶するメモリ及びこのプログラムを実行するＣＰＵによ
って構成され、回路図作成部１で作成したシミュレーシ
ョン用の回路を構成する各素子の回路定数を与え、シミ
ュレーションを行う。各素子の回路定数は、プログラム
の実行によって自動設定しても、ユーザがキーボードや
マウスを操作することによって与えてもよい。
憶するメモリ及びこのプログラムを実行するＣＰＵによ
って構成され、回路図作成部１で作成したシミュレーシ
ョン用の回路を構成する各素子の回路定数を与え、シミ
ュレーションを行う。各素子の回路定数は、プログラム
の実行によって自動設定しても、ユーザがキーボードや
マウスを操作することによって与えてもよい。
【００２３】レイアウト設計部６は、プログラムを記憶
するメモリ及びこのプログラムを実行するＣＰＵによっ
て構成され、回路図作成部１で作成したレイアウト設計
用の回路から半導体集積回路としてチップ上に形成する
回路のレイアウトを設計する。
するメモリ及びこのプログラムを実行するＣＰＵによっ
て構成され、回路図作成部１で作成したレイアウト設計
用の回路から半導体集積回路としてチップ上に形成する
回路のレイアウトを設計する。
【００２４】以下、この実施の形態にかかる回路図エデ
ィタによる回路設計の方法について、２つの具体例を基
にして説明する。
ィタによる回路設計の方法について、２つの具体例を基
にして説明する。
【００２５】（回路設計例１）この例では、回路選択部
４からの入力によって、回路図情報データベース２に記
憶されている回路図のうち、図３（ａ）〜（ｄ）に示す
４つのレイヤからなる回路図が選択されている。そし
て、レイヤテーブル３に各レイヤのＩＤ（レイヤ１〜レ
イヤ４）が記憶される。
４からの入力によって、回路図情報データベース２に記
憶されている回路図のうち、図３（ａ）〜（ｄ）に示す
４つのレイヤからなる回路図が選択されている。そし
て、レイヤテーブル３に各レイヤのＩＤ（レイヤ１〜レ
イヤ４）が記憶される。
【００２６】ここで、図３（ａ）に示すレイヤ１は、増
幅器を構成する素子及び素子間の配線のうちの寄生容量
等を無視できる配線とからなる。図３（ｂ）に示すレイ
ヤ２は、素子間の配線を電気的に理想とした場合の配線
の等価回路図からなる。図３（ｃ）に示すレイヤ３は、
素子間の配線の電気的な分布定数や寄生素子等を考慮し
た場合の配線の等価回路図からなる。図３（ｄ）に示す
レイヤ４は、レイヤ１の回路の外部に接続する信号源や
電源、接地回路、負荷回路及びそれに付随する寄生素子
の回路図からなる。レイヤ１〜レイヤ４の回路図中に
は、コネクションドットＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ
１、Ｃ２、Ｄ１、Ｄ２、Ｅ１、Ｅ２、Ｆ１、Ｆ２があ
り、コネクションドットが同一のもの同士で接続され
る。
幅器を構成する素子及び素子間の配線のうちの寄生容量
等を無視できる配線とからなる。図３（ｂ）に示すレイ
ヤ２は、素子間の配線を電気的に理想とした場合の配線
の等価回路図からなる。図３（ｃ）に示すレイヤ３は、
素子間の配線の電気的な分布定数や寄生素子等を考慮し
た場合の配線の等価回路図からなる。図３（ｄ）に示す
レイヤ４は、レイヤ１の回路の外部に接続する信号源や
電源、接地回路、負荷回路及びそれに付随する寄生素子
の回路図からなる。レイヤ１〜レイヤ４の回路図中に
は、コネクションドットＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ
１、Ｃ２、Ｄ１、Ｄ２、Ｅ１、Ｅ２、Ｆ１、Ｆ２があ
り、コネクションドットが同一のもの同士で接続され
る。
【００２７】回路設計のためには、まず、回路の回路定
数を決めるために、シミュレーションを行う。シミュレ
ーションを行う場合には、ユーザが回路選択部４から所
定の入力を行って、レイヤ１とレイヤ３とレイヤ４とを
選択する。これにより、レイヤテーブル３中のレイヤ
１、レイヤ３及びレイヤ４に対応するＯＮ／ＯＦＦフラ
グが「１」に、レイヤ２に対応するＯＮ／ＯＦＦフラグ
が「０」に設定される。
数を決めるために、シミュレーションを行う。シミュレ
ーションを行う場合には、ユーザが回路選択部４から所
定の入力を行って、レイヤ１とレイヤ３とレイヤ４とを
選択する。これにより、レイヤテーブル３中のレイヤ
１、レイヤ３及びレイヤ４に対応するＯＮ／ＯＦＦフラ
グが「１」に、レイヤ２に対応するＯＮ／ＯＦＦフラグ
が「０」に設定される。
【００２８】次に、回路図作成部１は、レイヤテーブル
３を参照して、レイヤ１、レイヤ３及びレイヤ４のそれ
ぞれの回路図を回路図情報データベース２から読み出
す。回路図作成部１は、コネクションドットに従って、
図４（ａ）に示すようなレイヤ１、レイヤ３及びレイヤ
４の各回路を接続したシミュレーション用の回路図を作
成し、作成した回路図をシミュレーション部５に送る。
３を参照して、レイヤ１、レイヤ３及びレイヤ４のそれ
ぞれの回路図を回路図情報データベース２から読み出
す。回路図作成部１は、コネクションドットに従って、
図４（ａ）に示すようなレイヤ１、レイヤ３及びレイヤ
４の各回路を接続したシミュレーション用の回路図を作
成し、作成した回路図をシミュレーション部５に送る。
【００２９】シミュレーション部５は、例えば、プログ
ラムの実行により回路図作成部１から渡されたシミュレ
ーション用の回路図中の各素子に回路定数を与え、与え
られた回路定数に従って回路の動作をシミュレーション
する。シミュレーション部５によって良好なシミュレー
ション結果が得られた場合には、その値に各素子の回路
定数を決定し、回路のシミュレーションを終了する。
ラムの実行により回路図作成部１から渡されたシミュレ
ーション用の回路図中の各素子に回路定数を与え、与え
られた回路定数に従って回路の動作をシミュレーション
する。シミュレーション部５によって良好なシミュレー
ション結果が得られた場合には、その値に各素子の回路
定数を決定し、回路のシミュレーションを終了する。
【００３０】シミュレーション部５による回路のシミュ
レーションが終了し、各素子の回路定数が決定される
と、シミュレーションに用いた回路図に基づいて、レイ
アウト設計用の回路図を作成する。この場合、ユーザ
は、回路選択部４から所定の入力を行って、レイヤ１と
レイヤ２とを選択する。これにより、レイヤテーブル３
中のレイヤ１及びレイヤ２に対応するＯＮ／ＯＦＦフラ
グが「１」に、レイヤ３及びレイヤ４に対応するＯＮ／
ＯＦＦフラグが「０」に設定される。
レーションが終了し、各素子の回路定数が決定される
と、シミュレーションに用いた回路図に基づいて、レイ
アウト設計用の回路図を作成する。この場合、ユーザ
は、回路選択部４から所定の入力を行って、レイヤ１と
レイヤ２とを選択する。これにより、レイヤテーブル３
中のレイヤ１及びレイヤ２に対応するＯＮ／ＯＦＦフラ
グが「１」に、レイヤ３及びレイヤ４に対応するＯＮ／
ＯＦＦフラグが「０」に設定される。
【００３１】次に、回路図作成部１は、レイヤテーブル
３を参照して、レイヤ１及びレイヤ２のそれぞれの回路
図を回路図情報データベース２から読み出す。回路図作
成部１は、コネクションドットに従って、図４（ｂ）に
示すようなレイヤ１及びレイヤ２の各回路を接続したレ
イアウト設計用の回路図を作成し、作成した回路図をレ
イアウト設計部６に送る。なお、このとき、シミュレー
ションで得られた各素子の回路定数も一緒にレイアウト
設計部６に送られる。
３を参照して、レイヤ１及びレイヤ２のそれぞれの回路
図を回路図情報データベース２から読み出す。回路図作
成部１は、コネクションドットに従って、図４（ｂ）に
示すようなレイヤ１及びレイヤ２の各回路を接続したレ
イアウト設計用の回路図を作成し、作成した回路図をレ
イアウト設計部６に送る。なお、このとき、シミュレー
ションで得られた各素子の回路定数も一緒にレイアウト
設計部６に送られる。
【００３２】レイアウト設計部６は、回路図作成部１か
らレイアウト設計用の回路図が渡されると、プログラム
に従ってこの回路図からＩＣの回路レイアウトを行う。
らレイアウト設計用の回路図が渡されると、プログラム
に従ってこの回路図からＩＣの回路レイアウトを行う。
【００３３】（回路設計例２）この例では、回路選択部
４からの入力によって、回路図情報データベース２に記
憶されている回路図のうち、図５（ａ）〜（ｄ）に示す
４つのレイヤからなる回路図が選択されている。そし
て、レイヤテーブル３に各レイヤのＩＤ（レイヤ１１〜
レイヤ１４）が記憶される。なお、レイヤ１１には、後
述するようにサブサーキットがある。
４からの入力によって、回路図情報データベース２に記
憶されている回路図のうち、図５（ａ）〜（ｄ）に示す
４つのレイヤからなる回路図が選択されている。そし
て、レイヤテーブル３に各レイヤのＩＤ（レイヤ１１〜
レイヤ１４）が記憶される。なお、レイヤ１１には、後
述するようにサブサーキットがある。
【００３４】ここで、図５（ａ）に示すレイヤ１１は、
２つの増幅器（ＡＭＰ１）からなる。図５（ｂ）に示す
レイヤ１２は、２つのＡＭＰ１間の配線を電気的に理想
とした場合の配線の等価回路図からなる。図５（ｃ）に
示すレイヤ１３は、２つの増幅器ＡＭＰ１間の配線の電
気的な分布定数や寄生素子等を考慮した場合の配線の等
価回路図からなる。図５（ｄ）に示すレイヤ１４は、レ
イヤ１の回路の外部に接続する信号源や電源、接地回
路、負荷回路及びそれに付随する寄生素子の回路図から
なる。これらのレイヤ１１〜１４もコネクションドット
が同一のもの同士で接続される。
２つの増幅器（ＡＭＰ１）からなる。図５（ｂ）に示す
レイヤ１２は、２つのＡＭＰ１間の配線を電気的に理想
とした場合の配線の等価回路図からなる。図５（ｃ）に
示すレイヤ１３は、２つの増幅器ＡＭＰ１間の配線の電
気的な分布定数や寄生素子等を考慮した場合の配線の等
価回路図からなる。図５（ｄ）に示すレイヤ１４は、レ
イヤ１の回路の外部に接続する信号源や電源、接地回
路、負荷回路及びそれに付随する寄生素子の回路図から
なる。これらのレイヤ１１〜１４もコネクションドット
が同一のもの同士で接続される。
【００３５】レイヤ１１のＡＭＰ１には、サブサーキッ
トが設定されている。ＡＭＰ１のサブサーキットのう
ち、シミュレーション用のものを図６（ａ）に、レイア
ウト設計用のものを図６（ｂ）に示す。これらはそれぞ
れ、回路設計例１で説明した、レイヤ（１＋３）、レイ
ヤ（１＋２）で構成される。また、この例では、レイヤ
テーブル３のレイヤ１に対応するサブサーキットの欄に
は、「１，３」と「１，２」とがそれぞれ記憶される。
トが設定されている。ＡＭＰ１のサブサーキットのう
ち、シミュレーション用のものを図６（ａ）に、レイア
ウト設計用のものを図６（ｂ）に示す。これらはそれぞ
れ、回路設計例１で説明した、レイヤ（１＋３）、レイ
ヤ（１＋２）で構成される。また、この例では、レイヤ
テーブル３のレイヤ１に対応するサブサーキットの欄に
は、「１，３」と「１，２」とがそれぞれ記憶される。
【００３６】次に、この例におけるシミュレーション用
の回路の作成方法について、説明する。この例でも、回
路設計例１と同様にして、回路図作成部１は、図７
（ａ）に示すようなレイヤ１１、レイヤ１３及びレイヤ
１４の各回路を接続した回路を設計する。ここで、レイ
アウトテーブル３には、ＡＭＰ１のシミュレーション用
のサブサーキットとしてレイヤ１、レイヤ３及びレイヤ
４が設定されている。
の回路の作成方法について、説明する。この例でも、回
路設計例１と同様にして、回路図作成部１は、図７
（ａ）に示すようなレイヤ１１、レイヤ１３及びレイヤ
１４の各回路を接続した回路を設計する。ここで、レイ
アウトテーブル３には、ＡＭＰ１のシミュレーション用
のサブサーキットとしてレイヤ１、レイヤ３及びレイヤ
４が設定されている。
【００３７】そこで、回路図作成部１は、さらに回路図
情報データベース２からレイヤ１、レイヤ３及びレイヤ
４の回路図を読み出し、各レイヤの回路を接続した図６
（ａ）に示すサブサーキットを作成する。さらに、図８
（ａ）に示すようなＡＭＰ１をサブサーキットに変換し
たシミュレーション用の回路図を作成し、シミュレーシ
ョン部５に送る。そして、シミュレーション部５では、
渡された回路図に従って回路設計例１と同様のシミュレ
ーションを行う。なお、回路定数は、サブサーキットに
置換前のＡＭＰ１に設定してもよい。この場合、ＡＭＰ
１に設定した回路定数に従って、各素子の回路定数が自
動的に設定される。
情報データベース２からレイヤ１、レイヤ３及びレイヤ
４の回路図を読み出し、各レイヤの回路を接続した図６
（ａ）に示すサブサーキットを作成する。さらに、図８
（ａ）に示すようなＡＭＰ１をサブサーキットに変換し
たシミュレーション用の回路図を作成し、シミュレーシ
ョン部５に送る。そして、シミュレーション部５では、
渡された回路図に従って回路設計例１と同様のシミュレ
ーションを行う。なお、回路定数は、サブサーキットに
置換前のＡＭＰ１に設定してもよい。この場合、ＡＭＰ
１に設定した回路定数に従って、各素子の回路定数が自
動的に設定される。
【００３８】次に、この例におけるレイアウト設計用の
回路の作成方法について、説明する。この例でも、回路
設計例１と同様にして、回路図作成部１は、図７（ｂ）
に示すようなレイヤ１１及びレイヤ１２の各回路を接続
した回路を設計する。ここで、レイアウトテーブル３に
は、ＡＭＰ１のシミュレーション用のサブサーキットと
してレイヤ１及びレイヤ２が設定されている。
回路の作成方法について、説明する。この例でも、回路
設計例１と同様にして、回路図作成部１は、図７（ｂ）
に示すようなレイヤ１１及びレイヤ１２の各回路を接続
した回路を設計する。ここで、レイアウトテーブル３に
は、ＡＭＰ１のシミュレーション用のサブサーキットと
してレイヤ１及びレイヤ２が設定されている。
【００３９】そこで、回路図作成部１は、さらに回路図
情報データベース２からレイヤ１及びレイヤ４２回路図
を読み出し、各レイヤの回路を接続した図６（ｂ）に示
すサブサーキットを作成する。さらに、図８（ｂ）に示
すようなＡＭＰ１をサブサーキットに変換したレイアウ
ト設計用の回路図を作成し、レイアウト設計部６に送
る。そして、レイアウト設計部６では、渡された回路図
に従って回路設計例１と同様にＩＣの回路レイアウトを
行う。
情報データベース２からレイヤ１及びレイヤ４２回路図
を読み出し、各レイヤの回路を接続した図６（ｂ）に示
すサブサーキットを作成する。さらに、図８（ｂ）に示
すようなＡＭＰ１をサブサーキットに変換したレイアウ
ト設計用の回路図を作成し、レイアウト設計部６に送
る。そして、レイアウト設計部６では、渡された回路図
に従って回路設計例１と同様にＩＣの回路レイアウトを
行う。
【００４０】以上説明したように、この実施の形態にか
かる回路図エディタでは、シミュレーションの終了した
シミュレーション用の回路図からレイアウト設計用の回
路図を作成するときに、回路選択部４によってレイヤの
選択を変えて、レイヤテーブル３に登録するだけでよ
い。このため、レイアウト設計用の回路図を作成すると
きの人的ミスの混入を防ぐことができ、しかも、レイア
ウト設計用の回路図の作成が容易にできる。
かる回路図エディタでは、シミュレーションの終了した
シミュレーション用の回路図からレイアウト設計用の回
路図を作成するときに、回路選択部４によってレイヤの
選択を変えて、レイヤテーブル３に登録するだけでよ
い。このため、レイアウト設計用の回路図を作成すると
きの人的ミスの混入を防ぐことができ、しかも、レイア
ウト設計用の回路図の作成が容易にできる。
【００４１】また、回路設計例２で示したように、レイ
ヤ内に素子レベルでない構成要素を含んでも、これをサ
ブサーキットに置換可能としているので、シミュレーシ
ョン用の回路図からレイアウト設計用の回路図を作成す
ることができる。
ヤ内に素子レベルでない構成要素を含んでも、これをサ
ブサーキットに置換可能としているので、シミュレーシ
ョン用の回路図からレイアウト設計用の回路図を作成す
ることができる。
【００４２】上記の実施の形態では、回路図情報データ
ベース２に記憶される各回路図のレイヤは、（１）回路
の基本構成要素からなる回路図、（２）基本構成要素の
間の配線を電気的に理想とした場合の各配線の等価回路
図、（３）基本構成要素の間の配線の電気的な分布定数
や寄生素子を考慮した場合の各配線の等価回路図、
（４）基本構成要素の外部に接続する信号源や電源、接
地回路、負荷回路及びそれに付随する寄生素子の回路図
の４つとしていた。しかしながら、レイヤの構成はこれ
に限らない。例えば、上記の（３）及び（４）は、いず
れもシミュレーション用の回路図の作成時に用いられる
ので、これらを１つのレイヤにまとめてもよい。
ベース２に記憶される各回路図のレイヤは、（１）回路
の基本構成要素からなる回路図、（２）基本構成要素の
間の配線を電気的に理想とした場合の各配線の等価回路
図、（３）基本構成要素の間の配線の電気的な分布定数
や寄生素子を考慮した場合の各配線の等価回路図、
（４）基本構成要素の外部に接続する信号源や電源、接
地回路、負荷回路及びそれに付随する寄生素子の回路図
の４つとしていた。しかしながら、レイヤの構成はこれ
に限らない。例えば、上記の（３）及び（４）は、いず
れもシミュレーション用の回路図の作成時に用いられる
ので、これらを１つのレイヤにまとめてもよい。
【００４３】上記の実施の形態では、シミュレーション
及びレイアウト設計を行う回路の例として、アナログ回
路である増幅器を挙げた。しかしながら、本発明は、増
幅器以外の回路（例えば、変復調回路）や、さらにはゲ
ート回路やフリップフロップの組み合わせで構成される
デジタル回路のシミュレーション及びレイアウト設計に
も適用することができる。
及びレイアウト設計を行う回路の例として、アナログ回
路である増幅器を挙げた。しかしながら、本発明は、増
幅器以外の回路（例えば、変復調回路）や、さらにはゲ
ート回路やフリップフロップの組み合わせで構成される
デジタル回路のシミュレーション及びレイアウト設計に
も適用することができる。
【００４４】上記の実施の形態では、本発明を単一のコ
ンピュータ（上記の例では、ＥＷＳ）によって実現した
場合について説明した。しかしながら、本発明は、ＬＡ
Ｎ（Local Area Network）或いはＷＡＮ（Wide Area Ne
twork）を介して接続されたクライアントサーバシステ
ムで実現してもよい。この場合、クライアントマシンに
回路選択部を設け、選択した回路に関する情報をパラメ
ータとしてサーバマシンに処理を依頼し、サーバマシン
で処理した結果をクライアントマシンに返せばよい。
ンピュータ（上記の例では、ＥＷＳ）によって実現した
場合について説明した。しかしながら、本発明は、ＬＡ
Ｎ（Local Area Network）或いはＷＡＮ（Wide Area Ne
twork）を介して接続されたクライアントサーバシステ
ムで実現してもよい。この場合、クライアントマシンに
回路選択部を設け、選択した回路に関する情報をパラメ
ータとしてサーバマシンに処理を依頼し、サーバマシン
で処理した結果をクライアントマシンに返せばよい。
【００４５】上記の実施の形態では、回路図作成部１、
シミュレーション部５及びレイアウト設計部６を実現す
るためのプログラムは、ＥＷＳ内のメモリに記憶されて
いるものとしていた。しかしながら、これらのプログラ
ムの一部またはすべては、ＣＤ−ＲＯＭやフロッピーデ
ィスクなどのコンピュータ読み取り可能な記録媒体に格
納して配布してもよい。また、このようなプログラムを
記録する記録媒体を、さらに回路図情報データベース２
を記憶するための媒体として用いてもよい。
シミュレーション部５及びレイアウト設計部６を実現す
るためのプログラムは、ＥＷＳ内のメモリに記憶されて
いるものとしていた。しかしながら、これらのプログラ
ムの一部またはすべては、ＣＤ−ＲＯＭやフロッピーデ
ィスクなどのコンピュータ読み取り可能な記録媒体に格
納して配布してもよい。また、このようなプログラムを
記録する記録媒体を、さらに回路図情報データベース２
を記憶するための媒体として用いてもよい。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
例えば、シミュレーション用の回路図からレイアウト設
計用の回路図を作成する場合に、レイヤの選択を変える
だけでよいので、人的ミスの介在を防ぐことが可能とな
り、レイアウト設計用の回路図の作成が容易に行える。
例えば、シミュレーション用の回路図からレイアウト設
計用の回路図を作成する場合に、レイヤの選択を変える
だけでよいので、人的ミスの介在を防ぐことが可能とな
り、レイアウト設計用の回路図の作成が容易に行える。
【図１】本発明の実施の形態にかかる回路図エディタの
機能構成を示す機能ブロック図である。
機能構成を示す機能ブロック図である。
【図２】図１のレイヤテーブルの例を示す図である。
【図３】（ａ）〜（ｄ）は、回路設計の第１の例におけ
る各レイヤを示す図である。
る各レイヤを示す図である。
【図４】（ａ）はシミュレーション用として使用される
図３のレイヤ（１＋３＋４）の回路図、（ｂ）はレイア
ウト設計用として使用される図３のレイヤ（１＋２）の
回路図である。
図３のレイヤ（１＋３＋４）の回路図、（ｂ）はレイア
ウト設計用として使用される図３のレイヤ（１＋２）の
回路図である。
【図５】（ａ）〜（ｄ）は、回路設計の第２の例におけ
る各レイヤを示す図である。
る各レイヤを示す図である。
【図６】図５（ａ）のアンプを構成するサブサーキット
を示す図であり、（ａ）はシミュレーション用、（ｂ）
はレイアウト設計用のものを示す。
を示す図であり、（ａ）はシミュレーション用、（ｂ）
はレイアウト設計用のものを示す。
【図７】（ａ）は図５のレイヤ（１１＋１３＋１４）の
回路図、（ｂ）は図５のレイヤ（１１＋１２）の回路図
である。
回路図、（ｂ）は図５のレイヤ（１１＋１２）の回路図
である。
【図８】図７のアンプをサブサーキットに展開した回路
図であり、（ａ）はシミュレーション用、（ｂ）はレイ
アウト設計用のものを示す。
図であり、（ａ）はシミュレーション用、（ｂ）はレイ
アウト設計用のものを示す。
１ 回路図作成部 ２ 回路図情報データベース（ＤＢ） ３ レイヤテーブル ４ 回路選択部 ５ シミュレーション部 ６ レイアウト設計部
Claims (6)
- 【請求項１】回路の構成要素を複数のレイヤに分けた回
路図を記憶する回路図情報記憶手段と、 前記回路図情報記憶手段に記憶された回路図のレイヤか
ら回路図を作成するためのレイヤを指定する指定手段
と、 前記指定手段によって指定されたレイヤを組み合わせて
回路図を作成する回路図作成手段と、を備えることを特
徴とする回路図エディタ。 - 【請求項２】前記回路図情報記憶手段に記憶されている
複数のレイヤは、回路の基本構成要素からなる第１のレ
イヤと、電気的に理想とした場合の回路の基本構成要素
間の配線とからなる第２のレイヤと、回路の特性のシミ
ュレーションのために回路の基本構成要素に付加する要
素からなる第３のレイヤと、を含むことを特徴とする請
求項１に記載の回路図エディタ。 - 【請求項３】前記指定手段は、前記第１のレイヤと前記
第３のレイヤとを指定し、 前記回路図作成手段は、前記指定手段による指定に従っ
て、シミュレーション用の回路図を作成することを特徴
とする請求項２に記載の回路図エディタ。 - 【請求項４】前記指定手段は、前記第１のレイヤと前記
第２のレイヤとを指定し、 前記回路図作成手段は、前記指定手段による指定に従っ
て、半導体集積回路のレイアウト設計用の回路図を作成
することを特徴とする請求項２または３に記載の回路図
エディタ。 - 【請求項５】回路の構成要素を複数のレイヤに分けた回
路図から、回路図を作成するためのレイヤを指定するス
テップと、 レイヤの指定に従って、複数のレイヤに分けた回路図を
組み合わせて回路図を作成するステップと、を含むこと
を特徴とする回路図作成方法。 - 【請求項６】回路の構成要素を複数のレイヤに分けた回
路図から、回路図を作成するためのレイヤを指定するス
テップと、 レイヤの指定に従って、複数のレイヤに分けた回路図を
組み合わせて回路図を作成するステップと、を実現する
プログラムを記録することを特徴とするコンピュータ読
み取り可能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107295A JP3139451B2 (ja) | 1998-04-17 | 1998-04-17 | 回路図エディタ、回路図作成方法及び記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107295A JP3139451B2 (ja) | 1998-04-17 | 1998-04-17 | 回路図エディタ、回路図作成方法及び記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306210A true JPH11306210A (ja) | 1999-11-05 |
| JP3139451B2 JP3139451B2 (ja) | 2001-02-26 |
Family
ID=14455491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107295A Expired - Fee Related JP3139451B2 (ja) | 1998-04-17 | 1998-04-17 | 回路図エディタ、回路図作成方法及び記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139451B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413701B1 (ko) * | 2000-07-04 | 2003-12-31 | 야자키 소교 가부시키가이샤 | 전기 배선 시뮬레이션 디바이스 및 전기 배선 시뮬레이션디바이스용 기록매체를 기록한 시뮬레이션 프로그램 |
| JP2008140302A (ja) * | 2006-12-05 | 2008-06-19 | Fujitsu Ltd | Ｃａｄ装置およびｃａｄプログラム |
| JP2008140303A (ja) * | 2006-12-05 | 2008-06-19 | Fujitsu Ltd | Ｃａｄ装置およびｃａｄプログラム |
-
1998
- 1998-04-17 JP JP10107295A patent/JP3139451B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413701B1 (ko) * | 2000-07-04 | 2003-12-31 | 야자키 소교 가부시키가이샤 | 전기 배선 시뮬레이션 디바이스 및 전기 배선 시뮬레이션디바이스용 기록매체를 기록한 시뮬레이션 프로그램 |
| JP2008140302A (ja) * | 2006-12-05 | 2008-06-19 | Fujitsu Ltd | Ｃａｄ装置およびｃａｄプログラム |
| JP2008140303A (ja) * | 2006-12-05 | 2008-06-19 | Fujitsu Ltd | Ｃａｄ装置およびｃａｄプログラム |
| US8140988B2 (en) | 2006-12-05 | 2012-03-20 | Fujitsu Limited | CAD apparatus, method of editing graphic data, and computer product |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139451B2 (ja) | 2001-02-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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