JPH11306021A - 複数のパイプライン処理機構を有するデータ処理装置 - Google Patents
複数のパイプライン処理機構を有するデータ処理装置Info
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- JPH11306021A JPH11306021A JP10110616A JP11061698A JPH11306021A JP H11306021 A JPH11306021 A JP H11306021A JP 10110616 A JP10110616 A JP 10110616A JP 11061698 A JP11061698 A JP 11061698A JP H11306021 A JPH11306021 A JP H11306021A
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- 238000000034 method Methods 0.000 claims description 17
- 230000001419 dependent effect Effects 0.000 abstract 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】
【課題】メモリアクセスパイプラインと演算パイプライ
ンを持つデータ処理装置において、メモリアクセスを含
む演算命令を効率よく実行する。 【解決手段】メモリアクセスパイプラインおよび演算パ
イプラインへの命令投入前の段階ではメモリアクセスを
含む演算命令の解析・展開を行わず、メモリアクセスパ
イプラインへメモリアクセスを含む演算命令を投入した
後に、メモリアクセスパイプライン内にてメモリアクセ
スを含む演算命令の解析・展開を行う。
ンを持つデータ処理装置において、メモリアクセスを含
む演算命令を効率よく実行する。 【解決手段】メモリアクセスパイプラインおよび演算パ
イプラインへの命令投入前の段階ではメモリアクセスを
含む演算命令の解析・展開を行わず、メモリアクセスパ
イプラインへメモリアクセスを含む演算命令を投入した
後に、メモリアクセスパイプライン内にてメモリアクセ
スを含む演算命令の解析・展開を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに独立に動作
するメモリアクセスパイプラインと演算パイプラインと
を持つデータ処理装置に関し、特に、メモリアクセスを
含む演算命令を有するようなＣＩＳＣ型スーパスカラ方
式のプロセサ等に関するものである。
するメモリアクセスパイプラインと演算パイプラインと
を持つデータ処理装置に関し、特に、メモリアクセスを
含む演算命令を有するようなＣＩＳＣ型スーパスカラ方
式のプロセサ等に関するものである。
【０００２】
【従来技術】図９は、ＣＩＳＣ型スーパスカラ方式のプ
ロセサの従来の構成例を示す図である。命令は、命令バ
ッファ１０１から命令デコードユニット１０３へ送ら
れ、そこで意味解析処理、リソースのチェックおよび確
保処理、命令の展開処理が実行される。複雑な命令（例
えば、一回のメモリアクセスでは処理できない大量のデ
ータについて演算操作をおこなうメモリアクセス演算命
令等）に関しては、命令展開処理に複数サイクルを要す
るため、一つの命令が複数サイクルの間、命令デコード
ユニット１０３に繰り返して滞在することがある。命令
バッファ１０２は、複雑な命令用の命令バッファであ
る。
ロセサの従来の構成例を示す図である。命令は、命令バ
ッファ１０１から命令デコードユニット１０３へ送ら
れ、そこで意味解析処理、リソースのチェックおよび確
保処理、命令の展開処理が実行される。複雑な命令（例
えば、一回のメモリアクセスでは処理できない大量のデ
ータについて演算操作をおこなうメモリアクセス演算命
令等）に関しては、命令展開処理に複数サイクルを要す
るため、一つの命令が複数サイクルの間、命令デコード
ユニット１０３に繰り返して滞在することがある。命令
バッファ１０２は、複雑な命令用の命令バッファであ
る。
【０００３】複雑な命令に関しては、最初、命令バッフ
ァ１０１に投入された命令が、命令デコードユニット１
０３へ送られ、それ以後は、命令デコードユニット１０
３→命令バッファ１０２→命令デコードユニット１０３
→命令バッファ１０２→命令デコードユニット１０３→
・・・というように、複数サイクルにわたって命令展
開処理が行われることになる。例えば、一回のメモリア
クセスでは処理しきれない大量のメモリデータ領域への
アクセスを行う場合には、メモリアクセス可能なデータ
長の命令を繰り返して生成するために、上記のサイクル
を繰り返し実行する。
ァ１０１に投入された命令が、命令デコードユニット１
０３へ送られ、それ以後は、命令デコードユニット１０
３→命令バッファ１０２→命令デコードユニット１０３
→命令バッファ１０２→命令デコードユニット１０３→
・・・というように、複数サイクルにわたって命令展
開処理が行われることになる。例えば、一回のメモリア
クセスでは処理しきれない大量のメモリデータ領域への
アクセスを行う場合には、メモリアクセス可能なデータ
長の命令を繰り返して生成するために、上記のサイクル
を繰り返し実行する。
【０００４】メモリアクセス演算命令に関しては、命令
デコードユニット１０３で解析処理された後、メモリア
クセスパイプライン側のリザベーションステーション
（ＲＳ）１０４と、演算パイプライン側のリザベーショ
ンステーション（ＲＳ）１０５の両方に命令が送出され
る。メモリアクセスパイプライン側ではアドレス計算ユ
ニット１０６でメモリアクセスのためのアドレス計算が
行われ、メモリアクセスユニット１０７でメモリアクセ
スが行われる。メモリアクセスユニット１０７で得られ
たデータは、レジスタファイル１０８へ書き込まれる。
デコードユニット１０３で解析処理された後、メモリア
クセスパイプライン側のリザベーションステーション
（ＲＳ）１０４と、演算パイプライン側のリザベーショ
ンステーション（ＲＳ）１０５の両方に命令が送出され
る。メモリアクセスパイプライン側ではアドレス計算ユ
ニット１０６でメモリアクセスのためのアドレス計算が
行われ、メモリアクセスユニット１０７でメモリアクセ
スが行われる。メモリアクセスユニット１０７で得られ
たデータは、レジスタファイル１０８へ書き込まれる。
【０００５】一方、メモリアクセス演算命令から展開さ
れた命令であって、命令デコードユニット１０３から演
算パイプライン側のリザベーションステーション（Ｒ
Ｓ）１０５に送られた命令は、そのリザベーションステ
ーション（ＲＳ）１０５において、レジスタファイル１
０８にメモリからのデータが書き込まれるのを待つ。レ
ジスタファイル１０８にメモリからのデータが入った後
に、リザベーションステーション（ＲＳ）１０５から演
算ユニット１０９へ命令が送られる。その後、演算ユニ
ット１０９ではレジスタファイル１０８内のデータにつ
いて演算操作を実行する。
れた命令であって、命令デコードユニット１０３から演
算パイプライン側のリザベーションステーション（Ｒ
Ｓ）１０５に送られた命令は、そのリザベーションステ
ーション（ＲＳ）１０５において、レジスタファイル１
０８にメモリからのデータが書き込まれるのを待つ。レ
ジスタファイル１０８にメモリからのデータが入った後
に、リザベーションステーション（ＲＳ）１０５から演
算ユニット１０９へ命令が送られる。その後、演算ユニ
ット１０９ではレジスタファイル１０８内のデータにつ
いて演算操作を実行する。
【０００６】図９において、リザベーションステーショ
ン（ＲＳ）１０４、アドレス計算ユニット１０６、メモ
リアクセスユニット１０７がメモリアクセスパイプライ
ンを構成し、リザベーションステーション（ＲＳ）１０
５、演算ユニット１０９が演算パイプラインを構成して
いる。従来のＣＩＳＣ型スーパスカラ方式のプロセサで
は、(1) メモリアクセスを含む演算命令を解析して、メ
モリアクセス可能なデータ長の命令へ変換する処理と、
(2) メモリアクセスで得たデータを使用して行う演算命
令に分解する処理とを、上記したように命令のディスパ
ッチ（ｄｉｓｐａｔｃｈ）前、すなわちリザベーション
ステーション（ＲＳ）１０４、１０５への命令投入前に
行うようにしている。
ン（ＲＳ）１０４、アドレス計算ユニット１０６、メモ
リアクセスユニット１０７がメモリアクセスパイプライ
ンを構成し、リザベーションステーション（ＲＳ）１０
５、演算ユニット１０９が演算パイプラインを構成して
いる。従来のＣＩＳＣ型スーパスカラ方式のプロセサで
は、(1) メモリアクセスを含む演算命令を解析して、メ
モリアクセス可能なデータ長の命令へ変換する処理と、
(2) メモリアクセスで得たデータを使用して行う演算命
令に分解する処理とを、上記したように命令のディスパ
ッチ（ｄｉｓｐａｔｃｈ）前、すなわちリザベーション
ステーション（ＲＳ）１０４、１０５への命令投入前に
行うようにしている。
【０００７】
【発明が解決しようとする課題】従来の方式では、複雑
な命令をディスパッチ前に展開しているため、以下のよ
うな問題が生じていた。 (1) 命令の展開を行う部分は、命令の展開をともなわな
い命令をも含めて、全ての命令が通過する場所である。
命令の展開に時間がかかる場合には、その展開を要する
命令よりも早期に実行される可能性のある、その他の命
令の実行タイミングを遅らせることになる。 (2) ディスパッチの前の時点で命令が展開されるため
に、「メモリから受け取った命令を参照する命令」（メ
モリアクセス演算命令）は、メモリアクセスパイプライ
ンと演算パイプラインの双方へ送られる。演算パイプラ
イン内の実行待ちバッファであるところのリザベーショ
ンステーション（ＲＳ）にメモリアクセス演算命令が保
持されるため、それらの命令のためにリザベーションス
テーション（ＲＳ）のエントリが使用される。そのため
リザベーションステーション（ＲＳ）のエントリが不足
し、後続の「レジスタからデータを参照して実行する演
算命令」（レジスタ演算命令）の送付が止まる場合があ
る。メモリアクセスには時間がかかるため、データ待ち
が生じて、演算パイプラインのリザベーションステーシ
ョン（ＲＳ）に保持されているメモリアクセス演算命令
かそのリザベーションステーション（ＲＳ）に長く留ま
る可能性が高い。その分だけ、後続のレジスタ演算命令
の実行を妨げる可能性が高い。
な命令をディスパッチ前に展開しているため、以下のよ
うな問題が生じていた。 (1) 命令の展開を行う部分は、命令の展開をともなわな
い命令をも含めて、全ての命令が通過する場所である。
命令の展開に時間がかかる場合には、その展開を要する
命令よりも早期に実行される可能性のある、その他の命
令の実行タイミングを遅らせることになる。 (2) ディスパッチの前の時点で命令が展開されるため
に、「メモリから受け取った命令を参照する命令」（メ
モリアクセス演算命令）は、メモリアクセスパイプライ
ンと演算パイプラインの双方へ送られる。演算パイプラ
イン内の実行待ちバッファであるところのリザベーショ
ンステーション（ＲＳ）にメモリアクセス演算命令が保
持されるため、それらの命令のためにリザベーションス
テーション（ＲＳ）のエントリが使用される。そのため
リザベーションステーション（ＲＳ）のエントリが不足
し、後続の「レジスタからデータを参照して実行する演
算命令」（レジスタ演算命令）の送付が止まる場合があ
る。メモリアクセスには時間がかかるため、データ待ち
が生じて、演算パイプラインのリザベーションステーシ
ョン（ＲＳ）に保持されているメモリアクセス演算命令
かそのリザベーションステーション（ＲＳ）に長く留ま
る可能性が高い。その分だけ、後続のレジスタ演算命令
の実行を妨げる可能性が高い。
【０００８】本発明は、上記問題点を解決し、メモリア
クセス演算命令の実行時においても演算パイプラインを
効率よく使用できるようにすることを目的とする。
クセス演算命令の実行時においても演算パイプラインを
効率よく使用できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の態様は以
下の構成を採る。複数のパイプライン処理機構を有する
データ処理装置であって、メモリアクセスを行うための
メモリアクセスパイプラインと、演算処理を行うための
演算パイプラインと、メモリアクセスパイプライン内に
設けられ、メモリアクセスを含む演算命令を解析し、展
開する手段とを備え、メモリアクセスパイプラインおよ
び演算パイプラインへの命令投入前の段階ではメモリア
クセスを含む演算命令の解析・展開を行わず、メモリア
クセスパイプラインへメモリアクセスを含む演算命令を
投入した後に、メモリアクセスパイプライン内にてメモ
リアクセスを含む演算命令の解析・展開を行う。
下の構成を採る。複数のパイプライン処理機構を有する
データ処理装置であって、メモリアクセスを行うための
メモリアクセスパイプラインと、演算処理を行うための
演算パイプラインと、メモリアクセスパイプライン内に
設けられ、メモリアクセスを含む演算命令を解析し、展
開する手段とを備え、メモリアクセスパイプラインおよ
び演算パイプラインへの命令投入前の段階ではメモリア
クセスを含む演算命令の解析・展開を行わず、メモリア
クセスパイプラインへメモリアクセスを含む演算命令を
投入した後に、メモリアクセスパイプライン内にてメモ
リアクセスを含む演算命令の解析・展開を行う。
【００１０】本発明の第２の態様は以下の構成を採る。
第１の態様のデータ処理装置において、メモリアクセス
パイプライン内における、メモリアクセスを含む演算命
令の展開が複数サイクルにわたる場合、メモリアクセス
パイプラインへの後続命令の投入を停止する。本発明の
第３の態様は以下の構成を採る。
第１の態様のデータ処理装置において、メモリアクセス
パイプライン内における、メモリアクセスを含む演算命
令の展開が複数サイクルにわたる場合、メモリアクセス
パイプラインへの後続命令の投入を停止する。本発明の
第３の態様は以下の構成を採る。
【００１１】第１または第２の態様のデータ処理装置に
おいて、メモリアクセスを含む演算命令によりメモリか
ら読み出されたデータを保持するためのリソースを確保
し、リソース内に保持されたデータを演算パイプライン
へ送出する手段を備える。本発明の第４の態様は以下の
構成を採る。第３の態様のデータ処理装置において、リ
ソースを確保できなかった場合に、リソースが空くまで
状態を保持したまま、待ち状態になる。
おいて、メモリアクセスを含む演算命令によりメモリか
ら読み出されたデータを保持するためのリソースを確保
し、リソース内に保持されたデータを演算パイプライン
へ送出する手段を備える。本発明の第４の態様は以下の
構成を採る。第３の態様のデータ処理装置において、リ
ソースを確保できなかった場合に、リソースが空くまで
状態を保持したまま、待ち状態になる。
【００１２】本発明の第５の態様は以下の構成を採る。
第１の態様から第４の態様のいずれかのデータ処理装置
において、メモリから読み出されたデータを受け取り、
そのデータを参照して演算するメモリデータ参照演算命
令を、メモリアクセスパイプライン側から演算パイプラ
イン内の演算ユニットへ送出する手段を備える。
第１の態様から第４の態様のいずれかのデータ処理装置
において、メモリから読み出されたデータを受け取り、
そのデータを参照して演算するメモリデータ参照演算命
令を、メモリアクセスパイプライン側から演算パイプラ
イン内の演算ユニットへ送出する手段を備える。
【００１３】本発明の第６の態様は以下の構成を採る。
第５の態様のデータ処理装置において、メモリアクセス
パイプラインから送出されるメモリデータ参照演算命令
と、演算パイプラインの先頭部から入力される命令との
間の優先順位を判定し、演算対象の命令を決定する手段
を備える。
第５の態様のデータ処理装置において、メモリアクセス
パイプラインから送出されるメモリデータ参照演算命令
と、演算パイプラインの先頭部から入力される命令との
間の優先順位を判定し、演算対象の命令を決定する手段
を備える。
【００１４】
【発明の実施の形態】図１は、本発明の１実施例のデー
タ処理装置の構成図である。本発明の１実施例のデータ
処理装置は、命令バッファ１、命令デコードユニット
２、命令デコードユニット出力回路３、メモリアクセス
パイプライン側のリザベーションステーション（ＲＳ）
４、演算パイプライン側のリザベーションステーション
（ＲＳ）５、アドレス計算ユニット６、アドレス計算ユ
ニット入力回路７、メモリアクセス待機ユニット８、メ
モリアクセス待機ユニット入力回路９、メモリアクセス
ユニット１０、読出データ保持ユニット１１、読出デー
タ保持ユニット出力回路１２、演算ユニット１３、演算
ユニット入力回路１４、演算ユニット出力回路１５、レ
ジスタファイル１６により構成される。
タ処理装置の構成図である。本発明の１実施例のデータ
処理装置は、命令バッファ１、命令デコードユニット
２、命令デコードユニット出力回路３、メモリアクセス
パイプライン側のリザベーションステーション（ＲＳ）
４、演算パイプライン側のリザベーションステーション
（ＲＳ）５、アドレス計算ユニット６、アドレス計算ユ
ニット入力回路７、メモリアクセス待機ユニット８、メ
モリアクセス待機ユニット入力回路９、メモリアクセス
ユニット１０、読出データ保持ユニット１１、読出デー
タ保持ユニット出力回路１２、演算ユニット１３、演算
ユニット入力回路１４、演算ユニット出力回路１５、レ
ジスタファイル１６により構成される。
【００１５】リザベーションステーション（ＲＳ）４、
アドレス計算ユニット入力回路７、メモリアクセス待機
ユニット８、メモリアクセスユニット１０、読出データ
保持ユニット１１がメモリアクセスパイプラインの主要
部を構成する。また、リザベーションステーション（Ｒ
Ｓ）５、演算ユニット１３が演算パイプラインの主要部
を構成する。
アドレス計算ユニット入力回路７、メモリアクセス待機
ユニット８、メモリアクセスユニット１０、読出データ
保持ユニット１１がメモリアクセスパイプラインの主要
部を構成する。また、リザベーションステーション（Ｒ
Ｓ）５、演算ユニット１３が演算パイプラインの主要部
を構成する。
【００１６】本発明において設けられる主要ユニットで
ある、アドレス計算ユニット６、メモリアクセス待機ユ
ニット８、読出データ保持ユニット１１の機能を説明す
る。アドレス計算ユニット６は、アクセスするメモリア
ドレスをレジスタ（ベースレジスタ／インデクスレジス
タ）と即値から計算する機能と、命令の意味を解析する
機能を持つ。メモリへのアクセスが複数回必要な命令に
対しては、命令の展開動作を行う。複数回生じるメモリ
へのアクセスには、データ読み出しアクセスとデータ書
き込みアクセスとが連続する場合が含まれる。これは、
データを読み出してきたアドレスに、演算結果を書き込
むアクセスがある場合、２つのメモリアクセスが生じる
ことを意味する。
ある、アドレス計算ユニット６、メモリアクセス待機ユ
ニット８、読出データ保持ユニット１１の機能を説明す
る。アドレス計算ユニット６は、アクセスするメモリア
ドレスをレジスタ（ベースレジスタ／インデクスレジス
タ）と即値から計算する機能と、命令の意味を解析する
機能を持つ。メモリへのアクセスが複数回必要な命令に
対しては、命令の展開動作を行う。複数回生じるメモリ
へのアクセスには、データ読み出しアクセスとデータ書
き込みアクセスとが連続する場合が含まれる。これは、
データを読み出してきたアドレスに、演算結果を書き込
むアクセスがある場合、２つのメモリアクセスが生じる
ことを意味する。
【００１７】また、ＣＩＳＣ型の命令には、一回のメモ
リ読み出し要求だけでは賄えない長さのデータを読み出
す仕様もある。この場合は、データのアドレスから、メ
モリアクセスのアライメントを計算し、複数の読み出し
命令に展開する。データの書き込みに関しても同様のこ
とがいえる。さらに、複雑な命令として、２つのデータ
を読み出し、その読み出した２つのデータ間で演算する
場合がある。データアドレスのアライメントとの関係
で、初回に読み出せるデータの長さが揃わない場合があ
る。その場合の考慮もこのアドレス計算ユニット６で行
う。その情報は、後述する読出データ保持ユニット１１
での命令送り出しの制御に用いる。
リ読み出し要求だけでは賄えない長さのデータを読み出
す仕様もある。この場合は、データのアドレスから、メ
モリアクセスのアライメントを計算し、複数の読み出し
命令に展開する。データの書き込みに関しても同様のこ
とがいえる。さらに、複雑な命令として、２つのデータ
を読み出し、その読み出した２つのデータ間で演算する
場合がある。データアドレスのアライメントとの関係
で、初回に読み出せるデータの長さが揃わない場合があ
る。その場合の考慮もこのアドレス計算ユニット６で行
う。その情報は、後述する読出データ保持ユニット１１
での命令送り出しの制御に用いる。
【００１８】命令の展開が複数サイクルにわたる場合に
は、アドレス計算ユニット６はリザベーションステーシ
ョン（ＲＳ）４から新たに命令を受け付けず、処理中の
命令が複数サイクル滞在するのを認める。メモリアクセ
ス待機ユニット８は、アドレス計算ユニット６で作成さ
れたメモリアクセス命令が、メモリアクセス可能になる
タイミングまで待ち合わせる場所である。メモリアクセ
スの優先度が命令によって異なる場合は、このメモリア
クセス待機ユニット８の機能により、次にメモリアクセ
スする命令が選択される。
は、アドレス計算ユニット６はリザベーションステーシ
ョン（ＲＳ）４から新たに命令を受け付けず、処理中の
命令が複数サイクル滞在するのを認める。メモリアクセ
ス待機ユニット８は、アドレス計算ユニット６で作成さ
れたメモリアクセス命令が、メモリアクセス可能になる
タイミングまで待ち合わせる場所である。メモリアクセ
スの優先度が命令によって異なる場合は、このメモリア
クセス待機ユニット８の機能により、次にメモリアクセ
スする命令が選択される。
【００１９】読出データ保持ユニット１１では、メモリ
から読み出されたデータを保持するバッファリング処理
と、そのデータを参照する命令が持つ意味を解析し演算
部へその命令を送付する処理が実行される。図１におい
て、命令実行処理の流れは次のようになる。命令バッフ
ァ１にある命令は、命令デコードユニット２で意味の解
析が行われる。レジスタ演算命令は演算パイプライン側
のリザベーションステーション（ＲＳ）５に送られ、メ
モリアクセス演算命令はメモリアクセスパイプライン側
のリザベーションステーション（ＲＳ）４に送られる。
から読み出されたデータを保持するバッファリング処理
と、そのデータを参照する命令が持つ意味を解析し演算
部へその命令を送付する処理が実行される。図１におい
て、命令実行処理の流れは次のようになる。命令バッフ
ァ１にある命令は、命令デコードユニット２で意味の解
析が行われる。レジスタ演算命令は演算パイプライン側
のリザベーションステーション（ＲＳ）５に送られ、メ
モリアクセス演算命令はメモリアクセスパイプライン側
のリザベーションステーション（ＲＳ）４に送られる。
【００２０】演算パイプライン側のリザベーションステ
ーション（ＲＳ）５は、メモリアクセスパイプライン側
に送られるメモリアクセス演算命令にかかわらず、デー
タ依存関係の解消された演算命令を実行していく。メモ
リアクセスパイプライン側のリザベーションステーショ
ン（ＲＳ）４の命令は、アドレス計算ユニット６に送ら
れる。アドレス計算ユニット６では、命令の意味の解析
を行うとともに、レジスタ（ベースレジスタ／インデク
スレジスタ）と即値からアクセス対象のメモリアドレス
を計算する。アドレス計算ユニット６は、データ長とア
ドレスのアライメント処理、および関連のある命令の関
係付け処理を行い、メモリアクセス待機ユニット８に命
令を送る。さらに、アドレス計算ユニット６は、メモリ
アクセス待機ユニット８に命令を送るとともに、読出デ
ータ保持ユニット１１内にデータ保持エントリを確保す
る処理と、読出データ保持ユニット１１において必要な
情報を送付する処理を行う。
ーション（ＲＳ）５は、メモリアクセスパイプライン側
に送られるメモリアクセス演算命令にかかわらず、デー
タ依存関係の解消された演算命令を実行していく。メモ
リアクセスパイプライン側のリザベーションステーショ
ン（ＲＳ）４の命令は、アドレス計算ユニット６に送ら
れる。アドレス計算ユニット６では、命令の意味の解析
を行うとともに、レジスタ（ベースレジスタ／インデク
スレジスタ）と即値からアクセス対象のメモリアドレス
を計算する。アドレス計算ユニット６は、データ長とア
ドレスのアライメント処理、および関連のある命令の関
係付け処理を行い、メモリアクセス待機ユニット８に命
令を送る。さらに、アドレス計算ユニット６は、メモリ
アクセス待機ユニット８に命令を送るとともに、読出デ
ータ保持ユニット１１内にデータ保持エントリを確保す
る処理と、読出データ保持ユニット１１において必要な
情報を送付する処理を行う。
【００２１】メモリアクセス待機ユニット８では、優先
順位の割り当てられた命令が、メモリアクセスユニット
１０に対してメモリアクセスの要求を出す。メモリアク
セスユニット１０におけるメモリアクセス処理によって
メモリから読み出されたデータは、読出データ保持ユニ
ット１１内のあらかじめ用意されたエントリに送られ、
そこに保持される。
順位の割り当てられた命令が、メモリアクセスユニット
１０に対してメモリアクセスの要求を出す。メモリアク
セスユニット１０におけるメモリアクセス処理によって
メモリから読み出されたデータは、読出データ保持ユニ
ット１１内のあらかじめ用意されたエントリに送られ、
そこに保持される。
【００２２】読出データ保持ユニット１１の制御によ
り、演算ユニット１３に命令が送られる。また、読出デ
ータ保持ユニット１１の制御により、メモリアクセス待
機ユニット８に命令がおくられる。また、演算を必要と
しない命令では、読出データ保持ユニット１１からレジ
スタファイル１６にデータが書き込まれる。演算結果を
メモリに書き込む命令の場合は、演算ユニット１３から
メモリアクセス待機ユニット８に演算結果が送られる。
演算結果をレジスタに書き込む命令の場合は、演算ユニ
ット１３からレジスタファイル１６に演算結果が送られ
る。
り、演算ユニット１３に命令が送られる。また、読出デ
ータ保持ユニット１１の制御により、メモリアクセス待
機ユニット８に命令がおくられる。また、演算を必要と
しない命令では、読出データ保持ユニット１１からレジ
スタファイル１６にデータが書き込まれる。演算結果を
メモリに書き込む命令の場合は、演算ユニット１３から
メモリアクセス待機ユニット８に演算結果が送られる。
演算結果をレジスタに書き込む命令の場合は、演算ユニ
ット１３からレジスタファイル１６に演算結果が送られ
る。
【００２３】次に、図１の各ユニットの内部構成を以下
に説明する。図２は、図１における命令デコードユニッ
ト２と命令デコードユニット出力回路３の構成を示す。
命令デコードユニット２での意味解析処理として、命令
種別の認識処理２０、オペランドデータの解析処理２
１、データ依存関係情報の設定処理２２が実行される。
命令デコードユニット出力回路３において、メモリアク
セスを伴う命令はメモリアクセスパイプライン側のリザ
ベーションステーション（ＲＳ）４へ送られ、その他の
演算命令は演算パイプライン側のリザベーションステー
ション（ＲＳ）５へ送られる。
に説明する。図２は、図１における命令デコードユニッ
ト２と命令デコードユニット出力回路３の構成を示す。
命令デコードユニット２での意味解析処理として、命令
種別の認識処理２０、オペランドデータの解析処理２
１、データ依存関係情報の設定処理２２が実行される。
命令デコードユニット出力回路３において、メモリアク
セスを伴う命令はメモリアクセスパイプライン側のリザ
ベーションステーション（ＲＳ）４へ送られ、その他の
演算命令は演算パイプライン側のリザベーションステー
ション（ＲＳ）５へ送られる。
【００２４】図３は、メモリアクセスパイプライン側の
リザベーションステーション（ＲＳ）４の構成を示す。
リザベーションステーション（ＲＳ）４には、複数の命
令を保持するバッファエントリが設けられている。依存
関係が解消され、送付先ユニットが受付可能である、等
の送付条件を満たす命令が選択され、後続のユニットへ
送られる。
リザベーションステーション（ＲＳ）４の構成を示す。
リザベーションステーション（ＲＳ）４には、複数の命
令を保持するバッファエントリが設けられている。依存
関係が解消され、送付先ユニットが受付可能である、等
の送付条件を満たす命令が選択され、後続のユニットへ
送られる。
【００２５】以下の説明では、アドレス計算ユニット６
とアドレス計算ユニット入力回路７を含む部分をユニッ
ト１（ＵＮＩＴ１）と称し、メモリアクセス待機ユニッ
ト８とメモリアクセス待機ユニット入力回路９を含む部
分をユニット２（ＵＮＩＴ２）と称し、読み出しデータ
ユニット１１と読出データ保持ユニット出力回路１２を
含む部分をユニット３（ＵＮＩＴ３）と称して説明す
る。
とアドレス計算ユニット入力回路７を含む部分をユニッ
ト１（ＵＮＩＴ１）と称し、メモリアクセス待機ユニッ
ト８とメモリアクセス待機ユニット入力回路９を含む部
分をユニット２（ＵＮＩＴ２）と称し、読み出しデータ
ユニット１１と読出データ保持ユニット出力回路１２を
含む部分をユニット３（ＵＮＩＴ３）と称して説明す
る。
【００２６】図４は、ユニット１（アドレス計算ユニッ
ト６、アドレス計算ユニット入力回路７）の構成を示
す。ユニット１は、命令種別保持部３０、ベースレジス
タ保持部３１、インデクスレジスタ保持部３２、ディス
プレースメント保持部３３、データ長保持部３４、アド
レス計算部３５、アクセス制御情報生成部３６、エント
リ制御部３７により構成される。アクセス制御情報生成
部３６では、データ長生成処理、メモリアクセス種別
（ｌｏａｄ／ｓｔｏｒｅ）生成処理、アドレスアライメ
ント・メモリアドレス生成処理等を行う。アクセス制御
情報生成部３６の詳細動作は、図７のフローチャートに
より後述する。エントリ制御部３７では、ユニット２／
ユニット３におけるエントリ生成の判定処理、ユニット
２／ユニット３におく情報の生成処理、エントリ生成リ
クエスト送出処理等を行う。エントリ制御部３７の詳細
動作は、図８のフローチャートにより後述する。
ト６、アドレス計算ユニット入力回路７）の構成を示
す。ユニット１は、命令種別保持部３０、ベースレジス
タ保持部３１、インデクスレジスタ保持部３２、ディス
プレースメント保持部３３、データ長保持部３４、アド
レス計算部３５、アクセス制御情報生成部３６、エント
リ制御部３７により構成される。アクセス制御情報生成
部３６では、データ長生成処理、メモリアクセス種別
（ｌｏａｄ／ｓｔｏｒｅ）生成処理、アドレスアライメ
ント・メモリアドレス生成処理等を行う。アクセス制御
情報生成部３６の詳細動作は、図７のフローチャートに
より後述する。エントリ制御部３７では、ユニット２／
ユニット３におけるエントリ生成の判定処理、ユニット
２／ユニット３におく情報の生成処理、エントリ生成リ
クエスト送出処理等を行う。エントリ制御部３７の詳細
動作は、図８のフローチャートにより後述する。
【００２７】図５は、ユニット２（メモリアクセス待機
ユニット８、メモリアクセス待機ユニット入力回路９）
の構成を示す。ユニット２には、データおよび各種制御
情報等を保持するための複数のバッファエントリが設け
られている。ユニット１からは、データ／アクセス種別
／エントリＩＤが入力される。また、ユニット３および
演算ユニット１３からもデータが入力される。メモリ内
でのデータの移動を行う命令を実行するような場合に、
ユニット３からユニット２へデータが入力される。また
演算結果をメモリに格納する命令を実行するような場合
に、演算ユニット１３からユニット２へデータが入力さ
れる。
ユニット８、メモリアクセス待機ユニット入力回路９）
の構成を示す。ユニット２には、データおよび各種制御
情報等を保持するための複数のバッファエントリが設け
られている。ユニット１からは、データ／アクセス種別
／エントリＩＤが入力される。また、ユニット３および
演算ユニット１３からもデータが入力される。メモリ内
でのデータの移動を行う命令を実行するような場合に、
ユニット３からユニット２へデータが入力される。また
演算結果をメモリに格納する命令を実行するような場合
に、演算ユニット１３からユニット２へデータが入力さ
れる。
【００２８】図６は、ユニット３（読み出しデータ保持
ユニット１１、読出データ保持ユニット出力回路１２）
の構成を示す。ユニット３には、ユニット２と同様に、
データおよび各種制御情報等を保持するための複数のバ
ッファエントリが設けられている。メモリから読み出し
たデータがバッファエントリに格納される。メモリから
読み出したデータをレジスタファイル１６にロードする
命令の場合には、バッファエントリのデータはレジスタ
ファイル１６に送られる。メモリから読み出したデータ
を演算する命令の場合には、バッファエントリのデータ
は演算ユニット１３に送られる。メモリ内でのデータの
移動を行う命令の場合には、バッファエントリのデータ
はユニット２のバッファに送られる。
ユニット１１、読出データ保持ユニット出力回路１２）
の構成を示す。ユニット３には、ユニット２と同様に、
データおよび各種制御情報等を保持するための複数のバ
ッファエントリが設けられている。メモリから読み出し
たデータがバッファエントリに格納される。メモリから
読み出したデータをレジスタファイル１６にロードする
命令の場合には、バッファエントリのデータはレジスタ
ファイル１６に送られる。メモリから読み出したデータ
を演算する命令の場合には、バッファエントリのデータ
は演算ユニット１３に送られる。メモリ内でのデータの
移動を行う命令の場合には、バッファエントリのデータ
はユニット２のバッファに送られる。
【００２９】図７は、ユニット１のアクセス制御情報生
成部３６の詳細動作を示すフローチャートである。ステ
ップ１（Ｓ１）で命令種別／データ長／アドレス（計
算）値が入力される。ステップ２（Ｓ２）で複雑なメモ
リアクセスを伴う命令か否かが判定される。複雑なメモ
リアクセスを伴う命令の場合には、ステップ３（Ｓ３）
において、このサイクルで行う処理に必要な情報を生成
する。複数サイクルにわたってユニット１に滞る命令に
関しては、現サイクルで生成する、(a) メモリアクセス
種別、(b) アドレス値、(c) データ長を、命令の種別
と、既に滞った回数から生成する。ステップ４（Ｓ４）
でデータ長と命令種別に基づいて、アドレス計算の値は
アライメントが必要であるか否かが判定される。アライ
メントが必要な場合には、ステップ７（Ｓ７）でアライ
メント処理が行われる。ステップ５（Ｓ５）でメモリア
クセスの種別がｌｏａｄアクセスか否かが判定される。
ｌｏａｄアクセスの場合には、ステップ８（Ｓ８）でｌ
ｏａｄアクセス信号生成処理が行われる。ステップ６
（Ｓ６）でメモリアクセスの種別がｓｔｏｒｅアクセス
か否かが判定される。ｓｔｏｒｅアクセスの場合には、
ステップ９（Ｓ９）でｓｔｏｒｅアクセス信号生成処理
が行われる。ステップ１０（Ｓ１０）でアドレス値およ
びデータ長が確定する。ステップ１１（Ｓ１１）で、メ
モリアクセス種別、データ長、アドレス値、および命令
を識別するＩＤがユニット２に送付される。ステップ１
２（Ｓ１２）で、複雑なメモリアクセスであり、次サイ
クルもユニット１で処理されるか否かが判定される。ス
テップ１２（Ｓ１２）の判定結果がｙｅｓであれば、ス
テップ２（Ｓ２）に戻り、次のメモリアクセス処理を繰
り返す。ステップ１２（Ｓ１２）の判定結果がｎｏであ
れば、次の命令をリザベーションステーション（ＲＳ）
４から受け付ける。
成部３６の詳細動作を示すフローチャートである。ステ
ップ１（Ｓ１）で命令種別／データ長／アドレス（計
算）値が入力される。ステップ２（Ｓ２）で複雑なメモ
リアクセスを伴う命令か否かが判定される。複雑なメモ
リアクセスを伴う命令の場合には、ステップ３（Ｓ３）
において、このサイクルで行う処理に必要な情報を生成
する。複数サイクルにわたってユニット１に滞る命令に
関しては、現サイクルで生成する、(a) メモリアクセス
種別、(b) アドレス値、(c) データ長を、命令の種別
と、既に滞った回数から生成する。ステップ４（Ｓ４）
でデータ長と命令種別に基づいて、アドレス計算の値は
アライメントが必要であるか否かが判定される。アライ
メントが必要な場合には、ステップ７（Ｓ７）でアライ
メント処理が行われる。ステップ５（Ｓ５）でメモリア
クセスの種別がｌｏａｄアクセスか否かが判定される。
ｌｏａｄアクセスの場合には、ステップ８（Ｓ８）でｌ
ｏａｄアクセス信号生成処理が行われる。ステップ６
（Ｓ６）でメモリアクセスの種別がｓｔｏｒｅアクセス
か否かが判定される。ｓｔｏｒｅアクセスの場合には、
ステップ９（Ｓ９）でｓｔｏｒｅアクセス信号生成処理
が行われる。ステップ１０（Ｓ１０）でアドレス値およ
びデータ長が確定する。ステップ１１（Ｓ１１）で、メ
モリアクセス種別、データ長、アドレス値、および命令
を識別するＩＤがユニット２に送付される。ステップ１
２（Ｓ１２）で、複雑なメモリアクセスであり、次サイ
クルもユニット１で処理されるか否かが判定される。ス
テップ１２（Ｓ１２）の判定結果がｙｅｓであれば、ス
テップ２（Ｓ２）に戻り、次のメモリアクセス処理を繰
り返す。ステップ１２（Ｓ１２）の判定結果がｎｏであ
れば、次の命令をリザベーションステーション（ＲＳ）
４から受け付ける。
【００３０】図８は、ユニット１のエントリ制御部３７
の詳細動作を示すフローチャートである。ステップ２０
（Ｓ２０）で、現サイクルで作られたリクエストの属性
が入力される。ステップ２１（Ｓ２１）で、ユニット２
にエントリが必要か否かが判定される。ユニット２にエ
ントリが必要な場合、ステップ２２（Ｓ２２）でユニッ
ト２にエントリを確保する。エントリを確保できなけれ
ばこのサイクルでのユニット１の処理を無効にする。ユ
ニット２にエントリを確保した場合、ユニット２のエン
トリにつける属性を生成する。ユニット２のエントリに
つける属性として次のものがある。
の詳細動作を示すフローチャートである。ステップ２０
（Ｓ２０）で、現サイクルで作られたリクエストの属性
が入力される。ステップ２１（Ｓ２１）で、ユニット２
にエントリが必要か否かが判定される。ユニット２にエ
ントリが必要な場合、ステップ２２（Ｓ２２）でユニッ
ト２にエントリを確保する。エントリを確保できなけれ
ばこのサイクルでのユニット１の処理を無効にする。ユ
ニット２にエントリを確保した場合、ユニット２のエン
トリにつける属性を生成する。ユニット２のエントリに
つける属性として次のものがある。
【００３１】・命令を識別するＩＤ ・メモリアクセス種別 ・ユニット３からデータを受け取るか否か（ｙｅｓ／ｎ
ｏ） ・演算部からデータを受け取るか否か（ｙｅｓ／ｎｏ） ステップ２３で、ユニット３にエントリが必要か否かが
判定される。ユニット３にエントリが必要な場合、ステ
ップ２４（Ｓ２４）でユニット３にエントリを確保す
る。エントリを確保できなければこのサイクルでのユニ
ット１の処理を無効にする。ユニット３にエントリを確
保した場合、ユニット３のエントリにつける属性を生成
する。ユニット３のエントリにつける属性として次のも
のがある。
ｏ） ・演算部からデータを受け取るか否か（ｙｅｓ／ｎｏ） ステップ２３で、ユニット３にエントリが必要か否かが
判定される。ユニット３にエントリが必要な場合、ステ
ップ２４（Ｓ２４）でユニット３にエントリを確保す
る。エントリを確保できなければこのサイクルでのユニ
ット１の処理を無効にする。ユニット３にエントリを確
保した場合、ユニット３のエントリにつける属性を生成
する。ユニット３のエントリにつける属性として次のも
のがある。
【００３２】・命令を識別するＩＤ ・データの送付先（レジスタファイル／ユニット２／演
算ユニット） ・同期をとる命令を識別するＩＤ ステップ２５（Ｓ２５）で、ユニット２、ユニット３に
エントリを生成するとともに、属性付けの信号を送る。
算ユニット） ・同期をとる命令を識別するＩＤ ステップ２５（Ｓ２５）で、ユニット２、ユニット３に
エントリを生成するとともに、属性付けの信号を送る。
【００３３】ユニット１では、ユニット２／ユニット３
のリソース（エントリ）を確保できなかった場合には、
リソースが空くまで状態を保持したまま、待ち状態とな
る。メモリからの読み出し動作のときは、ユニット２と
ユニット３の両方のリソースの空きを確認する。メモリ
への書き込み動作のときは、ユニット２のリソースの空
きを確認する。
のリソース（エントリ）を確保できなかった場合には、
リソースが空くまで状態を保持したまま、待ち状態とな
る。メモリからの読み出し動作のときは、ユニット２と
ユニット３の両方のリソースの空きを確認する。メモリ
への書き込み動作のときは、ユニット２のリソースの空
きを確認する。
【００３４】演算パイプライン側の演算ユニット入力回
路１４は、メモリアクセスパイプライン側のユニット３
から送出されるメモリデータ参照演算命令と、演算パイ
プラインの先頭部から入力される命令との間の優先順位
を判定し、演算対象の命令を決定し、演算ユニット１３
へ送出する機能を備えている。
路１４は、メモリアクセスパイプライン側のユニット３
から送出されるメモリデータ参照演算命令と、演算パイ
プラインの先頭部から入力される命令との間の優先順位
を判定し、演算対象の命令を決定し、演算ユニット１３
へ送出する機能を備えている。
【００３５】
【発明の効果】本発明によれば、メモリアクセス演算命
令の展開をメモリアクセスパイプライン内で行うように
したので、メモリアクセス演算命令の実行中であって
も、後続のレジスタ演算命令を演算パイプラインに投入
して実行させることが可能になり、プロセサの処理能力
を向上させることができる。
令の展開をメモリアクセスパイプライン内で行うように
したので、メモリアクセス演算命令の実行中であって
も、後続のレジスタ演算命令を演算パイプラインに投入
して実行させることが可能になり、プロセサの処理能力
を向上させることができる。
【図１】本発明の１実施例のデータ処理装置の構成図で
ある。
ある。
【図２】命令デコードユニット２と命令デコードユニッ
ト出力回路３の構成を示す図である。
ト出力回路３の構成を示す図である。
【図３】リザベーションステーション（ＲＳ）４の構成
を示す図である。
を示す図である。
【図４】ユニット１（アドレス計算ユニット６、アドレ
ス計算ユニット入力回路７）の構成を示す図である。
ス計算ユニット入力回路７）の構成を示す図である。
【図５】ユニット２（メモリアクセス待機ユニット８、
メモリアクセス待機ユニット入力回路９）の構成を示す
図である。
メモリアクセス待機ユニット入力回路９）の構成を示す
図である。
【図６】ユニット３（読み出しデータ保持ユニット１
１、読出データ保持ユニット出力回路１２）の構成を示
す図である。
１、読出データ保持ユニット出力回路１２）の構成を示
す図である。
【図７】ユニット１のアクセス制御情報生成部３６の詳
細動作を示すフローチャートである。
細動作を示すフローチャートである。
【図８】ユニット１のエントリ制御部３７の詳細動作を
示すフローチャートである。
示すフローチャートである。
【図９】ＣＩＳＣ型スーパスカラ方式のプロセサの従来
の構成例を示す図である。
の構成例を示す図である。
１ 命令バッファ ２ 命令デコードユニット ４、５ リザベーションステーション ６ アドレス計算ユニット ８ メモリアクセス待機ユニット １０ メモリアクセスユニット １１ 読み出しデータ保持ユニット １３ 演算ユニット １６ レジスタファイル
Claims (6)
- 【請求項１】 メモリアクセスを行うためのメモリアク
セスパイプラインと、 演算処理を行うための演算パイプラインと、 メモリアクセスパイプライン内に設けられ、メモリアク
セスを含む演算命令を解析し、展開する手段とを備え、 メモリアクセスパイプラインおよび演算パイプラインへ
の命令投入前の段階ではメモリアクセスを含む演算命令
の解析・展開を行わず、メモリアクセスパイプラインへ
該メモリアクセスを含む演算命令を投入した後に、メモ
リアクセスパイプライン内にて該メモリアクセスを含む
演算命令の解析・展開を行うように構成したことを特徴
とする複数のパイプライン処理機構を有するデータ処理
装置。 - 【請求項２】 メモリアクセスパイプライン内におけ
る、メモリアクセスを含む演算命令の展開が複数サイク
ルにわたる場合、メモリアクセスパイプラインへの後続
命令の投入を停止することを特徴とする請求項１に記載
の複数のパイプライン処理機構を有するデータ処理装
置。 - 【請求項３】 メモリアクセスを含む演算命令によりメ
モリから読み出されたデータを保持するためのリソース
を確保し、該リソース内に保持されたデータを演算パイ
プラインへ送出する手段を備えたことを特徴とする請求
項１または請求項２に記載の複数のパイプライン処理機
構を有するデータ処理装置。 - 【請求項４】 前記リソースを確保できなかった場合
に、リソースが空くまで状態を保持したまま、待ち状態
になることを特徴とする請求項３に記載の複数のパイプ
ライン処理機構を有するデータ処理装置。 - 【請求項５】 メモリから読み出されたデータを受け取
り、そのデータを参照して演算するメモリデータ参照演
算命令を、メモリアクセスパイプライン側から演算パイ
プライン内の演算ユニットへ送出する手段を備えたこと
を特徴とする請求項１から請求項４のいずれかに記載の
複数のパイプライン処理機構を有するデータ処理装置。 - 【請求項６】 メモリアクセスパイプラインから送出さ
れる前記メモリデータ参照演算命令と、演算パイプライ
ンの先頭部から入力される命令との間の優先順位を判定
し、演算対象の命令を決定する手段を備えたことを特徴
とする請求項５に記載の複数のパイプライン処理機構を
有するデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061698A JP3721780B2 (ja) | 1998-04-21 | 1998-04-21 | 複数のパイプライン処理機構を有するデータ処理装置 |
| US09/229,339 US6496924B2 (en) | 1998-04-21 | 1999-01-13 | Data processing apparatus including a plurality of pipeline processing mechanisms in which memory access instructions are carried out in a memory access pipeline |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061698A JP3721780B2 (ja) | 1998-04-21 | 1998-04-21 | 複数のパイプライン処理機構を有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306021A true JPH11306021A (ja) | 1999-11-05 |
| JP3721780B2 JP3721780B2 (ja) | 2005-11-30 |
Family
ID=14540338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11061698A Expired - Fee Related JP3721780B2 (ja) | 1998-04-21 | 1998-04-21 | 複数のパイプライン処理機構を有するデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496924B2 (ja) |
| JP (1) | JP3721780B2 (ja) |
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|---|---|---|---|---|
| JP3886870B2 (ja) * | 2002-09-06 | 2007-02-28 | 株式会社ルネサステクノロジ | データ処理装置 |
| DE102004052643B4 (de) * | 2004-10-29 | 2016-06-16 | Infineon Technologies Ag | Verfahren zur Herstellung eines lateralen Trenchtransistors |
| US20090210677A1 (en) * | 2008-02-19 | 2009-08-20 | Luick David A | System and Method for Optimization Within a Group Priority Issue Schema for a Cascaded Pipeline |
| US20090210666A1 (en) * | 2008-02-19 | 2009-08-20 | Luick David A | System and Method for Resolving Issue Conflicts of Load Instructions |
| US8108654B2 (en) * | 2008-02-19 | 2012-01-31 | International Business Machines Corporation | System and method for a group priority issue schema for a cascaded pipeline |
| US8095779B2 (en) * | 2008-02-19 | 2012-01-10 | International Business Machines Corporation | System and method for optimization within a group priority issue schema for a cascaded pipeline |
| US20090210669A1 (en) * | 2008-02-19 | 2009-08-20 | Luick David A | System and Method for Prioritizing Floating-Point Instructions |
| US7984270B2 (en) * | 2008-02-19 | 2011-07-19 | International Business Machines Corporation | System and method for prioritizing arithmetic instructions |
| US7870368B2 (en) * | 2008-02-19 | 2011-01-11 | International Business Machines Corporation | System and method for prioritizing branch instructions |
| US7865700B2 (en) * | 2008-02-19 | 2011-01-04 | International Business Machines Corporation | System and method for prioritizing store instructions |
| US20090210672A1 (en) * | 2008-02-19 | 2009-08-20 | Luick David A | System and Method for Resolving Issue Conflicts of Load Instructions |
| US7882335B2 (en) * | 2008-02-19 | 2011-02-01 | International Business Machines Corporation | System and method for the scheduling of load instructions within a group priority issue schema for a cascaded pipeline |
| US7877579B2 (en) * | 2008-02-19 | 2011-01-25 | International Business Machines Corporation | System and method for prioritizing compare instructions |
| US7996654B2 (en) * | 2008-02-19 | 2011-08-09 | International Business Machines Corporation | System and method for optimization within a group priority issue schema for a cascaded pipeline |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342084A (ja) * | 1992-06-08 | 1993-12-24 | Matsushita Electric Ind Co Ltd | データ記憶装置及びデータ記憶方法 |
| US5490280A (en) * | 1994-03-31 | 1996-02-06 | Intel Corporation | Apparatus and method for entry allocation for a resource buffer |
| US5860154A (en) * | 1994-08-02 | 1999-01-12 | Intel Corporation | Method and apparatus for calculating effective memory addresses |
| US5930489A (en) * | 1996-02-09 | 1999-07-27 | Advanced Micro Devices, Inc. | Microprocessor configured to detect memory operations having data addresses indicative of a boundary between instructions sets |
| US6085314A (en) * | 1996-03-18 | 2000-07-04 | Advnced Micro Devices, Inc. | Central processing unit including APX and DSP cores and including selectable APX and DSP execution modes |
| US5958045A (en) * | 1997-04-02 | 1999-09-28 | Advanced Micro Devices, Inc. | Start of access instruction configured to indicate an access mode for fetching memory operands in a microprocessor |
| US6016543A (en) * | 1997-05-14 | 2000-01-18 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor for controlling the conditional execution of instructions |
| US6065103A (en) * | 1997-12-16 | 2000-05-16 | Advanced Micro Devices, Inc. | Speculative store buffer |
-
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- 1998-04-21 JP JP11061698A patent/JP3721780B2/ja not_active Expired - Fee Related
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1999
- 1999-01-13 US US09/229,339 patent/US6496924B2/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| US6496924B2 (en) | 2002-12-17 |
| US20020099922A1 (en) | 2002-07-25 |
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