JPH11304614A - 半導体装置 - Google Patents
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- Wire Bonding (AREA)
- Measuring Fluid Pressure (AREA)
- Pressure Sensors (AREA)
Abstract
(57)【要約】
【課題】 半導体チップにかかるストレスを容易に検出
することのできる半導体装置を提供する。 【解決手段】 半導体チップ１を基板６上に実装してな
る半導体装置であって、半導体チップ１内の所定個所に
半導体チップ１の歪みを検出するための歪み検出素子３
を形成し、歪み検出素子３に電気信号を印加するととも
に歪み検出素子３からの出力を外部へ取り出すための電
極２、２ａを格子状に配置されるように形成してなり、
歪み検出素子３を任意の電極２、２ａ間に配置するとと
もに電極２、２ａと接続し、歪み検出素子３と接続され
た電極２は半導体チップ１の外周部に形成された電極２
ａと接続されるようにしておき、基板６には、電極２ａ
と接続するための測定用端子７を形成し、測定用端子７
と外周部の電極２ａとを接続するようにした。
することのできる半導体装置を提供する。 【解決手段】 半導体チップ１を基板６上に実装してな
る半導体装置であって、半導体チップ１内の所定個所に
半導体チップ１の歪みを検出するための歪み検出素子３
を形成し、歪み検出素子３に電気信号を印加するととも
に歪み検出素子３からの出力を外部へ取り出すための電
極２、２ａを格子状に配置されるように形成してなり、
歪み検出素子３を任意の電極２、２ａ間に配置するとと
もに電極２、２ａと接続し、歪み検出素子３と接続され
た電極２は半導体チップ１の外周部に形成された電極２
ａと接続されるようにしておき、基板６には、電極２ａ
と接続するための測定用端子７を形成し、測定用端子７
と外周部の電極２ａとを接続するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを基
板へ実装する際等にかかるストレスを検出することので
きる半導体装置に関するものである。
板へ実装する際等にかかるストレスを検出することので
きる半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体チップを基板へ実装する際
等にかかるストレスの分布を解析、評価する場合、故障
モードの解析やシミュレーションによる解析を行う必要
があった。
等にかかるストレスの分布を解析、評価する場合、故障
モードの解析やシミュレーションによる解析を行う必要
があった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような解析、評価の方法においては、モデルパターンの
作成が必要になり、この作業に多大の時間を要してしま
うという問題があった。
ような解析、評価の方法においては、モデルパターンの
作成が必要になり、この作業に多大の時間を要してしま
うという問題があった。
【０００４】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、半導体チップにかかる
ストレスを容易に検出することのできる半導体装置を提
供することにある。
あり、その目的とするところは、半導体チップにかかる
ストレスを容易に検出することのできる半導体装置を提
供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
半導体チップを基板上に実装してなる半導体装置であっ
て、半導体チップ内の所定個所に該半導体チップの歪み
を検出するための歪み検出素子を形成し、該歪み検出素
子に電気信号を印加するとともに歪み検出素子からの出
力を外部へ取り出すための電極を格子状に配置されるよ
うに形成してなり、前記歪み検出素子を任意の電極間に
配置するとともに該電極と接続し、前記歪み検出素子と
接続された電極は半導体チップの外周部に形成された電
極と接続されるようにしておき、前記基板には、前記電
極と接続するための測定用端子を形成し、該測定用端子
と前記外周部の電極とを接続するようにしたことを特徴
とするものである。
半導体チップを基板上に実装してなる半導体装置であっ
て、半導体チップ内の所定個所に該半導体チップの歪み
を検出するための歪み検出素子を形成し、該歪み検出素
子に電気信号を印加するとともに歪み検出素子からの出
力を外部へ取り出すための電極を格子状に配置されるよ
うに形成してなり、前記歪み検出素子を任意の電極間に
配置するとともに該電極と接続し、前記歪み検出素子と
接続された電極は半導体チップの外周部に形成された電
極と接続されるようにしておき、前記基板には、前記電
極と接続するための測定用端子を形成し、該測定用端子
と前記外周部の電極とを接続するようにしたことを特徴
とするものである。
【０００６】請求項２記載の発明は、請求項１記載の半
導体装置において、前記歪み検出素子を半導体チップ内
の表面側と裏面側の同一個所に各々対応させて配置する
ようにしたことを特徴とするものである。
導体装置において、前記歪み検出素子を半導体チップ内
の表面側と裏面側の同一個所に各々対応させて配置する
ようにしたことを特徴とするものである。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体チップの模式図である。本実施形態
の半導体チップ１上には、略全面に亘って、格子状に電
極２、２ａが形成されている。所定個所、つまり、歪み
を検出したい任意の個所に歪み検出素子としての複数の
ピエゾ抵抗素子３が形成され、各ピエゾ抵抗素子３の両
端は、接続用配線４を介して近傍の電極２に接続され
る。また、ピエゾ抵抗素子３に接続された電極２は、接
続用配線４及び他の電極２を介して外周部の電極２ａに
接続される。ピエゾ抵抗素子３は、例えば、シリコンウ
エハにホウ素をドーピングすることにより形成すること
ができる。
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体チップの模式図である。本実施形態
の半導体チップ１上には、略全面に亘って、格子状に電
極２、２ａが形成されている。所定個所、つまり、歪み
を検出したい任意の個所に歪み検出素子としての複数の
ピエゾ抵抗素子３が形成され、各ピエゾ抵抗素子３の両
端は、接続用配線４を介して近傍の電極２に接続され
る。また、ピエゾ抵抗素子３に接続された電極２は、接
続用配線４及び他の電極２を介して外周部の電極２ａに
接続される。ピエゾ抵抗素子３は、例えば、シリコンウ
エハにホウ素をドーピングすることにより形成すること
ができる。
【０００８】本実施形態の半導体チップ１は、図２に示
すように、基板６にダイボンド接着により装着される。
基板６の周縁部で、半導体チップ１を実装した状態で、
半導体チップ１の外周部に形成された電極２ａの近傍と
なる位置には、測定用端子７が形成され、測定用端子７
と半導体チップ１の外周部の電極２ａとはワイヤ５によ
りワイヤボンディングで接続される。さらに、封止樹脂
８で封止することにより、半導体装置が完成される。
すように、基板６にダイボンド接着により装着される。
基板６の周縁部で、半導体チップ１を実装した状態で、
半導体チップ１の外周部に形成された電極２ａの近傍と
なる位置には、測定用端子７が形成され、測定用端子７
と半導体チップ１の外周部の電極２ａとはワイヤ５によ
りワイヤボンディングで接続される。さらに、封止樹脂
８で封止することにより、半導体装置が完成される。
【０００９】本実施形態の半導体装置では、ダイボンド
接着工程や樹脂封止工程等において、半導体チップ１に
ストレスがかかり、半導体チップ１に歪みが生じた場
合、ピエゾ抵抗素子３の抵抗値が変化することになり、
外部から測定用端子７を介して電気信号を印加すること
により、ピエゾ抵抗素子３の抵抗値を測定すれば、この
抵抗値の変化により半導体チップ１の歪みを検出するこ
とができるのである。
接着工程や樹脂封止工程等において、半導体チップ１に
ストレスがかかり、半導体チップ１に歪みが生じた場
合、ピエゾ抵抗素子３の抵抗値が変化することになり、
外部から測定用端子７を介して電気信号を印加すること
により、ピエゾ抵抗素子３の抵抗値を測定すれば、この
抵抗値の変化により半導体チップ１の歪みを検出するこ
とができるのである。
【００１０】従って、半導体チップ１のピエゾ抵抗素子
３の形成された個所にかかっているストレスが容易に検
出できるようになるので、半導体チップ１の歪みを検出
したい個所にピエゾ抵抗素子３を形成しておけば、その
個所にかかっているストレスが容易に検出できるのであ
る。
３の形成された個所にかかっているストレスが容易に検
出できるようになるので、半導体チップ１の歪みを検出
したい個所にピエゾ抵抗素子３を形成しておけば、その
個所にかかっているストレスが容易に検出できるのであ
る。
【００１１】また、本実施形態の半導体チップ１を用い
て半導体装置を完成させる他の例としては、図３に示す
ように、半導体チップ１の電極２、２ａ上にバンプ９を
形成しておき、バンプ９の形成面を、測定用端子１０の
形成された基板６の測定用端子１０に対向させて、フリ
ップチップ実装し、さらに、アンダーフィル封止樹脂１
１による樹脂封止を行い半導体装置が完成されるのであ
る。
て半導体装置を完成させる他の例としては、図３に示す
ように、半導体チップ１の電極２、２ａ上にバンプ９を
形成しておき、バンプ９の形成面を、測定用端子１０の
形成された基板６の測定用端子１０に対向させて、フリ
ップチップ実装し、さらに、アンダーフィル封止樹脂１
１による樹脂封止を行い半導体装置が完成されるのであ
る。
【００１２】本実施形態の半導体装置では、フリップチ
ップ実装工程やアンダーフィル封止工程等において、半
導体チップ１にストレスがかかり、半導体チップ１に歪
みが生じた場合、上述と同様の方法により半導体チップ
１の歪みを検出することができるのである。
ップ実装工程やアンダーフィル封止工程等において、半
導体チップ１にストレスがかかり、半導体チップ１に歪
みが生じた場合、上述と同様の方法により半導体チップ
１の歪みを検出することができるのである。
【００１３】以上の実施形態の半導体装置によれば、図
１に示すように、半導体チップ１上に形成されたピエゾ
抵抗素子３の両端に接続された電極２を、接続用配線４
により半導体チップ１の外周部に形成した電極２に接続
されるようにしているので、任意の個所に形成したピエ
ゾ抵抗素子３からの歪み検出信号の取り出しは、半導体
チップ１の外周部に形成した電極２ａと基板に形成され
た測定用端子７との接続だけで良いことになり、ワイヤ
ボンディング実装やバンプを用いたフリップチップ実装
のいずれの実装形態であっても、半導体チップにかかる
ストレスを容易に検出することができるのである。
１に示すように、半導体チップ１上に形成されたピエゾ
抵抗素子３の両端に接続された電極２を、接続用配線４
により半導体チップ１の外周部に形成した電極２に接続
されるようにしているので、任意の個所に形成したピエ
ゾ抵抗素子３からの歪み検出信号の取り出しは、半導体
チップ１の外周部に形成した電極２ａと基板に形成され
た測定用端子７との接続だけで良いことになり、ワイヤ
ボンディング実装やバンプを用いたフリップチップ実装
のいずれの実装形態であっても、半導体チップにかかる
ストレスを容易に検出することができるのである。
【００１４】なお、ピエゾ抵抗素子３を、半導体チップ
１内の表面側と裏面側の同一個所に各々対応させて配置
すれば、半導体チップ１の厚み方向のストレス分布が検
出できる。
１内の表面側と裏面側の同一個所に各々対応させて配置
すれば、半導体チップ１の厚み方向のストレス分布が検
出できる。
【００１５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、半導体チップを基板上に実装してなる半導体装置
であって、半導体チップ内の所定個所に該半導体チップ
の歪みを検出するための歪み検出素子を形成し、該歪み
検出素子に電気信号を印加するとともに歪み検出素子か
らの出力を外部へ取り出すための電極を格子状に配置さ
れるように形成してなり、前記歪み検出素子を任意の電
極間に配置するとともに該電極と接続し、前記歪み検出
素子と接続された電極は半導体チップの外周部に形成さ
れた電極と接続されるようにしておき、前記基板には、
前記電極と接続するための測定用端子を形成し、該測定
用端子と前記外周部の電極とを接続するようにしたの
で、歪み検出信号の外部への取り出しが、基板上の測定
用端子と半導体チップの外周部の電極とを接続するだけ
で可能となり、ワイヤボンディング実装やバンプを用い
たフリップチップ実装のいずれの実装形態であっても、
半導体チップにかかるストレスを容易に検出することの
できる半導体装置が提供できた。
れば、半導体チップを基板上に実装してなる半導体装置
であって、半導体チップ内の所定個所に該半導体チップ
の歪みを検出するための歪み検出素子を形成し、該歪み
検出素子に電気信号を印加するとともに歪み検出素子か
らの出力を外部へ取り出すための電極を格子状に配置さ
れるように形成してなり、前記歪み検出素子を任意の電
極間に配置するとともに該電極と接続し、前記歪み検出
素子と接続された電極は半導体チップの外周部に形成さ
れた電極と接続されるようにしておき、前記基板には、
前記電極と接続するための測定用端子を形成し、該測定
用端子と前記外周部の電極とを接続するようにしたの
で、歪み検出信号の外部への取り出しが、基板上の測定
用端子と半導体チップの外周部の電極とを接続するだけ
で可能となり、ワイヤボンディング実装やバンプを用い
たフリップチップ実装のいずれの実装形態であっても、
半導体チップにかかるストレスを容易に検出することの
できる半導体装置が提供できた。
【００１６】請求項２記載の発明によれば、請求項１記
載の半導体装置において、前記歪み検出素子を半導体チ
ップ内の表面側と裏面側の同一個所に各々対応させて配
置するようにすれば、半導体チップの厚み方向のストレ
ス分布が容易に検出できる。
載の半導体装置において、前記歪み検出素子を半導体チ
ップ内の表面側と裏面側の同一個所に各々対応させて配
置するようにすれば、半導体チップの厚み方向のストレ
ス分布が容易に検出できる。
【図１】本発明の一実施形態に係る半導体チップの模式
図である。
図である。
【図２】同上の半導体チップを基板にワイヤボンディン
グ実装及び樹脂封止を行って構成された半導体装置の断
面方向から見た状態を示す模式図である。
グ実装及び樹脂封止を行って構成された半導体装置の断
面方向から見た状態を示す模式図である。
【図３】同上の半導体チップを基板にフリップチップ実
装及びアンダーフィル封止を行って構成された半導体装
置の断面方向から見た状態を示す模式図である。
装及びアンダーフィル封止を行って構成された半導体装
置の断面方向から見た状態を示す模式図である。
１ 半導体チップ ２ 電極 ２ａ 電極 ３ ピエゾ抵抗素子 ４ 接続用配線 ５ ワイヤ ６ 基板 ７ 測定用端子 ８ 封止樹脂 ９ バンプ １０ 測定用端子 １１ アンダーフィル封止樹脂
Claims (2)
- 【請求項１】 半導体チップを基板上に実装してなる半
導体装置であって、半導体チップ内の所定個所に該半導
体チップの歪みを検出するための歪み検出素子を形成
し、該歪み検出素子に電気信号を印加するとともに歪み
検出素子からの出力を外部へ取り出すための電極を格子
状に配置されるように形成してなり、前記歪み検出素子
を任意の電極間に配置するとともに該電極と接続し、前
記歪み検出素子と接続された電極は半導体チップの外周
部に形成された電極と接続されるようにしておき、前記
基板には、前記電極と接続するための測定用端子を形成
し、該測定用端子と前記外周部の電極とを接続するよう
にしたことを特徴とする半導体装置。 - 【請求項２】 前記歪み検出素子を半導体チップ内の表
面側と裏面側の同一個所に各々対応させて配置するよう
にしたことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211298A JPH11304614A (ja) | 1998-04-22 | 1998-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11211298A JPH11304614A (ja) | 1998-04-22 | 1998-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304614A true JPH11304614A (ja) | 1999-11-05 |
Family
ID=14578471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11211298A Pending JPH11304614A (ja) | 1998-04-22 | 1998-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11304614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065052A (ja) * | 2007-09-07 | 2009-03-26 | Ricoh Co Ltd | 応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法 |
-
1998
- 1998-04-22 JP JP11211298A patent/JPH11304614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065052A (ja) * | 2007-09-07 | 2009-03-26 | Ricoh Co Ltd | 応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法 |
| JP4512125B2 (ja) * | 2007-09-07 | 2010-07-28 | 株式会社リコー | 応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |