JPH11296438A - メモリ制御装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリ制御関係のレジスタが全て書き込まれる
までメモリアクセス信号を遮断する。 【解決手段】レジスタ部２１からは、レジスタに対する
初期設定が終了したことを示す信号ＣＴＬがレジスタご
とに出力される。メモリ制御部２２は、ＣＴＬ信号が、
メモリ制御関係のレジスタ全てから出力されると、信号
／ＲＡＳ，／ＣＡＳ，／ＷＥをイネーブルにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリにアクセス
する際に、予めそのメモリを制御するための情報をレジ
スタ等に設定しておくメモリ制御装置及び方法に関す
る。

【０００２】

【従来の技術】従来のメモリ制御装置では、システムの
起動時にメモリ特有の初期化動作をおこなった後、リフ
レッシュ等のサイクルを繰り返し、スタンバイ状態にな
るとレジスタ設定が行われていた。

【０００３】また、リフレッシュ動作を行うにあたり、
リフレッシュ周期等の設定をレジスタでおこなうシステ
ムにおいては、リフレッシュ動作をオン／オフ制御する
レジスタが存在し、リフレッシュ周期等に関するレジス
タ設定をおこなった後、リフレッシュ動作をオンしてリ
フレッシュを開始することが多い。

【０００４】

【発明が解決しようとする課題】しかし、従来のメモリ
制御装置はレジスタ設定が終了していなくともメモリア
クセスが可能な構造となっているため、メモリアクセス
中にメモリ制御関連の設定が変更されると誤動作を起こ
す可能性があった。このようなケースを回避するため
に、メモリ制御関連のレジスタ設定をそのレジスタによ
り制御されるメモリへのアクセス中に行わないよう、メ
モリアクセスのタイミングを考慮したプログラムの設計
をおこなう必要があった。このため、作成されたプログ
ラムしだいでは、メモリの誤動作を防止できないことも
あった。また、メモリアクセスのタイミングはプログラ
ムに依存するために、このタイミングを考慮に入れねば
ならないことはプログラムの作成者に余計な負担をかけ
るし、作成されるプログラムコードによりメモリの誤動
作を防止できていたとしても、そのプログラムではメモ
リアクセスのタイミングを考慮しているために、本来必
要のないステップを含むことにもなりかねなかった。

【０００５】本発明は上記従来例に鑑みてなされたもの
で、メモリ制御関係のレジスタが全て設定されるまでメ
モリアクセス信号を遮断することで、レジスタ設定中に
メモリアクセスすることに起因するメモリ誤動作を防止
し、しかもプログラム開発の負荷等を軽減するメモリ制
御装置を及び方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明のメモリ制御装置は次のような構成からなる。

【０００７】メモリの制御に用いるメモリ制御情報を格
納する少なくとも１つのレジスタと、前記レジスタに対
する初期設定が終了したことを検知し、初期設定の終了
が検知されない場合には、前記メモリに対するアクセス
を行わせないアクセス制御手段とを備える。

【０００８】また、本発明のメモリ制御方法は次のよう
な構成からなる。

【０００９】メモリの制御に用いるメモリ制御情報を格
納する少なくとも１つのレジスタに対する初期設定が終
了したことを検知し、初期設定の終了が検知されない場
合には、前記メモリに対するアクセスを行わせない。

【００１０】

【発明の実施の形態】［第１の実施形態］以下、図面を
参照して本発明における実施形態を詳細に説明する。本
実施例ではＤＲＡＭを有する記憶装置１０に画像入力装
置から入力された画像データを記憶する系について説明
する。

【００１１】＜画像入力装置の構成＞図１は、本発明に
関わる画像入出力装置の構成を示すブロック図である。
同図において、スキャナ回路１は画像を取り込む。プリ
ンタ２は画像を印刷出力する。ファクシミリ回路３は画
像を送受信する。ＰＤＬ回路４は、ホスト６で作成さ
れ、インターフェース回路５を通じて伝送されたＰＤＬ
データをビットマップ画像に展開する。また、インター
フェース回路５はホスト６と画像データの双方向通信を
も行っている。入出力制御回路７は、バッファメモリ回
路８及び画像圧縮回路９を通じて記憶装置１０の書き込
み及び読みだし等の制御を行う。また、判定回路１１
は、画像を記憶装置に記憶するかの判定をおこなう。シ
ステム制御回路１２は、本画像入出力装置のシステム全
体の制御を司るＣＰＵ等からなり、ＲＯＭ１３に記憶さ
れたプログラムに従って全体の制御を行う。ＭＭＩ（マ
ンマシンインターフェイス）回路１４は操作部等を含
み、本画像入出力装置に関する各種設定を行う。

【００１２】システム制御回路１２の制御の下で、スキ
ャナー回路１に画像読み込み指示が与えられると、スキ
ャナー回路１は画像をデジタル画像データ（以下、イメ
ージデータという）として読み取る。読み取ったイメー
ジデータは、入出力制御回路７の制御により、バッファ
メモリ回路８に記憶される。一方読み取ったイメージデ
ータは、入出力制御回路７を通じて判定回路１１にも供
給される。ここにおいて画像データは各色成分毎に特徴
の抽出が行われ、ユーザの設定に基づいて予め決められ
た条件と比較され、その判定結果により記憶すべきかど
うか判定される。そして、システム制御回路１２は、そ
の判定結果により入出力制御回路７に指示し、対象とな
っている色成分が記憶すべきと判定された場合は、イメ
ージデータをバッファメモリ回路８より読みだし画像圧
縮回路９に供給し圧縮処理等を行った後、記憶装置１０
に蓄積する。また、記憶すべきと判定されなかった場合
は、それ以降の処理を中断しバッファメモリ回路８のイ
メージデータを記憶装置１０に蓄積しないよう制御す
る。

【００１３】原稿が複数枚ある場合には、たとえばスキ
ャナー回路１に設けられた自動原稿搬送器の原稿載置セ
ンサーにより原稿があるか否かの判断をし、もしあれ
ば、以上述べた動作を繰り返し行う。このとき、複数ペ
ージ分のイメージデータが記憶装置１０に記憶される
が、各ページのイメージデータのアドレス管理はシステ
ム制御回路１２により行われている。

【００１４】また、システム制御回路１２は、入出力制
御回路７に指示し、記憶装置１０に蓄積されたイメージ
データを読み出し、画像圧縮回路９に供給して伸長処理
を行った後、バッファメモリ８に記憶する。その後、バ
ッファメモリ８より読み出したイメージデータをプリン
タ装置２に供給して印刷出力を行う。イメージデータが
複数ページ分ある場合は、以上述べた動作を繰り返し行
い印刷出力する。

【００１５】次に、読みとったイメージデータを一部数
のみ印刷出力する場合は、これで処理を終えるが、副数
部数印刷出力する場合は、記憶装置１０より記憶した順
番に従って画像データを読み出し、ＭＭＩ回路１４によ
り回転ソートが指定された場合には、回転処理を適宜行
って印刷出力する。

【００１６】回転ソートとは、複数部数を重ねて印刷出
力する際、部数の切れ目を容易にわかるようにする目的
で、例えば部数ごとに交互に回転排紙をおこなうもので
ある。回転ソートはＭＭＩ回路１４により指定し、シス
テム制御回路１２が入出力制御回路７を制御することに
より、回転処理が行われる。

【００１７】以上の動作を、最終部数を印刷出力するま
で繰り返し行う。

【００１８】ところで、特定の画像を判定した場合は、
そのイメージデータの記憶装置１０への蓄積に制限を加
えるが、その旨を付帯情報として記憶装置１０に記憶し
てもよい。この付帯情報は例えば、イメージデータに制
限が加えられたことをユーザーに知らせるために利用す
ることが可能である。

【００１９】また、今までの説明では記憶した順番に従
って画像データが読み出されているが、これに限らず、
イメージデータを入力時と異なる順番で出力してもよ
い。例えば、印刷用紙を中綴じすることによりパンフレ
ットを作成する場合には、用紙の表裏面に適宜順序を入
れ替えて印刷する必要がある。

【００２０】＜メモリの制御方法＞次に本発明の中心と
なる記憶装置１０における画像データを記憶するメモリ
の制御方法について説明する。

【００２１】図２は、メモリ制御及びレジスタ設定をお
こなうメモリ制御回路の構成を示す。レジスタ部２１
は、ＣＰＵからシステムの諸設定等に必要なデータの読
み書きをおこなうために必要なレジスタを保有し、設定
に必要な信号ＲＥＧ１，ＲＥＧ２，・・・，ＲＥＧｎを
出力するとともに各々のレジスタ設定が終了したかどう
かを検出するための信号ＣＴＬ１，ＳＴＬ２，・・・，
ＣＴＬｎを出力し、レジスタ設定中のメモリアクセスの
抑制している。

【００２２】また、メモリ制御部２２は、レジスタ部２
１から出力された信号、及び、画像データ取り込み開始
信号（垂直方向画像データ同期信号）ＶＳＹＮＣ、画像
データ取り込み用クロックＶＣＬＫ、画像データ信号Ｄ
ＡＴＡを受けて、メモリ部２３に対して画像データの読
み書きに必要なＲＡＳ，ＣＡＳ，ＡＤＤＲＥＳＳ，ＷＥ
等の信号を順次出力する。

【００２３】次にレジスタ部２１の詳細を図３に示す。
外部から出力されたＣＰＵアドレス信号（ＣＰＵＡＤ
Ｒ）、チップセレクト信号（ＣＳ）はデコーダ３１に送
られる。デコーダ３１ではＣＰＵアドレスに応じたデコ
ード信号ＣＳ１，ＤＳ２，・・・，ＣＳｎを出力する。
デコーダ３１から出力された信号ＣＳ１はライト信号
（ＷＲ）、リード信号（ＲＤ）とそれぞれ論理和がとら
れ、ＣＰＵデータの入出力に用いられる。また、ＣＰＵ
から入力されたデータはラッチ回路３２で保持され、そ
の出力ＲＥＧ１はシステムの諸設定に使用される。

【００２４】また、ライト信号ＷＲとデコード信号ＣＳ
１との論理和信号は、Ｄフリップフロップ（ＤＦＦ）３
３の立ち上がり検出部に送られる。ＤＦＦ３３は、その
セット入力としてシステムリセット信号が入力されてい
る。ＤＦＦ３３は電源起動時等にシステムリセット信号
（ＲＳＴ）がＬになるとＨレベルに固定され、ライト信
号ＷＲとデコード信号ＣＳ１の論理和信号がＬからＨに
なった時初めてＬレベルになる。つまりレジスタ書き込
みが終了するタイミングで信号ＣＴＬ１はＬレベルを保
持することとなり、デコード信号ＣＳ１に対応したレジ
スタ書き込みが終了したかどうかは信号ＣＴＬ１を参照
すればよいこととなる。

【００２５】同様にしてデコード信号ＣＳ２，ＣＳ３，
・・・，ＣＳｎに対応した出力信号ＲＥＧ２，ＲＥＧ
３，・・・，ＲＥＧｎはメモリ制御等、システムの諸設
定に使用される。例えば、ＤＲＡＭリフレッシュのオン
／オフや、リフレッシュレート等がレジスタに設定され
る。ライト信号ＷＲ及びデコード信号ＣＳの論理和信号
の立ち上がりに対するＦＦの同期出力信号ＣＴＬ２，Ｃ
ＴＬ３，・・・，ＣＴＬｎを参照することにより、それ
ぞれのレジスタの書き込みを終えたかどうかがわかる。

【００２６】レジスタ部２１から出力されたＲＥＧ１，
ＲＥＧ２，・・・，ＲＥＧｎ及びＳＴＬ１，ＣＴＬ２，
・・・，ＣＴＬｎの各信号は、メモリ制御部２２に送ら
れ、レジスタ設定値に応じたメモリ制御やメモリアクセ
ス許可等の制御に用いられる。ここでメモリ制御部２２
内のメモリアクセス許可に関するメモリ制御部２２につ
いて図４で説明する。

【００２７】図４においてレジスタ部２１から出力され
た信号ＣＴＬｋ（ｋ＝１〜ｎ）は、それぞれ２入力のセ
レクタ４ｋ（ｋ＝１〜ｎ）に入力される。各セレクタ４
ｋでは、信号ＣＴＬｋ（ｋ＝１〜ｎ）とＬレベル固定の
信号とが信号ＳＥＬＲＥＧｋ（ｋ＝１〜ｎ）のレベルに
よってセレクトされる。信号ＳＥＬＲＥＧｋがＬの場合
はセレクタの出力は常にＬとなり、信号ＳＥＬＲＥＧｋ
がＨの場合はセレクタ４ｋからはＣＴＬｋ（ｋ＝１〜
ｎ）が出力される。信号ＳＥＬＲＥＧｋ（ｋ＝１〜ｎ）
はあらかじめ各信号ＣＴＬ１，ＣＴＬ２，・・・，ＣＴ
Ｌｎのセレクト出力制御用に割り当てておく。信号ＳＥ
ＬＲＥＧｋはｎビットなので、ｎビットのレジスタに予
めその値を設定しておく。また、ｎの値がＣＰＵデータ
バス幅を超える場合にはＳＥＬＲＥＧｋは複数のＳＥＬ
ＲＥＧｋ１，ＳＥＬＲＥＧｋ２というように複数のレジ
スタで実現すれば良い。

【００２８】このようなメモリ制御部では、ｎ種類ある
レジスタのうちメモリ制御に関連するレジスタに対応す
る信号ＳＥＬＲＥＧｋをあらかじめＨレベルに設定して
おくことで、もし、そのメモリ制御に関連するレジスタ
に対して書き込み（設定）が行われずに、信号ＣＴＬｋ
（ｋ＝１，２・・・ｎ）にレベルＨの信号が１つで存在
すれば、回路上のＯＲゲート４０１〜４０４の出力はＨ
となり、／ＲＡＳ，／ＣＡＳ，／ＷＥの出力はＨレベル
のままとなり、メモリアクセスは行われなくなる。

【００２９】また、全てのメモリ制御に関連するレジス
タに対して設定が行われ、ＳＥＬＲＥＧｋ＝Ｈであるよ
うなレジスタに対する信号ＣＴＬｋ（ｉ＝１，２・・・
ｎ）が全てＬレベルとなった場合は、回路上のｎ個のＯ
Ｒゲートの出力はＬとなり、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅの出力はそれぞれメモリ制御部２２内部で生成された
信号／ｉＲＡＳ，／ｉＣＡＳ，／ｉＷＥを出力すること
になり、これら信号の値に応じてメモリアクセスが行わ
れるようになる。

【００３０】以上のように、あらかじめ第１のレジスタ
３２で指定したレジスタに関して書き込みがすべて終了
した場合にＬレベルになる信号と、メモリアクセスのた
めの制御信号との論理和をとり、メモリ制御関係のレジ
スタが全て書き込まれるまでメモリアクセス信号を遮断
することで、メモリの誤動作を事前に防ぐことが可能に
なる。 ［第２の実施の形態］次に本発明に係る第２の実施形態
として、読み込まれた画像を符号化して記憶装置に蓄
え、出力するカラー複写機について図５の装置外観図に
より説明する。

【００３１】図５において、原稿台ガラス２０１には、
読み取られるべき原稿２０２が置かれる。原稿２０２
は、照明２０３により照射され、ミラー２０４〜２０６
を経て光学系２０７によりＣＣＤ２０８上に原稿の画像
が結ばれる。さらに、モータ２０９により機械的にミラ
ー２０４、照明２０３を含むミラーユニット２１０は速
度Ｖで、ミラー２０５、２０６を含む第２ミラーユニッ
ト２１１は速度Ｖ／２で駆動され、原稿２０２の前面が
走査される。

【００３２】画像処理部２１２は、読み取った画像を電
気信号として処理し、印刷信号として出力する。

【００３３】は半導体レーザ２１３〜２１６は、画像処
理部２１２より出力された印刷信号によって駆動され、
それぞれの半導体レーザーによって発光されたレーザー
光は、ポリゴンミラー２１７〜２２０によって、感光ド
ラム２２５〜２２８上に潜像を形成する。

【００３４】現像機２２１〜２２４は、Ｋ，Ｙ，Ｃ，Ｍ
のトナーによって、それぞれ潜像を現像する。現像され
た各色のトナーは、用紙に転写され、フルカラーの印刷
出力がなされる。

【００３５】用紙カセット２２９〜２３１、及び手差し
トレイ２３２の何れかから給紙された用紙は、レジスト
ローラ２３３を経て、転写ベルト２３４上に、吸着さ
れ、搬送される。給紙のタイミングと同期して、予め感
光ドラム２２５〜２２８には、各色のトナーが現像され
ており、用紙の搬送とともに、トナーが用紙に転写され
る。

【００３６】各色のトナーが転送された用紙は、転送ベ
ルト２３４から分離搬送され、定着器２３５によって、
用紙にトナーが定着され、排紙トレイ２３６に排紙され
る。

【００３７】原稿台ガラス２０１〜第２ミラーユニット
２１１は画像の読み取りに関連する読取り部で、図１の
スキャナ回路１に相当し、また画像処理部２１２は、図
１の画像入出力制御回路７や記憶装置１０を含むバッフ
ァメモリ回路８〜システム制御回路１２の各回路に相当
し、半導体レーザ２１３〜排紙トレイ２３６は、画像を
印刷出力する印刷部であり、図１のプリンタ装置２に相
当する。

【００３８】このようなカラー複写機においても、第１
の実施の形態と同様に、画像処理部２１２に、図２乃至
図４に示したレジスタ部及びメモリ制御部を備えること
で、メモリ制御のためのレジスタが全て設定される以前
に、メモリへアクセスされることを防止できる。［第３
の実施の形態］更に、第１の実施形態で示したメモリ制
御部を汎用の情報処理装置に適用しても良い。この場合
の装置構成としては、例えば、図６に示すようになるで
あろう。

【００３９】図において、ＣＰＵ１０１は、ＲＯＭ１０
２に格納されたブートプログラムやＢＩＯＳ等を実行す
るとともに、ワーク領域として使用されるＲＡＭ１０３
に展開された一連の処理手順に対応するプログラム１０
４を、オペレーティングシステム１０６の管理下で実行
することで装置或いはシステム全体を制御する。ＲＡＭ
１０３には、画像の取り込みや印刷する時に使用するバ
ッファエリア１０５も確保される。

【００４０】このＣＰＵ１０１により下記の様々な周辺
デバイスが制御される。

【００４１】１０７は画像を読み取るためのイメージス
キャナー、１０８は図１の記憶装置９に相当するハード
ディスク装置や光磁気ディスク装置などの大容量記憶装
置である。この中には、１０６のＯＳ等も記憶されてい
る。１０９は可搬性の記憶媒体からのデータのリードを
行うための装置であって、図示ではフロッピーディスク
装置である。この１０９のフロッピーディスク装置にセ
ットするフロッピーディスク、もしくは１０８のハード
ディスク装置のいずれか一方に、１０４の制御プログラ
ムが格納されている。

【００４２】１１０は、表示画面に表示するビットマッ
プイメージを展開するＶＲＡＭであり、１１１は１１０
のＶＲＡＭに展開されたビットマップイメージを表示す
る表示器である。

【００４３】１１２は各種情報を入力するためのキーボ
ードであり、１１３は表示画面に表示された所望とする
位置を指定したり、各種メニューの中の１つを選択した
りするためのポインティングデバイスである。１１４は
プリンタである。１１５はネットワーク等で他のホスト
と接続するためのインターフェースである。

【００４４】上記構成における動作は、先に説明した第
１の実施形態とほぼ同じである。但し、入出力制御回路
７に相当する処理はＣＰＵ１０１が制御プログラム１０
４に従って行うことになる。

【００４５】この場合、本発明は、先に説明したメモリ
制御部２２に相当する機能を遂行するプログラムを外部
から供給し、ＣＰＵ１０１によりそのプログラムを実行
してレジスタ部及びメモリ制御部を実現することもでき
る。例えば、そのプログラムによって、メモリを制御す
るためのレジスタに値が書き込まれたなら１ずつ加算
し、その値が、予め設定されている、メモリを制御する
ためのレジスタの数に達したなら、所定のレジスタをセ
ットする。メモリ制御部は、そのレジスタの反転出力
を、図４のＯＲゲート４０２〜４０４に対して、ＯＲゲ
ート４０１からの入力に代えて入力する回路構成として
おく。こうすることで、メモリアクセスの速度を低下さ
せることなく、プログラムにより、第１の実施の形態と
同様にメモリアクセスを制限することができる。

【００４６】

【他の実施形態】本発明は、複数の機器（例えばホスト
コンピュータ，インタフェイス機器，リーダ，プリンタ
など）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機，ファクシミリ装置な
ど）に適用してもよい。

【００４７】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。

【００４８】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【００４９】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【００５０】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。

【００５１】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。

【００５２】

【発明の効果】以上説明したように、本発明は、メモリ
制御関係のレジスタが全て書き込まれるまでメモリアク
セス信号を遮断することで、レジスタ設定中にメモリア
クセスしメモリ誤動作を招くケースを回避することがで
きる。このため、システムの信頼性を高めソフト開発の
負荷等を軽減する効果がある。

【００５３】

【図面の簡単な説明】

【図１】画像入出力装置の構成を示す図である。

【図２】メモリ制御及びレジスタ設定をおこなうメモリ
制御回路を示す図である。

【図３】レジスタ部の詳細を示す図である。

【図４】メモリ制御部内のメモリアクセス許可に関する
回路を示す図である。

【図５】第２実施形態の構成を示す装置概観図である。

【図６】第３実施形態の構成を示すブロック図である。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリの制御に用いるメモリ制御情報を
   格納する少なくとも１つのレジスタと、 前記レジスタに対する初期設定が終了したことを検知
   し、初期設定の終了が検知されない場合には、前記メモ
   リに対するアクセスを行わせないアクセス制御手段とを
   備えることを特徴とするメモリ制御装置。
2. 【請求項２】 前記メモリはＤＲＡＭを含み、前記メモ
   リ制御情報はリフレッシュを行うか否かを切り換える情
   報を含むことを特徴とする請求項１に記載のメモリ制御
   装置。
3. 【請求項３】 前記メモリ制御情報はＤＲＡＭのリフレ
   ッシュレートを更に含むことを特徴とする請求項２に記
   載のメモリ制御装置。
4. 【請求項４】 前記アクセス制御手段は、前記レジスタ
   のうちの１つに対してそのアドレスが出力され、かつ、
   そのレジスタに対する書き込み信号が出力された場合
   に、それ以降、当該レジスタの初期設定が終了した信号
   を生成し、当該信号が、前記メモリ制御情報を格納する
   レジスタ全てについて生成されるまでは、前記メモリに
   対するアクセスを行わせないことを特徴とする請求項１
   に記載のメモリ制御装置。
5. 【請求項５】 メモリの制御に用いるメモリ制御情報を
   格納する少なくとも１つのレジスタに対する初期設定が
   終了したことを検知し、初期設定の終了が検知されない
   場合には、前記メモリに対するアクセスを行わせないこ
   とを特徴とするメモリ制御方法。
6. 【請求項６】 前記メモリはＤＲＡＭを含み、前記メモ
   リ制御情報はリフレッシュを行うか否かを切り換える情
   報を含むことを特徴とする請求項５に記載のメモリ制御
   方法。
7. 【請求項７】 前記メモリ制御情報はＤＲＡＭのリフレ
   ッシュレートを更に含むことを特徴とする請求項６に記
   載のメモリ制御方法。
8. 【請求項８】 前記レジスタのうちの１つに対してその
   アドレスが出力され、かつ、そのレジスタに対する書き
   込み信号が出力された場合に、それ以降、当該レジスタ
   の初期設定が終了した信号を生成し、当該信号が、前記
   メモリ制御情報を格納するレジスタ全てについて生成さ
   れるまでは、前記メモリに対するアクセスを行わせない
   ことを特徴とする請求項５に記載のメモリ制御方法。