JPH11284669A - デ―タスライサ― - Google Patents
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- JPH11284669A JPH11284669A JP10371735A JP37173598A JPH11284669A JP H11284669 A JPH11284669 A JP H11284669A JP 10371735 A JP10371735 A JP 10371735A JP 37173598 A JP37173598 A JP 37173598A JP H11284669 A JPH11284669 A JP H11284669A
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- 238000013213 extrapolation Methods 0.000 claims abstract description 4
- 238000005070 sampling Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 6
- 238000011084 recovery Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
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- G—PHYSICS
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】
【課題】 データスライサーの提供。
【解決手段】 閾値スライサー６０の入力に接続したデ
ジタルライン１０により入力信号を受信する。従来と同
様に、この閾値スライサー６０が出力ライン６５により
スライスされた値を出力することによって、スイッチ６
２の第１入力に出力する。このスライサー６０はまた、
状態装置の初期状態を識別するデジタルラインにデジタ
ル信号を出力する。有効な連続スライサーレベルに対応
する２つの連続スライサーレベルに関してスライスされ
た値を観察することによって初期状態を決定し、状態論
理装置６３に送る。受信された初期状態を利用して、状
態論理装置６３自体が始動し、標本化クロックの周波数
で、有効な連続スライサーレベルに対応する論理状態１
〜８を順次循環する。装置６３に存在する現在時点の状
態に対応する１〜８の範囲内にあるデジタル値を出力ラ
イン６８に出力する。スイッチ６１の出力ライン６９に
出力された信号は、ライン６７が論理１にある場合、状
態論理装置６３の出力ライン６８に出力される。
ジタルライン１０により入力信号を受信する。従来と同
様に、この閾値スライサー６０が出力ライン６５により
スライスされた値を出力することによって、スイッチ６
２の第１入力に出力する。このスライサー６０はまた、
状態装置の初期状態を識別するデジタルラインにデジタ
ル信号を出力する。有効な連続スライサーレベルに対応
する２つの連続スライサーレベルに関してスライスされ
た値を観察することによって初期状態を決定し、状態論
理装置６３に送る。受信された初期状態を利用して、状
態論理装置６３自体が始動し、標本化クロックの周波数
で、有効な連続スライサーレベルに対応する論理状態１
〜８を順次循環する。装置６３に存在する現在時点の状
態に対応する１〜８の範囲内にあるデジタル値を出力ラ
イン６８に出力する。スイッチ６１の出力ライン６９に
出力された信号は、ライン６７が論理１にある場合、状
態論理装置６３の出力ライン６８に出力される。
Description
【０００１】
【発明の属する技術分野】本発明はデータスライサーに
関する。
関する。
【０００２】本願明細書に記載する位相検出器は、英国
特許出願第９８００３５３．６号の要旨である。
特許出願第９８００３５３．６号の要旨である。
【０００３】
【従来の技術】ノイズの多いチャンネル、例えばデータ
密度の高い磁気データ媒体からデータを回収するため
に、チャンネルの周波数応答特性に近似する部分応答特
性に従ってデータ媒体の書込み／読出しチャンネルを分
類し、データ回収回路の構成、即ち設計を選択して、上
記の部分応答特性をもってチャンネルからのデータ回収
を最適化することが知られている。データの正確な回収
は、選択したデータ回収回路の形態にチャンネル特性が
いかに良好にマッチしているかに依存するため、通常、
データ回収回路の入力に等化器を配設して、実際の特性
と近似チャンネル特性との間に特性差がある場合には、
これを補償する。
密度の高い磁気データ媒体からデータを回収するため
に、チャンネルの周波数応答特性に近似する部分応答特
性に従ってデータ媒体の書込み／読出しチャンネルを分
類し、データ回収回路の構成、即ち設計を選択して、上
記の部分応答特性をもってチャンネルからのデータ回収
を最適化することが知られている。データの正確な回収
は、選択したデータ回収回路の形態にチャンネル特性が
いかに良好にマッチしているかに依存するため、通常、
データ回収回路の入力に等化器を配設して、実際の特性
と近似チャンネル特性との間に特性差がある場合には、
これを補償する。
【０００４】
【発明が解決しようとする課題】データ回収回路は、等
化器回路がひとつの場合には、この等化器からアナログ
読出し信号を受信し、所定位相および着信データ流れの
うち関係のある整数倍周波数成分で発信器を制御する位
相同期ループ回路を有している。この発信器が発信した
信号を使用して、適当な標本化点で着信アナログ信号を
標本化し、この標本からデータを回収する。正確なデー
タ回収を行なう場合、発信器信号およびアナログ読出信
号のうち関係のある成分の正確な位相合わせが重要であ
る。
化器回路がひとつの場合には、この等化器からアナログ
読出し信号を受信し、所定位相および着信データ流れの
うち関係のある整数倍周波数成分で発信器を制御する位
相同期ループ回路を有している。この発信器が発信した
信号を使用して、適当な標本化点で着信アナログ信号を
標本化し、この標本からデータを回収する。正確なデー
タ回収を行なう場合、発信器信号およびアナログ読出信
号のうち関係のある成分の正確な位相合わせが重要であ
る。
【０００５】初期の周波数合わせおよび位相合わせを高
速で行なう場合に位相同期ループ回路をアシストするた
めに、通常、データ媒体は、ＶＦＯフィールドデータを
意図的に書き込む領域をひとつかそれ以上もっている。
ＶＦＯフィールドデータはデータパターンが規則的であ
り、読み出されると、特性が正弦波特性および周期的特
性に近似できるアナログ信号を発信する。これらデータ
チャンネルを使用する場合、符号化すべきデータはデー
タ流れ中に最少で２つの連続類似ビットをもつことが知
られている。また、ＶＦＯフィールド信号は、例えば、
連続した類似データビット対で構成することも可能であ
る。
速で行なう場合に位相同期ループ回路をアシストするた
めに、通常、データ媒体は、ＶＦＯフィールドデータを
意図的に書き込む領域をひとつかそれ以上もっている。
ＶＦＯフィールドデータはデータパターンが規則的であ
り、読み出されると、特性が正弦波特性および周期的特
性に近似できるアナログ信号を発信する。これらデータ
チャンネルを使用する場合、符号化すべきデータはデー
タ流れ中に最少で２つの連続類似ビットをもつことが知
られている。また、ＶＦＯフィールド信号は、例えば、
連続した類似データビット対で構成することも可能であ
る。
【０００６】また、開発のために検討されている光学的
データ媒体チャンネルのうちある種のものが、下記式
（１）で近似できる応答特性をもっていることは広く認
められている。 Ｆ（Ｄ）＝ａ＋ｂＤ＋ｂＤ2＋ａＤ3 式（１） ここで、ａおよびｂはそれぞれ定数係数であり、Ｄは単
位遅延演算子である。この種のチャンネルは、部分応答
ＰＲ（ａ、ｂ、ｂ、ａ）チャンネルと呼ぶことができ
る。
データ媒体チャンネルのうちある種のものが、下記式
（１）で近似できる応答特性をもっていることは広く認
められている。 Ｆ（Ｄ）＝ａ＋ｂＤ＋ｂＤ2＋ａＤ3 式（１） ここで、ａおよびｂはそれぞれ定数係数であり、Ｄは単
位遅延演算子である。この種のチャンネルは、部分応答
ＰＲ（ａ、ｂ、ｂ、ａ）チャンネルと呼ぶことができ
る。
【０００７】
【課題を解決するための手段】即ち、本発明は、現在時
点のクロックサイクルに先立つ少なくともひとつのクロ
ックサイクルで受信された入力信号の値に関する知識を
利用して、読み出された信号の周期のどこに現在標本値
が関係するかを推定する手段と、先行値の外挿を利用し
て、出力信号を出力する手段とを有するデータスライサ
ーを提供するものである。
点のクロックサイクルに先立つ少なくともひとつのクロ
ックサイクルで受信された入力信号の値に関する知識を
利用して、読み出された信号の周期のどこに現在標本値
が関係するかを推定する手段と、先行値の外挿を利用し
て、出力信号を出力する手段とを有するデータスライサ
ーを提供するものである。
【０００８】また、本発明は、標本化点で入力信号の信
号レベルに密接に対応する理想信号レベルを決定する理
想信号決定手段と、それぞれが入力信号の周期中にある
標本化ポイントに対応するとともに、理想信号レベルに
関連する複数の状態を与える手段とを有し、上記決定手
段によって、決定された理想信号レベルに応答する上記
状態手段の初期状態を決定し、そしてさらに、標本化速
度で上記状態手段を上記の複数の状態を介して順次ステ
ップ移行させる手段を有し、上記理想信号レベルが出力
信号として出力される現時点状態に対応するデータスラ
イサーを提供するものでもある。
号レベルに密接に対応する理想信号レベルを決定する理
想信号決定手段と、それぞれが入力信号の周期中にある
標本化ポイントに対応するとともに、理想信号レベルに
関連する複数の状態を与える手段とを有し、上記決定手
段によって、決定された理想信号レベルに応答する上記
状態手段の初期状態を決定し、そしてさらに、標本化速
度で上記状態手段を上記の複数の状態を介して順次ステ
ップ移行させる手段を有し、上記理想信号レベルが出力
信号として出力される現時点状態に対応するデータスラ
イサーを提供するものでもある。
【０００９】好ましくは、状態決定手段が、先行の標本
化点に関して決定された理想信号レベルにも応答する初
期状態を決定する。
化点に関して決定された理想信号レベルにも応答する初
期状態を決定する。
【００１０】
【実施例】以下、添付図面について、本発明の一実施例
を説明する。
を説明する。
【００１１】まず、図１について説明する。デジタル位
相同期ループはフラッシュアナログ／デジタル変換器
（ＡＤＣ）４、デジタル位相検出器５、デジタルループ
フィルター６および可変周波数発信器（ＶＦＯ）７を有
する。
相同期ループはフラッシュアナログ／デジタル変換器
（ＡＤＣ）４、デジタル位相検出器５、デジタルループ
フィルター６および可変周波数発信器（ＶＦＯ）７を有
する。
【００１２】ＡＤＣ４は、アナログ読出し信号を入力端
子８で受信し、クロック入力端子９に受信されたクロッ
ク信号の立ち上がりエッジにおける読出し信号の振幅を
表すデジタル値ｙnを第１デジタルライン１０により位
相検出器５に出力する。 次に、この位相検出器が、ク
ロック信号の実際の位相と所望位相との間の計算上の差
を表す位相誤差値Δτnを第２デジタルライン１１によ
りデジタルループフィルター６に出力する。この位相誤
差値Δτnに基づいて、デジタルフィルターが演算を行
い、第３のデジタルライン１２によりＶＦＯ７の入力に
おいてフィルター処理位相誤差値をデジタル／アナログ
変換器７Ａに出力する。フィルター６の周波数応答につ
いては、係数入力端子１３および１４に異なるフィルタ
ー係数を印加することによって変更することができる。
次に、このＶＦＯ７が、第３デジタルライン１３に受信
された信号に依存する位相および周波数をもつ制限され
た信号をクロックライン１５によりＡＤＣ４のクロック
入力端子９に出力する。
子８で受信し、クロック入力端子９に受信されたクロッ
ク信号の立ち上がりエッジにおける読出し信号の振幅を
表すデジタル値ｙnを第１デジタルライン１０により位
相検出器５に出力する。 次に、この位相検出器が、ク
ロック信号の実際の位相と所望位相との間の計算上の差
を表す位相誤差値Δτnを第２デジタルライン１１によ
りデジタルループフィルター６に出力する。この位相誤
差値Δτnに基づいて、デジタルフィルターが演算を行
い、第３のデジタルライン１２によりＶＦＯ７の入力に
おいてフィルター処理位相誤差値をデジタル／アナログ
変換器７Ａに出力する。フィルター６の周波数応答につ
いては、係数入力端子１３および１４に異なるフィルタ
ー係数を印加することによって変更することができる。
次に、このＶＦＯ７が、第３デジタルライン１３に受信
された信号に依存する位相および周波数をもつ制限され
た信号をクロックライン１５によりＡＤＣ４のクロック
入力端子９に出力する。
【００１３】次に、図２について説明する。図示のよう
に、ＶＦＯフィールドデータ読出し信号２０はほぼ正弦
波形状をもち、振幅はＸボルトで、周期は２πｔ秒であ
る。第１〜第８標本化点Ａ〜Ｈは、図示のように、０〜
７π／４の範囲でπｔの１／４に相当する。即ち、信号
２０の周期内で８つの標本化点が規則的な間隔で存在す
ることになる。
に、ＶＦＯフィールドデータ読出し信号２０はほぼ正弦
波形状をもち、振幅はＸボルトで、周期は２πｔ秒であ
る。第１〜第８標本化点Ａ〜Ｈは、図示のように、０〜
７π／４の範囲でπｔの１／４に相当する。即ち、信号
２０の周期内で８つの標本化点が規則的な間隔で存在す
ることになる。
【００１４】ＶＦＯフィールドデータ読出し信号に位相
同期するとともに、周波数同期した場合、本発明の位相
検出器５は“獲得”モードに入る。即ち、位相検出器５
が、式（２）および（３）の計算を行なって、それぞれ
標本化時刻ｔ＝ｎおよびｔ＝ｎ−１において入力信号の
振幅変化の状態を決定する。 ｇｒａｄ１＝ｓｉｇｎ（Ｘn−Ｘn-1） （２） ｇｒａｄ２＝ｓｉｇｎ（Ｘn-1−Ｘn-2） （３） 但し、Ｘnは時刻ｔ＝ｎにおける理想標本値であり、Ｘ
n-1は一つ手前の標本時刻ｔ＝ｎ−１における理想標本
値であり、Ｘn-2は２つ手前の標本時刻ｔ＝ｎ−２にお
ける理想標本値である。
同期するとともに、周波数同期した場合、本発明の位相
検出器５は“獲得”モードに入る。即ち、位相検出器５
が、式（２）および（３）の計算を行なって、それぞれ
標本化時刻ｔ＝ｎおよびｔ＝ｎ−１において入力信号の
振幅変化の状態を決定する。 ｇｒａｄ１＝ｓｉｇｎ（Ｘn−Ｘn-1） （２） ｇｒａｄ２＝ｓｉｇｎ（Ｘn-1−Ｘn-2） （３） 但し、Ｘnは時刻ｔ＝ｎにおける理想標本値であり、Ｘ
n-1は一つ手前の標本時刻ｔ＝ｎ−１における理想標本
値であり、Ｘn-2は２つ手前の標本時刻ｔ＝ｎ−２にお
ける理想標本値である。
【００１５】計算により、ｇｒａｄ１はＸn＞Ｘn-1の場
合＋１であり、Ｘn＜Ｘn-1の場合−１であり、Ｘn＝Ｘ
n-1の場合０である。ｇｒａｄ２についても同様であ
る。
合＋１であり、Ｘn＜Ｘn-1の場合−１であり、Ｘn＝Ｘ
n-1の場合０である。ｇｒａｄ２についても同様であ
る。
【００１６】式（２）および（３）の計算結果から、ｇ
ｒａｄの値は下記式（４）により求めることができる。 ｇｒａｄ１ 但し、ｇｒａｄ１＝ｇｒａｄ２ ｇｒａｄ＝ （４） ０ 上記以外の条件
ｒａｄの値は下記式（４）により求めることができる。 ｇｒａｄ１ 但し、ｇｒａｄ１＝ｇｒａｄ２ ｇｒａｄ＝ （４） ０ 上記以外の条件
【００１７】ｇｒａｄがｇｒａｄ＝０でない場合には、
式（５）の計算を行なう。 Δτn＝ｇｒａｄ（ｙn-1−Ｘn-1） （５） 但し、Δτnは時刻ｔ＝ｎにおける位相誤差値であり、 ｙn-1は時刻ｔ＝ｎ−１における標本値であり、そして Ｘn-1は時刻ｔ＝ｎ−１における標本値である。
式（５）の計算を行なう。 Δτn＝ｇｒａｄ（ｙn-1−Ｘn-1） （５） 但し、Δτnは時刻ｔ＝ｎにおける位相誤差値であり、 ｙn-1は時刻ｔ＝ｎ−１における標本値であり、そして Ｘn-1は時刻ｔ＝ｎ−１における標本値である。
【００１８】ｇｒａｄがｇｒａｄ＝０の場合には、位相
検出器５が下記式（６）に従って位相誤差値を決定す
る。 Δτn＝ Δτn-1 （６）
検出器５が下記式（６）に従って位相誤差値を決定す
る。 Δτn＝ Δτn-1 （６）
【００１９】これらの計算結果から、読出し信号の勾配
が２つの連続標本間隔で同じであるすべての標本点、即
ち標本点Ａ、Ｂ、Ｃ、Ｅ、ＦおよびＧでは、位相誤差値
は、時刻ｔ＝ｎ−１において、実際の標本値と理想標本
値との間に差に比例することがわかる。なお、新たな位
相誤差値Δτnは、ＶＦＯフィールドデータ読出し信号
２０の周期中で６回計算されることになる。
が２つの連続標本間隔で同じであるすべての標本点、即
ち標本点Ａ、Ｂ、Ｃ、Ｅ、ＦおよびＧでは、位相誤差値
は、時刻ｔ＝ｎ−１において、実際の標本値と理想標本
値との間に差に比例することがわかる。なお、新たな位
相誤差値Δτnは、ＶＦＯフィールドデータ読出し信号
２０の周期中で６回計算されることになる。
【００２０】図３に位相検出器５を詳細に示す。この図
では、第１デジタルライン１０および第２デジタルライ
ン１１が６ビットデジタルラインであるため、ｙnおよ
びΔτnそれぞれは−３２〜＋３１の範囲にある１０進
数値を取ることになる。
では、第１デジタルライン１０および第２デジタルライ
ン１１が６ビットデジタルラインであるため、ｙnおよ
びΔτnそれぞれは−３２〜＋３１の範囲にある１０進
数値を取ることになる。
【００２１】デジタルライン１０のｙnの値をデータス
ライサー２２で調べ、次に、このデータスライサーが理
想標本値を決定する。従来からのデータスライサーの場
合、この決定は、スライサー限界入力２３、２４、２５
および２６のそれぞれに与えられた４つの閾値とｙnを
デジタル的に比較することによって行なわれていた。入
力２３に与えられた閾値はＬＯおよびＬ１の平均値に対
応し、入力２４への閾値はＬ１およびＬ２の平均値に対
応し、入力２５への閾値はＬ２およびＬ３の平均値に対
応し、そして入力２６への閾値はＬ３およびＬ４の平均
値に対応する。閾値のどれがｙnを越えたかを調べるこ
とによって、レベルＬＯ、Ｌ１、Ｌ２、Ｌ３およびＬ４
のどの値が一番ｙnと同様な値をもつかを決定するとと
もに、さらに別なデジタルライン２７によってＸnとし
て決定された値を与える。
ライサー２２で調べ、次に、このデータスライサーが理
想標本値を決定する。従来からのデータスライサーの場
合、この決定は、スライサー限界入力２３、２４、２５
および２６のそれぞれに与えられた４つの閾値とｙnを
デジタル的に比較することによって行なわれていた。入
力２３に与えられた閾値はＬＯおよびＬ１の平均値に対
応し、入力２４への閾値はＬ１およびＬ２の平均値に対
応し、入力２５への閾値はＬ２およびＬ３の平均値に対
応し、そして入力２６への閾値はＬ３およびＬ４の平均
値に対応する。閾値のどれがｙnを越えたかを調べるこ
とによって、レベルＬＯ、Ｌ１、Ｌ２、Ｌ３およびＬ４
のどの値が一番ｙnと同様な値をもつかを決定するとと
もに、さらに別なデジタルライン２７によってＸnとし
て決定された値を与える。
【００２２】本発明によるデータスライサー２２の場
合、先行のクロックサイクルで受信されたｙnの値に関
する知識を利用して、読み出された信号の周期のどこに
現在標本値が関係するかを推定し、先行値の外挿を利用
し、かつｙnの現在値を調べてＸnを決定する。この場
合、位相検出器５が、ノイズの多い読出し信号２０に対
処するさいに、上記従来構成のデータスライサーよりも
Ｘnに関して不正確な値を決定する恐れは少ない。
合、先行のクロックサイクルで受信されたｙnの値に関
する知識を利用して、読み出された信号の周期のどこに
現在標本値が関係するかを推定し、先行値の外挿を利用
し、かつｙnの現在値を調べてＸnを決定する。この場
合、位相検出器５が、ノイズの多い読出し信号２０に対
処するさいに、上記従来構成のデータスライサーよりも
Ｘnに関して不正確な値を決定する恐れは少ない。
【００２３】図４に、データスライサー２２を示す。図
示のように、閾値スライサー６０、第１デジタルスイッ
チ６１、第２デジタルスイッチ６２、状態論理装置６３
および状態／スライス変換装置６４を有する。
示のように、閾値スライサー６０、第１デジタルスイッ
チ６１、第２デジタルスイッチ６２、状態論理装置６３
および状態／スライス変換装置６４を有する。
【００２４】デジタルライン１０を閾値スライサー６０
の入力に接続する。このスライサー６０は、出力ライン
６５によりスライスされた値を出力し、これによってス
イッチ６２の第１入力にこの値を出力する。このよう
に、デジタルライン６５によりスライスされた値を出力
するさい、この閾値スライサー６０は、入力信号のレベ
ルに密接に対応する信号レベルＬ０〜Ｌ４を決定するこ
とによって、従来のデータスライサーと同様に作動す
る。この閾値スライサー６０はさらに、状態装置の初期
状態を識別するデジタル信号をデジタルライン６６によ
り出力する論理回路を有する。初期状態は、有効な一連
のスライサーレベルに対応する２つの連続スライサーレ
ベルについてスライスされた値を観察することによって
決定する。ライン６５により出力されたスライス値はレ
ベルＬ０〜Ｌ４のいずれかであるが、ライン６６により
出力された値は１〜８の範囲にある。即ち、最初の２つ
の初期有効閾値状態に基づいて、状態装置の初期状態を
識別する。
の入力に接続する。このスライサー６０は、出力ライン
６５によりスライスされた値を出力し、これによってス
イッチ６２の第１入力にこの値を出力する。このよう
に、デジタルライン６５によりスライスされた値を出力
するさい、この閾値スライサー６０は、入力信号のレベ
ルに密接に対応する信号レベルＬ０〜Ｌ４を決定するこ
とによって、従来のデータスライサーと同様に作動す
る。この閾値スライサー６０はさらに、状態装置の初期
状態を識別するデジタル信号をデジタルライン６６によ
り出力する論理回路を有する。初期状態は、有効な一連
のスライサーレベルに対応する２つの連続スライサーレ
ベルについてスライスされた値を観察することによって
決定する。ライン６５により出力されたスライス値はレ
ベルＬ０〜Ｌ４のいずれかであるが、ライン６６により
出力された値は１〜８の範囲にある。即ち、最初の２つ
の初期有効閾値状態に基づいて、状態装置の初期状態を
識別する。
【００２５】データスライサー成分６１、６３および６
４をインプリメントするために、閾値スライサーはライ
ン６７により論理１信号を出力する。ライン６７は、デ
ジタルスイッチ６１および６２それぞれの切り換え入力
に接続する。このように、各スイッチ６１、６２はその
出力に、反対側の入力に存在する信号、即ち図４最下部
に示した入力を送るように制御されるが、データスライ
サー６１、６３および６４によって供給される信号をラ
イン２７により出力する前に、ライン６７に、最少で２
つの標本について論理０信号を出力してから、切り換え
を行なって、閾値スライサー６０によって、ライン１０
に受信された信号の（近似）位相を決定する必要があ
る。
４をインプリメントするために、閾値スライサーはライ
ン６７により論理１信号を出力する。ライン６７は、デ
ジタルスイッチ６１および６２それぞれの切り換え入力
に接続する。このように、各スイッチ６１、６２はその
出力に、反対側の入力に存在する信号、即ち図４最下部
に示した入力を送るように制御されるが、データスライ
サー６１、６３および６４によって供給される信号をラ
イン２７により出力する前に、ライン６７に、最少で２
つの標本について論理０信号を出力してから、切り換え
を行なって、閾値スライサー６０によって、ライン１０
に受信された信号の（近似）位相を決定する必要があ
る。
【００２６】状態論理装置６３は、標本化周波数におけ
る標本化クロックで、それぞれＬ２−Ｌ３−Ｌ４−Ｌ３
−Ｌ２−Ｌ１−Ｌ０−Ｌ１に対応する状態１〜８を循環
できる論理回路をもっている。この状態論理装置６３
は、デジタルライン６６から、閾値スライサー６０の論
理回路によって決定された初期状態を受信する。そし
て、状態論理装置６３は、受信した初期状態を利用し
て、それ自体が始動し、その後標本化クロックの周波数
で状態を順次循環する。また、状態論理装置は、装置６
３の現在状態に対応する１〜８の範囲にあるデジタル値
をその出力ライン６８により出力する。
る標本化クロックで、それぞれＬ２−Ｌ３−Ｌ４−Ｌ３
−Ｌ２−Ｌ１−Ｌ０−Ｌ１に対応する状態１〜８を循環
できる論理回路をもっている。この状態論理装置６３
は、デジタルライン６６から、閾値スライサー６０の論
理回路によって決定された初期状態を受信する。そし
て、状態論理装置６３は、受信した初期状態を利用し
て、それ自体が始動し、その後標本化クロックの周波数
で状態を順次循環する。また、状態論理装置は、装置６
３の現在状態に対応する１〜８の範囲にあるデジタル値
をその出力ライン６８により出力する。
【００２７】スイッチ６１の出力ライン６９により出力
された信号は、ライン６７が論理１にある場合には、状
態論理装置６３の出力ライン６８に出力される。このよ
うにして、初期状態の決定後に、状態論理回路６３の現
在状態に対応する値が状態／スライス変換器６４に与え
られる。そして、状態／スライス変換器６４は、その出
力ライン７０に、状態論理装置６３によって与えられる
現在状態に対応するレベルＬ１〜Ｌ４に対応するスライ
ス値を出力する。初期状態の決定後、スイッチ６２がそ
の出力ライン２７によりライン７０に受信された信号を
出力すると、データスライサー２２の出力が状態論理装
置６３および標本化クロックによって決定されるため、
閾値スライサー６０にスライス誤差が発生する恐れがな
くなる。即ち、本発明データスライサーは、上記のデー
タスライサーに比較した場合、サイクルスチリーングや
サイクルスリッピングの恐れが小さい。
された信号は、ライン６７が論理１にある場合には、状
態論理装置６３の出力ライン６８に出力される。このよ
うにして、初期状態の決定後に、状態論理回路６３の現
在状態に対応する値が状態／スライス変換器６４に与え
られる。そして、状態／スライス変換器６４は、その出
力ライン７０に、状態論理装置６３によって与えられる
現在状態に対応するレベルＬ１〜Ｌ４に対応するスライ
ス値を出力する。初期状態の決定後、スイッチ６２がそ
の出力ライン２７によりライン７０に受信された信号を
出力すると、データスライサー２２の出力が状態論理装
置６３および標本化クロックによって決定されるため、
閾値スライサー６０にスライス誤差が発生する恐れがな
くなる。即ち、本発明データスライサーは、上記のデー
タスライサーに比較した場合、サイクルスチリーングや
サイクルスリッピングの恐れが小さい。
【００２８】デジタルライン２７は、データスライサー
２２によって与えられたＸnの値を減算装置２８に、そ
して遅延レジスター２９に送る。この遅延レジスター２
０は次に、先行のクロックサイクルでデータスライサー
２２に与えられた値、即ちＸ n-1をデジタルライン３０
により別な遅延レジスター３１に、第２減算器３２に、
そして第３減算器３３に出力する。
２２によって与えられたＸnの値を減算装置２８に、そ
して遅延レジスター２９に送る。この遅延レジスター２
０は次に、先行のクロックサイクルでデータスライサー
２２に与えられた値、即ちＸ n-1をデジタルライン３０
により別な遅延レジスター３１に、第２減算器３２に、
そして第３減算器３３に出力する。
【００２９】減算装置３２は、ライン１０を介してさら
に別な遅延レジスター３４によって与えられ、これによ
って別なデジタルライン３５に与えられたＸnから導か
れるｙn-1から、ライン３０に受信されたＸn-1をデジタ
ル的に減算し、これら値の差に対応する差分値ｙn-1−
Ｘn-1をさらに別なデジタルライン３６に出力する。デ
ジタルスイッチ３７が減算装置３２からの差分値と、差
分値の逆元との両者を符号変換装置３８から受信する。
ここで、符号変換装置３８はライン３７の分岐ライン３
９でｙn-1−Ｘn-1の値の符号を変換し、結果をライン４
０によりデジタルスイッチ３７に出力する。
に別な遅延レジスター３４によって与えられ、これによ
って別なデジタルライン３５に与えられたＸnから導か
れるｙn-1から、ライン３０に受信されたＸn-1をデジタ
ル的に減算し、これら値の差に対応する差分値ｙn-1−
Ｘn-1をさらに別なデジタルライン３６に出力する。デ
ジタルスイッチ３７が減算装置３２からの差分値と、差
分値の逆元との両者を符号変換装置３８から受信する。
ここで、符号変換装置３８はライン３７の分岐ライン３
９でｙn-1−Ｘn-1の値の符号を変換し、結果をライン４
０によりデジタルスイッチ３７に出力する。
【００３０】遅延レジスター３１は、２つ手前のクロッ
クサイクルにおけるＸnの値、即ちＸn-2をさらに別なラ
イン４１に出力し、これを次にさらに別な減算器４２に
よってＸn-1の値から減算する。 この減算、即ち式
（３）の計算結果の符号は、一つ手前の理想標本値の２
つ手前標本値からの変化を検知したことを表すものであ
る。この符号は、正の場合には、出力ライン４３により
論理１信号としてデジタルスイッチ３７のスイッチ制御
入力に、そしてＥＸＯＲゲート４８の入力に出力され
る。従って、式（３）の計算結果が正ならば、ｙn-1−
Ｘn-1の値がライン３６からさらに別なデジタルライン
４４に出力され、式（３）の計算結果が負ならば、逆数
値がライン４０からライン４４に出力される。即ち、ス
イッチ３７が式（５）の計算を行い、２つ手前の標本値
から１つ手前の標本値への変化の検知に応じて差分値に
ついて演算を行なう。Ｘn-2をＸn-1から減算した結果が
ゼロの場合には、即ち符号がない場合には、出力ライン
４５により論理１信号がＯＲゲート４６の入力に出力さ
れる。
クサイクルにおけるＸnの値、即ちＸn-2をさらに別なラ
イン４１に出力し、これを次にさらに別な減算器４２に
よってＸn-1の値から減算する。 この減算、即ち式
（３）の計算結果の符号は、一つ手前の理想標本値の２
つ手前標本値からの変化を検知したことを表すものであ
る。この符号は、正の場合には、出力ライン４３により
論理１信号としてデジタルスイッチ３７のスイッチ制御
入力に、そしてＥＸＯＲゲート４８の入力に出力され
る。従って、式（３）の計算結果が正ならば、ｙn-1−
Ｘn-1の値がライン３６からさらに別なデジタルライン
４４に出力され、式（３）の計算結果が負ならば、逆数
値がライン４０からライン４４に出力される。即ち、ス
イッチ３７が式（５）の計算を行い、２つ手前の標本値
から１つ手前の標本値への変化の検知に応じて差分値に
ついて演算を行なう。Ｘn-2をＸn-1から減算した結果が
ゼロの場合には、即ち符号がない場合には、出力ライン
４５により論理１信号がＯＲゲート４６の入力に出力さ
れる。
【００３１】減算器４２と同様な機能の減算器２８は、
Ｘn-1をＸnから減算した結果がゼロの場合には、出力ラ
イン４７により論理１信号をＯＲゲート４６の入力に出
力する。この減算結果、即ち式（２）の計算結果が、１
つ手前の理想標本値からの理想標本値への変化を検知し
たことを表すことになる。この符号が、正の場合には、
ライン４９により論理１信号としてＥＸＯＲゲート４８
の入力に出力される。これ以外の場合には、ライン４９
により論理０信号として出力される。
Ｘn-1をＸnから減算した結果がゼロの場合には、出力ラ
イン４７により論理１信号をＯＲゲート４６の入力に出
力する。この減算結果、即ち式（２）の計算結果が、１
つ手前の理想標本値からの理想標本値への変化を検知し
たことを表すことになる。この符号が、正の場合には、
ライン４９により論理１信号としてＥＸＯＲゲート４８
の入力に出力される。これ以外の場合には、ライン４９
により論理０信号として出力される。
【００３２】ＯＲゲート４６、および出力をＯＲゲート
４６の別な入力に接続したＥＸＯＲゲート４８は、次の
条件、即ち式（２）の結果がゼロになる条件、式（３）
の結果がゼロになる条件、式（２）および式（３）のい
ずれか一方の結果が正になるが、他方はそうはならない
条件のいずれかを満足する場合には、論理１信号をＯＲ
ゲート４６の出力ライン５０に出力する作用効果をも
つ。即ち、これらゲート４６、４８は検出された変化が
同じ場合も、そしてゼロでない場合も決定できるもので
ある。
４６の別な入力に接続したＥＸＯＲゲート４８は、次の
条件、即ち式（２）の結果がゼロになる条件、式（３）
の結果がゼロになる条件、式（２）および式（３）のい
ずれか一方の結果が正になるが、他方はそうはならない
条件のいずれかを満足する場合には、論理１信号をＯＲ
ゲート４６の出力ライン５０に出力する作用効果をも
つ。即ち、これらゲート４６、４８は検出された変化が
同じ場合も、そしてゼロでない場合も決定できるもので
ある。
【００３３】ＯＲゲート４６の出力ライン５０は、さら
に別なデジタルスイッチ５１のスイッチ制御入力に接続
する。式（５）の計算結果であるデジタルライン４４の
値は、論理０信号がライン５０にある場合には、スイッ
チ５１の出力デジタルライン１１にΔτnとして送られ
る。ＯＲゲート４６によってライン５０に出力された信
号が論理１信号の場合には、スイッチ５１が帰還回路に
よって与えられる値をライン１１にΔτnとして送る。
この帰還回路は遅延レジスター５２、デバイド・バイ・
ツー（ｄｉｖｉｄｅ ｂｙ ｔｗｏ）装置５３およびデ
ジタルスイッチ５４を有する。遅延レジスター５２は、
デジタルライン１１からΔτnの値を受信し、一つ手前
のクロックサイクルのΔτnの値を出力する。即ち、デ
ジタルライン５５によりスイッチ５４の入力と装置５３
の入力の両者にΔτn-1を出力する。デバイド・バイ・
ツー装置５３はデジタルライン５６によりスイッチ５４
の第２入力にΔτnの値の半分の値を出力する。
に別なデジタルスイッチ５１のスイッチ制御入力に接続
する。式（５）の計算結果であるデジタルライン４４の
値は、論理０信号がライン５０にある場合には、スイッ
チ５１の出力デジタルライン１１にΔτnとして送られ
る。ＯＲゲート４６によってライン５０に出力された信
号が論理１信号の場合には、スイッチ５１が帰還回路に
よって与えられる値をライン１１にΔτnとして送る。
この帰還回路は遅延レジスター５２、デバイド・バイ・
ツー（ｄｉｖｉｄｅ ｂｙ ｔｗｏ）装置５３およびデ
ジタルスイッチ５４を有する。遅延レジスター５２は、
デジタルライン１１からΔτnの値を受信し、一つ手前
のクロックサイクルのΔτnの値を出力する。即ち、デ
ジタルライン５５によりスイッチ５４の入力と装置５３
の入力の両者にΔτn-1を出力する。デバイド・バイ・
ツー装置５３はデジタルライン５６によりスイッチ５４
の第２入力にΔτnの値の半分の値を出力する。
【００３４】スイッチ５４が上記装置５３からの値また
は遅延レジスター５２からの値をデジタルライン５７に
よりスイッチの５１の第２入力に送るかどうかは、スイ
ッチ５４の制御スイッチ入力に印加される論理信号に依
存する。好ましくは、モード装置（図示せず）により、
図１の位相同期ループが獲得モードにある場合には、ス
イッチ５４のスイッチ制御入力に論理１信号を出力する
ことによって、遅延レジスター５２の出力値をスイッチ
５１に出力し、そしてトラックモードにある場合には、
スイッチ５４のスイッチ制御入力に論理０信号を出力す
る。このように、式（２）および式（３）のいずれかが
ゼロで、そのうちの一方が正の結果をもち、他方がそう
でない場合には、一つ手前のクロックサイクルからのΔ
τnの値を維持しているので、ＶＦＯフィールドデータ
を読出した場合に、高速同期が達成できる。トラックモ
ードの場合、一つ手前のクロックサイクルからのΔτn
の値が維持されているため、位相ロックループが、読出
し信号がかなりの数の連続類似ビットを含んでいるた
め、同期が外れる。この状態を避けるために、モードス
イッチ（図示せず）がデジタルスイッチ５１を切り換え
て、デバイド・バイ・ツー装置５３からの値を受信す
る。このようにして、Δτnの値が最終的にゼロになる
までか、あるいはΔτnの“有効”値が発生するまで、
Δτnの“有効”値、即ちＯＲゲート４６が論理０信号
を出力した場合における標本値から計算した前項を標本
時間毎に２で連続して割る。
は遅延レジスター５２からの値をデジタルライン５７に
よりスイッチの５１の第２入力に送るかどうかは、スイ
ッチ５４の制御スイッチ入力に印加される論理信号に依
存する。好ましくは、モード装置（図示せず）により、
図１の位相同期ループが獲得モードにある場合には、ス
イッチ５４のスイッチ制御入力に論理１信号を出力する
ことによって、遅延レジスター５２の出力値をスイッチ
５１に出力し、そしてトラックモードにある場合には、
スイッチ５４のスイッチ制御入力に論理０信号を出力す
る。このように、式（２）および式（３）のいずれかが
ゼロで、そのうちの一方が正の結果をもち、他方がそう
でない場合には、一つ手前のクロックサイクルからのΔ
τnの値を維持しているので、ＶＦＯフィールドデータ
を読出した場合に、高速同期が達成できる。トラックモ
ードの場合、一つ手前のクロックサイクルからのΔτn
の値が維持されているため、位相ロックループが、読出
し信号がかなりの数の連続類似ビットを含んでいるた
め、同期が外れる。この状態を避けるために、モードス
イッチ（図示せず）がデジタルスイッチ５１を切り換え
て、デバイド・バイ・ツー装置５３からの値を受信す
る。このようにして、Δτnの値が最終的にゼロになる
までか、あるいはΔτnの“有効”値が発生するまで、
Δτnの“有効”値、即ちＯＲゲート４６が論理０信号
を出力した場合における標本値から計算した前項を標本
時間毎に２で連続して割る。
【図１】本発明のデータスライサーを組み込んだデジタ
ル位相同期ループを示す図である。
ル位相同期ループを示す図である。
【図２】アナログＶＦＯフィールドデータ読出信号と、
その理想標本化点を示す図である。
その理想標本化点を示す図である。
【図３】図１の位相同期ループの位相検出器を示す図で
ある。
ある。
【図４】図３の位相検出器を構成する、本発明のデータ
スライサーを示す図である。
スライサーを示す図である。
１０ デジタルライン ２２ データスライサー ２７ 出力ライン ６０ 閾値スライサー ６２ スイッチ ６３ 状態論理装置 ６４ 状態／スライス変換器 ６５ 出力ライン ６６ デジタルライン ６８ 出力ライン ６９ 出力ライン ７０ 出力ライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年２月９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
フロントページの続き (72)発明者 ステファン ウイリアムズ イギリス，エム45 ７エスジー マンチェ スター，ホワイトフィールド，リリー ヒ ル ストリート 106
Claims (6)
- 【請求項１】 現在時点のクロックサイクルに先立つ少
なくともひとつのクロックサイクルで受信された入力信
号の値に関する知識を利用して、読み出された信号の周
期のどこに現在標本値が関係するかを推定する手段と、
先行値の外挿を利用して、出力信号を出力する手段とを
有するデータスライサー。 - 【請求項２】 上記状態決定手段が、先行の標本化点に
関して決定された理想信号レベルにも応答して初期状態
を決定する請求項１のデータスライサー。 - 【請求項３】 標本化点で入力信号の信号レベルに密接
に対応する理想信号レベルを決定する理想信号決定手段
と、 それぞれが入力信号の周期中にある標本化ポイントに対
応するとともに、理想信号レベルに関連する複数の状態
を与える手段とを有し、 上記決定手段によって、決定された理想信号レベルに応
答する上記状態手段の初期状態を決定し、そしてさら
に、 標本化速度で上記状態手段を上記の複数の状態を介して
順次ステップ移行させる手段を有し、上記理想信号レベ
ルが出力信号として出力される現在時点状態に対応する
データスライサー。 - 【請求項４】 上記状態決定手段が、少なくとも２つの
連続信号レベルについて決定された理想信号レベルが有
効な連続理想信号レベルに対応したことを観察したこと
に応答して上記状態手段の初期状態を決定する請求項３
のデータスライサー。 - 【請求項５】 標本化点で入力信号の信号レベルに密接
に対応する理想信号レベルを決定し、 それぞれが入力信号の周期中にある標本化ポイントに対
応するとともに、理想信号レベルに関連する複数の状態
を与え、 決定された理想信号レベルに応答する上記状態手段の初
期状態を決定し、 標本化速度で上記状態手段を上記の複数の状態を介して
順次ステップ移行させ、そして現在時点状態に対応する
理想信号レベルを出力信号として出力する出力信号の出
力方法。 - 【請求項６】 少なくとも２つの連続的な理想信号レベ
ルについて決定されたレベルが、有効な連続理想信号レ
ベルに対応することを観察することによって初期状態を
決定する請求項５の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9800353A GB2333194B (en) | 1998-01-09 | 1998-01-09 | A phase detector |
| GB9800353.6 | 1998-01-09 | ||
| GBGB9810787.3A GB9810787D0 (en) | 1998-01-09 | 1998-05-20 | A data slicer |
| GB9810787.3 | 1998-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284669A true JPH11284669A (ja) | 1999-10-15 |
Family
ID=26312909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371735A Pending JPH11284669A (ja) | 1998-01-09 | 1998-12-28 | デ―タスライサ― |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6608871B2 (ja) |
| JP (1) | JPH11284669A (ja) |
| CA (1) | CA2258384A1 (ja) |
| GB (1) | GB2333214A (ja) |
| SE (1) | SE9804605L (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1180373C (zh) * | 2000-03-03 | 2004-12-15 | 皇家菲利浦电子有限公司 | 具有用于与一个接收数据流同步的装置的数据载体 |
| KR100689033B1 (ko) * | 2001-02-02 | 2007-03-08 | 삼성전자주식회사 | 데이터 슬라이서 및 이를 적용한 알에프 수신기 |
| US20030099307A1 (en) * | 2001-11-13 | 2003-05-29 | Narad Networks, Inc. | Differential slicer circuit for data communication |
| US20030091124A1 (en) * | 2001-11-13 | 2003-05-15 | Narad Networks, Inc. | Slicer circuit with ping pong scheme for data communication |
| WO2003047109A2 (en) * | 2001-11-30 | 2003-06-05 | Koninklijke Philips Electronics N.V. | Bit-detection arrangement and apparatus for reproducing information |
| US20030165208A1 (en) * | 2002-03-04 | 2003-09-04 | Andrew Carter | Non-linear decision feedback phase locked loop filter |
| US8107329B1 (en) | 2007-07-05 | 2012-01-31 | Marvell International Ltd. | Optical storage system having differential phase detector |
| TWI343753B (en) | 2007-08-09 | 2011-06-11 | Novatek Microelectronics Corp | Data slicer having an error correction device |
| US8939606B2 (en) * | 2010-02-26 | 2015-01-27 | Guardian Industries Corp. | Heatable lens for luminaires, and/or methods of making the same |
| FR3007843B1 (fr) * | 2013-06-27 | 2016-12-09 | Somfy Sas | Procede et dispositif de determination de la phase d’un signal alternatif |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917519B2 (ja) * | 1991-03-25 | 1999-07-12 | 松下電器産業株式会社 | データスライス回路 |
| US5247544A (en) * | 1992-03-26 | 1993-09-21 | Motorola, Inc. | Phase adjustment method and apparatus for use in a clock recovery circuit |
| GB9212263D0 (en) * | 1992-06-10 | 1992-07-22 | Shaye Communications Ltd | System for data recovery |
| JP2598913Y2 (ja) * | 1992-07-27 | 1999-08-23 | ミツミ電機株式会社 | データスライサ |
| US5572558A (en) * | 1994-11-17 | 1996-11-05 | Cirrus Logic, Inc. | PID loop filter for timing recovery in a sampled amplitude read channel |
| US6246723B1 (en) * | 1998-05-04 | 2001-06-12 | Cirrus Logic, Inc. | Sampled amplitude read channel employing early-decisions from a trellis sequence detector for sampling value estimation |
-
1998
- 1998-12-04 GB GB9826716A patent/GB2333214A/en not_active Withdrawn
- 1998-12-28 JP JP10371735A patent/JPH11284669A/ja active Pending
- 1998-12-30 SE SE9804605A patent/SE9804605L/ not_active Application Discontinuation
-
1999
- 1999-01-06 US US09/226,441 patent/US6608871B2/en not_active Expired - Lifetime
- 1999-01-07 CA CA002258384A patent/CA2258384A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020172301A1 (en) | 2002-11-21 |
| SE9804605L (sv) | 1999-07-10 |
| US6608871B2 (en) | 2003-08-19 |
| CA2258384A1 (en) | 1999-07-09 |
| SE9804605D0 (sv) | 1998-12-30 |
| GB9826716D0 (en) | 1999-01-27 |
| GB2333214A (en) | 1999-07-14 |
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