JPH11275532A - 映像信号伝送システム - Google Patents

Abstract

(57)【要約】 【課題】 圧縮伸長処理を行なうことなく、自然な映像
の再生表示を可能とする映像信号伝送システムを提供す
る。 【解決手段】 送信側システム１００は、メモリ４２お
よび４４、動画判定回路４０および読出制御回路１２を
含む。動画判定回路４０は、入力されるディジタル映像
信号とメモリ４２に記憶されたディジタル映像信号とを
比較して、動画ブロックを検出（判定）する。メモリ４
４からは、所定のブロック単位の順でディジタル映像信
号が読出され、受信側に伝送される。読出時に動画ブロ
ックが検出された場合には、動画ブロックが優先的に受
信側に伝送される。これにより、動画ブロックの表示内
容が頻繁に更新される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル映像信
号を送受信する映像信号伝送システムに関し、特にディ
ジタル映像信号をケーブルレスで送受信する映像信号伝
送システムに関する。

【０００２】

【従来の技術】ケーブルレスでディジタル映像信号を伝
送する場合、一般に伝送経路のスピードが有線の場合に
比べて遅いため、信号をそのままの形でしかも高速に伝
送するとは非常に困難である。このため、従来の映像信
号伝送システムでは、符号化技術を用いることにより、
信号を圧縮してデータ量を減少させた後に伝送し受信側
で伸長する方式がとられている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の映像信号伝送システムでは、信号を圧縮伸長
するための専用のハードウェアを搭載する必要がある。

【０００４】このため、システム全体が複雑化し、さら
に高コストになってしまうという問題が生じている。

【０００５】それゆえ、本発明は、上記に示した問題点
を解決するためになされたものであ、その目的は、シス
テムの複雑化を伴うことなく、映像信号を送信して自然
な映像表示を行なうことが可能な映像信号伝送システム
を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に係る映像信号
伝送システムは、画面を構成する各画素に対応するディ
ジタル映像信号をケーブルレスで送受信する映像信号伝
送システムであって、各ディジタル映像信号を対応する
画素に従うアドレスに記憶する第１および第２の記憶手
段と、画面を複数のブロックにブロック分割して、所定
のブロック単位の順で第２の記憶手段から対応するディ
ジタル映像信号を読出すためのアドレス制御を行なう第
１の読出制御手段と、第１および第２の記憶手段におい
て記憶されているフレームと異なるフレームに対応する
ディジタル映像信号を受けて、第１の記憶手段に記憶さ
れるディジタル映像信号と対比することにより、対応す
るブロックが動画であるか否かを判定する判定手段とを
備え、第１の読出制御手段は、判定手段により動画であ
るとの判定結果を受けた場合には、所定のブロック単位
の順に関わらず、動画であるとの判定結果を受けたブロ
ックについて、対応するディジタル映像信号を優先的に
読出すように第２の記憶手段を制御し、第２の記憶手段
から読出されたディジタル映像信号を、順次伝送する伝
送手段と、伝送されたディジタル映像信号を受信する受
信手段と、受信したディジタル映像信号を、対応するア
ドレスに記憶する第３の記憶手段と、映像を再生表示す
るために、第３の記憶手段に記憶されたディジタル映像
信号を読出すためのアドレス制御を行なう第２の読出制
御手段とをさらに備える。

【０００７】請求項２に係る映像信号伝送システムは、
画面を構成する各画素に対応するディジタル映像信号を
ケーブルレスで受信し表示する受信システムに対する映
像信号伝送システムであって、各ディジタル映像信号を
対応する画素に従うアドレスに記憶する第１および第２
の記憶手段と、画面を複数のブロックにブロック分割し
て、所定のブロック単位の順で第２の記憶手段から対応
するディジタル映像信号を読出すためのアドレス制御を
行なう第１の読出制御手段と、第１および第２の記憶手
段において記憶されているフレームと異なるフレームに
対応するディジタル映像信号を受けて、第１の記憶手段
に記憶されるディジタル映像信号と対比することによ
り、対応するブロックが動画であるか否かを判定する判
定手段と、第２の記憶手段から読出されたディジタル映
像信号を、受信システムに伝送する伝送手段とを備え、
第１の読出制御手段は、判定手段により動画であるとの
判定結果を受けた場合には、所定のブロック単位の順に
関わらず、動画であるとの判定結果を受けたブロックに
ついて、対応するディジタル映像信号を優先的に読出す
ように第２の記憶手段を制御する。

【０００８】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１の映像信号伝送システムは、ケーブルレスの映像
信号伝送システムにおいて、符号化技術を用いることな
く、画質を落とさず映像を再生表示することを可能とす
るものである。

【０００９】本発明の実施の形態１の映像信号伝送シス
テムにおける処理の概要について図１〜図２を用いて簡
単に説明する。

【００１０】図１は、本発明の実施の形態１の映像信号
伝送システムにおける画面構成を説明するための図であ
り、図１（Ａ）は、従来の映像信号伝送システムにおけ
る画面構成を、図１（Ｂ）は、本発明の実施の形態１の
映像信号伝送システムにおける画面構成をそれぞれ表し
ている。

【００１１】また、図２は、本発明の実施の形態１の映
像信号伝送システムにおける原理を説明するための図で
あり、図２（Ａ）は、送信側システムが受ける元画像
を、図２（Ｂ）は、受信側システムで再生表示される画
像をそれぞれ表している。

【００１２】図１（Ｂ）および図２（Ａ）に示すよう
に、本発明の実施の形態１では、１画面を、各々が複数
の画素から構成される複数のブロックにブロック分割す
る。以下の説明では、画面を水平および垂直方向に分割
するものとし、水平方向にＩ番目、垂直方向にＪ番目の
ブロックをＢ（Ｉ、Ｊ）と記す。また、各ブロックに対
応するディジタル映像信号の集まりを同じくブロックと
称す。本発明の実施の形態１の映像信号伝送システムに
おける送信側システムは、所定のブロック単位の順に、
対応するディジタル映像信号を伝送する。

【００１３】さらに、本発明の実施の形態１の映像信号
伝送システムにおける送信側システムは、動画であるブ
ロック（以下、動画ブロックと称す）をリアルタイムで
検出（判定）し、動画ブロック（図２（Ａ）におけるブ
ロックＢ（２、３）、Ｂ（２、４））が検出された場合
は、優先的に当該動画ブロックを受信側システムに送信
する。

【００１４】これにより、受信側システムでは、動画ブ
ロック（図２（Ａ）におけるブロックＢ（２、３）、Ｂ
（２、４））に関するデータが優先的に更新されること
になる。この結果、動画ブロックに関する表示内容を頻
繁に更新することが可能となる（図２（Ｂ）におけるブ
ロックＢ（２、３）、Ｂ（２、４））。

【００１５】次に、本発明の実施の形態１における映像
信号伝送システムの送信側システム１００の具体的構成
の一例を、図３を用いて説明する。

【００１６】図３は、本発明の実施の形態１における映
像信号伝送システムの送信側システム１００の具体的構
成の一例を示す概略ブロック図である。図３に示すよう
に映像信号伝送システムの送信側システム１００は、動
画判定回路４０、メモリ４２および４４、パラレル／シ
リアル変換器４、アドレス情報付加回路６、エラー検出
符号付加回路８、送信モジュール１０ならびに読出制御
回路１２を含む。

【００１７】入力されたディジタル映像信号は、メモリ
４２および４４にブロック単位で、かつ同一フォーマッ
トで書込まれる。ここで、メモリ４２および４４の各々
は、１フレーム分のディジタル映像信号を遅延して出力
するための役割を果たす。

【００１８】メモリ４２からは、順次ディジタル映像信
号が読出され、動画判定回路４０に出力される。メモリ
４４からは、ブロック単位でディジタル映像信号が読出
される。

【００１９】読出制御回路１２は、入力されるディジタ
ル映像信号のクロックを受けて、これに位相同期した内
部クロックを発生する。読出制御回路１２は、この内部
クロックに基づき、メモリ４４から所定のブロック単位
の順でディジタル映像信号を読出すためのアドレス制御
を行なう。読出制御回路１２は、読出を行ったブロック
についてのアドレスに関する情報（アドレス情報）を出
力する。

【００２０】なお、本発明の実施の形態１においては、
メモリ４２および４４について、それぞれの読出動作お
よび書込動作を同一の内部クロックを用いて制御するも
のとする。

【００２１】動画判定回路４０は、メモリ４２から読出
される先行フレームのディジタル映像信号と入力に受け
る同一画素の後続フレームのディジタル映像信号とをリ
アルタイムで対比することにより、対応するブロックが
動画ブロックであるか否かを判定（検出）する。動画判
定は、メモリ４４の読出動作と非同期に行なわれる。

【００２２】ここで、メモリ４２から読出されたディジ
タル映像信号は、入力されるディジタル映像信号に対し
て１フレーム分遅れているため、上記の対比は１フレー
ム間での対比となる。

【００２３】判定方法の一例として、１画素毎に対応す
るディジタル映像信号を対比し、互いに相違した場合に
対応するブロックを動画ブロックであると判定する方法
が挙げられる。

【００２４】また他の一例として、１画素毎に対比し、
対比した結果をブロック単位で評価（たとえば、対比結
果を平均化し、これを閾値と比較）することにより、対
応するブロックが動画ブロックか否かを判定する方法が
挙げられる。

【００２５】前述した読出制御回路１２は、動画判定回
路４０の動画ブロックの判定状態に従って、メモリ４４
からの読出順序を変更する。より具体的には、読出制御
回路１２は、動画判定回路４０から動画ブロックである
との判定結果を受けた場合は、通常時における所定の順
序での読出動作を停止させ、優先的に、動画ブロックを
読出すためのアドレス制御を行なう。

【００２６】パラレル／シリアル変換器４は、メモリ４
４から読出されたパラレルデータをシリアルデータに変
換する。アドレス情報付加回路６は、読出制御回路１２
から出力されるアドレス情報を受けて、パラレル／シリ
アル変換器４から出力されるシリアルデータにこのアド
レス情報を付加して出力する。

【００２７】エラー検出符号付加回路８は、アドレス情
報付加回路６から出力されるシリアルデータに対して、
エラー検出用の符号を付加する。送信モジュール１０
は、エラー検出符号付加回路８から出力されるシリアル
データを後述する受信側システム２００に伝送するため
の処理を行なう。

【００２８】次に、本発明の実施の形態１における送信
側システム１００のメモリ４４の動作についてタイミン
グチャートである図４を用いて説明する。

【００２９】図４は、本発明の実施の形態１における送
信側システム１００のメモリ４４の動作について説明す
るためのタイミングチャートである。

【００３０】以下の例では、メモリ４２および４４の書
込動作および読出動作を同一のクロック（リード／ライ
トクロックＣＬＫ１と記す）を使用して行なう場合につ
いて説明する。また、各ディジタル映像信号が、８ビッ
トのビット列から構成されているものとする。

【００３１】図４（Ａ）は、メモリ４２および４４の書
込動作と読出動作とを制御するリード／ライトクロック
ＣＬＫ１を表す。また、図４（Ｂ）は、メモリ４４に書
込まれる信号のタイミングを、図４（Ｃ）は、メモリ４
４から読出される信号のタイミングを、そして図４
（Ｄ）は、メモリ４４の後段に位置するパラレル／シリ
アル変換器４を通過した後のデータの状態をそれぞれ表
している。

【００３２】なお、図４（Ｂ）および（Ｃ）において、
記号（１、２、…）は書込および読出対象となる信号の
順番を表している。

【００３３】メモリ４４には、リード／ライトクロック
ＣＬＫ１に応答して（リアルタイムで）、ディジタル映
像信号が書込まれる（図４（Ｂ）参照）。

【００３４】メモリ４４については、書込用のクロック
と読出用のクロックとが同一（ＣＬＫ１）であるので、
１対１の時間配分でデータの読出動作と書込動作とを切
替える。この場合、伝送スピードを落とすため、同一画
素のデータを複数回読出す。たとえば、伝送スピードを
書込スピードの１／２にする場合には、同一画素のデー
タを２回繰返して読出す（図４（Ｃ）参照）。この結
果、図４（Ｄ）に示すように、ブロック単位でディジタ
ル映像信号が伝送される。

【００３５】次に、本発明の実施の形態１における送信
側システム１００の読出制御回路１２の制御動作につい
てタイミングチャートである図５を用いて説明する。

【００３６】図５は、本発明の実施の形態１における送
信側システム１００の読出制御回路１２の制御動作につ
いて説明するためのタイミングチャートである。

【００３７】動画ブロックが存在しない場合の制御動作
を、図５（Ａ）を用いて説明する。この場合、メモリ４
４は、読出制御回路１２により、時刻ｔ０、ｔ１、ｔ
２、…において、水平方向の並びの順にブロック単位に
読出動作を行う。

【００３８】動画ブロックが存在する場合の制御動作
を、図５（Ｂ）を用いて説明する。たとえば、時刻ｔｘ
（ｔ２＜ｔｘ＜ｔ３）においてブロックＢ（２、３）お
よびＢ（２、４）が動画ブロックであると判定された場
合、メモリ４４は、読出制御回路１２により、読出中で
あるブロックＢ（１、３）に代わって、ブロックＢ
（２、３）およびＢ（２、４）についての読出動作を行
う。動画ブロックＢ（２、４）の読出は、時刻ｔｙ（ｔ
４＜ｔｙ＜ｔ５）において終了する。時刻ｔｙから次の
読出時刻ｔ５の間は、通常時の読出対象となるブロック
Ｂ（１、５）についての読出を行なう。

【００３９】より具体的には、動画ブロックが検出（判
定）されると、本来読出すべき静止画ブロックの読出を
停止（図５におけるブロックＢ（１、３））し、以後の
本来読出される静止画ブロックの読出を飛ばして（図５
におけるブロックＢ（１、４））、動画ブロックの読出
を行なう。そして、動画ブロックの読出が終了すると次
に動画ブロックが検出されるまで、通常の読出と同じタ
イミングでかつ当該タイミングで読出されるべきブロッ
ク（図５におけるブロックＢ（１、６）、Ｂ（２、１）
…）についての読出を行なう。

【００４０】すなわち、本発明の実施の形態１において
は、通常の読出中に動画ブロックが発見された場合、通
常の読出順序を変更して、動画ブロックを優先的に読出
す。

【００４１】次に、本発明の実施の形態１における映像
信号伝送システムの受信側システム２００の具体的構成
の一例を、図６を用いて説明する。

【００４２】図６は、本発明の実施の形態１における映
像信号伝送システムの受信側システム２００の具体的構
成の一例を示す概略ブロック図である。図６に示すよう
に映像信号伝送システムの受信側システム２００は、受
信モジュール２０、エラー検出回路２２、エラー検出符
号除去回路２４、アドレス情報デコード／除去回路２
６、シリアル／パラレル変換器２８、書込制御回路３
０、およびメモリ３２を含む。

【００４３】受信モジュール２０は、図３に示す送信モ
ジュール１０から伝送される信号（シリアルデータ）を
ケーブルレスで受信する。エラー検出回路２２は、受信
されたシリアルデータにエラーがあるか否かをチェック
する。エラーがなかった場合には、エラー検出符号除去
回路２４により、エラー検出用の符号が除去される。

【００４４】アドレス情報デコード／除去回路２６は、
エラー検出符号除去回路２４から出力されるシリアルデ
ータの中から、アドレス情報を読出しこれをデコードす
る。デコードした結果得られるアドレス情報は、書込制
御回路３０に伝送される。さらに、シリアルデータから
アドレス情報が除去される。

【００４５】シリアル／パラレル変換器２８は、アドレ
ス情報が除去されたシリアルデータを受けて、これをパ
ラレルデータに変換する。

【００４６】メモリ３２は、書込制御回路３０の制御に
基づき、シリアル／パラレル変換器２８から受けるパラ
レルデータを対応するメモリセル（アドレス情報に対
応）に記憶する。メモリ３２に記憶されたパラレルデー
タは、図示しない表示器を介してたとえばＬＣＤプロジ
ェクタに順次表示される。

【００４７】次に、本発明の実施の形態１における受信
側システム２００のメモリ３２の動作について図７〜図
８を用いて説明する。

【００４８】図７〜図８は、本発明の実施の形態１にお
ける受信側システム２００のメモリ３２の動作について
説明するためのタイミングチャートである。図７（Ｃ）
および図８（Ａ）は、メモリ３２の書込動作および読出
動作を制御するリード／ライトＣＬＫ２を表している。
さらに、図７（Ｄ）および図８（Ｂ）は、メモリ３２の
読出動作と書込動作との切換を制御する切換信号を表し
ている。書込用のクロックと読出用のクロックとが同一
（ＣＬＫ２）であるので、図７（Ｄ）および図８（Ｂ）
に示す切換信号がＨレベルの期間に書込を行い、切換信
号がＬレベルの期間に読出を行う。

【００４９】受信側システム２００は、図７（Ａ）に示
すように、送信側システム１００からブロック単位でデ
ィジタル映像信号を受ける。シリアル／パラレル変換器
２８は、図７（Ｂ）に示すように、パラレルに受信した
ディジタル映像信号をシリアルデータに変換する。

【００５０】書込動作では、図７（Ｂ）に示すシリアル
／パラレル変換後の信号が、対応するアドレスに書込ま
れる。

【００５１】読出動作では、書込動作とは独立に、表示
される順にディジタル映像信号の読出が行われる。この
場合、１対１の時間配分でデータの読出動作と書込動作
とが切替えられるため、図８（Ｃ）に示すように、２つ
のディジタル映像信号が連続して読出された後、無信号
となる期間が存在する。

【００５２】読出された信号は、図８（Ｄ）に示す第１
サンプリングクロックと図８（Ｅ））に示す第２サンプ
リングクロックとでサンプリングされる。この第１サン
プリングクロックおよび第２サンプリングクロックは、
互いに逆相の信号であって、各々の周期は、リード／ラ
イトクロックＣＬＫ２の２倍である。

【００５３】連続して読出された２つの信号のうちの１
つを、第１サンプリングクロックでサンプリングし、時
間軸を伸張する（図８（Ｆ）における第１信号）。連続
して読出された２つの信号のうちの他方の１つを、第２
サンプリングクロックでサンプリングし、時間軸を伸張
する（図８（Ｇ）における第２信号）。

【００５４】この後、図８（Ｈ) に示すように、第２信
号を時間軸上にシフトする。そして、第１信号とシフト
した第２信号と合成することにより、後段に位置する図
示しない表示器に伝送するためのディジタル映像信号
（図８（Ｉ））が生成される。

【００５５】第１および第２のサンプリングクロックの
生成、これらを用いたサンプリング動作、第２信号の時
間軸上のシフト動作および第１信号と第２信号との合成
処理は、メモリ３２に含まれる図示しない内部回路で行
なわれる。

【００５６】これにより、特に、画面の総ブロック数に
対して動画ブロックの占める割合が５０％以内である場
合には、動画ブロックは各フレーム毎に更新されること
になる。

【００５７】したがって、たとえば、パーソナルコンピ
ュータにおいて画面上で部分的に動画を含む場合は、ケ
ーブルレスでデータ転送を行なうためデータ伝送スピー
ドを低くしなければならないにも関わらず、ユーザに対
して自然な映像表示を行うことが可能となる。

【００５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５９】

【発明の効果】以上のように本発明に係る映像信号伝送
システムによれば、画面をブロック分割して、動画ブロ
ックについて優先的にこれを伝送する。これにより、伝
送経路が低速なシステムであっても、見かけ上の信号伝
送速度を上げることが可能となる。

【００６０】特に、部分的に動画が存在するようなパー
ソナルコンピュータ上の画面においては、画質を落とさ
ず自然な映像の再生表示が可能となる。

【００６１】また、圧縮伸長のためのハードウェアを備
える必要がないため、低コスト化を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１の映像信号伝送システム
における画面構成を説明するための図である。

【図２】本発明の実施の形態１の映像信号伝送システム
における原理を説明するための図である。

【図３】本発明の実施の形態１における映像信号伝送シ
ステムの送信側システム１００の具体的構成の一例を示
す概略ブロック図である。

【図４】本発明の実施の形態１における送信側システム
１００のメモリ４４の動作について説明するためのタイ
ミングチャートである。

【図５】本発明の実施の形態１における送信側システム
１００の読出制御回路１２の制御動作について説明する
ためのタイミングチャートである。

【図６】本発明の実施の形態１における映像信号伝送シ
ステムの受信側システム２００の具体的構成の一例を示
す概略ブロック図である。

【図７】本発明の実施の形態１における受信側システム
２００のメモリ３２の動作について説明するためのタイ
ミングチャートである。

【図８】本発明の実施の形態１における受信側システム
２００のメモリ３２の動作について説明するためのタイ
ミングチャートである。

【符号の説明】

２，３２，４２，４４ メモリ ４ パラレル／シリアル変換器 ６ アドレス情報付加回路 ８ エラー検出符号付加回路 １０ 送信モジュール １２ 読出制御回路 ２０ 受信モジュール ２２ エラー検出回路 ２４ エラー検出符号除去回路 ２６ アドレス情報デコード／除去回路 ２８ シリアル／パラレル変換器 ３０ 書込制御回路 ４０ 動画判定回路 １００ 送信側システム ２００ 受信側システム

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画面を構成する各画素に対応するディジ
   タル映像信号をケーブルレスで送受信する映像信号伝送
   システムであって、 各前記ディジタル映像信号を対応する画素に従うアドレ
   スに記憶する第１および第２の記憶手段と、 前記画面を複数のブロックにブロック分割して、所定の
   ブロック単位の順で前記第２の記憶手段から対応する前
   記ディジタル映像信号を読出すためのアドレス制御を行
   なう第１の読出制御手段と、 前記第１および前記第２の記憶手段において記憶されて
   いるフレームと異なるフレームに対応するディジタル映
   像信号を受けて、前記第１の記憶手段に記憶される前記
   ディジタル映像信号と対比することにより、対応する前
   記ブロックが動画であるか否かを判定する判定手段とを
   備え、 前記第１の読出制御手段は、前記判定手段により前記動
   画であるとの判定結果を受けた場合には、前記所定のブ
   ロック単位の順に関わらず、前記動画であるとの判定結
   果を受けた前記ブロックについて、対応する前記ディジ
   タル映像信号を優先的に読出すように前記第２の記憶手
   段を制御し、 前記第２の記憶手段から読出された前記ディジタル映像
   信号を、順次伝送する伝送手段と、 前記伝送された前記ディジタル映像信号を受信する受信
   手段と、 前記受信した前記ディジタル映像信号を、対応する前記
   アドレスに記憶する第３の記憶手段と、 映像を再生表示するために、前記第３の記憶手段に記憶
   された前記ディジタル映像信号を読出すためのアドレス
   制御を行なう第２の読出制御手段とをさらに備える、映
   像信号伝送システム。
2. 【請求項２】 画面を構成する各画素に対応するディジ
   タル映像信号をケーブルレスで受信し表示する受信シス
   テムに対する映像信号伝送システムであって、 各前記ディジタル映像信号を対応する画素に従うアドレ
   スに記憶する第１および第２の記憶手段と、 前記画面を複数のブロックにブロック分割して、所定の
   ブロック単位の順で前記第２の記憶手段から対応する前
   記ディジタル映像信号を読出すためのアドレス制御を行
   なう第１の読出制御手段と、 前記第１および前記第２の記憶手段において記憶されて
   いるフレームと異なるフレームに対応するディジタル映
   像信号を受けて、前記第１の記憶手段に記憶される前記
   ディジタル映像信号と対比することにより、対応する前
   記ブロックが動画であるか否かを判定する判定手段と、 前記第２の記憶手段から読出された前記ディジタル映像
   信号を、前記受信システムに伝送する伝送手段とを備
   え、 前記第１の読出制御手段は、前記判定手段により前記動
   画であるとの判定結果を受けた場合には、前記所定のブ
   ロック単位の順に関わらず、前記動画であるとの判定結
   果を受けた前記ブロックについて、対応する前記ディジ
   タル映像信号を優先的に読出すように前記第２の記憶手
   段を制御する、映像信号伝送システム。