JPH11274937A

JPH11274937A - Δς変調器およびそのδς変調器が適用された帯域通過フィルタ

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Publication number: JPH11274937A
Application number: JP7041898A
Authority: JP
Inventors: Junichi Sato; 純一佐藤; Seiji Miyoshi; 清司三好; Mitsuo Tsunoishi; 光夫角石; Yutaka Awata; 豊粟田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】本発明は、オーバサンプリング方式に基づい
て入力信号を符号化するΔΣ変調器とそのΔΣ変調器が
搭載された帯域通過フィルタとに関し、数百ｋHz以下の
帯域でＳＮ比が大幅に高められることを目的とする。【解決手段】時系列Ｚ^-1の順に入力信号Ｘ(Z) が与え
られ、かつ先行して得られた出力信号Ｙ(Z) の値に対す
る差分を求めると共に、その差分を積分して積分値を得
る差分算出手段と、その得られた積分値を量子化して入
力信号Ｘ(Z) の後続する値に対応して出力信号Ｙ(Z) の
後続する値を得る量子化手段とを備えたΣΔ変調器にお
いて、量子化手段と差分算出手段との間に形成され、か
つＺ領域における関数Ａ(Z) と、出力信号Ｙ(Z) の占有
帯域に零点を有する関数Ｂ(Z) と、その量子化手段で発
生する量子化雑音Ｑ(Z) とに対して、総合的な伝達特性
がＹ(Z) ＝Ａ(Z)Ｘ(Z)＋Ｂ(Z)Ｑ(Z)の式で与えられる帰
還路を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーバサンプリン
グ方式に基づいてアナログの入力信号を符号化するΔΣ
変調器と、そのΔΣ変調器が搭載された帯域通過フィル
タとに関する。

【０００２】

【従来の技術】近年、半導体デバイスとその半導体デバ
イスのＬＳＩ化にかかわる技術が高度に進展し、数十ｋ
Hz以下の周波数帯の信号については、ディジタル領域で
高速に、あるいは実時間で多用な信号処理を行うことが
可能であるＤＳＰや専用のＬＳＩが実現され、かつ多用
な機器に搭載されている。

【０００３】また、このようなディジタル領域における
信号処理は、アナログ領域では達成できない多用な濾波
特性が得られ、かつ上述したＤＳＰやＬＳＩによるハー
ドウエアの小型化および高密度実装が可能であるため
に、数百ｋHzの周波数帯に対する適用も強く要望され、
例えば、オーバサンプリング方式に基づく量子化雑音の
低減が可能であるΔΣ変調器や混合型（補間型）のＡ／
Ｄ変換器の適用について研究や開発が進められつつあ
る。

【０００４】図９は、ΔΣ変調器の構成例を示す図であ
る。図において、加算器７１の一方の入力には入力信号
Ｘ(Z) が与えられ、その加算器の出力は積分器７２-1を
介して加算器７３の一方の入力に接続される。加算器７
３の出力は、積分器７２-2を介して量子化器７４の入力
に接続される。量子化器７４の出力には出力信号Ｙ(Z)
が得られ、その量子化器７４の出力はＤ／Ａ変換器７５
の入力に接続される。Ｄ／Ａ変換器７５の出力は加算器
７１の他方の入力と乗算器７６の入力とに接続され、そ
の乗算器７６の出力は加算器７３の他方の入力に接続さ
れる。

【０００５】このような構成のΔΣ変調器では、積分器
７２-1、７２-2および乗算器７６は「二次遅れの二重積
分器」（以下、「共用積分器」という。）を構成し、そ
の共用積分器は、時系列の順に先行して与えられた入力
信号Ｘに対して量子化器７４の出力に得られた出力信号
Ｙ（実際には、Ｄ／Ａ変換器７５によってアナログ信号
に変換される。）と、後続してして与えられる入力信号
Ｘとの差分について積分を行う。量子化器７４は、Ｄ／
Ａ変換器７５を介してその積分の結果を量子化し、かつ
負帰還することによって、この積分の結果が最小となる
値の列として出力信号Ｙ(Z) を得る。

【０００６】また、Ｚ領域においては、積分器７２-1、
７２-2の伝達特性がＺ^-1/(1−Ｚ^-1)であるので、乗算器
７６で乗じられる定数が「２」である場合には、既述の
入力信号Ｘ(Z) と出力信号Ｙ(Z) との間には、量子化器
７４において時系列の順に発生する量子化雑音Ｑ(Z) に
対して、Ｙ(Z) ＝Ｚ^-2Ｘ(Z) ＋（１−Ｚ^-2）Ｑ(Z) ・・・(1) の式が成立する。

【０００７】したがって、出力信号Ｙ(Z) に含まれる量
子化雑音のレベルは、Ｚ＝ｅ^j2π^f の一般式で示されるＺに対して上式のＱ(Z) の項の係数
（１−Ｚ^-2）が「０」となる周波数（以下、「伝送零
点」という。）ｆ（＝０Hz）では、図１０に示すように
最小となり、かつ上述したようにオーバサンプリングの
サンプリング周波数ｆ_s の半分の周波数において最大と
なる。

【０００８】すなわち、出力端における量子化雑音が高
域ほど多く分布するノイズシェーピングが達成されるの
で、入力信号Ｘ(Z) については、その占有帯域が数Hzな
いし数１０ｋHzの低い周波数帯にある場合には、上述し
たオーバサンプリング方式が適用されることによって高
いＳＮ比でアナログ−ディジタル変換が行われる。ま
た、上述したΔΣ変調器では、共用積分器として二次遅
れの二重積分器が適用されているが、例えば、図１１に
示すように、単純積分を行う積分器８１-1、８１-2が積
分器７２-1、７２-2に代えて備えられ、かつ量子化器７
４の出力とＤ／Ａ変換器７５との段間に遅延器８２が備
えられると共に、そのＤ／Ａ変換器７５の出力が乗算器
７６を介することなく加算器７３の他方の入力に接続さ
れることによってΔΣ変調器においても、出力信号Ｙ
(Z) に含まれる量子化雑音のレベルは、図１０に示すよ
うに、０Hzの伝送零点で最小となり、かつサンプリング
周波数ｆ_s の半分の周波数において最大となる。

【０００９】なお、図１１に示すΔΣ変調器では、積分
器８１-1、８１-2の伝達特性が１／(１−Ｚ^-1)で示され
るので、入力信号Ｘ(Z) と出力信号Ｙ(Z) との間には、
上式(1) に代えて、Ｙ(Z) ＝Ｘ(Z) ＋（１−Ｚ^-2）Ｑ(Z) ・・・(2) が成立する。

【００１０】さらに、上述した各ΔΣ変調器について
は、積分器７２-1、７２-2と乗算器７６と加算器７３と
の組み合わせ（あるいは積分器８１-1、８１-2と加算器
７３との組み合わせ）は既述の差分に併せて、入力信号
Ｘ(Z) にも直接積分処理を施すので、その入力信号Ｘ
(Z) の積分処理は、実効的には、加算器７１、量子化器
７４およびＤ／Ａ変換器７５によって施されるΔ変調の
処理に先行して行われる。

【００１１】すなわち、出力信号Ｙ(Z) は単純なΔ変調
器の出力信号と異なって差分信号ではないので、後段で
行われる信号処理の過程でその差分信号を積分する処理
が行われなくてもよく、かつ直流分も変調の対象となり
得ると共に、傾斜過負荷の発生が抑圧される。したがっ
て、オーバサンプリング方式が適用されたΔΣ変調器
は、汎用性に富み、かつ多くの分野においてディジタル
信号処理を可能とするＡ／Ｄ変換器として重要視されて
いる。

【００１２】

【発明が解決しようとする課題】しかし、上述した従来
例では、例えば、量子化雑音によるＳＮ比の劣化を十分
に抑圧しつつ数百キロヘルツの中間周波数帯において
も、ディジタル領域で帯域通過フィルタを実現するため
には、ＬＳＩ化の過程における回路やパターンのレイア
ウトや半導体プロセスの技術的な限界に起因して、所望
の高いサンプリング周波数によるオーバサンプリングは
必ずしも可能ではなく、かつ通過域が高域にあるほど、
その通過域には、図１０に示すように大きなレベルの量
子化雑音が分布する。

【００１３】したがって、既述のオーバサンプリング方
式とΔΣ変調器との単なる組み合わせによっては、中間
周波数帯における帯域通過フィルタは、所望のＳＮ比で
は達成され難かった。なお、このような帯域通過フィル
タについては、アナログの領域における能動フィルタと
して小型に構成され得るが、実際には、その能動フィル
タの核となる演算増幅器その他の能動素子に１００ＭHz
程度の高いＧＢ積が要求されるために、実現が極めて困
難であった。

【００１４】本発明は、数百ｋHz以下の所望の帯域にお
いて量子化雑音に起因するＳＮ比の劣化が大幅に改善さ
れるΔΣ変調器と、その帯域に通過域が設定された帯域
通過フィルタとを提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は、請求項１〜５に
記載の発明の原理ブロック図である。

【００１６】請求項１に記載の発明は、時系列Ｚ^-1の順
に入力信号Ｘ(Z) が与えられ、かつ先行して得られた出
力信号Ｙ(Z) の値に対するその入力信号Ｘ(Z) の値の差
分を求めると共に、その差分を積分して積分値を得る差
分算出手段１１と、差分算出手段１１によって得られた
積分値を量子化することによって、入力信号Ｘ(Z) の後
続する値に対応して出力信号Ｙ(Z) の後続する値を得る
量子化手段１２とを備えたΔΣ変調器において、量子化
手段１２と差分算出手段１１との間に形成され、かつＺ
領域における関数Ａ(Z) と、出力信号Ｙ(Z) の占有帯域
に零点を有する関数Ｂ(Z) と、その量子化手段１２で発
生する量子化雑音Ｑ(Z) とに対して、これらの差分算出
手段１１と量子化手段１２とを含む系の総合的な伝達特
性がＹ(Z) ＝Ａ(Z)Ｘ(Z)＋Ｂ(Z)Ｑ(Z)の式で与えられる
帰還路１３を備えたことを特徴とする。

【００１７】請求項２に記載の発明は、請求項１に記載
のΔΣ変調器において、帰還路１３は、関数Ｂ(Z) の零
点の周波数領域における値が「０」となる標準帰還路
と、その標準帰還路に付加された帰還路との組み合わせ
として形成されたことを特徴とする。請求項３に記載の
発明は、請求項１または請求項２に記載のΔΣ変調器に
おいて、差分算出手段１１と量子化手段１２との双方あ
るいは一部は、Ｚ領域において展開された等価な回路と
して構成され、これらの回路の一部が帰還路１３の全て
あるいは一部として共用されたことを特徴とする。

【００１８】請求項４に記載の発明は、請求項１ないし
請求項３の何れか１項に記載のΔΣ変調器において、差
分算出手段１１と量子化手段１２との双方または何れか
一方は、処理の全てもしくは一部をディジタル領域で行
うことを特徴とする。請求項５に記載の発明は、請求項
１ないし請求項４の何れか１項に記載のΔΣ変調器にお
いて、差分算出手段１１は、求められた差分に対して複
数次の積分を行うことによって積分値を得ることを特徴
とする。

【００１９】図２は、請求項６に記載の発明の原理ブロ
ック図である。請求項６に記載の発明は、時系列Ｚ^-1の
順に与えられる入力信号Ｘ(Z) をオーバサンプリングす
ることによって、出力信号Ｙ(Z) を生成する請求項１な
いし請求項５の何れか１項に記載されたΔΣ変調器２１
と、ΔΣ変調器２１によって生成された出力信号Ｙ(Z)
に標本値の多値化と標本化周波数の低減とをはかる処理
を施すことによって、出力信号ｙを生成する間引き濾波
手段２２と、間引き濾波手段２２によって生成された出
力信号ｙから入力信号Ｘの占有帯域の成分を抽出する帯
域制限手段２３とを備えたことを特徴とする。

【００２０】請求項１に記載の発明にかかわるΔΣ変調
器では、差分算出手段１１は、時系列Ｚ^-1の順に先行し
て得られた出力信号Ｙ(Z) の値に対する入力信号Ｘ(Z)
の後続する値の差分を求め、この差分を積分することに
よって積分値を得る。また、量子化手段１２は、その積
分値を量子化することによって入力信号Ｘ(Z) の後続す
る値に対応した出力信号Ｙ(Z) の後続する値を得る。

【００２１】また、帰還路１３はＺ領域における関数Ａ
(Z) と、出力信号Ｙ(Z) の占有帯域に零点を有する関数
Ｂ(Z) と、量子化手段１２で発生する量子化雑音Ｑ(Z)
とに対して、Ｙ(Z)＝Ａ(Z)Ｘ(Z)＋Ｂ(Z)Ｑ(Z) の式でその量子化手段１２および差分算出手段１１を含
む系の総合的な伝達特性を与える。

【００２２】すなわち、量子化手段１２によって得られ
る出力信号Ｙ(Z) に重畳される量子化雑音Ｑ(Z) の分布
は出力信号Ｙ(Z) の占有帯域において最小となるので、
その出力信号Ｙ(Z) のＳＮ比は高く維持される。請求項
２に記載の発明にかかわるΔΣ変調器では、請求項１に
記載のΔΣ変調器において、帰還路１３は、関数Ｂ(Z)
の零点の周波数領域における値が「０」となる標準帰還
路と、その標準帰還路に付加された帰還路との組み合わ
せとして形成される。

【００２３】すなわち、帰還路１３は、一般的な構成の
ΔΣ変調器に含まれる帰還路とそのΔΣ変調器に組み合
わせられた帰還路とで形成されるので、請求項１に記載
の発明にかかわるΔΣ変調器は既製のΔΣ変調器が活用
されることによって構成される。請求項３に記載の発明
にかかわるΔΣ変調器では、請求項１または請求項２に
記載のΔΣ変調器において、差分算出手段１１と量子化
手段１２との双方あるいは一部は、Ｚ領域において展開
された等価な回路として構成され、これらの回路の一部
が帰還路１３の全てあるいは一部として共用される。

【００２４】すなわち、帰還路１３の構成要素の内、一
部は差分算出手段１１や量子化手段１２の構成要素を兼
ねるので、所望の信号処理を実現するファームウエアや
ハードウエアの簡略化と規模の縮小化とがはかられる。
請求項４に記載の発明にかかわるΔΣ変調器では、請求
項１ないし請求項３の何れか１項に記載のΔΣ変調器に
おいて、差分算出手段１１と量子化手段１２との双方ま
たは何れか一方は、処理の全てもしくは一部をディジタ
ル領域で行う。

【００２５】したがって、オーバサンプリングが行われ
るサンプリング周波数において所望の応答性および演算
精度が確保される限り、請求項１ないし請求項３に記載
のΔΣ変調器はＤＳＰや専用のＬＳＩとして実現可能と
なる。請求項５に記載の発明にかかわるΔΣ変調器で
は、請求項１ないし請求項４の何れか１項に記載のΔΣ
変調器において、差分算出手段１１は、求められた差分
に対して複数次の積分を行うことによって積分値を得
る。

【００２６】また、関数Ｂ(Z) については、一般に、上
述した積分の次数が大きいほどその関数Ｂ(Z) の次数が
大きな値となるので、入力信号Ｘ(Z) の占有帯域および
その占有帯域の近傍における変化率も大きな値となる。
したがって、関数Ｂ(Z) の零点が上述した占有帯域に設
定される限り、その占有帯域に分布する量子化雑音は、
積分の次数に適応した所望のレベルに亘って抑圧され
る。

【００２７】請求項６に記載の発明にかかわる帯域通過
フィルタでは、ΔΣ変調器２１は、時系列Ｚ^-1の順に与
えられる入力信号Ｘ(Z) をオーバサンプリングすること
によって出力信号Ｙ(Z) を生成する。この出力信号Ｙ
(Z) には、ΔΣ変調器２１に請求項１ないし請求項５の
何れか１項に記載の発明が適用されるために、占有帯域
内におけるレベルが最小であり、かつその占有帯域外に
偏って多く分布する量子化雑音Ｑ(Z) が重畳される。

【００２８】また、間引き濾波手段２２はΔΣ変調器２
１によって生成された出力信号Ｙ(Z)について標本値の
多値化と標本化周波数の低減とをはかるので、その結果
として得られる出力信号ｙに含まれる量子化雑音Ｑ(Z)
の成分の内、この間引き濾波手段２２が行う標本化に伴
って折り返し雑音として上述した占有帯域に付加される
成分は、さらに、大幅に抑圧される。

【００２９】すなわち、帯域制限手段２３は、このよう
にして重畳される量子化雑音Ｑ(Z)の成分が抑圧された
出力信号ｙが与えられるので、その出力信号ｙから所望
の占有帯域の成分を高いＳＮ比で抽出することができ
る。

【００３０】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。

【００３１】図３は、請求項１〜５に記載の発明に対応
した実施形態を示す図である。図において、図９に示す
ものと機能および構成が同じものについては、同じ符号
を付与して示し、ここではその説明を省略する。本実施
形態と図９に示す従来例との構成の相違点は、加算器７
１に代えて加算器３１が備えられ、その加算器３１には
Ｄ／Ａ変換器７５の出力が乗算器３２を介して接続さ
れ、乗算器７６に代えて乗算器３３が備えられ、積分器
７２-2に代えて図１１に示す積分器８１-2とその積分器
８１-2に縦続接続された遅延器３４とが備えられ、この
積分器８１-2の出力が乗算器３５を介して加算器３１の
対応する入力に接続された点にある。

【００３２】なお、本実施形態と図１および図２に記載
のブロック図との対応関係については、加算器３１、７
３、積分器７２-1、８１-2および遅延器３４は差分算出
手段１１に対応し、量子化器７４は量子化手段１２に対
応し、加算器３１、７３、乗算器３２、３３、３５およ
びＤ／Ａ変換器７５は帰還路１３に対応する。以下、図
３を参照して本実施形態の動作を説明する。

【００３３】量子化器７４の出力に得られる出力信号Ｙ
(Z) と加算器３１に与えられる入力信号Ｘ(Z) との間に
は、乗算器３２、３５、３３においてそれぞれ乗じられ
るべき係数Ａ、Ｂ、Ｃに対して、

【数１】の式が成立する。

【００３４】また、上式(3) は、入力信号Ｘ(Z)、出力
信号Ｙ(Z)および量子化雑音Ｑ(Z) に着目して整理され
た場合には、上述した係数Ａ、Ｂ、Ｃを含む関数Ｐ(Z)
に対してＹ(Z)＝Ｚ^-2Ｘ(Z)＋Ｐ(Z)Ｑ(Z) ・・・(4) の式に変換される。

【００３５】ところで、このような関数Ｐ(Z) について
は、例えば、上述した係数Ａ、Ｂ、Ｃがそれぞれ実数
（１−α)、(α−２)、−αで与えられる場合には、Ｐ(Z)＝１−αＺ^-1＋Ｚ^-2 ・・・(5) の式で示される。さらに、Ｚ平面上の単位円上に位置す
る関数Ｐ(Z) の根（例えば、「１」または一対の共役な
複素根）に対してＺ＝ｅ±^j2π^f0/fs （但し、ｆｓはサンプリング周波
数である。）の式で示される所望の周波数ｆ₀ では、量子化雑音Ｑ
(Z) の成分は、完全に抑圧されるために、上式(4) に示
される出力信号Ｙ(Z) には重畳されない。

【００３６】また、上述した根が既述の一対の共役な複
素根である場合には、これらの根に共通である位相角の
絶対値θ₀ に対しては、（Ｚ−ｅ^j2π^f0/fs)(Ｚ−ｅ^-j2π^f0/fs）＝０の式が成立する。したがって、αの値は、この式と上式
(5) とが共に成立する条件として、 α＝２cosθ₀ ・・・(6) の式で与えられる。

【００３７】さらに、Ｚ平面における位相角の内、上述
した位相角θ₀ と実軸で示されるπラジアンとはそれぞ
れ既述の所望の周波数ｆ₀ とサンプリング周波数ｆ_S の
半分の値とに対応するので、その位相角θ₀ は、 θ₀ ＝２πｆ₀／ｆ_S ・・・(7) の式で与えられる。

【００３８】すなわち、本実施形態によれば、乗算器３
２、３５、３３の係数が上式(6) 、(7) で示されるα
（＝２cos(２πｆ₀／ｆ_S))に対してそれぞれ(α−1)、
(α−２)、αで示される場合には、図４に示すように、
所望の周波数（以下、従来例と同様にして「伝送零点」
という。）ｆ₀ において出力信号Ｙ(Z) に重畳される量
子化雑音は確実に抑圧される。

【００３９】なお、本実施形態では、量子化器７４によ
って行われる量子化の結果として出力信号Ｙ(Z) が得ら
れているが、Ｄ／Ａ変換器７５および乗算器３２、３
３、３５を介して加算器３１、７３に至る帰還路が確実
に形成されるならば、その量子化器７４あるいはその後
段に配置される回路によって如何なる符号化が行われて
もよい。

【００４０】また、本実施形態では、加算器３１、７
３、積分器７２-1、８１-2、遅延器３４、Ｄ／Ａ変換器
７５および乗算器３２、３３、３５が何れもディジタル
領域において既述の処理を行っているが、このような構
成に限定されず、これらの一部または全ては、例えば、
スイッチト・キャパシタ・フィルタあるいはこれに準じ
るアナログ回路として構成されてもよい。

【００４１】さらに、本実施形態では、図９に示す従来
例に形成される帰還路と異なる帰還路が形成されている
が、例えば、図９に示す従来のΔΣ変調器に既述の伝達
特性を達成する回路が付加されて構成されることによっ
て、標準化された、あるいは既製のΔΣ変調器が活用さ
れてもよい。また、本実施形態では、図９に示す積分器
７２-2に代えて遅延器３４と図１１に示す積分器８１-2
とが備えられているが、所望の周波数ｆ₀ において上式
(4)に示すＱ(Z) の項が「０」となる伝達特性が得られ
るならば、積分器７２-1、８１-2、遅延器３４および乗
算器３２、３３、３５がＺ領域における等価変換の下で
得られた系として構成されることにより、利得や遅延量
の設定に供されるハードウエアや信号処理のプロセスの
共用化がはかられてもよい。

【００４２】さらに、本実施形態では、積分器７２-1、
８１-2および遅延器３４によって二次遅れ二次積分器が
形成されているが、このような積分器の次数について
は、既述の伝送零点が所望の周波数ｆ₀ において安定
に、かつ確実に得られるならば、「１」または「３」以
上であってもよい。また、一般に、図５に示すように、
伝送零点以外の周波数帯において出力信号Ｙ(Z) に重畳
される量子化雑音のレベルの分布は、上述した積分器の
次数が大きいほど急峻となる。したがって、その次数に
ついては、本願発明にかかわるΔΣ変調器を介して行わ
れるディジタル信号処理において達成されるべき濾波特
性、ハードウエア、あるいはファームウエアの規模、応
答性その他の勘案の下で適宜設定が可能である。

【００４３】さらに、本実施形態は、図９に示す従来例
の構成が既述の通りに変更されることによって構成され
ているが、このような二次遅れ二次積分型のΔΣ変調器
に限定されず、例えば、図６に示すように、図１１に示
すΔΣ変調器に、加算器７１に代わる加算器４１と、そ
の加算器４１とＤ／Ａ変換器７５との段間に配置された
乗算器４２と、積分器８１-2の出力と加算器４１の対応
する入力との間に縦続接続された遅延器４３と乗算器４
４とが備えられてなるΔΣ変調器についても、本願発明
は同様にして適用可能である。

【００４４】なお、このような構成のΔΣ変調器につい
ては、上式(3) に相当する伝達特性は、乗算器４２、４
４にそれぞれ設定された係数ａ、ｂに対して、

【数２】の式で示される。さらに、上式(8) は、Ｘ(Z)、Ｙ(Z)お
よびＱ(Z) に着目して整理された場合には、上述した係
数ａ、ｂを含む関数ｐ(Z) に対してＹ(Z)＝Ｚ^-2Ｘ(Z)＋ｐ(Z)Ｑ(Z) の式に変換される。

【００４５】しかし、このような関数ｐ(Z) は、例え
ば、上述した係数ａ、ｂがそれぞれ実数（１−α)、(α
−２)で与えられる場合には、右辺が既述の式(5) に等
しいｐ(Z)＝１−αＺ^-1＋Ｚ^-2 ・・・(9) の式で示される。したがって、乗算器４２、４４の係数
がα（＝２cos(２πｆ₀／ｆ_S))に対してそれぞれ(1−
α)、(α−２)で示される場合には、図３に示す実施形態
と同様にして、所望の周波数ｆ₀ において出力信号Ｙ
(Z) に重畳される量子化雑音は確実に抑圧される。

【００４６】また、本実施形態では、具体的に適用され
るべき装置やシステムが何ら示されていないが、例え
ば、所望の占有帯域（直流を含む数百ｋHZ以下の周波数
帯）に分布する量子化雑音が抑圧され、あるいは特定の
帯域について所望の量子化雑音の分布が得られる信号処
理が行われることが要求されるならば、如何なる装置や
システムにも本願発明は適用可能である。

【００４７】図７は、請求項６に記載の発明に対応した
実施形態を示す図である。図において、ΔΣ変調器５１
の入力には入力信号Ｘ(Z) が与えられ、その出力はデシ
メーションフィルタ５１を介して帯域通過フィルタ５３
の入力に接続される。ΔΣ変調器５１およびデシメーシ
ョンフィルタ５２のクロック入力には、周波数が１２．
８ＭHzである第一のクロック信号が与えられる。帯域通
過フィルタ５３のクロック入力には周波数が１．６ＭHz
である第二のクロック信号が与えられ、その帯域通過フ
ィルタ５３の出力には出力信号が得られる。

【００４８】なお、本実施形態と図２に示すブロック図
との対応関係については、ΔΣ変調器５１はΔΣ変調器
２１に対応し、デシメーションフィルタ５２は間引き濾
波手段２２に対応し、帯域通過フィルタ５３は帯域制限
手段２３に対応する。図８は、本実施形態の動作を説明
する図である。以下、図７および図８を参照して本実施
形態の動作を説明する。

【００４９】ΔΣ変調器５１は請求項１ないし請求項５
の何れか１項に記載の発明が適用されたΔΣ変調器（こ
こでは、簡単のため、図３に示すΔΣ変調器であると仮
定する。）であり、その伝送零点ｆ₀ は周波数軸上で帯
域通過フィルタ５３の通過域の中心周波数（ここでは、
簡単のため、４５０ｋHzであると仮定する。）に予め設
定される。

【００５０】したがって、ΔΣ変調器５１は、１２．８
ＭHzの速度で入力信号をオーバサンプリングすることに
よって、図８(a) に示すように、量子化雑音が上述した
通過域より高域に偏って分布し、その通過域でレベルが
最小となる量子化雑音が重畳された信号（以下、単に
「変調信号」という。）を生成する。デシメーションフ
ィルタ５２は、上述した通過域を含む帯域より高域の周
波数成分について十分な減衰を与え、かつサンプリング
周波数を１２．８ＭHzから１．６ＭHzに低減すると共
に、標本値を多値化する処理をその変調信号に施すこと
によって間引き信号を生成する。

【００５１】したがって、デシメーションフィルタ５２
は、例えば、図８(b) に示すように、通過域が０Hzから
８００ｋHz(１．６ＭHz＝／２)の帯域に設定され、かつ
その帯域より高域では、挿入損失が６０dB以上に亘って
大きな値となる周波数特性を有する。さらに、帯域通過
フィルタ５３は、上述した間引き信号に濾波処理を施す
ことによって、図８(c) に示すように、既述の伝送零点
ｆ₀ が通過域の中心周波数に設定された帯域通過特性を
得る。

【００５２】このように本実施形態によれば、オーバサ
ンプリングを行うΔΣ変調器５１によって所望の通過域
に伝送零点ｆ₀ が設定されることによってその通過域に
分布する量子化雑音が大幅に抑圧され、この通過域より
高域に分布する量子化雑音がデシメーションフィルタ５
２によって抑圧された後に、帯域通過フィルタ５３によ
って濾波処理が行われるので、従来のΔΣ変調器の適用
の下では達成されなかった高いＳＮ比の帯域通過フィル
タがディジタル領域で実現される。

【００５３】また、本実施形態では、ΔΣ変調器５１の
伝送零点ｆ₀ が図３、図６に示す計数αの設定によって
所望の通過域に設定されるために、オーバサンプリング
に適用されるサンプリング周波数が高く設定されること
がデバイスの応答性、消費電力の上限その他の制約によ
って阻まれる場合であっても、高いＳＮ比が達成され
る。

【００５４】また、本実施形態では、図７に点線で示す
ように、デシメーションフィルタ５２がＦＩＲフィルタ
として構成され、かつ帯域通過フィルタ５３がＩＩＲフ
ィルタとして形成されているが、これらのデシメーショ
ンフィルタ５２および帯域通過フィルタ５３では、所望
の周波数特性および伝達特性が得られるならば、如何な
る方式の濾波処理が行われてもよい。

【００５５】さらに、上述した各実施形態では、ΔΣ変
調器の内部で行われる処理が１ビットの語長の単位に行
われ、そのΔΣ変調器によって得られる出力信号の語長
も１ビットとなっているが、これらの語長については、
複数ビットであってもよい。

【００５６】

【発明の効果】上述したように請求項１に記載の発明で
は、従来例に比べて出力信号のＳＮ比が高められる。

【００５７】また、請求項２に記載の発明では、標準的
なΔΣ変調器が活用されることによって請求項１に記載
の発明にかかわるΔΣ変調器が構成される。さらに、請
求項３に記載の発明では、ファームウエアやハードウエ
アの構成の簡略化と規模の縮小化とがはかられる。ま
た、請求項４に記載の発明では、請求項１ないし請求項
３に記載のΔΣ変調器はＤＳＰや専用のＬＳＩとして実
現可能となる。

【００５８】さらに、請求項５に記載の発明では、出力
信号の占有帯域に分布する量子化雑音が積分の次数に適
応した所望のレベルに亘って抑圧される。また、請求項
６に記載の発明では、入力信号から所望の帯域の成分が
高いＳＮ比で抽出される。すなわち、これらの発明が適
用されたシステムや機器では、数百ｋHz以下の周波数帯
について、ディジタル領域における所望の信号処理が従
来の技術では達成されなかった高いＳＮ比で実現される
ので、低廉化および小型化がはかられ、かつ性能や信頼
性が高められる。

【図面の簡単な説明】

【図１】請求項１〜５に記載の発明の原理ブロック図で
ある。

【図２】請求項６に記載の発明の原理ブロック図であ
る。

【図３】請求項１〜５に記載の発明に対応した実施形態
を示す図である。

【図４】伝送零点に応じて出力信号に重畳される量子化
雑音の分布を示す図である。

【図５】積分の次数に応じて出力信号に重畳される量子
化雑音の分布を示す図である。

【図６】請求項１〜５に記載の発明に対応した他の実施
形態を示す図である。

【図７】請求項６に記載の発明に対応した実施形態を示
す図である。

【図８】本実施形態の動作を説明する図である。

【図９】ΔΣ変調器の構成例を示す図である。

【図１０】従来のΔΣ変調器における伝送零点を示す図
である。

【図１１】ΔΣ変調器の他の構成例を示す図である。

【符号の説明】

１１差分算出手段１２量子化手段１３帰還路２１，５１ ΔΣ変調器２２間引き濾波手段２３帯域制限手段３１，４１，７１，７３加算器３２，３３，３５，４２，７６乗算器３４，４３，８２遅延器５２デシメーションフィルタ５３帯域通過フィルタ７２，８１積分器７４量子化器７５Ｄ／Ａ変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者角石光夫神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内 (72)発明者粟田豊神奈川県横浜市港北区新横浜２丁目３番９号富士通ディジタル・テクノロジ株式会社内

Claims

【特許請求の範囲】

【請求項１】時系列Ｚ^-1の順に入力信号Ｘ(Z) が与え
られ、かつ先行して得られた出力信号Ｙ(Z) の値に対す
るその入力信号Ｘ(Z) の値の差分を求めると共に、その
差分を積分して積分値を得る差分算出手段と、前記差分算出手段によって得られた積分値を量子化する
ことによって、前記入力信号Ｘ(Z) の後続する値に対応
して前記出力信号Ｙ(Z) の後続する値を得る量子化手段
とを備えたΔΣ変調器において、前記量子化手段と前記差分算出手段との間に形成され、
かつＺ領域における関数Ａ(Z) と、前記出力信号Ｙ(Z)
の占有帯域に零点を有する関数Ｂ(Z) と、その量子化手
段で発生する量子化雑音Ｑ(Z) とに対して、これらの差
分算出手段と量子化手段とを含む系の総合的な伝達特性
がＹ(Z)＝Ａ(Z)Ｘ(Z)＋Ｂ(Z)Ｑ(Z) の式で与えられる帰
還路を備えたことを特徴とするΔΣ変調器。
【請求項２】請求項１に記載のΔΣ変調器において、帰還路は、関数Ｂ(Z) の零点の周波数領域における値が「０」とな
る標準帰還路と、その標準帰還路に付加された帰還路と
の組み合わせとして形成されたことを特徴とするΔΣ変
調器。
【請求項３】請求項１または請求項２に記載のΔΣ変
調器において、差分算出手段と量子化手段との双方あるいは一部は、Ｚ領域において展開された等価な回路として構成され、
これらの回路の一部が帰還路の全てあるいは一部として
共用されたことを特徴とするΔΣ変調器。
【請求項４】請求項１ないし請求項３の何れか１項に
記載のΔΣ変調器において、差分算出手段と量子化手段との双方または何れか一方
は、処理の全てもしくは一部をディジタル領域で行うことを
特徴とするΔΣ変調器。
【請求項５】請求項１ないし請求項４の何れか１項に
記載のΔΣ変調器において、差分算出手段は、求められた差分に対して複数次の積分を行うことによっ
て積分値を得ることを特徴とするΔΣ変調器。
【請求項６】時系列Ｚ^-1の順に与えられる入力信号Ｘ
(Z) をオーバサンプリングすることによって、出力信号
Ｙ(Z) を生成する請求項１ないし請求項５の何れか１項
に記載されたΔΣ変調器と、前記ΔΣ変調器によって生成された出力信号Ｙ(Z) に標
本値の多値化と標本化周波数の低減とをはかる処理を施
すことによって、出力信号ｙを生成する間引き濾波手段
と、前記間引き濾波手段によって生成された出力信号ｙから
前記入力信号Ｘの占有帯域の成分を抽出する帯域制限手
段とを備えたことを特徴とする帯域通過フィルタ。