JPH11273353A

JPH11273353A - メモリ装置

Info

Publication number: JPH11273353A
Application number: JP10068738A
Authority: JP
Inventors: Noriyuki Kimura; 紀之木村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】アクセススピードを向上させる。【解決手段】データを記憶する複数のメモリセル１に
２系統のビットライン２，１１をそれぞれ接続し、各ビ
ットライン２，１１へのアクセスを制御するアドレス選
択回路７と、各ビットライン２，１１の入出力およびラ
イン選択を行う入出力選択回路８を備え、２系統のビッ
トライン２，１１が、それぞれ２マシンサイクルに１回
ずつ、しかも１マシンサイクルずれてプリチャージ、お
よびメモリセル１への読み出し／書き込み動作が行われ
るようにする。これにより、それぞれのビットライン
２，１１における読み書きの動作時間を従来の２倍確保
することができるため、基本クロック１０のサイクルを
１／２にすることによって、メモリアクセスの高速化が
実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（以下、マイコンという）のプログラム、あるいは
データを記憶するメモリ装置に係り、特にそのメモリ装
置を高速に動作させることを可能にする回路技術に関す
る。

【０００２】

【従来の技術】近年、マイコンなどの大容量のメモリを
必要とする半導体デバイスにおいては、データ処理の高
速化が進み、それに対応してメモリアクセスも高速化を
図ることが余儀なくされている実情にある。

【０００３】以下、従来のメモリ装置について説明す
る。

【０００４】図３は従来のメモリ装置の構成図であり、
１はデータを記憶する複数のメモリセル、２はデータを
読み書きするためのビットライン、３は、各メモリセル
１に接続されており、接続されているメモリセル１が選
択されたときにのみデータを通すトランスファゲート、
４はビットライン２をＨ（Ｈｉｇｈ）レベルにするプリ
チャージ回路、５は、トランスファゲート３を介して各
メモリセル１に接続され、アクセスするメモリセル１を
選択するワードライン、６はメモリセル１にアクセスを
行うためのアドレスバス、７は、アドレスバス６をデコ
ードして、１つのワードライン５を選択するアドレス選
択回路、８はビットライン２におけるデータの入出力を
制御する入出力選択回路、９は読み書きを行うためのデ
ータバス、１０は、プリチャージ回路４，アドレス選択
回路７，入出力選択回路８の動作タイミングを制御する
基本クロックである。

【０００５】次に、以上のように構成された従来のメモ
リ装置の動作を図４のタイミングチャートを参照して説
明する。

【０００６】まず、メモリセル１からの読み出しを行う
場合の動作について説明する。基本クロック１０がＨレ
ベルのとき、データを読み出したいアドレスの値Ａ１が
アドレスバス６から入力される。このとき、アドレス選
択回路７はアドレスのデコード処理まで完了させるが、
その出力のワードライン５はすべてＬ（Ｌｏｗ）レベル
であり、トランスファゲート３はオフの状態になる。ま
た同時に、プリチャージ回路４がオンし、ビットライン
２をＨレベルまでチャージする。このとき、入出力選択
回路８の出力はオフの状態である。これにより、メモリ
セル１からデータを読み出す準備が整うことになる。

【０００７】そして、基本クロック１０がＬレベルにな
ると同時に、プリチャージ回路４はオフし、アドレス選
択回路７のデコードの結果、１本のワードライン５がＨ
レベルになり、トランスファゲート３が繋がり、ビット
ライン２にメモリセル１が記憶している値Ｄ１が読み出
される。そして、入出力選択回路８がオンし、ビットラ
イン２から所望のデータをデータバス９へ出力する。そ
して、基本クロック１０が再びＨレベルになると同時
に、ワードライン５はＬレベルになり、プリチャージ回
路４がオン状態、しかも入出力選択回路８がオフ状態に
なって、一連の読み出し動作が完了する。

【０００８】次に、メモリ装置に対してデータを書き込
む場合の動作について説明する。基本クロック１０がＨ
レベルの時、データを書き込みたいアドレスの値Ａ１が
アドレスバス６から入力される。このとき、アドレス選
択回路７はアドレスのデコード処理まで完了させるが、
その出力のワードライン５はすべてＬレベルであり、ト
ランスファゲート３はオフの情態になる。また同時に、
プリチャージ回路４がオンし、ビットライン２をＨレベ
ルまでチャージする。このとき、データバス９の入力は
不定であり、入出力選択回路８の入力制御はオフの状態
である。これにより、メモリセル１へデータを書き込む
準備が整うことになる。

【０００９】そして、基本クロック１０がＬレベルにな
ると同時に、プリチャージ回路４はオフし、データバス
９から書き込むデータが入力され、入出力選択回路８の
入力制御がオンになり、ビットライン２にメモリセル１
へ書き込む値Ｄ１が出力される。また、アドレス選択回
路７のデコードの結果、１本のワードライン５がＨレベ
ルになり、トランスファゲート３が繋がり、メモリセル
１へ書き込む値Ｄ１が書き込まれる。そして、基本クロ
ック１０が再びＨレベルになると同時に、ワードライン
５はＬレベルになり、プリチャージ回路４がオン状態、
しかも入出力選択回路８がオフ状態になって、一連の書
き込み動作が完了する。

【００１０】

【発明が解決しようとする課題】しかしながら、前記従
来のメモリ装置の構成では、プリチャージおよびメモリ
セルへの読み書き動作を１マシンサイクル以内に完了す
る必要があり、メモリアクセスの動作を高速化する上
で、大きな問題となっていた。

【００１１】本発明は、前記従来の問題を解決するもの
であり、プリチャージおよびメモリセルへの読み書き動
作時間が高速化の障害になることを回避することによっ
て、高速アクセスを可能にするメモリ装置を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリ装置は、データを記憶するメモリセ
ルと、このメモリセルに接続されデータを読み書きする
ための２系統のビットラインと、これらのビットライン
へのアクセスを選択するアドレス選択回路と、前記２系
統のビットラインの入出力およびデータの選択を行う入
出力制御回路を備え、前記２系統のビットラインが、２
マシンサイクル当たり１回のアクセスを１マシンサイク
ルずれてそれぞれ実行することを可能にしたものであ
る。

【００１３】この構成によって、プリチャージおよびメ
モリセルへの読み書き動作は、常に１マシンサイクルの
時間を確保することができ、基本サイクルを短縮するこ
とによって、従来の２倍の速度でアクセスすることがで
きる高速メモリの実現が可能になる。

【００１４】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。

【００１５】図１は本発明の一実施形態を説明するため
のメモリ装置の構成図であり、１はデータを記憶するメ
モリセル、２はデータを読み書きするためのビットライ
ン、１１はビットライン２に対して１マシンサイクルず
れて動作する２系統目のビットライン、３は、各メモリ
セル１に接続されており、接続されているメモリセル１
が選択されたときにのみデータを通すトランスファゲー
ト、１２は、各メモリセル１に接続されており、トラン
スファゲート３に対して１マシンサイクルずれて動作す
る２系統目のトランスファゲート、４はビットライン２
をＨレベルにするプリチャージ回路、１３は２系統目の
ビットライン１１をＨレベルにする２系統目のプリチャ
ージ回路である。

【００１６】さらに５はアクセスするメモリセル１を選
択するワードライン、１４はワードライン５に対して１
マシンサイクルずれて動作する２系統目のワードライ
ン、６はメモリセル１にアクセスを行うためのアドレス
バス、７は、アドレスバス６をデコードし、１つのワー
ドライン５または２系統目のワードライン１４を選択す
るアドレス選択回路、８は、ビットライン２および２系
統目のビットライン１１からアクセスしているラインを
選び、入出力を制御する入出力選択回路、９は読み書き
を行うためデータの授受を行うデータバス、１０は、プ
リチャージ回路４，２系統目のプリチャージ回路１３，
アドレス選択回路７，入出力選択回路８の動作タイミン
グを制御する基本クロックである。

【００１７】次に、以上のように構成された本実施形態
のメモリ装置の動作を図２のタイミングチャートを参照
して説明する。

【００１８】まず、メモリセル１から連続して読み出し
を行う場合の動作について説明する。１回目の基本クロ
ック１０がＨレベルのとき、データを読み出したいアド
レスの値Ａ１がアドレスバス６から入力される。このと
き、プリチャージ回路４はオフし、アドレス選択回路７
のデコードの結果、ワードライン５がＨレベルになり、
トランスファゲート３が繋がり、ビットライン２にメモ
リセル１が記憶している値Ｄ１が読み出される。そし
て、入出力選択回路８がオンし、ビットライン２から所
望のデータがデータバス９へ出力される。また、このと
きに、２系統目のワードライン１４はＬレベルであり、
２系統目のトランスファゲート１２はオフ状態を保持
し、２系統目のプリチャージ回路１３がオフすることに
より、２系統目のビットライン１１をＨレベルまでチャ
ージする。この状態は基本クロック１０がＬレベルの間
も継続する。

【００１９】そして、２回目の基本クロック１０がＨレ
ベルになると同時に、データを読み出したいアドレスの
値Ａ１がアドレスバス６から入力される。このとき、２
系統目のプリチャージ回路１３はオフし、アドレス選択
回路７のデコードの結果、２系統目のワードライン１４
がＨレベルになり、２系統目のトランスファゲート１２
が繋がり、２系統目のビットライン１１にメモリセル１
が記憶している値Ｄ１が読み出される。そして、入出力
選択回路８がオンし、２系統目のビットライン１１から
所望のデータが出力される。また、このときに、ワード
ライン５はＬレベルであり、トランスファゲート３はオ
フの状態を保持し、プリチャージ回路４がオンすること
により、ビットライン２をＨレベルまでチャージする。
この状態は基本クロック１０がＬレベルの間も継続す
る。

【００２０】さらに、３回目の基本クロック１０がＨレ
ベルになると同時に、データを読み出したいアドレスの
値Ａ１がアドレスバス６から入力される。このとき、プ
リチャージ回路４はオフし、アドレス選択回路７のデコ
ードの結果、ワードライン５がＨレベルになり、トラン
スファゲート３が繋がり、ビットライン２にメモリセル
１が記憶している値Ｄ１が読み出される。そして、入出
力選択回路８がオンし、ビットライン２から所望のデー
タがデータバス９へ出力される。また、このとき、２系
統目のワードライン１４はＬレベルであり、２系統目の
トランスファゲート１２はオフの状態を保持し、２系統
目のプリチャージ回路１３がオンすることにより、２系
統目のビットライン１１をＨレベルまでチャージする。
この状態は基本クロック１０がＬレベルの間も継続す
る。

【００２１】以上の一連の動作を異なるアドレスに対し
ても繰り返して行うことよって、連続読み出し動作が完
了する。

【００２２】次に、メモリに対して連続してデータを書
き込む場合の動作について説明する。１回目の基本クロ
ック１０がＨレベルのとき、データを書き込みたいアド
レスの値Ａ１がアドレスバス６から入力される。このと
き、プリチャージ回路４はオフし、データバス９から書
き込むデータが入力され、入出力選択回路８の入力制御
がオンになり、ビットライン２にメモリセル１に対して
書き込む値Ｄ１が出力される。また、アドレス選択回路
７のデコードの結果、ワードライン５がＨレベルにな
り、トランスファゲート３が繋がり、メモリセル１にビ
ットライン２の値Ｄ１が書き込まれる。また、このとき
に、２系統目のワードライン１４はＬレベルであり、２
系統目のトランスファゲート１２はオフの状態を保持
し、２系統目のプリチャージ回路１３がオンすることに
より、２系統目のビットライン１１をＨレベルまでチャ
ージする。この状態は基本クロック１０がＬレベルの間
も継続する。

【００２３】そして、２回目の基本クロック１０がＨレ
ベルになると同時に、データを書き込みたいアドレスの
値Ａ１がアドレスバス６から入力される。このとき、２
系統目のプリチャージ回路４はオフし、データバス９か
ら書き込むデータが入力され、入出力選択回路８の入力
制御がオンになり、２系統目のビットライン１１にメモ
リセル１に書き込む値Ｄ１が出力される。また、アドレ
ス選択回路７のデコードの結果、２系統目のワードライ
ン１４がＨレベルになり、２系統目のトランスファゲー
ト１２が繋がり、メモリセル１に２系統目のビットライ
ン１１の値Ｄ１が書き込まれる。また、このときに、ワ
ードライン５はＬレベルであり、トランスファゲート３
はオフの状態を保持し、プリチャージ回路４がオンする
ことにより、ビットライン２をＨレベルまでチャージす
る。この状態は基本クロック１０がＬレベルの間も継続
する。

【００２４】さらに、３回目の基本クロック１０がＨレ
ベルになると同時に、データを書き込みたいアドレスの
値Ａ１がアドレスバス６から入力される。このとき、プ
リチャージ回路４はオフし、データバス９から書き込む
データが入力され、入出力選択回路８の入力制御がオン
になり、ビットライン２へメモリセル１に書き込む値Ｄ
１が出力される。また、アドレス選択回路７のデコード
の結果、ワードライン５がＨレベルになり、トランスフ
ァゲート３が繋がり、メモリセル１にビットライン２の
値Ｄ１が書き込まれる。また、このときに、２系統目の
ワードライン１４はＬレベルであり、２系統目のトラン
スファゲート１２はオフの状態を保持し、２系統目のプ
リチャージ回路１３がオンすることにより、２系統目の
ビットライン１１をＨレベルまでチャージする。この状
態は基本クロック１０がＬレベルの間も継続する。

【００２５】以上の一連の動作を異なるアドレスに対し
ても繰り返して行うことによって、連続書き込み動作が
完了する。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
データを記憶するメモリセルに２本のビットラインを接
続して、それぞれのビットラインが１マシンサイクルず
れて動作することを可能にしたことにより、１本のビッ
トラインがプリチャージおよびメモリセルの読み書きを
するための時間を、従来の構成に対して２倍確保するこ
とができるため、基本クロックを１／２にすることによ
って、メモリアクセスを２倍にした高速アクセスが可能
なメモリ装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を説明するためのメモリ装
置の構成図

【図２】本実施形態のメモリ装置の動作を説明するため
のタイミングチャート

【図３】従来のメモリ装置の構成図

【図４】従来のメモリ装置の動作を説明するためのタイ
ミングチャート

【符号の説明】

１メモリセル２ビットライン３トランスファゲート４プリチャージ回路５ワードライン６アドレスバス７アドレス選択回路８入出力選択回路９データバス１０基本クロック１１２系統目のビットライン１２２系統目のトランスファゲート１３２系統目のプリチャージ回路１４２系統目のワードライン

Claims

【特許請求の範囲】

【請求項１】データを記憶するメモリセルと、このメ
モリセルに接続されデータを読み書きするための２系統
のビットラインと、これらのビットラインへのアクセス
を選択するアドレス選択回路と、前記２系統のビットラ
インの入出力およびデータの選択を行う入出力制御回路
を備え、前記２系統のビットラインが２マシンサイクル
に１回のアクセスを１マシンサイクルずれて実行するこ
とを可能にしたことを特徴とするメモリ装置。