JPH11271399A - Ｉｄｄｑテスト用サイクルの選択抽出装置 - Google Patents
Ｉｄｄｑテスト用サイクルの選択抽出装置Info
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- JPH11271399A JPH11271399A JP10070254A JP7025498A JPH11271399A JP H11271399 A JPH11271399 A JP H11271399A JP 10070254 A JP10070254 A JP 10070254A JP 7025498 A JP7025498 A JP 7025498A JP H11271399 A JPH11271399 A JP H11271399A
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- G01R31/3181—Functional testing
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 必要にして十分な数のＩDDQテスト用サイク
ルを迅速に選択・抽出する装置を提供する。 【解決手段】 ＣＭＯＳ集積回路の論理シミュレーショ
ン中に現れたｎ個のスタンバイ状態のサイクルにおける
各ｍ個のネットの状態を表すｍビットデータの中から、
ｍビットデータを構成する全てのビットの値が少なくと
も１回は”１”及び”０”となる組み合わせを選択抽出
し、選択抽出したｍビットデータに対応するサイクルを
ＩDDQテスト用のサイクルとして選択抽出するＩDDQテス
ト用サイクル選択抽出装置であって、所定のテストパタ
ーンを用いて実行した上記ＣＭＯＳ集積回路の故障シミ
ュレーションの結果に基づいて、上記テストパターンよ
り検出される故障を特定する故障シミュレーション手段
と、上記故障シミュレーション手段により特定された故
障を上記ＩDDQテスト用サイクル選択抽出処理の対象外
とする制御手段とを備える。
ルを迅速に選択・抽出する装置を提供する。 【解決手段】 ＣＭＯＳ集積回路の論理シミュレーショ
ン中に現れたｎ個のスタンバイ状態のサイクルにおける
各ｍ個のネットの状態を表すｍビットデータの中から、
ｍビットデータを構成する全てのビットの値が少なくと
も１回は”１”及び”０”となる組み合わせを選択抽出
し、選択抽出したｍビットデータに対応するサイクルを
ＩDDQテスト用のサイクルとして選択抽出するＩDDQテス
ト用サイクル選択抽出装置であって、所定のテストパタ
ーンを用いて実行した上記ＣＭＯＳ集積回路の故障シミ
ュレーションの結果に基づいて、上記テストパターンよ
り検出される故障を特定する故障シミュレーション手段
と、上記故障シミュレーション手段により特定された故
障を上記ＩDDQテスト用サイクル選択抽出処理の対象外
とする制御手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、論理シミュレーシ
ョンを利用して、半導体集積回路のＩDDQテスト用のサ
イクルを選択抽出する装置及び選択抽出の方法に関す
る。
ョンを利用して、半導体集積回路のＩDDQテスト用のサ
イクルを選択抽出する装置及び選択抽出の方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ集積回路の微細化、高集積化が
進むにつれて、テスト工程の負担が急激に増加してい
る。実際、テストパターンの数は年々増加している。厄
介なことに、現在主流のファンクションテストでは発見
しにくいタイプの新たな故障が増加する傾向にある。こ
の新たな故障は、例えば、開放故障やスイッチング動作
時の過渡状態でしか発生しない故障等である。このた
め、上記ファンクションテストのみを実施した場合、上
記新たな故障を含んでいるものが良品として出荷されて
しまい、機器に組み込まれてしまうケースが増加しつつ
ある。
進むにつれて、テスト工程の負担が急激に増加してい
る。実際、テストパターンの数は年々増加している。厄
介なことに、現在主流のファンクションテストでは発見
しにくいタイプの新たな故障が増加する傾向にある。こ
の新たな故障は、例えば、開放故障やスイッチング動作
時の過渡状態でしか発生しない故障等である。このた
め、上記ファンクションテストのみを実施した場合、上
記新たな故障を含んでいるものが良品として出荷されて
しまい、機器に組み込まれてしまうケースが増加しつつ
ある。
【０００３】上記のファンクションテストでは検出でき
ない新たな故障を検出するための新たなテスト方法とし
てＩDDQテストが着目されている。ＩDDQテストは、スタ
ンバイ状態にあるＣＭＯＳ集積回路に流れる微少な電源
電流を測定し、その電流値の大小によって故障を検出す
るものである。これは、正常なＣＭＯＳ回路では、その
スタンバイ状態において、電源電流は僅かしか流れない
ことを利用するものである。即ち、スタンバイ状態にお
いてＣＭＯＳ回路に多量の電流が流れる場合には、回路
内に何らかの欠陥（故障）を含んでいることを意味す
る。通常の集積回路の動作時、その内部状態は時々刻々
変化するが、動作中の各サイクルの内、スタンバイ状態
を実現しているサイクルを検出し、検出したサイクルに
おけるスタンバイ電流を測定することでＩDDQテストを
実行することができる。
ない新たな故障を検出するための新たなテスト方法とし
てＩDDQテストが着目されている。ＩDDQテストは、スタ
ンバイ状態にあるＣＭＯＳ集積回路に流れる微少な電源
電流を測定し、その電流値の大小によって故障を検出す
るものである。これは、正常なＣＭＯＳ回路では、その
スタンバイ状態において、電源電流は僅かしか流れない
ことを利用するものである。即ち、スタンバイ状態にお
いてＣＭＯＳ回路に多量の電流が流れる場合には、回路
内に何らかの欠陥（故障）を含んでいることを意味す
る。通常の集積回路の動作時、その内部状態は時々刻々
変化するが、動作中の各サイクルの内、スタンバイ状態
を実現しているサイクルを検出し、検出したサイクルに
おけるスタンバイ電流を測定することでＩDDQテストを
実行することができる。
【０００４】ところで、論理シミュレーションを使っ
て、あるサイクルにおいてスタンバイ状態が実現されて
いるかどうかを知る技術については周知である。例え
ば、特開平４−４４１７２号公報では、以下の４つの条
件が満たされている時が電源電流を測定するべきスタン
バイ状態であるとしている。 （１）複数のゲートの出力信号が競合する（バスコンフ
リクトの）状態でないこと。 （２）バスに接続されている全てのゲート出力がハイイ
ンピーダンス”Ｚ”の状態ではないこと。 （３）プルアップ付きのノードの論理値が”Ｈ”である
こと。 （４）プルダウン付きのノードの論理値が”Ｌ”である
こと。
て、あるサイクルにおいてスタンバイ状態が実現されて
いるかどうかを知る技術については周知である。例え
ば、特開平４−４４１７２号公報では、以下の４つの条
件が満たされている時が電源電流を測定するべきスタン
バイ状態であるとしている。 （１）複数のゲートの出力信号が競合する（バスコンフ
リクトの）状態でないこと。 （２）バスに接続されている全てのゲート出力がハイイ
ンピーダンス”Ｚ”の状態ではないこと。 （３）プルアップ付きのノードの論理値が”Ｈ”である
こと。 （４）プルダウン付きのノードの論理値が”Ｌ”である
こと。
【０００５】
【発明が解決しようとする課題】テストの品質（＝その
テストによる故障検出能力）だけを考慮するならば、で
きるだけ多様な内部状態でのテストを行った方がよい。
従って、スタンバイ状態が実現されている全てのサイク
ルについてテストを行うことが最も望ましい。しかし、
実際には、テスト時間がそのまま製造コストに影響して
くるため、テストの品質を一定のレベルに維持しつつ、
できるだけテスト時間を短くすることが要求される。
テストによる故障検出能力）だけを考慮するならば、で
きるだけ多様な内部状態でのテストを行った方がよい。
従って、スタンバイ状態が実現されている全てのサイク
ルについてテストを行うことが最も望ましい。しかし、
実際には、テスト時間がそのまま製造コストに影響して
くるため、テストの品質を一定のレベルに維持しつつ、
できるだけテスト時間を短くすることが要求される。
【０００６】また、ＩDDQテストは、電流を測定するも
のである。一般に電流測定は電圧測定よりも時間がかか
るため、テスト時間を短くするには、電流の測定回数を
減らすことが望まれる。それには、全スタンバイサイク
ルでテストするのではなく、テストの品質を維持するの
に必要にして十分なスタンバイサイクルを選択抽出する
ことが要求される。
のである。一般に電流測定は電圧測定よりも時間がかか
るため、テスト時間を短くするには、電流の測定回数を
減らすことが望まれる。それには、全スタンバイサイク
ルでテストするのではなく、テストの品質を維持するの
に必要にして十分なスタンバイサイクルを選択抽出する
ことが要求される。
【０００７】既に述べたように、実際に製造された半導
体集積回路に対して、その機能動作をテストするいわゆ
るファンクションテストは必ず実施される。ところが、
このファンクションテストでは、検出される故障の一部
は、当該ファンクションテストを補うために実施するＩ
DDQテストにおいても検出される場合がある。
体集積回路に対して、その機能動作をテストするいわゆ
るファンクションテストは必ず実施される。ところが、
このファンクションテストでは、検出される故障の一部
は、当該ファンクションテストを補うために実施するＩ
DDQテストにおいても検出される場合がある。
【０００８】しかし、従来のテスト装置は、このことに
ついて何等考慮しておらず、ＩＤＤＱテストにおいて
は、全ての故障をターゲットとしてテストサイクル（若
しくはテストパターン）を選択・抽出する。このため、
以下のような問題が生じる。
ついて何等考慮しておらず、ＩＤＤＱテストにおいて
は、全ての故障をターゲットとしてテストサイクル（若
しくはテストパターン）を選択・抽出する。このため、
以下のような問題が生じる。
【０００９】第１に半導体集積回路のテスト時間が不必
要に長くなる。これは、そのまま半導体集積回路のコス
トアップにつながる。第２にＩＤＤＱテスト装置が１つ
の半導体集積回路に占有される時間が不必要に長くな
る。これは半導体集積回路の開発期間、開発効率を悪化
させ、結果的に半導体集積回路のコストアップにつなが
る。
要に長くなる。これは、そのまま半導体集積回路のコス
トアップにつながる。第２にＩＤＤＱテスト装置が１つ
の半導体集積回路に占有される時間が不必要に長くな
る。これは半導体集積回路の開発期間、開発効率を悪化
させ、結果的に半導体集積回路のコストアップにつなが
る。
【００１０】本発明は、上記従来の装置の有する課題を
解決すべくなされたものであり、ファンクションテスト
で検出されない故障のみをターゲットとする必要にして
十分な数のＩDDQテスト用サイクルを迅速に選択・抽出
する装置を提供することを目的とする。
解決すべくなされたものであり、ファンクションテスト
で検出されない故障のみをターゲットとする必要にして
十分な数のＩDDQテスト用サイクルを迅速に選択・抽出
する装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１のＩDDQテ
スト用サイクル選択抽出装置は、ＣＭＯＳ集積回路の論
理シミュレーション中に現れたｎ個のスタンバイ状態の
サイクルにおける各ｍ個のネットの状態を表すｍビット
データの中から、ｍビットデータを構成する全てのビッ
トの値が少なくとも１回は”１”及び”０”となる組み
合わせを選択抽出し、選択抽出したｍビットデータに対
応するサイクルをＩDDQテスト用のサイクルとして選択
抽出するＩDDQテスト用サイクル選択抽出装置であっ
て、所定のテストパターンを用いて実行した上記ＣＭＯ
Ｓ集積回路の故障シミュレーションの結果に基づいて、
上記テストパターンより検出される故障を特定する故障
シミュレーション手段と、上記故障シミュレーション手
段により特定された故障を上記処理の対象外とする制御
手段とを備える。
スト用サイクル選択抽出装置は、ＣＭＯＳ集積回路の論
理シミュレーション中に現れたｎ個のスタンバイ状態の
サイクルにおける各ｍ個のネットの状態を表すｍビット
データの中から、ｍビットデータを構成する全てのビッ
トの値が少なくとも１回は”１”及び”０”となる組み
合わせを選択抽出し、選択抽出したｍビットデータに対
応するサイクルをＩDDQテスト用のサイクルとして選択
抽出するＩDDQテスト用サイクル選択抽出装置であっ
て、所定のテストパターンを用いて実行した上記ＣＭＯ
Ｓ集積回路の故障シミュレーションの結果に基づいて、
上記テストパターンより検出される故障を特定する故障
シミュレーション手段と、上記故障シミュレーション手
段により特定された故障を上記処理の対象外とする制御
手段とを備える。
【００１２】本発明の第２のＩDDQテスト用サイクル選
択抽出装置は、上記第１のＩDDQテスト用サイクル選択
抽出装置において、上記ｎ個のスタンバイ状態のサイク
ルにおける各ｍ個のネットの状態を表すｍビットデータ
を保存するデータ保存手段と、ｍビットデータを構成す
る各ビットに一対一に対応するトグル済みフラグを記憶
する記憶手段と、ｍビットデータを順次与えられ、与え
られたｍビットデータに基づいてトグル済みフラグを更
新する更新手段であって、新たに与えられたｍビットデ
ータ及びその前に与えられたｍビットデータのトグル済
みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”１”で他方が”
０”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に記憶するｎ個のｍビットデータの内、トグル済みフラ
グの立っていないビット位置にのみ着目して互いのハミ
ング距離が最も離れている２つのｍビットデータを第１
及び第２の選択抽出データとして選択し、上記フラグ更
新手段に第１及び第２の選択抽出データの順で与える第
１データ選択手段と、上記フラグ更新手段によるトグル
済みフラグの更新後、ｍビットデータの内、未だトグル
済みフラグが立っていないビット位置を認識する認識手
段と、認識手段によりトグル済みフラグが立っていない
と認識されたビット位置にのみ着目して、既に選択抽出
されたｍビットデータからのハミング距離が最も大きな
ｍビットデータを、上記データ保存手段に保存されてい
るｍビットデータの中から選択し、選択したｍビットデ
ータを新たな選択抽出データとして上記フラグ更新手段
に与える第２データ選択手段とを更に備え、上記制御手
段は、第１データ選択手段による第１及び第２の選択抽
出データの選択前に、上記故障シミュレーション手段
で”０”縮退故障及び”１”縮退故障の両方の故障が検
出されるネットに対応するビット位置のトグル済みフラ
グを立てておくことを特徴とする。
択抽出装置は、上記第１のＩDDQテスト用サイクル選択
抽出装置において、上記ｎ個のスタンバイ状態のサイク
ルにおける各ｍ個のネットの状態を表すｍビットデータ
を保存するデータ保存手段と、ｍビットデータを構成す
る各ビットに一対一に対応するトグル済みフラグを記憶
する記憶手段と、ｍビットデータを順次与えられ、与え
られたｍビットデータに基づいてトグル済みフラグを更
新する更新手段であって、新たに与えられたｍビットデ
ータ及びその前に与えられたｍビットデータのトグル済
みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”１”で他方が”
０”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に記憶するｎ個のｍビットデータの内、トグル済みフラ
グの立っていないビット位置にのみ着目して互いのハミ
ング距離が最も離れている２つのｍビットデータを第１
及び第２の選択抽出データとして選択し、上記フラグ更
新手段に第１及び第２の選択抽出データの順で与える第
１データ選択手段と、上記フラグ更新手段によるトグル
済みフラグの更新後、ｍビットデータの内、未だトグル
済みフラグが立っていないビット位置を認識する認識手
段と、認識手段によりトグル済みフラグが立っていない
と認識されたビット位置にのみ着目して、既に選択抽出
されたｍビットデータからのハミング距離が最も大きな
ｍビットデータを、上記データ保存手段に保存されてい
るｍビットデータの中から選択し、選択したｍビットデ
ータを新たな選択抽出データとして上記フラグ更新手段
に与える第２データ選択手段とを更に備え、上記制御手
段は、第１データ選択手段による第１及び第２の選択抽
出データの選択前に、上記故障シミュレーション手段
で”０”縮退故障及び”１”縮退故障の両方の故障が検
出されるネットに対応するビット位置のトグル済みフラ
グを立てておくことを特徴とする。
【００１３】また、本発明の第３のＩDDQテスト用サイ
クル選択抽出装置は、上記第１のＩDDQテスト用サイク
ル選択抽出装置において、上記ＣＭＯＳ集積回路の論理
シミュレーションを実行する論理シミュレーション手段
と、論理シミュレーション手段によるシミュレーション
実行時における動作サイクル毎に、当該サイクルに前記
集積回路がスタンバイ状態にあるか否かを判断する判断
手段と、判断手段により最初にスタンバイ状態であると
判断されたサイクルを第１のＩDDQテスト用サイクルと
して選択する第１サイクル選択手段と、ｍビットのデー
タを構成する各ビットに一対一に対応するトグル済みフ
ラグの記憶手段と、第１サイクル選択手段による選択の
後に、判断手段によりスタンバイ状態にあると判断され
るサイクルの中から、上記選択された第１のＩDDQテス
ト用のサイクルにおける上記ＣＭＯＳ集積回路内のｍ個
のネットの状態を表すｍビットのデータの内、トグル済
みフラグの立っていないビットの位置のみに着目した場
合に、ハミング距離が上記着目するビットの数に応じて
決まるしきい値よりも大きなｍビットのデータを有する
最初のサイクルを、第２のＩDDQテスト用のサイクルと
して選択する第２サイクル選択手段と、第１及び第２サ
イクル選択手段により第１及び第２のＩDDQテスト用と
して選択された２つのサイクルにおける回路内のｍ個の
ネットの状態を表す２つのｍビットデータを保存するデ
ータ保存手段と、ｍビットデータが順次与えられ、与え
られたｍビットデータに基づいて、トグル済みフラグを
更新する更新手段であって、新たに与えられたｍビット
データ及びその前に与えられたｍビットデータのトグル
済みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”１”で他方が”
０”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に保存する２つのｍビットデータを第１及び第２の選択
抽出データとして選択し、上記フラグ更新手段に第１及
び第２の選択抽出データの順で与える第１データ選択手
段と、上記フラグ更新手段によるトグル済みフラグの更
新後、未だトグル済みフラグが立っていないビットデー
タの位置を認識する認識手段と、既に選択したｍビット
データの上記認識手段によりトグル済みフラグが立って
いないと認識されたビット位置のみに着目し、上記判断
手段によりスタンバイ状態であると判断されたサイクル
であって、上記着目するビット位置でのハミング距離が
上記しきい値設定手段により設定されたしきい値よりも
大きいｍビットデータを示すサイクルを選択し、選択し
たサイクルのｍビットデータを新たな選択抽出データと
して上記フラグ更新手段に与える第２データ選択手段と
を更に備え、上記制御手段は、第１データ選択手段によ
る選択の前に、上記故障シミュレーション手段で”０”
縮退故障及び”１”縮退故障の両方の故障が検出される
ネットに対応するビット位置のトグル済みフラグを立て
ておくことを特徴とする。
クル選択抽出装置は、上記第１のＩDDQテスト用サイク
ル選択抽出装置において、上記ＣＭＯＳ集積回路の論理
シミュレーションを実行する論理シミュレーション手段
と、論理シミュレーション手段によるシミュレーション
実行時における動作サイクル毎に、当該サイクルに前記
集積回路がスタンバイ状態にあるか否かを判断する判断
手段と、判断手段により最初にスタンバイ状態であると
判断されたサイクルを第１のＩDDQテスト用サイクルと
して選択する第１サイクル選択手段と、ｍビットのデー
タを構成する各ビットに一対一に対応するトグル済みフ
ラグの記憶手段と、第１サイクル選択手段による選択の
後に、判断手段によりスタンバイ状態にあると判断され
るサイクルの中から、上記選択された第１のＩDDQテス
ト用のサイクルにおける上記ＣＭＯＳ集積回路内のｍ個
のネットの状態を表すｍビットのデータの内、トグル済
みフラグの立っていないビットの位置のみに着目した場
合に、ハミング距離が上記着目するビットの数に応じて
決まるしきい値よりも大きなｍビットのデータを有する
最初のサイクルを、第２のＩDDQテスト用のサイクルと
して選択する第２サイクル選択手段と、第１及び第２サ
イクル選択手段により第１及び第２のＩDDQテスト用と
して選択された２つのサイクルにおける回路内のｍ個の
ネットの状態を表す２つのｍビットデータを保存するデ
ータ保存手段と、ｍビットデータが順次与えられ、与え
られたｍビットデータに基づいて、トグル済みフラグを
更新する更新手段であって、新たに与えられたｍビット
データ及びその前に与えられたｍビットデータのトグル
済みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”１”で他方が”
０”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に保存する２つのｍビットデータを第１及び第２の選択
抽出データとして選択し、上記フラグ更新手段に第１及
び第２の選択抽出データの順で与える第１データ選択手
段と、上記フラグ更新手段によるトグル済みフラグの更
新後、未だトグル済みフラグが立っていないビットデー
タの位置を認識する認識手段と、既に選択したｍビット
データの上記認識手段によりトグル済みフラグが立って
いないと認識されたビット位置のみに着目し、上記判断
手段によりスタンバイ状態であると判断されたサイクル
であって、上記着目するビット位置でのハミング距離が
上記しきい値設定手段により設定されたしきい値よりも
大きいｍビットデータを示すサイクルを選択し、選択し
たサイクルのｍビットデータを新たな選択抽出データと
して上記フラグ更新手段に与える第２データ選択手段と
を更に備え、上記制御手段は、第１データ選択手段によ
る選択の前に、上記故障シミュレーション手段で”０”
縮退故障及び”１”縮退故障の両方の故障が検出される
ネットに対応するビット位置のトグル済みフラグを立て
ておくことを特徴とする。
【００１４】本発明の第４のＩDDQテスト用サイクル選
択抽出装置は、上記第１乃至第３のＩDDQテスト用サイ
クル選択抽出装置であって、上記第２データ選択手段
は、トグル認識レジスタ内におけるトグル済みフラグが
立ったビットの個数が所定値以上になった場合に、新た
な選択抽出データとして選択したｍビットデータの上記
フラグ更新手段への出力を停止することを特徴とする。
択抽出装置は、上記第１乃至第３のＩDDQテスト用サイ
クル選択抽出装置であって、上記第２データ選択手段
は、トグル認識レジスタ内におけるトグル済みフラグが
立ったビットの個数が所定値以上になった場合に、新た
な選択抽出データとして選択したｍビットデータの上記
フラグ更新手段への出力を停止することを特徴とする。
【００１５】本発明の第５のＩDDQテスト用サイクル選
択抽出装置は、上記第１乃至第３のＩDDQテスト用サイ
クル選択抽出装置であって、上記第２データ選択手段
は、予め決めた数のＩDDQテスト用のサイクルが選択抽
出された場合に、新たな選択抽出データとして選択した
ｍビットデータの上記フラグ更新手段への出力を停止す
ることを特徴とする。
択抽出装置は、上記第１乃至第３のＩDDQテスト用サイ
クル選択抽出装置であって、上記第２データ選択手段
は、予め決めた数のＩDDQテスト用のサイクルが選択抽
出された場合に、新たな選択抽出データとして選択した
ｍビットデータの上記フラグ更新手段への出力を停止す
ることを特徴とする。
【００１６】なお、上記課題を解決するため、コンピュ
ータを本発明の第１のＩDDQテスト用サイクル選択抽出
装置として機能させるプログラムを記録した記録媒体を
提供してもよい。
ータを本発明の第１のＩDDQテスト用サイクル選択抽出
装置として機能させるプログラムを記録した記録媒体を
提供してもよい。
【００１７】
【発明の実施の形態】本発明のＩDDQテスト用サイクル
の選択装置は、ファンクションテストでは検出できない
故障のみをターゲットとしてＩDDQテストを実行するこ
とを特徴とする。以下、上記特徴を具備するＩDDQテス
ト用サイクル選択抽出装置の実施の形態について、添付
の図面を用いて説明する。
の選択装置は、ファンクションテストでは検出できない
故障のみをターゲットとしてＩDDQテストを実行するこ
とを特徴とする。以下、上記特徴を具備するＩDDQテス
ト用サイクル選択抽出装置の実施の形態について、添付
の図面を用いて説明する。
【００１８】（１）実施の形態１ (1-1)機能ブロック 図１は、実施の形態１にかかるＩDDQテスト用サイクル
選択抽出装置１５０のブロック構成図である。外部装置
として設けられている論理シミュレーション装置１００
は、所定のハードウェア記述言語を用いて記述されたＣ
ＭＯＳ集積回路の論理シミュレーションを実行し、論理
シミュレーションの結果より得られるスタンバイサイク
ルについての情報、及び、当該論理回路の内部ネットに
関する情報をＩDDQテスト用サイクル選択抽出装置１５
０へと出力する。
選択抽出装置１５０のブロック構成図である。外部装置
として設けられている論理シミュレーション装置１００
は、所定のハードウェア記述言語を用いて記述されたＣ
ＭＯＳ集積回路の論理シミュレーションを実行し、論理
シミュレーションの結果より得られるスタンバイサイク
ルについての情報、及び、当該論理回路の内部ネットに
関する情報をＩDDQテスト用サイクル選択抽出装置１５
０へと出力する。
【００１９】また、同様に外部装置として設けられてい
る故障シミュレーション装置１１０は、所定のテストパ
ターンを用いて故障シミュレーションを実行し、どこの
ネットにおいてどのような故障（”０”縮退故障又は”
１”縮退故障）が検出されるのか、又は、どのネットで
はどのような故障を検出できないのかといった情報を未
検出故障データ格納部１５７に出力する。なお、所定の
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて特定される故障は、同じテストパター
ンを用いて行うファンクションテストにより検出される
故障と同じである。
る故障シミュレーション装置１１０は、所定のテストパ
ターンを用いて故障シミュレーションを実行し、どこの
ネットにおいてどのような故障（”０”縮退故障又は”
１”縮退故障）が検出されるのか、又は、どのネットで
はどのような故障を検出できないのかといった情報を未
検出故障データ格納部１５７に出力する。なお、所定の
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて特定される故障は、同じテストパター
ンを用いて行うファンクションテストにより検出される
故障と同じである。
【００２０】ＩDDQテスト用サイクル選択抽出装置１５
０内部において、データ編集部１５１は、論理シミュレ
ーション装置１００より送られてくる論理シミュレーシ
ョンの結果、及び、スタンバイサイクルについての情報
から、回路内に全部でＭ個ある内部ネットの内、ＩDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
ｍ個の内部ネットを特定し、特定した各ネットの信号状
態を表すｍビットデータを出力する。論理シミュレーシ
ョン中にスタンバイサイクルがｎ回現れる場合、上記ｍ
ビットデータはｎ個出力される。
０内部において、データ編集部１５１は、論理シミュレ
ーション装置１００より送られてくる論理シミュレーシ
ョンの結果、及び、スタンバイサイクルについての情報
から、回路内に全部でＭ個ある内部ネットの内、ＩDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
ｍ個の内部ネットを特定し、特定した各ネットの信号状
態を表すｍビットデータを出力する。論理シミュレーシ
ョン中にスタンバイサイクルがｎ回現れる場合、上記ｍ
ビットデータはｎ個出力される。
【００２１】ここで、データ編集部１５１では上記Ｍ個
全ての内部ネットを、ＩDDQテスト用サイクルの選択抽
出処理の対象として取り扱うこととしてもよいし、イン
バータやバッファ等、入力と出力が一対一に対応してい
る素子については、その入出力ネットの何れか一方だけ
を、ＩDDQテスト用サイクルの選択抽出処理の対象とし
て取り扱うこととしてもよい。
全ての内部ネットを、ＩDDQテスト用サイクルの選択抽
出処理の対象として取り扱うこととしてもよいし、イン
バータやバッファ等、入力と出力が一対一に対応してい
る素子については、その入出力ネットの何れか一方だけ
を、ＩDDQテスト用サイクルの選択抽出処理の対象とし
て取り扱うこととしてもよい。
【００２２】また、ＩDDQテスト用サイクルの選択抽出
処理の対象として取り扱う内部ネットは、操作者の設定
に基づいて直接指定してもよいし、所定の規則に基づき
区画される単位（機能ブロック、階層構造、電源系統）
で指定してもよい。論理回路内に存在するＭ個の内部ネ
ットは、論理シミュレーション装置１００内部に備える
当該論理回路の記述データに基づいて特定することがで
きる。なお、データ編集部１５１は、論理シミュレーシ
ョン装置１００内部に設けられていてもよい。
処理の対象として取り扱う内部ネットは、操作者の設定
に基づいて直接指定してもよいし、所定の規則に基づき
区画される単位（機能ブロック、階層構造、電源系統）
で指定してもよい。論理回路内に存在するＭ個の内部ネ
ットは、論理シミュレーション装置１００内部に備える
当該論理回路の記述データに基づいて特定することがで
きる。なお、データ編集部１５１は、論理シミュレーシ
ョン装置１００内部に設けられていてもよい。
【００２３】ｍビットデータ格納部１５２は、データ編
集部１５１より出力されるｍビットのデータを格納す
る。
集部１５１より出力されるｍビットのデータを格納す
る。
【００２４】処理終了条件入力部１５３は、ＩDDQテス
ト用サイクル選択抽出部１５４において実行するＩDDQ
テスト用サイクルの選択抽出条件、及び、処理終了条件
を外部より設定するためのマン・マシンインターフェー
スである。
ト用サイクル選択抽出部１５４において実行するＩDDQ
テスト用サイクルの選択抽出条件、及び、処理終了条件
を外部より設定するためのマン・マシンインターフェー
スである。
【００２５】未検出故障認識及びトグル認識レジスタ設
定部１５６は、未検出故障データ格納部１５７に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。後に詳しく説明
するが、このトグル認識レジスタは、上記データ編集部
１５１で処理対象として取り扱うとしたｍ個の内部ネッ
トの状態を表すｍビットデータの各ビットが”１”及
び”０”となったか否かを示すトグル済みフラグ及び未
だ”１”及び”０”となっていないデータの値を記憶し
ておくものである。未検出故障認識及びトグル認識レジ
スタ設定部１５６は、未検出故障データ格納部１５７に
格納されているデータに基づいてファンクションテスト
で故障の検出できるネットの対応するビットのトグル済
みフラグを予め”１”にセットする。
定部１５６は、未検出故障データ格納部１５７に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。後に詳しく説明
するが、このトグル認識レジスタは、上記データ編集部
１５１で処理対象として取り扱うとしたｍ個の内部ネッ
トの状態を表すｍビットデータの各ビットが”１”及
び”０”となったか否かを示すトグル済みフラグ及び未
だ”１”及び”０”となっていないデータの値を記憶し
ておくものである。未検出故障認識及びトグル認識レジ
スタ設定部１５６は、未検出故障データ格納部１５７に
格納されているデータに基づいてファンクションテスト
で故障の検出できるネットの対応するビットのトグル済
みフラグを予め”１”にセットする。
【００２６】ｍビットデータ格納部１５２には、テスト
対象の回路におけるｍ個のネットの状態を表すｍビット
データが、スタンバイサイクルの個数（ｎ個）分格納さ
れている。これらｎ個のｍビットデータの中から、ｍビ
ットデータを構成する各ビットの値が少なくとも１回
は”１”及び”０”となる最小の組み合わせを選択抽出
する。なお、上記選択抽出処理を行う際、上記データ編
集部１５１において特定したｍ個のネットの内、後に実
行するファンクションテストで故障の検出されるネット
をテストサイクル選択抽出処理の対象外とする。このよ
うに同一のネットに対して２重に故障検出が行われるの
を排除してＩDDQテストに要する時間を短縮する。
対象の回路におけるｍ個のネットの状態を表すｍビット
データが、スタンバイサイクルの個数（ｎ個）分格納さ
れている。これらｎ個のｍビットデータの中から、ｍビ
ットデータを構成する各ビットの値が少なくとも１回
は”１”及び”０”となる最小の組み合わせを選択抽出
する。なお、上記選択抽出処理を行う際、上記データ編
集部１５１において特定したｍ個のネットの内、後に実
行するファンクションテストで故障の検出されるネット
をテストサイクル選択抽出処理の対象外とする。このよ
うに同一のネットに対して２重に故障検出が行われるの
を排除してＩDDQテストに要する時間を短縮する。
【００２７】印刷・表示部１５５は、上記ＩDDQテスト
用サイクル選択抽出部１５４により選択抽出された各サ
イクルについて、論理シミュレーションの開始より何番
目のサイクルであるのかを表す情報を印刷または表示す
る。
用サイクル選択抽出部１５４により選択抽出された各サ
イクルについて、論理シミュレーションの開始より何番
目のサイクルであるのかを表す情報を印刷または表示す
る。
【００２８】(1-2)ハードウェア構成 図２は、ＩDDQテスト用サイクルの選択抽出装置１５０
のハードウェア構成を示す図である。本装置１５０は、
キーボード２００、マウス２０１、記憶装置２０２、デ
ータ処理装置２０３、ディスプレイ２０４、及び、プリ
ンタ２０５より構成される。
のハードウェア構成を示す図である。本装置１５０は、
キーボード２００、マウス２０１、記憶装置２０２、デ
ータ処理装置２０３、ディスプレイ２０４、及び、プリ
ンタ２０５より構成される。
【００２９】キーボード２００及びマウス２０１は、図
１に示した処理終了条件入力部１５３として機能する。
記憶装置２０２は、図１に示したｍビットデータ格納部
１５２及び未検出故障データ格納部１５７として機能す
る。データ処理装置２０３は、中央演算処理装置（ＣＰ
Ｕ）、及び、ＩDDQテスト用サイクル選択抽出処理プロ
グラムや必要なデータを格納するメモリより構成され
る。データ処理装置２０３を構成する中央演算処理部
は、ＩDDQテスト用サイクル選択抽出処理プログラムを
実行することにより、図１に示したデータ編集部１５
１、ＩDDQテスト用サイクルの選択抽出部１５４、及
び、未検出故障認識及びトグル認識レジスタ設定部１５
６として機能する。ディスプレイ２０４及びプリンタ２
０５は、図１に示した印刷・表示部１５５として機能す
る。
１に示した処理終了条件入力部１５３として機能する。
記憶装置２０２は、図１に示したｍビットデータ格納部
１５２及び未検出故障データ格納部１５７として機能す
る。データ処理装置２０３は、中央演算処理装置（ＣＰ
Ｕ）、及び、ＩDDQテスト用サイクル選択抽出処理プロ
グラムや必要なデータを格納するメモリより構成され
る。データ処理装置２０３を構成する中央演算処理部
は、ＩDDQテスト用サイクル選択抽出処理プログラムを
実行することにより、図１に示したデータ編集部１５
１、ＩDDQテスト用サイクルの選択抽出部１５４、及
び、未検出故障認識及びトグル認識レジスタ設定部１５
６として機能する。ディスプレイ２０４及びプリンタ２
０５は、図１に示した印刷・表示部１５５として機能す
る。
【００３０】(1-3)ＩDDQテスト用サイクルの選択抽出処
理 図３は、データ処理装置２０３の実行するＩDDQテスト
用サイクルの選択抽出処理のフローチャートである。以
下、このフローチャートを参照しつつＩDDQテスト用サ
イクルの選択抽出処理について説明する。
理 図３は、データ処理装置２０３の実行するＩDDQテスト
用サイクルの選択抽出処理のフローチャートである。以
下、このフローチャートを参照しつつＩDDQテスト用サ
イクルの選択抽出処理について説明する。
【００３１】まず、論理シミュレーション装置１００よ
り送られてくる処理対象のＣＭＯＳ集積回路の内部ネッ
トについての情報に基づいて、ＩDDQテスト用サイクル
の選択抽出処理の対象として取り扱うｍ個のネットを特
定する（ステップＳ１）。ここで、上記Ｍ個全ての内部
ネットを、ＩDDQテスト用サイクルの選択抽出処理の対
象として取り扱うこととしてもよいし、インバータやバ
ッファ等、入力と出力が一対一に対応している素子につ
いては、その入出力ネットの何れか一方だけを、ＩDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
こととしてもよい。また、ＩDDQテスト用サイクルの選
択抽出処理の対象として取り扱う内部ネットは、操作者
の設定に基づいて直接指定してもよいし、所定の規則に
基づき区画される単位（機能ブロック、階層構造、電源
系統）で指定してもよい。
り送られてくる処理対象のＣＭＯＳ集積回路の内部ネッ
トについての情報に基づいて、ＩDDQテスト用サイクル
の選択抽出処理の対象として取り扱うｍ個のネットを特
定する（ステップＳ１）。ここで、上記Ｍ個全ての内部
ネットを、ＩDDQテスト用サイクルの選択抽出処理の対
象として取り扱うこととしてもよいし、インバータやバ
ッファ等、入力と出力が一対一に対応している素子につ
いては、その入出力ネットの何れか一方だけを、ＩDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
こととしてもよい。また、ＩDDQテスト用サイクルの選
択抽出処理の対象として取り扱う内部ネットは、操作者
の設定に基づいて直接指定してもよいし、所定の規則に
基づき区画される単位（機能ブロック、階層構造、電源
系統）で指定してもよい。
【００３２】処理対象のＣＭＯＳ集積回路に対する論理
シミュレーションの結果より、上記ステップＳ１におい
て特定されたｍ個の内部ネットについて、動作サイクル
（その数は回路の規模などにより変動する）中に存在し
たｎ個のスタンバイ状態の全サイクルを検出し、検出し
たサイクルにおける各ネットの論理値を所定の順序で並
べてｍビットのデータとした後に、記憶装置２０２に保
存する（ステップＳ２）。
シミュレーションの結果より、上記ステップＳ１におい
て特定されたｍ個の内部ネットについて、動作サイクル
（その数は回路の規模などにより変動する）中に存在し
たｎ個のスタンバイ状態の全サイクルを検出し、検出し
たサイクルにおける各ネットの論理値を所定の順序で並
べてｍビットのデータとした後に、記憶装置２０２に保
存する（ステップＳ２）。
【００３３】なお、上記ｎ個のｍビットのデータは、論
理シミュレーションの開始から何番目の動作サイクルで
あるのかを特定するデータと共に、以下の処理の便宜の
ため、出現タイミングの早いものから順に第１〜第ｎの
識別番号を付して記憶装置２０２に保存しておく。な
お、ある動作サイクルにおいてスタンバイ状態が実現さ
れているか否かを判断する技術については、周知である
ため（例えば、特開平４−４４１７２号公報）、ここで
の説明は省略する。
理シミュレーションの開始から何番目の動作サイクルで
あるのかを特定するデータと共に、以下の処理の便宜の
ため、出現タイミングの早いものから順に第１〜第ｎの
識別番号を付して記憶装置２０２に保存しておく。な
お、ある動作サイクルにおいてスタンバイ状態が実現さ
れているか否かを判断する技術については、周知である
ため（例えば、特開平４−４４１７２号公報）、ここで
の説明は省略する。
【００３４】次に、トグル認識レジスタの設定を行う
（ステップＳ３）。トグル認識レジスタは、図４に示す
ように各々ｍビット（最大でＭビットである）のトグル
済みフラグ記憶部２５０と未トグルデータ記憶部２５１
を並べてなる合計で２×ｍビットのレジスタであり、デ
ータ処理装置２０３内に備えるメモリを用いて実現され
る。上記トグル済みフラグ記憶部２５０に記憶するトグ
ル済みフラグは、ビットデータが”０”及び”１”の値
をとり、トグル済みであると判断された場合に”１”に
セットされるフラグである。また、上記未トグルデータ
記憶部２５１は、トグルが未だ済んでいないビット位置
のデータ値を記憶する。上記ステップＳ３では、後に実
行するファンクションテストにより検出される故障がＩ
DDQテストの対象外になるように、トグル済みフラグ記
憶部２５０及び未トグルデータ記憶部２５１の各値を設
定する。例えば、所定のテストパターンを用いて行った
故障シミュレーションの結果より”０”縮退故障及び”
１”縮退故障の両方の故障が検出されたネットについ
て、対応するトグル済みフラグの値を”１”にセットす
る。なお、当該処理の内容については、後に詳しく説明
する。
（ステップＳ３）。トグル認識レジスタは、図４に示す
ように各々ｍビット（最大でＭビットである）のトグル
済みフラグ記憶部２５０と未トグルデータ記憶部２５１
を並べてなる合計で２×ｍビットのレジスタであり、デ
ータ処理装置２０３内に備えるメモリを用いて実現され
る。上記トグル済みフラグ記憶部２５０に記憶するトグ
ル済みフラグは、ビットデータが”０”及び”１”の値
をとり、トグル済みであると判断された場合に”１”に
セットされるフラグである。また、上記未トグルデータ
記憶部２５１は、トグルが未だ済んでいないビット位置
のデータ値を記憶する。上記ステップＳ３では、後に実
行するファンクションテストにより検出される故障がＩ
DDQテストの対象外になるように、トグル済みフラグ記
憶部２５０及び未トグルデータ記憶部２５１の各値を設
定する。例えば、所定のテストパターンを用いて行った
故障シミュレーションの結果より”０”縮退故障及び”
１”縮退故障の両方の故障が検出されたネットについ
て、対応するトグル済みフラグの値を”１”にセットす
る。なお、当該処理の内容については、後に詳しく説明
する。
【００３５】既に選択したｍビットデータの内、トグル
認識レジスタ内のトグル済みフラグ記憶部２５０に記憶
されているフラグの値が”０”であって、かつ、未トグ
ルデータ記憶部２５１に記憶されているデータの値が”
０”又は”１”のデータ（以下、未トグルデータとい
う）に着目する。この未トグルデータと、未だ選択抽出
されていない複数の各ｍビットデータの中から上記未ト
グルデータに対応するビット位置のデータを並べて構成
されるデータについて、ハミング距離の最も大きなｍビ
ットデータを選択抽出する（ステップＳ４）。
認識レジスタ内のトグル済みフラグ記憶部２５０に記憶
されているフラグの値が”０”であって、かつ、未トグ
ルデータ記憶部２５１に記憶されているデータの値が”
０”又は”１”のデータ（以下、未トグルデータとい
う）に着目する。この未トグルデータと、未だ選択抽出
されていない複数の各ｍビットデータの中から上記未ト
グルデータに対応するビット位置のデータを並べて構成
されるデータについて、ハミング距離の最も大きなｍビ
ットデータを選択抽出する（ステップＳ４）。
【００３６】上記ステップＳ４における処理の内容につ
いて補足説明する。例えば、上記トグル認識レジスタの
設定（ステップＳ３）において設定されたトグル済みフ
ラグ記憶部２５０の内容が”１１１１…０００”であ
り、未トグルデータ記憶部２５１の内容が”ＸＸＸＸ…
００１”（但し、Ｘは未確定なデータを表す）である場
合を想定する。なお、該当するビットが未確定データＸ
であるといった情報は、データ処理装置２０３内に備え
るメモリに記録しておく。ここで、説明の便宜のた
め、”…”の部分のデータについては全てトグル済みフ
ラグが”１”であると仮定すると、未トグルデータは３
ビットのデータ”００１”となる。上記ステップＳ４に
おいては、上記未トグルデータ”００１”について、同
じく対応するビット位置のデータを並べて構成される３
ビットのデータとのハミング距離が最も大きくなるｍビ
ットデータを、未だ選択抽出されていない複数のｍビッ
トデータの中から選択抽出する。例えば、”△△△△…
１１０”（但し、△は任意のデータ）のようなｍビット
データが存在する場合には、このｍビットデータを選択
抽出する。
いて補足説明する。例えば、上記トグル認識レジスタの
設定（ステップＳ３）において設定されたトグル済みフ
ラグ記憶部２５０の内容が”１１１１…０００”であ
り、未トグルデータ記憶部２５１の内容が”ＸＸＸＸ…
００１”（但し、Ｘは未確定なデータを表す）である場
合を想定する。なお、該当するビットが未確定データＸ
であるといった情報は、データ処理装置２０３内に備え
るメモリに記録しておく。ここで、説明の便宜のた
め、”…”の部分のデータについては全てトグル済みフ
ラグが”１”であると仮定すると、未トグルデータは３
ビットのデータ”００１”となる。上記ステップＳ４に
おいては、上記未トグルデータ”００１”について、同
じく対応するビット位置のデータを並べて構成される３
ビットのデータとのハミング距離が最も大きくなるｍビ
ットデータを、未だ選択抽出されていない複数のｍビッ
トデータの中から選択抽出する。例えば、”△△△△…
１１０”（但し、△は任意のデータ）のようなｍビット
データが存在する場合には、このｍビットデータを選択
抽出する。
【００３７】上記ステップＳ４において選択抽出したｍ
ビットデータとの比較を行い、上記残りのビットに関し
てトグル認識レジスタ内のトグル済みフラグ記憶部２５
０の対応するビットのフラグの値を更新する（ステップ
Ｓ５）。なお、この更新時に未確定データＸであったビ
ットの値を、ステップＳ４において選択抽出したｍビッ
トデータの該当するビットの値とする。トグル認識レジ
スタ内のトグル済みフラグ記憶部２５０に記憶するトグ
ル済みフラグの内、未だ１にセットされていないビット
が存在するか、ｎ個のｍビットデータの内、未だ選択抽
出されていないｍビットデータが存在する場合であって
（ステップＳ６でＹＥＳ）、更に操作者により指定され
た処理終了条件が満足されていない場合には（ステップ
Ｓ７でＮＯ）、ステップＳ４に戻り処理を継続する。
ビットデータとの比較を行い、上記残りのビットに関し
てトグル認識レジスタ内のトグル済みフラグ記憶部２５
０の対応するビットのフラグの値を更新する（ステップ
Ｓ５）。なお、この更新時に未確定データＸであったビ
ットの値を、ステップＳ４において選択抽出したｍビッ
トデータの該当するビットの値とする。トグル認識レジ
スタ内のトグル済みフラグ記憶部２５０に記憶するトグ
ル済みフラグの内、未だ１にセットされていないビット
が存在するか、ｎ個のｍビットデータの内、未だ選択抽
出されていないｍビットデータが存在する場合であって
（ステップＳ６でＹＥＳ）、更に操作者により指定され
た処理終了条件が満足されていない場合には（ステップ
Ｓ７でＮＯ）、ステップＳ４に戻り処理を継続する。
【００３８】他方、トグル認識レジスタ内のトグル済み
フラグ２５０に記憶するトグル済みフラグの全ての値が
１にセットされている場合、又は、ｎ個あるｍビットデ
ータの全てが選択抽出された場合（ステップＳ６でＮ
Ｏ）、処理を終了して、処理結果の出力処理を実行する
ステップＳ８へと進む。また、上記ステップＳ６でＹＥ
Ｓの場合であっても、キーボード１００又はマウス１０
１の入力部を介して操作者により指定された所定の処理
終了条件が満足された場合には（ステップＳ７でＹＥ
Ｓ）、処理結果の出力を実行するステップＳ８へと進
む。ステップＳ８では、選択抽出したサイクルを全てＩ
DDQテスト用サイクルとして、これらのサイクルが論理
シミュレーションの開始から何番目の動作サイクルであ
るのかを特定する情報（データ）をディスプレイ１０４
に表示出力すると共に、プリンタ１０５により印刷出力
を行う。
フラグ２５０に記憶するトグル済みフラグの全ての値が
１にセットされている場合、又は、ｎ個あるｍビットデ
ータの全てが選択抽出された場合（ステップＳ６でＮ
Ｏ）、処理を終了して、処理結果の出力処理を実行する
ステップＳ８へと進む。また、上記ステップＳ６でＹＥ
Ｓの場合であっても、キーボード１００又はマウス１０
１の入力部を介して操作者により指定された所定の処理
終了条件が満足された場合には（ステップＳ７でＹＥ
Ｓ）、処理結果の出力を実行するステップＳ８へと進
む。ステップＳ８では、選択抽出したサイクルを全てＩ
DDQテスト用サイクルとして、これらのサイクルが論理
シミュレーションの開始から何番目の動作サイクルであ
るのかを特定する情報（データ）をディスプレイ１０４
に表示出力すると共に、プリンタ１０５により印刷出力
を行う。
【００３９】(1-4)トグル認識レジスタの設定処理 図５は、トグル認識レジスタの設定処理（図３、ステッ
プＳ３）のフローチャートである。また図６は、トグル
認識レジスタの設定の一例について示す図である。以
下、図６を参照しつつ当該処理内容についてフローに従
って説明する。
プＳ３）のフローチャートである。また図６は、トグル
認識レジスタの設定の一例について示す図である。以
下、図６を参照しつつ当該処理内容についてフローに従
って説明する。
【００４０】まず、トグル認識レジスタの初期化を行う
（ステップＳ３１）。この初期化では、トグル済みフラ
グ記憶部２５０及び未トグルデータ記憶部２５１の各ｍ
ビットデータの全てを未確定データＸに設定する（図６
の（ａ）を参照）。なお、データ処理装置２０３に備え
るメモリには、各ビット毎に未確定データＸであるか否
かの情報を記憶しておく。
（ステップＳ３１）。この初期化では、トグル済みフラ
グ記憶部２５０及び未トグルデータ記憶部２５１の各ｍ
ビットデータの全てを未確定データＸに設定する（図６
の（ａ）を参照）。なお、データ処理装置２０３に備え
るメモリには、各ビット毎に未確定データＸであるか否
かの情報を記憶しておく。
【００４１】次に、所定のテストパターンを用いて実行
した故障シミュレーションの結果を未検出故障データ格
納部１５７より読み出す（ステップＳ３２）。上記読み
出したデータより、”０”縮退故障（stuck-at-0 faul
t）及び”１”縮退故障（stuck-at-1 fault）の両方が
検出されているネットについては、ＩDDQテストで再度
故障検出を行う必要がないため、トグル済みフラグの値
を”１”にセットする（ステップＳ３３）。例えば、図
６の（ａ）に示す状態において、ｍビットデータの上位
第１及び第２ビットがこれに該当する場合、トグル済み
フラグ記憶部２５０の中のこれらに対応するビットの値
を”１”にセットする（図６の（ｂ）を参照）。なお、
上記未トグルデータ記憶部２５１の第１及び第２ビット
の値については未確定Ｘのままとする。
した故障シミュレーションの結果を未検出故障データ格
納部１５７より読み出す（ステップＳ３２）。上記読み
出したデータより、”０”縮退故障（stuck-at-0 faul
t）及び”１”縮退故障（stuck-at-1 fault）の両方が
検出されているネットについては、ＩDDQテストで再度
故障検出を行う必要がないため、トグル済みフラグの値
を”１”にセットする（ステップＳ３３）。例えば、図
６の（ａ）に示す状態において、ｍビットデータの上位
第１及び第２ビットがこれに該当する場合、トグル済み
フラグ記憶部２５０の中のこれらに対応するビットの値
を”１”にセットする（図６の（ｂ）を参照）。なお、
上記未トグルデータ記憶部２５１の第１及び第２ビット
の値については未確定Ｘのままとする。
【００４２】上記ステップＳ３２において読み出したデ
ータより、”０”縮退故障及び”１”縮退故障の何れも
検出されていないネットについては、該ネットを”０”
及び”１”にした状態でのＩDDQテストを行う必要があ
るため、対応する未トグルデータの値を未確定データＸ
にした状態で、対応するビットのトグル済みフラグの値
を”０”にセットする（ステップＳ３４）。例えば、図
６の（ｂ）に示す状態において、ｍビットデータの上位
第３及び第４ビットがこれに該当する場合、これらのビ
ットのトグル済みフラグの値を”０”にセットする（図
６の（ｃ）を参照）。
ータより、”０”縮退故障及び”１”縮退故障の何れも
検出されていないネットについては、該ネットを”０”
及び”１”にした状態でのＩDDQテストを行う必要があ
るため、対応する未トグルデータの値を未確定データＸ
にした状態で、対応するビットのトグル済みフラグの値
を”０”にセットする（ステップＳ３４）。例えば、図
６の（ｂ）に示す状態において、ｍビットデータの上位
第３及び第４ビットがこれに該当する場合、これらのビ
ットのトグル済みフラグの値を”０”にセットする（図
６の（ｃ）を参照）。
【００４３】上記ステップＳ３２において読み出したデ
ータより、”０”縮退故障のみが検出されるネットにつ
いては、”１”縮退故障を検出するために該ネットを”
０”にセットした状態でのＩDDQテストが必要であり、
対応するビットのデータの値を”１”にセットすると共
に、対応するビットのトグル済みフラグの値を”０”に
セットする（ステップＳ３５）。例えば、図６の（ｃ）
に示す状態において、ｍビットデータの下位第３ビット
目のデータがこれに該当する場合において、これらのビ
ットのデータを”１”にセットすると共に、トグル済み
フラグの値”０”にセットする（図６の（ｄ）を参
照）。
ータより、”０”縮退故障のみが検出されるネットにつ
いては、”１”縮退故障を検出するために該ネットを”
０”にセットした状態でのＩDDQテストが必要であり、
対応するビットのデータの値を”１”にセットすると共
に、対応するビットのトグル済みフラグの値を”０”に
セットする（ステップＳ３５）。例えば、図６の（ｃ）
に示す状態において、ｍビットデータの下位第３ビット
目のデータがこれに該当する場合において、これらのビ
ットのデータを”１”にセットすると共に、トグル済み
フラグの値”０”にセットする（図６の（ｄ）を参
照）。
【００４４】上記ステップＳ３２において読み出したデ
ータより、”１”縮退故障のみが検出されたネットにつ
いては、”０”縮退故障を検出するために該ネットを”
１”にセットした状態でのＩDDQテストが必要であり、
対応するビットのデータの値を”０”にセットすると共
に、対応するビットのトグル済みフラグの値を”０”に
セットする（ステップＳ３６）。例えば、図６の（ｄ）
に示す状態において、ｍビットデータの下位第１及び第
２ビット目のデータがこれに該当する場合において、こ
れらのビットのデータを”０”にセットすると共に、ト
グル済みフラグの値”０”にセットする（図６の（ｅ）
を参照）。
ータより、”１”縮退故障のみが検出されたネットにつ
いては、”０”縮退故障を検出するために該ネットを”
１”にセットした状態でのＩDDQテストが必要であり、
対応するビットのデータの値を”０”にセットすると共
に、対応するビットのトグル済みフラグの値を”０”に
セットする（ステップＳ３６）。例えば、図６の（ｄ）
に示す状態において、ｍビットデータの下位第１及び第
２ビット目のデータがこれに該当する場合において、こ
れらのビットのデータを”０”にセットすると共に、ト
グル済みフラグの値”０”にセットする（図６の（ｅ）
を参照）。
【００４５】以上の処理を実行することで、故障シミュ
レーションの結果より特定される故障以外の故障をター
ゲットとするトグル認識レジスタが設定される。
レーションの結果より特定される故障以外の故障をター
ゲットとするトグル認識レジスタが設定される。
【００４６】(1-5)具体例 図７は、ネット数がｍのＣＭＯＳ集積回路に対して論理
シミュレーションを実行し、合計で１０個のスタンバイ
状態が検出された場合に記憶装置２０２に保存される１
０個のｍビットデータに対して、上記図３を用いて説明
したＩDDQテスト用のサイクルの選択抽出処理を実行し
た場合の処理内容を説明するための図である。
シミュレーションを実行し、合計で１０個のスタンバイ
状態が検出された場合に記憶装置２０２に保存される１
０個のｍビットデータに対して、上記図３を用いて説明
したＩDDQテスト用のサイクルの選択抽出処理を実行し
た場合の処理内容を説明するための図である。
【００４７】上記図３に示したフローチャートのステッ
プＳ３において設定されたトグル認識レジスタが（ａ）
に示す状態である場合を想定する。この場合、次に実行
するステップＳ４の処理においては、トグル済みフラグ
が”０”であって、データが”０”又は”１”のビット
を並べてなる未トグルデータ”０１…１００”と、該当
するビットを並べてなるデータとのハミング距離が最も
大きくなるｍビットデータを選択する。本例の場合、識
別番号ｎ＝５のｍビットデータを選択する。ステップＳ
５におけるトグル認識フラグの更新により、更新後のト
グル認識フラグは（ｂ）に示す状態になる。なお、この
場合において、未確定データＸであったビットの値は、
識別番号ｎ＝５のｍビットデータの該当するビットの値
に置き換える。
プＳ３において設定されたトグル認識レジスタが（ａ）
に示す状態である場合を想定する。この場合、次に実行
するステップＳ４の処理においては、トグル済みフラグ
が”０”であって、データが”０”又は”１”のビット
を並べてなる未トグルデータ”０１…１００”と、該当
するビットを並べてなるデータとのハミング距離が最も
大きくなるｍビットデータを選択する。本例の場合、識
別番号ｎ＝５のｍビットデータを選択する。ステップＳ
５におけるトグル認識フラグの更新により、更新後のト
グル認識フラグは（ｂ）に示す状態になる。なお、この
場合において、未確定データＸであったビットの値は、
識別番号ｎ＝５のｍビットデータの該当するビットの値
に置き換える。
【００４８】（ｂ）に示す状態では、未だ、トグル済み
フラグの”０”の未トグルデータが残っている（ステッ
プＳ６でＹＥＳ）。この場合において、ユーザ指定の終
了条件が満たされていない場合には（ステップＳ７でＮ
Ｏ）、引き続き、ｍビットデータの選択処理（ステップ
Ｓ４）及びトグル認識レジスタの更新処理（ステップＳ
５）を繰り返し実行する。（ｂ）に示す状態において、
トグル済みフラグが”０”であって、未トグルデータ
が”０”又は”１”のビットを並べてなるデータ”１
０”と、該当するビットを並べてなるデータとのハミン
グ距離が最も大きくなるｍビットデータは、識別番号ｎ
＝６のｍビットデータである。ステップＳ４では、識別
番号ｎ＝６のｍビットデータを選択する。このデータを
選択抽出することにより（ｃ）に示すように、トグル認
識レジスタ内のトグル済みフラグ記憶部２５０の全ての
ビットの値が”１”にセットされる。
フラグの”０”の未トグルデータが残っている（ステッ
プＳ６でＹＥＳ）。この場合において、ユーザ指定の終
了条件が満たされていない場合には（ステップＳ７でＮ
Ｏ）、引き続き、ｍビットデータの選択処理（ステップ
Ｓ４）及びトグル認識レジスタの更新処理（ステップＳ
５）を繰り返し実行する。（ｂ）に示す状態において、
トグル済みフラグが”０”であって、未トグルデータ
が”０”又は”１”のビットを並べてなるデータ”１
０”と、該当するビットを並べてなるデータとのハミン
グ距離が最も大きくなるｍビットデータは、識別番号ｎ
＝６のｍビットデータである。ステップＳ４では、識別
番号ｎ＝６のｍビットデータを選択する。このデータを
選択抽出することにより（ｃ）に示すように、トグル認
識レジスタ内のトグル済みフラグ記憶部２５０の全ての
ビットの値が”１”にセットされる。
【００４９】このようにトグル認識レジスタ内のトグル
済みフラグ記憶部２５０のｍビット全ての値が”１”に
セットされた場合に、これら２つのｍビットデータに対
応するサイクルをＩDDQテスト用のサイクルとして選択
抽出し、論理シミュレーションの開始から何番目のサイ
クルであるのかを示す情報（データ）をディスプレイ２
０４に表示すると共に、プリンタ２０５により印刷出力
を行う。
済みフラグ記憶部２５０のｍビット全ての値が”１”に
セットされた場合に、これら２つのｍビットデータに対
応するサイクルをＩDDQテスト用のサイクルとして選択
抽出し、論理シミュレーションの開始から何番目のサイ
クルであるのかを示す情報（データ）をディスプレイ２
０４に表示すると共に、プリンタ２０５により印刷出力
を行う。
【００５０】以上に説明したように、実施の形態１にか
かるＩDDQテスト用サイクル選択抽出装置によれば、論
理シミュレーション装置１００によるシミュレーション
の実行により得られるｎ個のスタンバイサイクルにおけ
る回路内のｍ個のネットの内、ファンクションテストで
故障の検出されるα個のネットのデータを処理対象外と
し、残りのｍ−α個のネットの状態を表すビットデータ
を構成する各ビットの値が少なくとも１回は１及び０と
なる最小の組み合わせを正確かつ迅速に選択抽出し、当
該選択抽出したｍビットデータに対応するサイクルをＩ
DDQテスト用のサイクルとして選択抽出することができ
る。
かるＩDDQテスト用サイクル選択抽出装置によれば、論
理シミュレーション装置１００によるシミュレーション
の実行により得られるｎ個のスタンバイサイクルにおけ
る回路内のｍ個のネットの内、ファンクションテストで
故障の検出されるα個のネットのデータを処理対象外と
し、残りのｍ−α個のネットの状態を表すビットデータ
を構成する各ビットの値が少なくとも１回は１及び０と
なる最小の組み合わせを正確かつ迅速に選択抽出し、当
該選択抽出したｍビットデータに対応するサイクルをＩ
DDQテスト用のサイクルとして選択抽出することができ
る。
【００５１】（２）実施の形態２ 上記本発明の実施の形態１にかかる装置では、まず、論
理シミュレーション装置１００によるＣＭＯＳ集積回路
の論理シミュレーションを実行した後にＩDDQテスト用
のサイクルの検出処理を実行した。これに対して実施の
形態２にかかる装置では、ＣＭＯＳ集積回路に対する論
理シミュレーションの実行に連動して、ＩDDQテスト用
のサイクルを検出することを特徴とする。
理シミュレーション装置１００によるＣＭＯＳ集積回路
の論理シミュレーションを実行した後にＩDDQテスト用
のサイクルの検出処理を実行した。これに対して実施の
形態２にかかる装置では、ＣＭＯＳ集積回路に対する論
理シミュレーションの実行に連動して、ＩDDQテスト用
のサイクルを検出することを特徴とする。
【００５２】(2-1)機能ブロック 図８は、実施の形態２にかかるＩDDQテスト用サイクル
選択抽出装置３００のブロック構成図である。論理シミ
ュレーション部３０１は、以下に説明するテスト用サイ
クル選択抽出部３０３によるタイミング制御に基づい
て、所定のハードウェア記述言語で記述されたＣＭＯＳ
集積回路の論理シミュレーションを実行し、１サイクル
毎のシミュレーション結果を出力する。
選択抽出装置３００のブロック構成図である。論理シミ
ュレーション部３０１は、以下に説明するテスト用サイ
クル選択抽出部３０３によるタイミング制御に基づい
て、所定のハードウェア記述言語で記述されたＣＭＯＳ
集積回路の論理シミュレーションを実行し、１サイクル
毎のシミュレーション結果を出力する。
【００５３】データ編集部３０２は、論理シミュレーシ
ョン部３０１より送られてくる論理シミュレーションの
結果及びＣＭＯＳ集積回路の情報から、スタンバイサイ
クルにおいて、全部でＭ個ある内部ネットの内、有効に
取り扱うｍ個の内部ネットを特定し、特定した各ネット
の信号状態を表すｍビットデータを出力する。なお、こ
のデータ編集部３０２は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内に備えられるデー
タ編集部１５１と同じ処理を実行するものであり、ここ
での重複した説明は省略する。
ョン部３０１より送られてくる論理シミュレーションの
結果及びＣＭＯＳ集積回路の情報から、スタンバイサイ
クルにおいて、全部でＭ個ある内部ネットの内、有効に
取り扱うｍ個の内部ネットを特定し、特定した各ネット
の信号状態を表すｍビットデータを出力する。なお、こ
のデータ編集部３０２は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内に備えられるデー
タ編集部１５１と同じ処理を実行するものであり、ここ
での重複した説明は省略する。
【００５４】テスト用サイクル選択抽出部３０３は、デ
ータ編集部３０２を介して送られてくるスタンバイサイ
クルのｍビットデータが、直前に選択抽出したサイクル
のｍビットデータと、ハミング距離に関して所定の条件
を満足する場合にのみ、当該サイクルをＩDDQテスト用
のサイクルとして選択する。テスト用サイクル選択抽出
部３０３は、この判断を行った後に、論理シミュレーシ
ョン部３０１に対して、次のサイクルのシミュレーショ
ンを実行させる。
ータ編集部３０２を介して送られてくるスタンバイサイ
クルのｍビットデータが、直前に選択抽出したサイクル
のｍビットデータと、ハミング距離に関して所定の条件
を満足する場合にのみ、当該サイクルをＩDDQテスト用
のサイクルとして選択する。テスト用サイクル選択抽出
部３０３は、この判断を行った後に、論理シミュレーシ
ョン部３０１に対して、次のサイクルのシミュレーショ
ンを実行させる。
【００５５】処理終了条件入力部３０４は、上記テスト
用サイクル選択抽出部３０３において実行するＩDDQテ
スト用サイクルの選択抽出条件、及び、処理終了条件を
外部より設定するためのマン・マシンインターフェース
である。
用サイクル選択抽出部３０３において実行するＩDDQテ
スト用サイクルの選択抽出条件、及び、処理終了条件を
外部より設定するためのマン・マシンインターフェース
である。
【００５６】故障シミュレーション部３０７は、所定の
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて、上記所定のテストパターンによりど
このネットにおいてどのような故障（”０”縮退故障又
は”１”縮退故障）が検出されるのか、又は、どのネッ
トではどのような故障を検出できないのかといった情報
を未検出故障データ格納部３０６に出力する。なお、故
障シミュレーション部３０７は、図１に示した故障シミ
ュレーション装置１１０と同じである。また、未検出故
障データ格納部３０６は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内の未検出故障デー
タ格納部１５７と同じである。
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて、上記所定のテストパターンによりど
このネットにおいてどのような故障（”０”縮退故障又
は”１”縮退故障）が検出されるのか、又は、どのネッ
トではどのような故障を検出できないのかといった情報
を未検出故障データ格納部３０６に出力する。なお、故
障シミュレーション部３０７は、図１に示した故障シミ
ュレーション装置１１０と同じである。また、未検出故
障データ格納部３０６は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内の未検出故障デー
タ格納部１５７と同じである。
【００５７】テスト用サイクル選択抽出部３０３におい
て上記選択抽出処理を行う際には、ファンクションテス
トで検出される故障をテストサイクル選択抽出処理の対
象外とする。このように、同一の故障に対して２重に故
障検出が行われるのを排除してＩDDQテストに要する時
間を短縮する。
て上記選択抽出処理を行う際には、ファンクションテス
トで検出される故障をテストサイクル選択抽出処理の対
象外とする。このように、同一の故障に対して２重に故
障検出が行われるのを排除してＩDDQテストに要する時
間を短縮する。
【００５８】未検出故障認識及びトグル認識レジスタ設
定部３０５は、未検出故障データ格納部３０６に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。トグル認識レジ
スタの設定処理の内容は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内の備えられる未検
出故障認識及びトグル認識レジスタ設定部１５６と同じ
処理を実行するものであり、ここでの重複した説明は省
略する。
定部３０５は、未検出故障データ格納部３０６に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。トグル認識レジ
スタの設定処理の内容は、上記実施の形態１のＩDDQテ
スト用サイクル選択抽出装置１５０内の備えられる未検
出故障認識及びトグル認識レジスタ設定部１５６と同じ
処理を実行するものであり、ここでの重複した説明は省
略する。
【００５９】印刷・表示部３０８は、上記テスト用サイ
クル選択抽出部３０３により選択抽出された各サイクル
について、論理シミュレーションの開始より何番目のサ
イクルであるのかを表す情報を印刷又は表示する。
クル選択抽出部３０３により選択抽出された各サイクル
について、論理シミュレーションの開始より何番目のサ
イクルであるのかを表す情報を印刷又は表示する。
【００６０】(2-2)ハードウェア構成 図９は、ＩDDQテスト用サイクル選択抽出装置３００の
ハードウェア構成を示す図である。本装置３００は、キ
ーボード４００、マウス４０１、記憶装置４０２、デー
タ処理装置４０３、ディスプレイ４０４、及び、プリン
タ４０５より構成される。
ハードウェア構成を示す図である。本装置３００は、キ
ーボード４００、マウス４０１、記憶装置４０２、デー
タ処理装置４０３、ディスプレイ４０４、及び、プリン
タ４０５より構成される。
【００６１】キーボード４００及びマウス４０１は、図
８に示した処理終了条件入力部３０４として機能する。
記憶装置４０２は、図８に示した未検出故障データ格納
部３０６として機能する。データ処理装置４０３は、中
央演算処理装置（ＣＰＵ）及びプログラムを格納するメ
モリより構成され、中央演算処理部がメモリに書き込ま
れているＩDDQテスト用サイクル選択抽出処理プログラ
ムを実行することで、図８に示したデータ編集部３０
２、ＩDDQテスト用サイクルの選択抽出部３０３、及
び、未検出故障認識及びトグル認識レジスタ設定部３０
５として機能する。ディスプレイ４０４及びプリンタ４
０５は、図８に示した印刷・表示部１５５として機能す
る。
８に示した処理終了条件入力部３０４として機能する。
記憶装置４０２は、図８に示した未検出故障データ格納
部３０６として機能する。データ処理装置４０３は、中
央演算処理装置（ＣＰＵ）及びプログラムを格納するメ
モリより構成され、中央演算処理部がメモリに書き込ま
れているＩDDQテスト用サイクル選択抽出処理プログラ
ムを実行することで、図８に示したデータ編集部３０
２、ＩDDQテスト用サイクルの選択抽出部３０３、及
び、未検出故障認識及びトグル認識レジスタ設定部３０
５として機能する。ディスプレイ４０４及びプリンタ４
０５は、図８に示した印刷・表示部１５５として機能す
る。
【００６２】また、データ処理装置４０３の備えるメモ
リには、論理シミュレーションプログラム及び故障シミ
ュレーションのプログラムが格納されている。データ処
理装置４０３の備えるＣＰＵは、必要に応じてこれらの
プログラムを実行する。
リには、論理シミュレーションプログラム及び故障シミ
ュレーションのプログラムが格納されている。データ処
理装置４０３の備えるＣＰＵは、必要に応じてこれらの
プログラムを実行する。
【００６３】(2-3)ＩDDQテスト用サイクルの選択抽出処
理 図１０は、データ処理装置４０３の実行するＩDDQテス
ト用サイクル選択抽出処理のフローチャートである。以
下、本フローチャートに従ってＩDDQテスト用のサイク
ルの選択抽出処理について説明する。
理 図１０は、データ処理装置４０３の実行するＩDDQテス
ト用サイクル選択抽出処理のフローチャートである。以
下、本フローチャートに従ってＩDDQテスト用のサイク
ルの選択抽出処理について説明する。
【００６４】まず、論理シミュレーション部３０１によ
るＣＭＯＳ集積回路の論理シミュレーションを開始し、
各動作サイクルにおける各ネットの状態より最初のスタ
ンバイ状態を検出する（ステップＳ６０）。論理シミュ
レーション部３０１から送られてくるＣＭＯＳ集積回路
の内部ネットについての情報に基づいて、有効に取り扱
うｍ個のネットを特定し、各ネットの論理値を所定の順
序で並べてｍビットのデータとして出力する（ステップ
Ｓ６１）。なお、この処理内容は、上記実施の形態１の
データ処理装置２０３の実行するステップＳ１の処理と
同じであり、ここでの重複した説明は省く。
るＣＭＯＳ集積回路の論理シミュレーションを開始し、
各動作サイクルにおける各ネットの状態より最初のスタ
ンバイ状態を検出する（ステップＳ６０）。論理シミュ
レーション部３０１から送られてくるＣＭＯＳ集積回路
の内部ネットについての情報に基づいて、有効に取り扱
うｍ個のネットを特定し、各ネットの論理値を所定の順
序で並べてｍビットのデータとして出力する（ステップ
Ｓ６１）。なお、この処理内容は、上記実施の形態１の
データ処理装置２０３の実行するステップＳ１の処理と
同じであり、ここでの重複した説明は省く。
【００６５】所定のテストパターンを用いて故障シミュ
レーションを実行し、どのネットにおいてどんな故
障（”０”縮退故障又は”１”縮退故障）が検出された
のか、又は、どのネットではどんな故障を検出すること
ができなかったのかといった情報を取得する（ステップ
Ｓ６２）。
レーションを実行し、どのネットにおいてどんな故
障（”０”縮退故障又は”１”縮退故障）が検出された
のか、又は、どのネットではどんな故障を検出すること
ができなかったのかといった情報を取得する（ステップ
Ｓ６２）。
【００６６】故障シミュレーションの実行後、トグル認
識レジスタの設定を行う（ステップＳ６３）。ここで
は、ファンクションテストにより検出される故障をＩ
DDQテストの対象外とするため、トグル済みフラグ記憶
部及び未トグルデータ記憶部の各値を設定する。例え
ば、所定のテストパターンを用いた故障シミュレーショ
ンの結果より”０”縮退故障及び”１”縮退故障の両方
の故障が検出されたネットについては、対応するトグル
済みフラグの値を”１”にセットする。なお、このトグ
ル認識レジスタの構成は、実施の形態１のＩDDQテスト
用サイクル選択抽出装置１５０が用いるものと同じであ
り、図４に示すようにトグル済みフラグ記憶部２５０及
び未トグルデータ記憶部２５１よりなり、データ処理装
置４０３内に備えるメモリを用いて実現される。上記ス
テップＳ６３において実行するトグル認識レジスタの設
定処理は、図５及び図６を用いて説明したトグル認識レ
ジスタの設定（図３、ステップＳ３）と同じであるた
め、ここでの重複した説明は省く。
識レジスタの設定を行う（ステップＳ６３）。ここで
は、ファンクションテストにより検出される故障をＩ
DDQテストの対象外とするため、トグル済みフラグ記憶
部及び未トグルデータ記憶部の各値を設定する。例え
ば、所定のテストパターンを用いた故障シミュレーショ
ンの結果より”０”縮退故障及び”１”縮退故障の両方
の故障が検出されたネットについては、対応するトグル
済みフラグの値を”１”にセットする。なお、このトグ
ル認識レジスタの構成は、実施の形態１のＩDDQテスト
用サイクル選択抽出装置１５０が用いるものと同じであ
り、図４に示すようにトグル済みフラグ記憶部２５０及
び未トグルデータ記憶部２５１よりなり、データ処理装
置４０３内に備えるメモリを用いて実現される。上記ス
テップＳ６３において実行するトグル認識レジスタの設
定処理は、図５及び図６を用いて説明したトグル認識レ
ジスタの設定（図３、ステップＳ３）と同じであるた
め、ここでの重複した説明は省く。
【００６７】最初に検出されたスタンバイ状態における
サイクルを第１のＩDDQテスト用のサイクルとし、論理
シミュレーションの開始より何番目のサイクルであるの
かを特定する情報、第１番目にＩDDQテスト用のサイク
ルとして選択抽出されたことを表すデータ、及び、この
サイクルにおける各ネットの論理値を所定の順序で並べ
て表したｍビットのデータを記憶装置４０２に保存する
と共に、トグル認識レジスタ内に記憶するトグル済みフ
ラグ及び未トグルデータの値を更新する（ステップＳ６
４）。
サイクルを第１のＩDDQテスト用のサイクルとし、論理
シミュレーションの開始より何番目のサイクルであるの
かを特定する情報、第１番目にＩDDQテスト用のサイク
ルとして選択抽出されたことを表すデータ、及び、この
サイクルにおける各ネットの論理値を所定の順序で並べ
て表したｍビットのデータを記憶装置４０２に保存する
と共に、トグル認識レジスタ内に記憶するトグル済みフ
ラグ及び未トグルデータの値を更新する（ステップＳ６
４）。
【００６８】この後、論理シミュレーションを続行して
１サイクル分時計を進め（ステップＳ６５）、次のサイ
クルがスタンバイ状態であるか否かについての判断を行
う（ステップＳ６６）。ここで、論理シミュレーション
を実行したサイクルがスタンバイサイクルでない場合
（ステップＳ６６でＮＯ）、上記ステップＳ６５に戻
り、次のサイクルについての論理シミュレーションを実
行する。
１サイクル分時計を進め（ステップＳ６５）、次のサイ
クルがスタンバイ状態であるか否かについての判断を行
う（ステップＳ６６）。ここで、論理シミュレーション
を実行したサイクルがスタンバイサイクルでない場合
（ステップＳ６６でＮＯ）、上記ステップＳ６５に戻
り、次のサイクルについての論理シミュレーションを実
行する。
【００６９】論理シミュレーションを実行したサイクル
がスタンバイサイクルの場合（ステップＳ６６でＹＥ
Ｓ）、当該サイクルにおけるｍビットデータと、１つ前
のタイミングでＩDDQテスト用のサイクルであるとして
選択抽出されたサイクルのｍビットデータについて、ト
グル済みフラグの値が”０”のビット位置のデータに着
目した場合のハミング距離が所定の基準値以上であるか
否かについての判断を行う（ステップＳ６７）。
がスタンバイサイクルの場合（ステップＳ６６でＹＥ
Ｓ）、当該サイクルにおけるｍビットデータと、１つ前
のタイミングでＩDDQテスト用のサイクルであるとして
選択抽出されたサイクルのｍビットデータについて、ト
グル済みフラグの値が”０”のビット位置のデータに着
目した場合のハミング距離が所定の基準値以上であるか
否かについての判断を行う（ステップＳ６７）。
【００７０】ここで、ハミング距離が所定値以上でない
場合（ステップＳ６７でＮＯ）、上記ステップＳ６５に
戻り、次のサイクルについての論理シミュレーションを
実行する。なお、上記所定の基準値は、ｍビットデータ
の内、トグル済みフラグが”０”のビットの数に応じ
て、所定の規則に従い変更する。例えば、トグル済みフ
ラグが”０”のビット数がｐ（但し、ｍ≧ｐ）である場
合、上記所定の基準値をｐ−２（但し、ｐ≦２の場合に
は１）に設定する。
場合（ステップＳ６７でＮＯ）、上記ステップＳ６５に
戻り、次のサイクルについての論理シミュレーションを
実行する。なお、上記所定の基準値は、ｍビットデータ
の内、トグル済みフラグが”０”のビットの数に応じ
て、所定の規則に従い変更する。例えば、トグル済みフ
ラグが”０”のビット数がｐ（但し、ｍ≧ｐ）である場
合、上記所定の基準値をｐ−２（但し、ｐ≦２の場合に
は１）に設定する。
【００７１】一方、当該サイクルがスタンバイ状態にあ
ると判断された場合であって（ステップＳ６６でＹＥ
Ｓ）、ハミング距離が上記所定の基準値以上の場合には
（ステップＳ６７でＹＥＳ）、当該サイクルを次のＩ
DDQテスト用のサイクルとして選択抽出し、当該サイク
ルが論理シミュレーションの開始より何番目のサイクル
であるのかを特定するデータ、第１番目にＩDDQテスト
用のサイクルとして選択抽出されたことを表すデータ、
及び、このサイクルにおける各ネットの論理値を所定の
順序で並べて表したｍビットのデータを記憶装置２０２
に保存する（ステップＳ６８）。
ると判断された場合であって（ステップＳ６６でＹＥ
Ｓ）、ハミング距離が上記所定の基準値以上の場合には
（ステップＳ６７でＹＥＳ）、当該サイクルを次のＩ
DDQテスト用のサイクルとして選択抽出し、当該サイク
ルが論理シミュレーションの開始より何番目のサイクル
であるのかを特定するデータ、第１番目にＩDDQテスト
用のサイクルとして選択抽出されたことを表すデータ、
及び、このサイクルにおける各ネットの論理値を所定の
順序で並べて表したｍビットのデータを記憶装置２０２
に保存する（ステップＳ６８）。
【００７２】トグル済みフラグの値が”０”のビット位
置のデータに着目し、上記ステップＳ６８で選択したＩ
DDQテスト用のサイクルにおけるｍビットデータと、そ
の直前に選択したｍビットデータとの比較を行い、トグ
ル済みフラグの更新を行う（ステップＳ６９）。未処理
のサイクルが存在する場合、又は、トグル済みフラグ
に”０”にセットされているビットが未だ存在している
場合であって（ステップＳ７０でＹＥＳ）、操作者によ
り設定された終了条件を未だ満足していない場合（ステ
ップＳ７１でＮＯ）、上記ステップＳ６５に戻り、次の
サイクルについての処理を行う。
置のデータに着目し、上記ステップＳ６８で選択したＩ
DDQテスト用のサイクルにおけるｍビットデータと、そ
の直前に選択したｍビットデータとの比較を行い、トグ
ル済みフラグの更新を行う（ステップＳ６９）。未処理
のサイクルが存在する場合、又は、トグル済みフラグ
に”０”にセットされているビットが未だ存在している
場合であって（ステップＳ７０でＹＥＳ）、操作者によ
り設定された終了条件を未だ満足していない場合（ステ
ップＳ７１でＮＯ）、上記ステップＳ６５に戻り、次の
サイクルについての処理を行う。
【００７３】一方、全てのサイクルに対する処理が終了
した場合、又は、トグル済みフラグの全てが”１”にセ
ットされた場合には（ステップＳ７０でＮＯ）、処理を
終了し、ディスプレイ２０４及びプリンタ２０５等へ処
理結果を出力するステップＳ７２へと進む。また、未処
理サイクルが残っている場合、又は、トグル済みフラグ
に”０”にセットされているビットが残存している場合
であっても（ステップＳ７０でＹＥＳ）、操作者が指定
した終了条件を満足した場合には（ステップＳ７１でＹ
ＥＳ）、処理を終了し、ディスプレイ２０４及びプリン
タ２０５等へ処理結果を出力するステップＳ７２へと進
む。ステップＳ７２では、記憶装置２０２に保存したＩ
DDQテスト用の各サイクルについて、論理シミュレーシ
ョンの開始から何番目の動作サイクルであるのかを特定
する情報（データ）をディスプレイ２０４に表示出力す
ると共に、プリンタ２０５により印刷出力する。
した場合、又は、トグル済みフラグの全てが”１”にセ
ットされた場合には（ステップＳ７０でＮＯ）、処理を
終了し、ディスプレイ２０４及びプリンタ２０５等へ処
理結果を出力するステップＳ７２へと進む。また、未処
理サイクルが残っている場合、又は、トグル済みフラグ
に”０”にセットされているビットが残存している場合
であっても（ステップＳ７０でＹＥＳ）、操作者が指定
した終了条件を満足した場合には（ステップＳ７１でＹ
ＥＳ）、処理を終了し、ディスプレイ２０４及びプリン
タ２０５等へ処理結果を出力するステップＳ７２へと進
む。ステップＳ７２では、記憶装置２０２に保存したＩ
DDQテスト用の各サイクルについて、論理シミュレーシ
ョンの開始から何番目の動作サイクルであるのかを特定
する情報（データ）をディスプレイ２０４に表示出力す
ると共に、プリンタ２０５により印刷出力する。
【００７４】以上に説明したように、実施の形態２にか
かるＩDDQテスト用サイクルの選択抽出装置３００は、
上記実施の形態１のＩDDQテスト用サイクルの選択抽出
装置１５０と同様にファンクションテストで検出される
故障を処理対象外とすることで、短時間で必要十分な数
のＩDDQテスト用サイクルを選択抽出することができ
る。また、実施の形態２にかかるＩDDQテスト用サイク
ルの選択抽出装置３００は、論理シミュレーション部３
０１における論理シミュレーションの実行に連動してＩ
DDQテスト用のサイクルを選択抽出するため、論理シミ
ュレーションの終了と共に、ＩDDQテスト用サイクルの
選択処理を終了する。これにより、実施の形態１にかか
るＩDDQテスト用サイクルの選択抽出装置１５０に比べ
て処理に要する時間を短くすることができる。
かるＩDDQテスト用サイクルの選択抽出装置３００は、
上記実施の形態１のＩDDQテスト用サイクルの選択抽出
装置１５０と同様にファンクションテストで検出される
故障を処理対象外とすることで、短時間で必要十分な数
のＩDDQテスト用サイクルを選択抽出することができ
る。また、実施の形態２にかかるＩDDQテスト用サイク
ルの選択抽出装置３００は、論理シミュレーション部３
０１における論理シミュレーションの実行に連動してＩ
DDQテスト用のサイクルを選択抽出するため、論理シミ
ュレーションの終了と共に、ＩDDQテスト用サイクルの
選択処理を終了する。これにより、実施の形態１にかか
るＩDDQテスト用サイクルの選択抽出装置１５０に比べ
て処理に要する時間を短くすることができる。
【００７５】
【発明の効果】本発明の第１のＩDDQテスト用サイクル
選択抽出装置、及び、本発明の記録媒体に記録している
プログラムを実行することにより実現されるＩDDQテス
ト用サイクル選択抽出装置では、所定のテストパターン
を用いた故障シミュレーションの結果より、該テストパ
ターンにより検出される故障、即ちファンクションテス
トで検出される故障については、ＩDDQテストの対象外
とすることで、テストに要する時間を短縮することがで
きる。
選択抽出装置、及び、本発明の記録媒体に記録している
プログラムを実行することにより実現されるＩDDQテス
ト用サイクル選択抽出装置では、所定のテストパターン
を用いた故障シミュレーションの結果より、該テストパ
ターンにより検出される故障、即ちファンクションテス
トで検出される故障については、ＩDDQテストの対象外
とすることで、テストに要する時間を短縮することがで
きる。
【００７６】本発明の第２のＩDDQテスト用サイクル選
択抽出装置は、ファンクションテストで検出される故障
を処理対象外とすることで、テストに要する時間を短縮
すると共に、選択抽出すべきＩDDQテスト用のサイクル
数ｎを指定せずとも、必要十分な個数のテストサイクル
を選択抽出することができる。このため、半導体集積回
路の出荷前に無駄及び漏れのない正確なＩDDQテストを
迅速に実行することができる。
択抽出装置は、ファンクションテストで検出される故障
を処理対象外とすることで、テストに要する時間を短縮
すると共に、選択抽出すべきＩDDQテスト用のサイクル
数ｎを指定せずとも、必要十分な個数のテストサイクル
を選択抽出することができる。このため、半導体集積回
路の出荷前に無駄及び漏れのない正確なＩDDQテストを
迅速に実行することができる。
【００７７】本発明の第３のＩDDQテスト用サイクル選
択抽出装置では、ファンクションテストで検出される故
障を処理対象外とすることで、テストに要する時間を短
縮すると共に、論理シミュレータによる論理シミュレー
ションの実行と連動して動作するため、論理シミュレー
ションの終了と同時にＩDDQテスト用のサイクル抽出処
理を終了することができる。このように、迅速に処理結
果が得られるので、ＩDDQテストプログラムの作成作業
の効率が向上する。
択抽出装置では、ファンクションテストで検出される故
障を処理対象外とすることで、テストに要する時間を短
縮すると共に、論理シミュレータによる論理シミュレー
ションの実行と連動して動作するため、論理シミュレー
ションの終了と同時にＩDDQテスト用のサイクル抽出処
理を終了することができる。このように、迅速に処理結
果が得られるので、ＩDDQテストプログラムの作成作業
の効率が向上する。
【００７８】本発明の第４及び第５のＩDDQテスト用サ
イクル選択抽出装置は、処理終了条件としてトグル済み
フラグの数や選択したサイクルの数を定めておくこと
で、処理の迅速化を図ることができる。
イクル選択抽出装置は、処理終了条件としてトグル済み
フラグの数や選択したサイクルの数を定めておくこと
で、処理の迅速化を図ることができる。
【図１】 本発明の実施の形態１にかかるＩDDQテスト
用サイクル選択装置の機能ブロック図である。
用サイクル選択装置の機能ブロック図である。
【図２】 本発明の実施の形態１にかかるＩDDQテスト
用サイクル選択装置のハードウェア構成図である。
用サイクル選択装置のハードウェア構成図である。
【図３】 データ処理装置の実行する処理を示すフロー
チャートである。
チャートである。
【図４】 トグル認識レジスタのデータ構成を示す図で
ある。
ある。
【図５】 トグル認識レジスタの設定処理のフローチャ
ートである。
ートである。
【図６】 トグル認識レジスタの設定処理を具体的に説
明するための図である。
明するための図である。
【図７】 １０個のｍビットデータに対するデータ処理
装置による処理例を示す図である。
装置による処理例を示す図である。
【図８】 実施の形態２にかかるＩDDQテスト用サイク
ル選択抽出装置の機能ブロックを示す図である。
ル選択抽出装置の機能ブロックを示す図である。
【図９】 実施の形態２にかかるＩDDQテスト用サイク
ル選択抽出装置のハードウェア構成図である。
ル選択抽出装置のハードウェア構成図である。
【図１０】 実施の形態２にかかるＩDDQテスト用サイ
クル選択抽出装置の処理のフローチャートである。
クル選択抽出装置の処理のフローチャートである。
１００…論理シミュレーション装置 １１０…故障シミュレーション装置 １５０，３００…ＩDDQテスト用サイクル選択抽出装置 １５１，３０２…データ編集部 １５２…スタンバイサイクルのｍビットデータ格納部 １５３，３０４…処理終了条件入力部 １５４，３０３…ＩDDQテスト用サイクル選択抽出部 １５５，３０８…選択抽出済みサイクル印刷・表示部 １５６，３０５…未検出故障認識及びトグル認識レジス
タ設定部 １５７，３０６…未検出故障データ格納部 ２００，４００…キーボード ２０１，４０１…マウス ２０２，４０２…記憶装置 ２０３，４０３…データ処理装置 ２０４，４０４…ディスプレイ ２０５，４０５…プリンタ ２５０…トグル済みフラグ記憶部 ２５１…未トグルデータ記憶部 ３０１…論理シミュレーション部 ３０７…故障シミュレーション部
タ設定部 １５７，３０６…未検出故障データ格納部 ２００，４００…キーボード ２０１，４０１…マウス ２０２，４０２…記憶装置 ２０３，４０３…データ処理装置 ２０４，４０４…ディスプレイ ２０５，４０５…プリンタ ２５０…トグル済みフラグ記憶部 ２５１…未トグルデータ記憶部 ３０１…論理シミュレーション部 ３０７…故障シミュレーション部
Claims (6)
- 【請求項１】 ＣＭＯＳ集積回路の論理シミュレーショ
ン中に現れたｎ個のスタンバイ状態のサイクルにおける
各ｍ個のネットの状態を表すｍビットデータの中から、
ｍビットデータを構成する全てのビットの値が少なくと
も１回は”１”及び”０”となる組み合わせを選択抽出
し、選択抽出したｍビットデータに対応するサイクルを
ＩDDQテスト用のサイクルとして選択抽出するＩDDQテス
ト用サイクル選択抽出装置であって、 所定のテストパターンを用いて実行した上記ＣＭＯＳ集
積回路の故障シミュレーションの結果に基づいて、上記
テストパターンより検出される故障を特定する故障シミ
ュレーション手段と、 上記故障シミュレーション手段により特定された故障を
上記ＩDDQテスト用サイクル選択抽出処理の対象外とす
る制御手段とを備えることを特徴とするＩDDQテスト用
サイクル選択抽出装置。 - 【請求項２】 請求項１に記載のＩDDQテスト用サイク
ル選択抽出装置において、 上記ｎ個のスタンバイ状態のサイクルにおける各ｍ個の
ネットの状態を表すｍビットデータを保存するデータ保
存手段と、 ｍビットデータを構成する各ビットに一対一に対応する
トグル済みフラグを記憶する記憶手段と、 ｍビットデータを順次与えられ、与えられたｍビットデ
ータに基づいてトグル済みフラグを更新する更新手段で
あって、新たに与えられたｍビットデータ及びその前に
与えられたｍビットデータのトグル済みフラグのセット
されていないビットのデータについて、ビット単位の比
較を行い、一方が”１”で他方が”０”のデータ値を持
つビットに対応するトグル済みフラグをセットするフラ
グ更新手段と、 上記データ保存手段に記憶するｎ個のｍビットデータの
内、トグル済みフラグの立っていないビット位置にのみ
着目して互いのハミング距離が最も離れている２つのｍ
ビットデータを第１及び第２の選択抽出データとして選
択し、上記フラグ更新手段に第１及び第２の選択抽出デ
ータの順で与える第１データ選択手段と、 上記フラグ更新手段によるトグル済みフラグの更新後、
ｍビットデータの内、未だトグル済みフラグが立ってい
ないビット位置を認識する認識手段と、 認識手段によりトグル済みフラグが立っていないと認識
されたビット位置にのみ着目して、既に選択抽出された
ｍビットデータからのハミング距離が最も大きなｍビッ
トデータを、上記データ保存手段に保存されているｍビ
ットデータの中から選択し、選択したｍビットデータを
新たな選択抽出データとして上記フラグ更新手段に与え
る第２データ選択手段とを更に備え、 上記制御手段は、第１データ選択手段による第１及び第
２の選択抽出データの選択前に、上記故障シミュレーシ
ョン手段で”０”縮退故障及び”１”縮退故障の両方の
故障が検出されるネットに対応するビット位置のトグル
済みフラグを立てておくことを特徴とするＩDDQテスト
用サイクル選択抽出装置。 - 【請求項３】 請求項１に記載のＩDDQテスト用サイク
ル選択抽出装置において、 上記ＣＭＯＳ集積回路の論理シミュレーションを実行す
る論理シミュレーション手段と、 論理シミュレーション手段によるシミュレーション実行
時における動作サイクル毎に、当該サイクルに前記集積
回路がスタンバイ状態にあるか否かを判断する判断手段
と、 判断手段により最初にスタンバイ状態であると判断され
たサイクルを第１のＩDDQテスト用サイクルとして選択
する第１サイクル選択手段と、 ｍビットのデータを構成する各ビットに一対一に対応す
るトグル済みフラグの記憶手段と、 第１サイクル選択手段による選択の後に、判断手段によ
りスタンバイ状態にあると判断されるサイクルの中か
ら、上記選択された第１のＩDDQテスト用のサイクルに
おける上記ＣＭＯＳ集積回路内のｍ個のネットの状態を
表すｍビットのデータの内、トグル済みフラグの立って
いないビットの位置のみに着目した場合に、ハミング距
離が上記着目するビットの数に応じて決まるしきい値よ
りも大きなｍビットのデータを有する最初のサイクル
を、第２のＩDDQテスト用のサイクルとして選択する第
２サイクル選択手段と、 第１及び第２サイクル選択手段により第１及び第２のＩ
DDQテスト用として選択された２つのサイクルにおける
回路内のｍ個のネットの状態を表す２つのｍビットデー
タを保存するデータ保存手段と、 ｍビットデータが順次与えられ、与えられたｍビットデ
ータに基づいて、トグル済みフラグを更新する更新手段
であって、新たに与えられたｍビットデータ及びその前
に与えられたｍビットデータのトグル済みフラグのセッ
トされていないビットのデータについて、ビット単位の
比較を行い、一方が”１”で他方が”０”のデータ値を
持つビットに対応するトグル済みフラグをセットするフ
ラグ更新手段と、 上記データ保存手段に保存する２つのｍビットデータを
第１及び第２の選択抽出データとして選択し、上記フラ
グ更新手段に第１及び第２の選択抽出データの順で与え
る第１データ選択手段と、 上記フラグ更新手段によるトグル済みフラグの更新後、
未だトグル済みフラグが立っていないビットデータの位
置を認識する認識手段と、 既に選択したｍビットデータの上記認識手段によりトグ
ル済みフラグが立っていないと認識されたビット位置の
みに着目し、上記判断手段によりスタンバイ状態である
と判断されたサイクルであって、上記着目するビット位
置でのハミング距離が上記しきい値設定手段により設定
されたしきい値よりも大きいｍビットデータを示すサイ
クルを選択し、選択したサイクルのｍビットデータを新
たな選択抽出データとして上記フラグ更新手段に与える
第２データ選択手段とを更に備え、 上記制御手段は、第１データ選択手段による選択の前
に、上記故障シミュレーション手段で”０”縮退故障及
び”１”縮退故障の両方の故障が検出されるネットに対
応するビット位置のトグル済みフラグを立てておくこと
を特徴とするＩDDQテスト用サイクル選択抽出装置。 - 【請求項４】 請求項１乃至請求項３の何れか１つに記
載するＩDDQテスト用サイクル選択抽出装置であって、 上記第２データ選択手段は、トグル認識レジスタ内にお
けるトグル済みフラグが立ったビットの個数が所定値以
上になった場合に、新たな選択抽出データとして選択し
たｍビットデータの上記フラグ更新手段への出力を停止
することを特徴とするＩDDQテスト用サイクル選択抽出
装置。 - 【請求項５】 請求項１乃至請求項３の何れか１つに記
載するＩDDQテスト用サイクル選択抽出装置であって、 上記第２データ選択手段は、予め決めた数のＩDDQテス
ト用のサイクルが選択抽出された場合に、新たな選択抽
出データとして選択したｍビットデータの上記フラグ更
新手段への出力を停止することを特徴とするＩDDQテス
ト用サイクル選択抽出装置。 - 【請求項６】 コンピュータを、ＣＭＯＳ集積回路の論
理シミュレーション中に現れたｎ個のスタンバイ状態の
サイクルにおける各ｍ個のネットの状態を表すｍビット
データの中から、ｍビットデータを構成する各ビットの
値が少なくとも１回は１及び０となる組み合わせを選択
抽出し、選択抽出したｍビットデータに対応するサイク
ルをＩDDQテスト用のサイクルとして選択抽出するＩDDQ
テスト用サイクル選択抽出装置として機能させる為のＩ
DDQテスト用サイクル選択抽出処理プログラムを記録し
た記録媒体であって、 当該コンピュータを、 所定のテストパターンを用いて実行した上記ＣＭＯＳ集
積回路の故障シミュレーションの結果に基づいて、上記
テストパターンより検出される故障を特定する故障シミ
ュレーション手段と、 上記故障シミュレーション手段により特定された故障を
上記処理の対象外とする制御手段として機能させるため
のＩDDQテスト用サイクル選択抽出処理プログラムを記
録したコンピュータ読み取り可能な記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07025498A JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Ｉｄｄｑテスト用サイクルの選択抽出装置 |
| US09/270,109 US6098187A (en) | 1998-03-19 | 1999-03-16 | Method for selecting operation cycles of a semiconductor IC for performing an IDDQ test by using a logical simulation and a fault simulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07025498A JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Ｉｄｄｑテスト用サイクルの選択抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11271399A true JPH11271399A (ja) | 1999-10-08 |
| JP3669836B2 JP3669836B2 (ja) | 2005-07-13 |
Family
ID=13426248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07025498A Expired - Fee Related JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Ｉｄｄｑテスト用サイクルの選択抽出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6098187A (ja) |
| JP (1) | JP3669836B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574723B2 (en) * | 2000-05-22 | 2003-06-03 | Seagate Technology Llc | Method of overflow-based defect management representation |
| US6807647B2 (en) * | 2000-09-28 | 2004-10-19 | Ando Electric Co., Ltd. | IC test system and storage medium for the same |
| CA2399670A1 (en) * | 2001-10-29 | 2003-04-29 | Donald Shaw | Method and apparatus for modeling and simulating the effects of bridge defects in integrated circuits |
| CA2360291A1 (en) | 2001-10-30 | 2003-04-30 | Benoit Nadeau-Dostie | Method and program product for designing hierarchical circuit for quiescent current testing and circuit produced thereby |
| US6862717B2 (en) * | 2001-12-17 | 2005-03-01 | Logicvision, Inc. | Method and program product for designing hierarchical circuit for quiescent current testing |
| US7747926B2 (en) * | 2006-05-02 | 2010-06-29 | Everspin Technologies, Inc. | Methods and apparatus for a memory device with self-healing reference bits |
| US8159255B2 (en) * | 2008-02-15 | 2012-04-17 | Qualcomm, Incorporated | Methodologies and tool set for IDDQ verification, debugging and failure diagnosis |
| US20110270548A1 (en) * | 2010-04-29 | 2011-11-03 | Qualcomm Incorporated | Automated verification and estimation of quiescent power supply current |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763289A (en) * | 1985-12-31 | 1988-08-09 | International Business Machines Corporation | Method for the modeling and fault simulation of complementary metal oxide semiconductor circuits |
| JPH07159496A (ja) * | 1993-10-12 | 1995-06-23 | At & T Global Inf Solutions Internatl Inc | 集積回路の検査のための装置及びその方法 |
| KR100212608B1 (ko) * | 1996-01-12 | 1999-08-02 | 가네꼬 히사시 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
| JP3018996B2 (ja) * | 1996-07-29 | 2000-03-13 | 日本電気株式会社 | 故障個所特定化方法 |
| US5983381A (en) * | 1997-12-31 | 1999-11-09 | Nec Usa Inc. | Partitioning and reordering methods for static test sequence compaction of sequential circuits |
-
1998
- 1998-03-19 JP JP07025498A patent/JP3669836B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/270,109 patent/US6098187A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3669836B2 (ja) | 2005-07-13 |
| US6098187A (en) | 2000-08-01 |
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