JPH1126705A

JPH1126705A - 強誘電体メモリ素子

Info

Publication number: JPH1126705A
Application number: JP9179851A
Authority: JP
Inventors: Hironori Matsunaga; 宏典松永
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-04
Filing date: 1997-07-04
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】強誘電体メモリ素子において、良好な半導体
基板／強誘電体薄膜界面を実現すると共に低電圧動作を
可能とするメモリセル構造を提供する。【解決手段】半導体基板表面に形成された一対のソー
ス／ドレイン領域と、該ソース／ドレイン領域に接続さ
れた一対のソース／ドレイン電極と、前記一対のソース
／ドレイン領域間の半導体基板上に形成された強誘電体
薄膜と、該強誘電体薄膜上に形成されたゲート電極から
なり、該ゲート電極の一部が前記強誘電体薄膜を挟んで
一方のソース／ドレイン電極の一部を被覆することによ
りキャパシタを構成する強誘電体メモリ素子。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体メモリ素子
に関し、より詳しくは電界効果を用いた強誘電体メモリ
素子の構造に関する。

【０００２】

【従来の技術】強誘電体の自発分極特性を利用すること
で、従来のＥＥＰＲＯＭやフラッシュメモリ等の不揮発
性メモリに比べて動作速度とデータ書き換え回数が飛躍
的に改善可能な強誘電体不揮発性メモリが実現されてい
る。その基本となるメモリセル構造としては、次の２種
類の型が提案されている。

【０００３】第１の型は、通常のＭＯＳ−ＦＥＴのゲー
ト絶縁膜を強誘電体薄膜で置き換えた構造で、ＭＦＳ−
ＦＥＴと呼ばれている（例えば、特開昭５０−１５４４
６号公報、IEEE, Trans. Electron Device, ED-21, p49
9(1974))。また、薄膜トランジスタでのＭＦＳ−ＦＥＴ
も提案されている（特開平８−３０６８０６号公報）。

【０００４】この種のメモリセルは１つのトランジスタ
からなる。その動作の基本は、強誘電体ゲートの２つの
分極状態（分極の向きが基板に対して上向きか下向き）
に対応してソース／ドレイン間のチャネル部分を流れる
ソース／ドレイン電流の違いを調べることにより、強誘
電体ゲートが２つの分極状態のどちらにあるかを検知す
るものである。言い換えれば、データの書き換えは強誘
電体の分極方向を電界印加によって２つの分極状態のど
ちらかに設定し、読み出しはその分極状態に対応してチ
ャネル部分を流れるソース／ドレイン間電流の違いで検
知する。従って、データの読み出し時には強誘電体の分
極状態を破壊することはなく、非破壊読み出し動作が可
能となる。

【０００５】また、上記第１の型の変形として、強誘電
体薄膜に接する半導体基板の電気抵抗が強誘電体薄膜の
分極状態に依存して変化する現象を利用したメモリセル
構造が提案されている（ＷＯ９１／０６１２１号公
報）。このメモリセルは上記ＭＦＳ−ＦＥＴと類似の構
造であるが、ソース／ドレイン部の導電型を基板のそれ
と逆にする必要はない。すなわち、半導体基板表面上に
ソース部及びドレイン部に対応する対向電極を形成し、
それら対向電極間の半導体基板表面（チャネル）上に強
誘電体薄膜を設けることにより、強誘電体薄膜の分極状
態に依存した対向電極間の電気抵抗を測定することでメ
モリセル情報（分極状態）を識別するものである。

【０００６】第２の型は、通常のＤＲＡＭ型メモリセル
のメモリキャパシタ材料を常誘電体薄膜から強誘電体薄
膜に置き換えた構造である（米国特許４，８７３，６６
４号）。この種のメモリセルは１つの選択トランジスタ
と１つの強誘電体メモリキャパシタから構成される。こ
の場合、データの書き込みは、第１の型と同様に強誘電
体キャパシタに電界を印加することで２つの分極状態の
どちらかに設定することで行う。一方、データの読み出
しは強誘電体キャパシタに正か負の一方向の電圧パルス
を印加し、その時に強誘電体キャパシタを流れる電流を
測定することで行う。すなわち、もともとの強誘電体キ
ャパシタの分極状態の違いに対応して、電圧パルス印加
により分極方向が反転する場合としない場合とがあるた
め、この分極の反転と非反転の違いに対応した強誘電体
キャパシタを流れる電流量の違いから、もともとの分極
状態を検知するものである。従って、この場合にはデー
タの読み出し毎に元の分極状態を破壊する破壊読み出し
動作となるため、データの読み出し毎に元のデータを再
度書き込むことが必要となる。

【０００７】

【発明が解決しようとする課題】このように、強誘電体
薄膜の自発分極特性を利用した不揮発性メモリには大き
く分けて２種類のものがあり、第１の型の方が構造が簡
単で大容量化に適しており、かつ非破壊読み出しにより
高速動作も期待できる。しかし、現在実用化されている
のは第２の型である。その原因として、第１の型のメモ
リセル構造では、強誘電体と半導体という異種材料の接
合技術が極めて困難なことがあげられる。すなわち、強
誘電体材料として通常用いられる酸化物強誘電体では、
その薄膜結晶の作製工程において酸素中での高温プロセ
スを必要とするため、シリコン等の半導体表面が酸化さ
れて低誘電率の絶縁層が形成され、さらには強誘電体と
半導体の界面での反応等により、正常なジャンクション
が形成できなくなるという問題がある。

【０００８】一方、第２の型の場合には半導体トランジ
スタ部分と強誘電体キャパシタ部分とが別々のプロセス
で作製できるため、第１の型のような問題が比較的少な
い。そこで、第１の型において良好な強誘電体薄膜／半
導体基板界面を安定して作製する方法として、図５に示
したように、ＭＦＩＳ−ＦＥＴの製造工程において半導
体基板２１表面に予め絶縁層２４を形成しておくこと
で、強誘電体薄膜２７の成膜プロセス時の界面接合状態
の劣化を軽減する方法が提案されている（J. Appl. Phy
s. 46, p2877(1975)）。

【０００９】しかし、この絶縁層２４の存在によって、
半導体基板２１とゲート電極２６との間に電圧を印加し
てデータを書き換えようとする場合、電圧の一部が絶縁
層２４に分割されるため、強誘電体薄膜２７に十分な電
界がかからず、動作電圧が大きくなってしまうという問
題がある。特に絶縁層材料の誘電率が低い場合には、こ
の問題はより顕著となる。そのため、絶縁層材料として
より誘電率の高い材料や、逆に誘電率の低い強誘電体材
料の適用方法等の検討が必要となるが、未だに十分な解
決はなされていない。

【００１０】本発明は上記課題に鑑みなされたものであ
り、基本的に第１の型のメモリセル構造のような単純な
構造を有しながら、低電圧駆動が可能となる強誘電体メ
モリ素子、特に、強誘電体薄膜の成膜プロセスに対する
耐性が向上するとともに、強誘電体薄膜に十分な電界を
印加することができる低電圧駆動が可能な強誘電体メモ
リ素子を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、半導体
基板表面に形成された一対のソース／ドレイン領域と、
該ソース／ドレイン領域に接続された一対のソース／ド
レイン電極と、前記一対のソース／ドレイン領域間の半
導体基板上に形成された強誘電体薄膜と、該強誘電体薄
膜上に形成されたゲート電極からなり、該ゲート電極の
一部が前記強誘電体薄膜を挟んで一方のソース／ドレイ
ン電極の一部を被覆することによりキャパシタを構成す
る強誘電体メモリ素子が提供される。

【００１２】また、本発明によれば、上記強誘電体メモ
リ素子のキャパシタを構成するゲート電極と一方のソー
ス／ドレイン電極との間に電界を加え、さらにその電界
の向きを変えることにより、強誘電体薄膜の分極状態を
第１状態から第２状態に変化させることによってメモリ
情報を書き換える強誘電体メモリ素子の駆動方法が提供
される。

【００１３】さらに、本発明によれば、上記の方法にお
ける強誘電体薄膜の分極状態の違いを、各分極状態に対
応したソース／ドレイン電極間の抵抗値又は電流値の違
いを検出することによりメモリ情報として読み出す強誘
電体メモリ素子の駆動方法が提供される。

【００１４】

【発明の実施の態様】本発明の強誘電体メモリ素子は、
主として半導体基板表面に形成された一対のソース／ド
レイン領域、これらソース／ドレイン領域に接続された
一対のソース／ドレイン電極、一対のソース／ドレイン
領域間の半導体基板上に形成された強誘電体薄膜及びこ
の強誘電体薄膜上に形成されたゲート電極から構成され
る。

【００１５】本発明で使用される半導体基板としては、
通常基板として使用することができる材料、例えばシリ
コン、ゲルマニウム等の半導体又はＧａＡｓ、ＩｎＧａ
Ａｓ等の化合物半導体等を使用することができるが、な
かでもシリコン基板が好ましい。なお、この半導体基板
は、通常Ｐ型又はＮ型の基板として用いられるが、半導
体基板表面に、Ｐ型又はＮ型の不純物領域（ウェル）等
が形成され、その領域に本発明の強誘電体メモリ素子が
形成されていてもよい。

【００１６】本発明の強誘電体メモリ素子を構成する一
対のソース／ドレイン領域は、半導体基板表面に形成さ
れるが、このソース／ドレイン領域は、半導体基板と異
なる導電型であってもよく、同じ導電型であってもよ
い。ソース／ドレイン領域が、半導体基板と異なる導電
型の場合は、たとえば、基板がＰ型の場合はリンイオン
又は砒素イオン等を用い、基板がＮ型の場合はボロンイ
オン又はＢＦ₂イオン等を用いてドープすることで形成
することができる。このソース／ドレイン領域は、ソー
ス／ドレイン領域として機能することができる限り、そ
のサイズ、不純物濃度等の諸条件は特に限定されるもの
ではないが、例えば、上述のイオンを２０〜２００ｋｅ
Ｖ程度の加速エネルギーで注入し、１０¹⁹〜１０²¹／ｃ
ｍ³程度の不純物濃度を有することが挙げられる。

【００１７】また、半導体基板と同じ導電型で形成され
る場合は、素子形成領域（ウェル）の導電型を基板のそ
れと異なる状態にするために、上記と同様に、例えば、
基板がＰ型の場合はリンイオン又は砒素イオン等を用
い、基板がＮ型の場合にはボロンイオン又はＢＦ₂イオ
ン等を用いてドープすることで形成することができる。
本発明の強誘電体メモリ素子を構成する一対のソース／
ドレイン電極は、上述の一対のソース／ドレイン領域上
に形成されるものであり、通常電極材料として用いるこ
とができる導電膜を使用することができる。具体的には
白金、アルミニウム、銅等の金属、Ｔａ、Ｔｉ、Ｗ等の
高融点金属、又はこれらの合金、あるいはポリシリコ
ン、シリサイド、ポリサイド等が挙げられる。このソー
ス／ドレイン電極は、例えばスパッタリング法、真空蒸
着法、ＥＢ法等公知の方法で、例えば１００〜３００ｎ
ｍ程度の膜厚で形成することができる。また、ソース／
ドレイン電極を所望の形状にパターニングする方法とし
ては、公知の方法、フォトリソグラフィ及びエッチング
工程により行うことができる。

【００１８】なお、ソース／ドレイン電極は、半導体基
板表面に形成されたソース／ドレイン領域上に直接形成
することでオーミックコンタクトをとることが可能であ
れば、そのような導電膜を用いてソース／ドレイン電極
を直接形成してもよいが、接着層を介してオーミック電
極上にソース／ドレイン電極を形成することが好まし
い。

【００１９】オーミック電極としては、Ｐ型又はＮ型の
半導体基板とオーミック接合が可能な材料であれば特に
限定されるものではなく、例えばＰドープポリシリコン
膜、Ｎドープポリシリコン膜、上述した高融点金属との
シリサイド膜、ポリサイド膜等を使用することができ
る。この際のＰ型又はＮ型の不純物のドーピング量は、
ソース／ドレイン領域の不純物濃度、得ようとする素子
の特性等により適宜調整することができ、例えば１０²⁰
〜１０²²／ｃｍ³程度の濃度が挙げられる。このオーミ
ック電極としては、例えばポリシリコン膜で形成される
場合には、ＣＶＤ法等の公知の方法で、膜厚５０〜２０
０ｎｍ程度で形成することができる。また、その他にも
スパッタ法等の公知の方法で形成することができる。

【００２０】また、接着層は、下方の半導体基板又はオ
ーミック電極と、上方のソース／ドレイン電極との接着
性を向上させるために形成するものであり、オーミック
電極又はソース／ドレイン電極の材料により適宜調整す
ることができるが、例えばＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ
ＳｉＮ等により形成することができる。これら接着層
は、スパッタ法等の公知の方法で、膜厚２０〜１００ｎ
ｍ程度で形成することができる。

【００２１】本発明の強誘電体メモリ素子を構成する強
誘電体薄膜は、一対のソース／ドレイン領域間の半導体
基板上に形成され、さらに、一方のソース／ドレイン電
極の一部上にまで延設されている。なお、強誘電体薄膜
がソース／ドレイン電極の一方にのみ被覆するように形
成されているのは、強誘電体薄膜の分極状態を確実に制
御するためである。つまり、メモリ動作を行う場合、通
常ソースとドレインとは異なった電位に設定されるた
め、強誘電体薄膜がソース／ドレイン電極の両方にオー
バーラップしていると、ゲート電極に印加した電位に対
してソース−ゲート間の電位差が、ドレイン−ゲート間
の電位差と異なることとなって強誘電体薄膜内で異なっ
た分極状態が生じることとなり、チャネル部で一様な導
電性を示さなくなる。よって、本発明では、強誘電体薄
膜は、強誘電体薄膜の分極状態を一様にするためにソー
ス／ドレイン電極の一方のみを被覆するように形成され
ている。

【００２２】強誘電体薄膜としては、例えば、酸化物系
（ペロブスカイト等）、有機物系（ロッシェル塩、ＴＧ
Ｓ等）、ＳｂＳＩ系、硫安系、シアノ化合物系等の種々
の強誘電体からなる膜が挙げられるが、なかでも、酸化
物強誘電体、特に多結晶の酸化物強誘電体が好ましい。
酸化物強誘電体としては、ペロブスカイト型、層状ペロ
ブスカイト型等の種々の結晶構造を有するものが挙げら
れるが、これらのうち、特にペロブスカイト型Ｐｂ系酸
化物強誘電体、層状ペロブスカイト型Ｂｉ系酸化物強誘
電体が好ましい。具体的には、ペロブスカイト型Ｐｂ系
酸化物強誘電体としてＰｂ（Ｚｒ_1-xＴｉ_x）Ｏ₃（Ｐ
ＺＴ：但し、０≦ｘ≦１）、（Ｐｂ_1-xＬａ_x）（Ｚｒ
_1-yＴｉ_y）Ｏ₃（ＰＬＺＴ：但し、０≦ｘ，ｙ≦
１）、ＰｂＴｉＯ₃等が挙げられ、層状ペロブスカイト
型Ｂｉ系酸化物強誘電体としてＢｉ₂Ａ_m-1Ｂ_mＯ_3m+3
（ＡはＮａ¹⁺、Ｋ¹⁺、Ｐｂ²⁺、Ｃａ²⁺、Ｓｒ²⁺、Ｂａ²⁺
又はＢｉ³⁺、ＢはＦｅ³⁺、Ｔｉ⁴⁺、Ｎｂ⁵⁺、Ｔａ⁵⁺、Ｗ
⁶⁺又はＭｏ⁶⁺、ｍは１以上の自然数から選択される）が
挙げられる。さらにＢｉ系酸化物強誘電体の具体例とし
ては、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｓｒ
Ｂｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉，ＢａＢｉ₂
Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂
Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、ＢａＢｉ₄Ｔｉ₄Ｏ₁₅、
ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｐｂ
₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｎａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ
_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅等が挙げられ、中でもＢｉ₄Ｔ
ｉ₃Ｏ₁₂が好ましい。またこれらのうち、主としてｃ軸
優先配向成分を有するＢｉ₄Ｔｉ₃Ｏ₁₂がより好まし
い。

【００２３】これら強誘電体薄膜は、公知の方法、例え
ばＭＯＣＶＤ法、ゾルゲル法、反応性蒸着法、ＥＢ蒸着
法、スパッタ法、レーザーアブレーション法等の方法を
選択して成膜することができ、なかでも、ＭＯＣＶＤ法
により成膜することが好ましい。ＭＯＣＶＤ法により上
記強誘電体薄膜を成膜する方法としては、ビスマス等の
構成元素を含有する有機金属原料を気化した原料ガスと
酸素含有ガス、任意にキャリアガスを用いて成膜する方
法が挙げられる。この際の成膜圧力、総ガス供給量、キ
ャリアガス流量、酸素含有ガス流量等は一定又は適宜変
化させることができる。例えば、原料ガス、酸素含有ガ
スの流量は、成膜装置の大きさ、成膜しようとする膜の
膜厚等に適宜調節することができる。

【００２４】Ｂｉ系の有機金属原料としては、例えば、
Ｂｉ（Ｃ₆Ｈ₅）₃、Ｂｉ（ｏ−Ｃ ₇Ｈ₇）₃等が挙げ
られる。なかでもＢｉ（ｏ−Ｃ₇Ｈ₇）₃が好ましい。
鉛系の有機金属原料としては、例えば、Ｐｂ（Ｃ
₂Ｈ₅）₄、Ｐｂ（ＤＰＭ） ₂、Ｐｂ（Ｃ₂Ｈ₅）₃Ｏ
ＣＨ₂（ＣＨ₃）₃等が挙げられる。Ｓｒ系の有機金属
原料としては、例えば、Ｓｒ（ＤＰＭ）₂、Ｓｒ（（Ｃ
Ｈ₃）₅Ｃ₅）₂・２Ｃ₄Ｈ₈Ｏ等が挙げられる。

【００２５】Ｂａ系の有機金属原料としては、例えば、
Ｂａ（ＤＰＭ）₂、Ｂａ（（ＣＨ₃）₅Ｃ₅）₂・２Ｃ
₄Ｈ₈Ｏ等が挙げられる。Ｔｉ系の有機金属原料とし
ては、例えば、Ｔｉ（ｉ−Ｏ−Ｃ₃Ｈ₇）₄、Ｔｉ（Ｄ
ＰＭ）₂Ｃｌ₂、Ｔｉ（ＤＰＭ）₂（ｉ−ＯＣ₃Ｈ₇）
₂、Ｔｉ（ＤＰＭ） ₂（ＯＣＨ₃）₂等が挙げられる。

【００２６】Ｎｂ系の有機金属原料としては、例えば、
ＮｂＣｌ₅、Ｎｂ（ＯＣＨ₃）₅、Ｎｂ（ＯＣ₂Ｈ₅）
₅等が挙げられる。Ｔａ系の有機金属原料としては、例
えば、ＴａＣｌ₅、Ｔａ（ＯＣＨ₃）₅、Ｔａ（ＯＣ₂
Ｈ₅）₅等が挙げられる。中でもＢｉ₄Ｔｉ₃Ｏ₁₂を成膜
する場合には、Ｂｉ（ｏ−Ｃ₇Ｈ₇）₃とＴｉ（ｉ−Ｏ
Ｃ₃Ｈ₇）との組み合わせが好ましい。なお、これらの
原料ガス、原料ガス及び酸素含有ガスは混合ガスとして
用いてもよいが、別々に含む単独ガスの状態で用いるこ
とが好ましい。

【００２７】また、酸素含有ガスとしては、酸素を１〜
１００体積％程度、好ましくは酸素を２０〜１００体積
％程度含有するガスが挙げられる。キャリアガスとして
は、アルゴン、窒素ガス等の不活性ガスが挙げられる。
キャリアガスを用いる場合には、原料ガス及び酸素含有
ガスとキャリアガスとの混合比は１００：１〜１：１０
０（体積比）の間で適宜調節することができる。さら
に、この際の成膜温度は６００℃以下で行うことが好ま
しく、より好ましくは４００〜５００℃の温度範囲であ
る。

【００２８】上述の強誘電体薄膜の膜厚は、得ようとす
る素子の特性等により適宜調整することができ、例えば
５０〜２００ｎｍ程度が挙げられる。また、本発明の強
誘電体メモリ素子においては、強誘電体薄膜の下の一部
に絶縁層が形成されていてもよい。つまり、強誘電体薄
膜と半導体基板との間、強誘電体薄膜とソース／ドレイ
ン電極（任意にオーミック電極、接着層等）の側面との
間に絶縁層が形成されていてもよい。この際の絶縁層
は、例えばＳｉＯ₂、ＳｉＮ等を５〜３０ｎｍ程度の膜
厚で形成してもよいし、また、従来の誘電率の大きい誘
電体材料又は強誘電体材料等を形成してもよい。

【００２９】この絶縁層は、強誘電体薄膜を形成する前
に半導体基板上に予め形成されることにより、例えば、
酸素中での高温状態を必要とする強誘電体薄膜の成膜プ
ロセスによる強誘電体薄膜と半導体基板との反応、強誘
電体薄膜／半導体基板の界面状態の劣化を抑制できるこ
ととなり、良好な界面接合が実現でき、ひいては素子特
性の向上をも実現することができる。

【００３０】本発明の強誘電体メモリ素子を構成するゲ
ート電極は、上述の強誘電体薄膜上に形成されており、
その一部が、強誘電体薄膜を挟んで一方のソース／ドレ
イン電極の一部を被覆することによりキャパシタを構成
している。この場合のゲート電極は、通常電極として用
いることができる導電材であれば特に限定されるもので
はなく、ソース／ドレイン電極と同様の材料を使用する
ことができる。また、ゲート電極の膜厚は特に限定され
るものではなく、例えば１００〜２００ｎｍ程度が挙げ
られる。なお、ゲート電極と一方のソース／ドレイン電
極とのオーバーラップ面積は、特に限定されるものでは
なく、例えば、ゲート電極、ソース／ドレイン電極に印
加する電圧、強誘電体の膜厚、得ようとする素子の特性
等により適宜調整することができる。

【００３１】本発明の強誘電体メモリ素子は、ゲート電
極及び一方のソース／ドレイン電極に電圧を印加して電
界を加えることにより、キャパシタ構造を形成する強誘
電体薄膜の分極状態を第１の分極状態とする。また、メ
モリ情報を書き換える場合には、電界の向きを変えるこ
とにより、強誘電体薄膜の分極状態を第２の状態に変え
る。

【００３２】具体的には、膜厚１００ｎｍのｃ軸配向の
Ｂｉ₄Ｔｉ₃Ｏ₁₂を用いた場合、抗電界は通常１００ｋ
ｖ／ｃｍ程度であるから、第１の分極状態から第２の分
極状態に変えるためにゲート電極とソース／ドレイン電
極の間に印加する電圧は１Ｖ以下でも十分であると見積
ることができる。一方、従来構造では、半導体と強誘電
体の間に低誘電率層が存在した場合、Ｂｉ₄Ｔｉ₃Ｏ₁₂
の誘電率が２００程度、低誘電率層の厚さが５０ｎｍで
誘電率が５と仮定すると、印加した電圧の約５％しか強
誘電体にはかからず、分極状態を変えるために大きな印
加電圧が必要となる。

【００３３】このような強誘電体薄膜の第１及び第２の
分極状態への変化は、主としてキャパシタ構造部分にお
いて行われるため、ゲート電極及び一方のソース／ドレ
イン電極への電圧印加をより小さな電圧とした場合で
も、キャパシタ構造部分の強誘電体薄膜の分極状態を変
化させることができる。つまり、従来例における強誘電
体薄膜上のゲート電極と半導体基板との間の電圧印加に
よる強誘電体薄膜全体の分極反転と比較して、より小さ
な印加電圧とすることができる。

【００３４】また、半導体基板と強誘電体薄膜との間に
絶縁層が存在していても、キャパシタ構造部分における
分極状態の変化には何ら影響を与えることはない。つま
り、従来例においては、半導体基板と強誘電体薄膜との
間に絶縁層が存在していた場合、印加電圧のほとんどが
この絶縁層にかかってしまい、肝心の強誘電体薄膜に十
分な電圧が印加されず、動作電圧が高くなるとともに、
絶縁破壊の原因になるという問題があった。しかし、本
発明においては、キャパシタ構造部分において分極状態
を直接変化させるために、絶縁層の有無に特に影響され
ることはない。なお、キャパシタ構造部分で分極状態が
変化した場合でも、半導体基板表面上に位置するゲート
部分の強誘電体薄膜中にも部分的に電界が存在すること
となるため、ゲート部分の強誘電体薄膜の一部も分極状
態を変化させることが可能である。特に、チャネル幅が
狭い場合には、ゲート部分の強誘電体薄膜の全てを分極
反転させることが可能となる。よって、メモリセルのサ
イズが小さい場合には、より本発明の効果を有効に利用
することができる。

【００３５】さらに、上記第１及び第２の分極状態の違
いは、強誘電体薄膜が接する半導体基板表面のチャネル
領域の電気抵抗を変化させることとなる。よって、この
ようなチャネル領域の電気抵抗の変化に基づくソースー
ドレイン間の抵抗値又は電流値の違いを検出することに
より、強誘電体薄膜の分極方向、すなわちメモリ情報を
読み出すことができる。

【００３６】ソース−ドレイン間の抵抗値の違いを検出
する方法としては、例えば、ソース−ドレイン間に直列
に基準抵抗を接続して、この抵抗を含めて電圧を印加し
た際の基準抵抗部分にかかる電圧を調べることで、ソー
ス−ドレイン間の抵抗変化を検知することが可能とな
る。一方、ソース−ドレイン間に流れる電流はセンスア
ンプにより検出する。

【００３７】

【発明の実施の形態】以下に本発明の強誘電体メモリ素
子の実施例を、図面に基づいて説明する。実施例１この実施例の強誘電体メモリ素子を図１（ｅ）に示す。
この強誘電体メモリ素子は、Ｎ型の半導体基板１表面に
配置する一対のソース／ドレイン領域上に、それぞれ、
オーミック電極としてＰドープのポリシリコン層２、接
着層としてＴｉＮ層３、ソース／ドレイン電極４として
Ｐｔ膜が順次形成されて構成されている。また、ソース
／ドレイン領域間には、半導体基板１表面に接して強誘
電体薄膜５及びゲート電極６が順次形成されており、こ
れら強誘電体薄膜５及びゲート電極の一部が一方のソー
ス／ドレイン電極４の上部にまで延設され、一方のソー
ス／ドレイン領域４、強誘電体薄膜５及びゲート電極６
とでキャパシタを構成している。

【００３８】これらソース／ドレイン電極４、ゲート電
極６上は層間絶縁膜７により被覆されており、層間絶縁
膜７に形成されたコンタクトホールを介して配線層とし
てＡｌ膜８がソース／ドレイン電極４に接続されてい
る。また、これら層間絶縁膜７及びＡｌ膜８上にさらに
パッシベーション膜９が被覆されている。以下に、上記
強誘電体メモリ素子の製造方法を説明する。

【００３９】図１（ａ）に示したように、まず半導体基
板１としてｎ型シリコンウエハを用い、この半導体基板
１上に、オーミック電極としてＰドープのポリシリコン
層２、ＴｉＮ層３を形成し、さらにＰｔ膜によるソース
／ドレイン電極４をスパッタ法により形成した。次い
で、図１（ｂ）に示したように、公知のレジスト工程、
フォトリソグラフィーによるパターニング及びエッチン
グ工程により、ソース／ドレイン領域となる領域上のポ
リシリコン層２、ＴｉＮ層３及びソース／ドレイン電極
４のみを残すようにエッチング除去した。

【００４０】続いて、図１（ｃ）に示したように、ＭＯ
ＣＶＤ法により強誘電体薄膜５としてＢｉ₄Ｔｉ₃Ｏ₁₂を
成膜し、さらにこの強誘電体薄膜５の上にゲート電極６
としてＰｔ膜をスパッタ法で形成した。ここで、強誘電
体薄膜の成膜法としてＭＯＣＶＤ法を用いたのはソース
／ドレイン電極４の段差部分の被覆性に優れ、Ｂｉ₄Ｔ
ｉ₃Ｏ₁₂の低温成膜が可能なためである。さらに、Ｂｉ₄
Ｔｉ₃Ｏ₁₂はｃ軸配向膜を容易に形成でき、このｃ軸方
向の抗電界はバルク材料で４ｋＶ／ｃｍと極めて小さ
く、低電圧動作に適するからである。

【００４１】次いで、図１（ｄ）に示したように、ソー
ス／ドレイン領域間の半導体基板１上に接触し、一方の
ソース／ドレイン電極４（ドレイン電極）の一部に重な
った領域を残して、その他の強誘電体薄膜５とゲート電
極６となるＰｔ膜とをエッチング除去した。その後、図
１（ｅ）に示したように、半導体基板１上全面に層間絶
縁膜７としてＳＯＧを形成し、層間絶縁膜７であってソ
ース／ドレイン電極４上にコンタクトホールを形成し、
続いて、配線層としてＡｌ膜８の埋め込み／配線を行
い、全体をパッシベーション膜９であるＳＯＧで被覆し
た。

【００４２】実施例２この実施例の強誘電体メモリ素子は、ソース／ドレイン
領域の導電性を半導体基板のそれと異なる型にし、ソー
ス／ドレイン領域間にチャネル領域を形成する以外は、
実質的に実施例１と同様の構造を有している。

【００４３】まず、ｎ型シリコン基板１上にＳｉＯ₂層
又はＳｉＮ_x層を形成し、ソース／ドレイン領域となる
領域上のＳｉＯ₂層又はＳｉＮ_x層のみをエッチング除去
して窓を空ける。次に、不純物としてボロンイオンを注
入して、Ｐ型ソース／ドレイン領域１０を半導体基板１
表面に形成した。その後、ＳｉＯ₂またはＳｉＮ_x層を除
去する。

【００４４】この半導体基板１上に、図２（ａ）に示し
たように、実施例１と同様に、オーミック電極としてＰ
ドープのポリシリコン層２、ＴｉＮ層３、ソース／ドレ
イン電極４としてＰｔ膜を形成した。次いで、図２
（ｂ）に示したように、実施例１と同様に、ソース／ド
レイン領域となる領域上のポリシリコン層２、ＴｉＮ層
３及びソース／ドレイン電極４のみを残すようにエッチ
ング除去した。

【００４５】続いて、図２（ｃ）に示したように、実施
例１と同様に、強誘電体薄膜５を形成し、さらにこの強
誘電体薄膜５の上にゲート電極６を形成した。次いで、
図２（ｄ）に示したように、ソース／ドレイン領域間の
半導体基板１上に接触し、一方のソース／ドレイン電極
４（ドレイン電極）の一部に重なった領域を残して、そ
の他の強誘電体薄膜５とゲート電極６となるＰｔ膜とを
エッチング除去した。その後、図２（ｅ）に示したよう
に、実施例１と同様に層間絶縁膜７、Ａｌ膜８及びパッ
シベーション膜９を形成した。

【００４６】実施例３この実施例の強誘電体メモリ素子は、ゲート部分におけ
る半導体基板表面と強誘電体薄膜の間に絶縁層を挿入
し、強誘電体薄膜の成膜プロセスに対する耐性を向上し
た以外は、実質的に実施例２と同様である。

【００４７】まず、図３（ａ）に示したように、実施例
２と同様に、ｎ型半導体基板１表面にＰ型ソース／ドレ
イン領域１０、このソース／ドレイン領域１０上にのみ
ポリシリコン層２、ＴｉＮ層３及びソース／ドレイン電
極４を形成し、さらに、得られた基板１上に、絶縁層１
１としてＳｉＯ₂膜を形成した。次いで、図３（ｂ）に
示したように、ドレイン電極４上のみ絶縁層１１をエッ
チング除去した。

【００４８】さらに、図３（ｃ）に示したように、実施
例２と同様に、得られた基板１上全面に強誘電体薄膜
５、ゲート電極６となるＰｔ膜を形成した。続いて、図
３（ｄ）に示したように、ソース／ドレイン領域間の半
導体基板１上に接触し、一方のソース／ドレイン電極４
（ドレイン電極）の一部に重なった領域を残して、その
他の強誘電体薄膜５とゲート電極６となるＰｔ膜とをエ
ッチング除去した。次に、図３（ｅ）に示したように、
実施例２と同様に、基板１上全面に層間絶縁膜７、Ａｌ
膜８及びパッシベーション膜９を形成した。

【００４９】試験例１上記の実施例２、３で作製した２種類のメモリセル構造
のメモリ特性を以下の方法で比較した。ドレイン側の電
位をアース電位に、ソース側の電位を４Ｖに固定し、ゲ
ート電圧Ｖｇを変えることでソース／ドレイン間に流れ
る電流Ｉ_S-Dを測定した。その結果を図４に示す。図４
によれば、各実施例とも電流−電圧特性にヒステリシス
が観測され、強誘電体薄膜の分極反転に伴うメモリ効果
が確認できた。すなわち、いずれのメモリセル構造にお
いても、電流−電圧特性にヒステリシスが観察されたこ
とから、ゲート部分の強誘電体薄膜の分極反転が十分に
起こっていることがわかる。

【００５０】特に、実施例３の場合、ゲート電圧ゼロで
の高電流状態と低電流状態との差が大きく、この電流値
はゲート電圧ゼロで１日以上放置しておいてもほとんど
変化せず、メモリ保持特性も良好であった。これは、半
導体表面と強誘電体薄膜との間に絶縁層を挿入すること
で、強誘電体薄膜の成膜工程での高温、酸化雰囲気にお
ける半導体表面への強誘電体構成元素の拡散が抑制さ
れ、良好な界面状態が実現されているためと考えられ
る。

【００５１】

【発明の効果】本発明によれば、ゲート電極の一部が強
誘電体薄膜を挟んで一方のソース／ドレイン電極の一部
を被覆したキャパシタを構成しているので、これら電極
への電圧印加によりキャパシタ構造部分の強誘電体薄膜
の分極状態を変化させることができ、より小さな印加電
圧により、強誘電体薄膜の分極状態を制御することが可
能となる。

【００５２】また、半導体基板と強誘電体薄膜との間に
絶縁層を形成した場合でも、ゲート電極及びソース／ド
レイン電極に電圧が印加される際に、印加電圧のすべて
が強誘電体薄膜にかかるのでキャパシタ構造部分におけ
る分極状態の変化には何ら影響を与えることはなく、よ
り低電圧動作が可能となる。また、この絶縁層が予め半
導体基板表面に形成されている場合には、強誘電体薄膜
の成膜プロセスでの高温酸化雰囲気の影響による半導体
基板表面／強誘電体薄膜の界面状態の劣化を防止して良
好な界面接合を実現することができ、素子特性の向上を
も実現することができる。

【００５３】さらに、本発明のメモリ素子の駆動方法に
よれば、キャパシタ構造のゲート電極と一方のソース／
ドレイン電極との間に電界を加え、さらにその電界の向
きを変えることにより、強誘電体薄膜の分極状態を第１
の状態から第２の状態に変化させることによってメモリ
情報を書き換えることができるため、より低電圧駆動が
可能となる。

【００５４】また、メモリ情報の読み出しは、各分極状
態に対応したソース／ドレイン電極間の抵抗値又は電流
値の違いを検出することにより、強誘電体薄膜の分極状
態を変化させることなく、非破壊で情報を読みだすこと
ができる。

【図面の簡単な説明】

【図１】本発明の強誘電体メモリ素子の製造工程を説明
するための概略断面図工程図である。

【図２】本発明の強誘電体メモリ素子の別の製造工程を
説明するための概略断面図工程図である。

【図３】本発明の強誘電体メモリ素子のさらに別の製造
工程を説明するための概略断面図工程図である。

【図４】本発明の強誘電体メモリ素子のソース／ドレイ
ン電流とゲート電圧との関係を示すグラフである。

【図５】従来のＭＦＩＳ−ＦＥＴのメモリセルを示す要
部の概略断面図である。

【符号の説明】

１半導体基板２Ｐドープのポリシリコン層３ＴｉＮ層４ソース／ドレイン電極５強誘電体薄膜６ゲート電極７層間絶縁膜８Ａｌ膜９パッシベーション膜１０Ｐ型ソース／ドレイン領域１１絶縁層

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成された一対のソー
ス／ドレイン領域と、該ソース／ドレイン領域に接続さ
れた一対のソース／ドレイン電極と、前記一対のソース
／ドレイン領域間の半導体基板上に形成された強誘電体
薄膜と、該強誘電体薄膜上に形成されたゲート電極から
なり、該ゲート電極の一部が前記強誘電体薄膜を挟んで一方の
ソース／ドレイン電極の一部を被覆することによりキャ
パシタを構成することを特徴とする強誘電体メモリ素
子。
【請求項２】ソース／ドレイン領域と、強誘電体薄膜
直下の半導体基板表面であって、かつソース／ドレイン
領域間に形成されるチャネル領域とが、異なる導電型を
有する請求項１記載の強誘電体メモリ素子。
【請求項３】少なくとも強誘電体薄膜と半導体基板と
の間に絶縁層が挿入されている請求項１又は２記載の強
誘電体メモリ素子。
【請求項４】絶縁層が、ＳｉＯ₂又はＳｉＮ_xからなる
請求項３記載の強誘電体メモリ素子。
【請求項５】強誘電体薄膜が、多結晶の酸化物強誘電
体からなる請求項１〜３のいずれかに記載の強誘電体メ
モリ素子。
【請求項６】酸化物強誘電体が、ペロブスカイト型結
晶構造を有するＰｂ系酸化物強誘電体又は層状ペロブス
カイト型結晶構造を有するＢｉ系酸化物強誘電体である
請求項５記載の強誘電体メモリ素子。
【請求項７】Ｂｉ系酸化物強誘電体が、主としてｃ軸
優先配向成分を有するＢｉ₄Ｔｉ₃Ｏ₁₂である請求項６記
載の強誘電体メモリ素子。
【請求項８】請求項１〜７のいずれかに記載の強誘電
体メモリ素子のキャパシタを構成するゲート電極と一方
のソース／ドレイン電極との間に電界を加え、さらにそ
の電界の向きを変えることにより、強誘電体薄膜の分極
状態を第１状態から第２状態に変化させることによって
メモリ情報を書き換えることを特徴とする強誘電体メモ
リ素子の駆動方法。
【請求項９】強誘電体薄膜の分極状態の違いを、各分
極状態に対応したソース／ドレイン電極間の抵抗値又は
電流値の違いを検出することによりメモリ情報として読
み出す請求項８記載の強誘電体メモリ素子の駆動方法。