JPH1126617A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH1126617A JPH1126617A JP9183728A JP18372897A JPH1126617A JP H1126617 A JPH1126617 A JP H1126617A JP 9183728 A JP9183728 A JP 9183728A JP 18372897 A JP18372897 A JP 18372897A JP H1126617 A JPH1126617 A JP H1126617A
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Abstract
(57)【要約】
【課題】 優れたデータ消去特性を有するスプリットゲ
ート型EEPROMセルの製造方法を提供する。 【解決手段】 半導体基板１上に第１の絶縁膜２、第１
の導電膜３、第２の絶縁膜４を順次形成し、第２の絶縁
膜４をフローティングゲートに対応する部分を残してエ
ッチングし、第１の導電膜３を所定の厚さエッチング
し、全面に第２の導電膜を形成した後全面をエッチング
してサイドウォール７を形成し、第２の絶縁膜４を所定
の厚さエッチングし、第２の絶縁膜４をマスクとして第
１の導電膜３及びサイドウォール７をエッチングして、
LOCOS法を用いずにフローティングゲート８を形成する
ものである。
ート型EEPROMセルの製造方法を提供する。 【解決手段】 半導体基板１上に第１の絶縁膜２、第１
の導電膜３、第２の絶縁膜４を順次形成し、第２の絶縁
膜４をフローティングゲートに対応する部分を残してエ
ッチングし、第１の導電膜３を所定の厚さエッチング
し、全面に第２の導電膜を形成した後全面をエッチング
してサイドウォール７を形成し、第２の絶縁膜４を所定
の厚さエッチングし、第２の絶縁膜４をマスクとして第
１の導電膜３及びサイドウォール７をエッチングして、
LOCOS法を用いずにフローティングゲート８を形成する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの情報消去特性の改
善に関する。
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの情報消去特性の改
善に関する。
【０００２】
【従来の技術】近年、携帯電話やデジタルスチルカメラ
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
lly Erasable and Programmable Read Only Memory)が
注目されている。EEPROMはフローティングゲートに電荷
が蓄積されているか否かで２値またはそれ以上の情報を
記録し、フローティングゲートの電荷の有無によるソー
ス領域とドレイン領域との間の導通の変化によって情報
を読み取る不揮発性半導体記憶装置であり、大きくわけ
てスタックゲート型とスプリットゲート型に分類され
る。この内スプリットゲート型フラッシュEEPROMは例え
ば米国特許第５０２９１３０号、第５０４５４８８号、
５０６７１０８号に記載されている。このスプリットゲ
ート型フラッシュEEPROMは図９に示すように、半導体基
板３１上に所定間隔隔てて形成されたドレイン領域４３
及びソース領域４４の間にチャネル領域４５が形成され
ている。チャネル領域４５の一部上にゲート絶縁膜４０
を介して、ソース領域４４の一部上に延在するフローテ
ィングゲート３７が形成され、該フローティングゲート
３７の上部及び側部をトンネル絶縁膜３９を介して被覆
し、かつドレイン領域４３の一部上に延在したコントロ
ールゲート４２が形成されている。
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
lly Erasable and Programmable Read Only Memory)が
注目されている。EEPROMはフローティングゲートに電荷
が蓄積されているか否かで２値またはそれ以上の情報を
記録し、フローティングゲートの電荷の有無によるソー
ス領域とドレイン領域との間の導通の変化によって情報
を読み取る不揮発性半導体記憶装置であり、大きくわけ
てスタックゲート型とスプリットゲート型に分類され
る。この内スプリットゲート型フラッシュEEPROMは例え
ば米国特許第５０２９１３０号、第５０４５４８８号、
５０６７１０８号に記載されている。このスプリットゲ
ート型フラッシュEEPROMは図９に示すように、半導体基
板３１上に所定間隔隔てて形成されたドレイン領域４３
及びソース領域４４の間にチャネル領域４５が形成され
ている。チャネル領域４５の一部上にゲート絶縁膜４０
を介して、ソース領域４４の一部上に延在するフローテ
ィングゲート３７が形成され、該フローティングゲート
３７の上部及び側部をトンネル絶縁膜３９を介して被覆
し、かつドレイン領域４３の一部上に延在したコントロ
ールゲート４２が形成されている。
【０００３】以下にスプリットゲート型フラッシュEEPR
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート４２とソース領域４４に電圧を
印加し（例えばコントロールゲート４２に2V、ソース領
域４４に12V）、チャネル領域４５に電流を流すことに
よりフローティングゲート３７に熱電子を注入して蓄積
させる。また、データを消去するときには、ドレイン領
域４３及びソース領域４４に電圧を印加せず、コントロ
ールゲート４２に電圧（例えば15V）を印加することに
より、フローティングゲート３７に蓄積されている電子
をファウラー・ノルドハイムトンネル電流（Fowler-Nor
dheim tunneling current、以下FNトンネル電流と言
う）としてコントロールゲート４２へ引き抜く。
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート４２とソース領域４４に電圧を
印加し（例えばコントロールゲート４２に2V、ソース領
域４４に12V）、チャネル領域４５に電流を流すことに
よりフローティングゲート３７に熱電子を注入して蓄積
させる。また、データを消去するときには、ドレイン領
域４３及びソース領域４４に電圧を印加せず、コントロ
ールゲート４２に電圧（例えば15V）を印加することに
より、フローティングゲート３７に蓄積されている電子
をファウラー・ノルドハイムトンネル電流（Fowler-Nor
dheim tunneling current、以下FNトンネル電流と言
う）としてコントロールゲート４２へ引き抜く。
【０００４】以下に従来のスプリットゲート型フラッシ
ュEEPROMセルの製造方法を述べる。先ず、図１０の
（a）に示すように、p型単結晶半導体基板３１上に熱酸
化法を用いてSiO2膜からなる第１の絶縁膜３２を形成
し、減圧ＣＶＤ（Chemical VaporDeposition）法を用い
てドープドポリシリコン膜からなる第１の導電膜３３を
形成し、さらに減圧ＣＶＤ法を用いてシリコン窒化膜３
４を形成し、該シリコン窒化膜３４をエッチングして開
口部３５を形成する。
ュEEPROMセルの製造方法を述べる。先ず、図１０の
（a）に示すように、p型単結晶半導体基板３１上に熱酸
化法を用いてSiO2膜からなる第１の絶縁膜３２を形成
し、減圧ＣＶＤ（Chemical VaporDeposition）法を用い
てドープドポリシリコン膜からなる第１の導電膜３３を
形成し、さらに減圧ＣＶＤ法を用いてシリコン窒化膜３
４を形成し、該シリコン窒化膜３４をエッチングして開
口部３５を形成する。
【０００５】次に、図１０の（b）に示すように、該開
口部３５をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon）法によって該導電膜３３にSiO2膜から
なる選択酸化膜３６を形成する。この時、シリコン窒化
膜３４の端部下にバーズビーク３６aが形成される。次
に、図１０の（c）に示すように、熱リン酸によりシリ
コン窒化膜３４を除去し、該選択酸化膜３６をマスクと
して、異方性エッチングを行い、フローティングゲート
３７を形成する。この時、該バーズビーク３６aが形成
されているために、フローティングゲート３７上縁部は
バーズビーク３６aに沿って尖鋭になり、突起部３７aが
形成される。次に、フッ酸系のエッチング液を用いて、
第１の絶縁膜３２をフローティングゲート３７直下のみ
に残るように等方性エッチングを行う。
口部３５をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon）法によって該導電膜３３にSiO2膜から
なる選択酸化膜３６を形成する。この時、シリコン窒化
膜３４の端部下にバーズビーク３６aが形成される。次
に、図１０の（c）に示すように、熱リン酸によりシリ
コン窒化膜３４を除去し、該選択酸化膜３６をマスクと
して、異方性エッチングを行い、フローティングゲート
３７を形成する。この時、該バーズビーク３６aが形成
されているために、フローティングゲート３７上縁部は
バーズビーク３６aに沿って尖鋭になり、突起部３７aが
形成される。次に、フッ酸系のエッチング液を用いて、
第１の絶縁膜３２をフローティングゲート３７直下のみ
に残るように等方性エッチングを行う。
【０００６】次に、図１０の（d）に示すように全面に
熱酸化を行い、SiO2膜からなる第２の絶縁膜３８を形成
する。第１の絶縁膜３２の残っている部分と第２の絶縁
膜３８とがトンネル絶縁膜３９及びゲート絶縁膜４０に
なる。次に、減圧ＣＶＤ法を用いてドープドポリシリコ
ン膜からなる第２の導電膜４１を形成する。次に、図９
に示すように、第２の導電膜４１を、フローティングゲ
ート３７上部及び側部とチャネル領域４５の一部上に残
存するようにエッチングして、コントロールゲート４２
を形成する。次に、フローティングゲート３７及びコン
トロールゲート４２をマスクとして、半導体基板３１に
n型不純物（ヒ素、リンなど）をイオン注入し、アニー
ル処理を行い、n型ドレイン領域４３とn型ソース領域４
４とを形成する。
熱酸化を行い、SiO2膜からなる第２の絶縁膜３８を形成
する。第１の絶縁膜３２の残っている部分と第２の絶縁
膜３８とがトンネル絶縁膜３９及びゲート絶縁膜４０に
なる。次に、減圧ＣＶＤ法を用いてドープドポリシリコ
ン膜からなる第２の導電膜４１を形成する。次に、図９
に示すように、第２の導電膜４１を、フローティングゲ
ート３７上部及び側部とチャネル領域４５の一部上に残
存するようにエッチングして、コントロールゲート４２
を形成する。次に、フローティングゲート３７及びコン
トロールゲート４２をマスクとして、半導体基板３１に
n型不純物（ヒ素、リンなど）をイオン注入し、アニー
ル処理を行い、n型ドレイン領域４３とn型ソース領域４
４とを形成する。
【０００７】以上により、スプリットゲート型フラッシ
ュEEPROMセルが形成される。
ュEEPROMセルが形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
製造工程では、フローティングゲート３７を形成する際
にLOCOS法を用いるため、バーズビーク３３aの形状にバ
ラツキが生じやすく、その結果として、突起部３７aの
形状にバラツキが生じやすい。このため、FNトンネル電
流特性即ち、情報の消去特性にバラツキが生じやすいと
いう問題があった。
製造工程では、フローティングゲート３７を形成する際
にLOCOS法を用いるため、バーズビーク３３aの形状にバ
ラツキが生じやすく、その結果として、突起部３７aの
形状にバラツキが生じやすい。このため、FNトンネル電
流特性即ち、情報の消去特性にバラツキが生じやすいと
いう問題があった。
【０００９】そこで、フローティングゲート３７の突起
部３７aをLOCOS法を用いずに形成する技術が特開平８−
３２１５６３に開示されている。しかし、この方法で
は、製造工程が複雑になるという問題がある。本発明は
上記問題点を解決するためになされたものであって、優
れた情報消去特性を有するスプリットゲート型EEPROMセ
ルを備えた不揮発性半導体記憶装置の簡単かつ容易な製
造方法を提供することを目的とする。
部３７aをLOCOS法を用いずに形成する技術が特開平８−
３２１５６３に開示されている。しかし、この方法で
は、製造工程が複雑になるという問題がある。本発明は
上記問題点を解決するためになされたものであって、優
れた情報消去特性を有するスプリットゲート型EEPROMセ
ルを備えた不揮発性半導体記憶装置の簡単かつ容易な製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の問題を解
決するために成されたもので、半導体基板上に第１の絶
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、前記
第２の絶縁膜をフローティングゲートに対応する部分を
残してエッチングし、前記第１の導電膜を所定の厚さエ
ッチングし、全面に第２の導電膜を形成し、該第２の導
電膜の全面をエッチングしてサイドウォールを形成し、
前記第２の絶縁膜を所定の厚さエッチングし、前記第２
の絶縁膜をマスクとして前記第１の導電膜及びサイドウ
ォールをエッチングして、フローティングゲートを形成
するものである。
決するために成されたもので、半導体基板上に第１の絶
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、前記
第２の絶縁膜をフローティングゲートに対応する部分を
残してエッチングし、前記第１の導電膜を所定の厚さエ
ッチングし、全面に第２の導電膜を形成し、該第２の導
電膜の全面をエッチングしてサイドウォールを形成し、
前記第２の絶縁膜を所定の厚さエッチングし、前記第２
の絶縁膜をマスクとして前記第１の導電膜及びサイドウ
ォールをエッチングして、フローティングゲートを形成
するものである。
【００１１】また、本発明は、半導体基板上に第１の絶
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、フロ
ーティングゲートに対応する部分を残して前記第２の絶
縁膜をエッチングし、前記第１の導電膜を所定の厚さエ
ッチングし、全面に第２の導電膜を形成し、前記第１の
導電膜及び前記第２の導電膜の全面をエッチングし、フ
ローティングゲートを形成するものである。
縁膜、第１の導電膜、第２の絶縁膜を順次形成し、フロ
ーティングゲートに対応する部分を残して前記第２の絶
縁膜をエッチングし、前記第１の導電膜を所定の厚さエ
ッチングし、全面に第２の導電膜を形成し、前記第１の
導電膜及び前記第２の導電膜の全面をエッチングし、フ
ローティングゲートを形成するものである。
【００１２】
【発明の実施の形態】以下に、本発明の不揮発性半導体
記憶装置の製造方法の第１の実施形態について製造工程
に従って述べる。尚、以下においては、例えば0.6mmデ
ザインルールの不揮発性半導体EEPROMセルを例とする。 工程１：図１の（a）に示すように、ｐ型半導体基板１
上に熱酸化法を用いてSiO2膜からなる第１の絶縁膜２を
厚さ５０乃至２００Å形成する。次に該絶縁膜２上に減
圧ＣＶＤ法を用いてドープドポリシリコン膜からなる第
１の導電膜３を厚さ１０００Å形成する。次に該第１の
導電膜３上にＣＶＤ法を用いてSiO2膜からなる第２の絶
縁膜４を３０００乃至５０００Å形成する。次にフォト
リソグラフィー技術を用いてフォトレジスト５を第２の
絶縁膜４上のフローティングゲート８の形成される領域
に0.6mmの幅で形成する。
記憶装置の製造方法の第１の実施形態について製造工程
に従って述べる。尚、以下においては、例えば0.6mmデ
ザインルールの不揮発性半導体EEPROMセルを例とする。 工程１：図１の（a）に示すように、ｐ型半導体基板１
上に熱酸化法を用いてSiO2膜からなる第１の絶縁膜２を
厚さ５０乃至２００Å形成する。次に該絶縁膜２上に減
圧ＣＶＤ法を用いてドープドポリシリコン膜からなる第
１の導電膜３を厚さ１０００Å形成する。次に該第１の
導電膜３上にＣＶＤ法を用いてSiO2膜からなる第２の絶
縁膜４を３０００乃至５０００Å形成する。次にフォト
リソグラフィー技術を用いてフォトレジスト５を第２の
絶縁膜４上のフローティングゲート８の形成される領域
に0.6mmの幅で形成する。
【００１３】工程２：図１の（b）に示すように、フォ
トレジスト５をマスクとして、第２の絶縁膜４を異方性
エッチングし、次いで第１の導電膜３を５００Åだけエ
ッチングし、フォトレジスト５を除去する。また、本工
程２は、フォトレジスト５をマスクとして、第２の絶縁
膜４に異方性エッチングを行い、次いでフォトレジスト
５を除去し、第２の絶縁膜４をマスクとして用いて第１
の導電膜３を５００Åだけエッチングしても良い。
トレジスト５をマスクとして、第２の絶縁膜４を異方性
エッチングし、次いで第１の導電膜３を５００Åだけエ
ッチングし、フォトレジスト５を除去する。また、本工
程２は、フォトレジスト５をマスクとして、第２の絶縁
膜４に異方性エッチングを行い、次いでフォトレジスト
５を除去し、第２の絶縁膜４をマスクとして用いて第１
の導電膜３を５００Åだけエッチングしても良い。
【００１４】工程３：図１の（c）に示すように減圧Ｃ
ＶＤ法を用いてドープドポリシリコン膜からなる第２の
導電膜６を厚さ５００乃至１０００Å形成する。 工程４：図２の（a）に示すように、第２の絶縁膜４が
露出するまで第２の導電膜６を全面エッチバックし、サ
イドウォール７を形成する。 工程５：図２の（b）に示すように、第２の絶縁膜４を
２０００Å残してエッチングする。
ＶＤ法を用いてドープドポリシリコン膜からなる第２の
導電膜６を厚さ５００乃至１０００Å形成する。 工程４：図２の（a）に示すように、第２の絶縁膜４が
露出するまで第２の導電膜６を全面エッチバックし、サ
イドウォール７を形成する。 工程５：図２の（b）に示すように、第２の絶縁膜４を
２０００Å残してエッチングする。
【００１５】工程６：図２の（c）に示すように、第１
の導電膜３及びサイドウォール７を全面エッチバックに
より、５００Åだけエッチングし、フローティングゲー
ト８を形成する。次に、フローティングゲート８をマス
クとして用い、第１の絶縁膜２をエッチングする。 工程７：図３の（a）に示すように、熱酸化法またはＣ
ＶＤ法を用いてSiO2膜からなる第３の絶縁膜９を形成
し、該第３の絶縁膜９上に減圧ＣＶＤ法を用いてドープ
ドポリシリコン膜からなる第３の導電膜１０を形成す
る。
の導電膜３及びサイドウォール７を全面エッチバックに
より、５００Åだけエッチングし、フローティングゲー
ト８を形成する。次に、フローティングゲート８をマス
クとして用い、第１の絶縁膜２をエッチングする。 工程７：図３の（a）に示すように、熱酸化法またはＣ
ＶＤ法を用いてSiO2膜からなる第３の絶縁膜９を形成
し、該第３の絶縁膜９上に減圧ＣＶＤ法を用いてドープ
ドポリシリコン膜からなる第３の導電膜１０を形成す
る。
【００１６】工程８：図３の（b）に示すように、第３
の導電膜１０をエッチングして、コントロールゲート１
１を形成する。次にフローティングゲート８及びコント
ロールゲート１１をマスクとして用い、ｎ型不純物（ヒ
素、リンなど）をイオン注入し、アニールを行ってドレ
イン領域１２及びソース領域１３を形成する。以上によ
って、スプリットゲート型フラッシュEEPROMセルが形成
される。
の導電膜１０をエッチングして、コントロールゲート１
１を形成する。次にフローティングゲート８及びコント
ロールゲート１１をマスクとして用い、ｎ型不純物（ヒ
素、リンなど）をイオン注入し、アニールを行ってドレ
イン領域１２及びソース領域１３を形成する。以上によ
って、スプリットゲート型フラッシュEEPROMセルが形成
される。
【００１７】尚、工程６において第１の絶縁膜２をエッ
チングする工程は無くてもかまわない。この場合、第１
の絶縁膜は工程７で形成される第３の絶縁膜と一体化
し、コントロールゲート８の半導体基板１に対する耐電
圧を高めることができる。図５は第１の実施形態によっ
て製造されるスプリットゲート型フラッシュEEPROMセル
の断面構造である。
チングする工程は無くてもかまわない。この場合、第１
の絶縁膜は工程７で形成される第３の絶縁膜と一体化
し、コントロールゲート８の半導体基板１に対する耐電
圧を高めることができる。図５は第１の実施形態によっ
て製造されるスプリットゲート型フラッシュEEPROMセル
の断面構造である。
【００１８】p型単結晶半導体基板１上に所定間隔隔て
て形成されたソース領域１３及びドレイン領域１２の間
にチャネル領域１６が形成されている。チャネル領域１
６の一部上にゲート絶縁膜１５を介して、ソース領域１
３の一部上に延在するフローティングゲート８が形成さ
れ、フローティングゲート８の上縁部には突起部８aが
形成されている。該フローティングゲート８の上部及び
側部及び突起部８aの一部をトンネル絶縁膜１４を介し
て被覆し、かつドレイン領域１２の一部上に延在したコ
ントロールゲート１１が形成されている。
て形成されたソース領域１３及びドレイン領域１２の間
にチャネル領域１６が形成されている。チャネル領域１
６の一部上にゲート絶縁膜１５を介して、ソース領域１
３の一部上に延在するフローティングゲート８が形成さ
れ、フローティングゲート８の上縁部には突起部８aが
形成されている。該フローティングゲート８の上部及び
側部及び突起部８aの一部をトンネル絶縁膜１４を介し
て被覆し、かつドレイン領域１２の一部上に延在したコ
ントロールゲート１１が形成されている。
【００１９】本実施形態の動作は基本的に従来技術と同
様であり、以下に述べる通りである。 読み出しモード：図６の（a）に示したように、ドレイ
ン領域１２に正電圧（例えば２Ｖ）を印加し、コントロ
ールゲート１１にドレイン領域１２よりも高い正電圧
（例えば４Ｖ）を印加する。この時フローティングゲー
ト８に電子が注入されていなければフローティングゲー
ト８の電位は正であり、チャネル領域１６全てが導通と
なり、チャネル電流が流れる。しかし、フローティング
ゲート８に電子が注入されていると、フローティングゲ
ート８の電位は負であり、チャネル領域１６のフローテ
ィングゲート８直下の部分は非導通のままであり、チャ
ネル電流は流れない。以上のように、チャネル電流の有
無により情報を読みとる。
様であり、以下に述べる通りである。 読み出しモード：図６の（a）に示したように、ドレイ
ン領域１２に正電圧（例えば２Ｖ）を印加し、コントロ
ールゲート１１にドレイン領域１２よりも高い正電圧
（例えば４Ｖ）を印加する。この時フローティングゲー
ト８に電子が注入されていなければフローティングゲー
ト８の電位は正であり、チャネル領域１６全てが導通と
なり、チャネル電流が流れる。しかし、フローティング
ゲート８に電子が注入されていると、フローティングゲ
ート８の電位は負であり、チャネル領域１６のフローテ
ィングゲート８直下の部分は非導通のままであり、チャ
ネル電流は流れない。以上のように、チャネル電流の有
無により情報を読みとる。
【００２０】書き込みモード：図６の（b）に示したよ
うに、ソース領域１３に高い正電圧（例えば１２Ｖ）を
印加すると、フローティングゲート８とソース領域１３
の容量結合により、フローティングゲート８の電位は正
（例えば１１Ｖ）に引き上げられる。この時コントロー
ルゲート１１に低い正電圧（例えば２Ｖ）を印加すると
チャネル領域１６が導通となり、ここに電流が流れる。
この電流に含まれる熱電子の一部がフローティングゲー
ト８の正電圧に引かれてゲート絶縁膜１５を乗り越えて
フローティングゲート８に注入され、情報が書き込まれ
る。
うに、ソース領域１３に高い正電圧（例えば１２Ｖ）を
印加すると、フローティングゲート８とソース領域１３
の容量結合により、フローティングゲート８の電位は正
（例えば１１Ｖ）に引き上げられる。この時コントロー
ルゲート１１に低い正電圧（例えば２Ｖ）を印加すると
チャネル領域１６が導通となり、ここに電流が流れる。
この電流に含まれる熱電子の一部がフローティングゲー
ト８の正電圧に引かれてゲート絶縁膜１５を乗り越えて
フローティングゲート８に注入され、情報が書き込まれ
る。
【００２１】消去モード：図６の（c）に示したよう
に、コントロールゲート１１に高い電圧（例えば１５
Ｖ）を印加すると、コントロールゲート１１とフローテ
ィングゲート８の間のトンネル絶縁膜１４にFNトンネル
電流が流れ、フローティングゲート８に蓄積された電子
がコントロールゲート１１に引き抜かれ、情報が消去さ
れる。このため、フローティングゲート８の上縁部には
FNトンネル電流が流れやすいように突起部８aが設けら
れている。
に、コントロールゲート１１に高い電圧（例えば１５
Ｖ）を印加すると、コントロールゲート１１とフローテ
ィングゲート８の間のトンネル絶縁膜１４にFNトンネル
電流が流れ、フローティングゲート８に蓄積された電子
がコントロールゲート１１に引き抜かれ、情報が消去さ
れる。このため、フローティングゲート８の上縁部には
FNトンネル電流が流れやすいように突起部８aが設けら
れている。
【００２２】ここで、データ消去時にフローティングゲ
ート８から電子を引き抜く際には、突起部８aが形成さ
れていることに加え、コントロールゲート１１はフロー
ティングゲート８の突起部８aを被覆して形成されてい
るため、突起部８aの先端に電界が集中し、図中の矢印
Ａに示すように電子が流れ、FNトンネル電流の経路が限
定されている。
ート８から電子を引き抜く際には、突起部８aが形成さ
れていることに加え、コントロールゲート１１はフロー
ティングゲート８の突起部８aを被覆して形成されてい
るため、突起部８aの先端に電界が集中し、図中の矢印
Ａに示すように電子が流れ、FNトンネル電流の経路が限
定されている。
【００２３】また、フローティングゲート８の電位はソ
ース領域１３との容量結合以外に、コントロールゲート
１１との容量結合の影響もうける。従って、コントロー
ルゲート１１とフローティングゲート８の静電容量を、
ソース領域１３とフローティングゲート８の静電容量に
比較して、できるだけ低くする必要がある。本実施例の
EEPROMセルにおいては、コントロールゲート１１とフロ
ーティングゲート８との間には絶縁膜４が設けられてい
るため、各ゲート３、５間の静電容量を低減することが
できる。
ース領域１３との容量結合以外に、コントロールゲート
１１との容量結合の影響もうける。従って、コントロー
ルゲート１１とフローティングゲート８の静電容量を、
ソース領域１３とフローティングゲート８の静電容量に
比較して、できるだけ低くする必要がある。本実施例の
EEPROMセルにおいては、コントロールゲート１１とフロ
ーティングゲート８との間には絶縁膜４が設けられてい
るため、各ゲート３、５間の静電容量を低減することが
できる。
【００２４】以下に、本発明の不揮発性半導体記憶装置
の製造方法の第２の実施形態について製造工程に従って
述べる。 工程１、２、３：第１の実施形態の工程１、２、３に同
じ。 工程４：図４に示すように、第１の絶縁膜２が露出する
まで第１の導電膜３と第２の導電膜６を全面エッチバッ
クし、フローティングゲート８を形成する。
の製造方法の第２の実施形態について製造工程に従って
述べる。 工程１、２、３：第１の実施形態の工程１、２、３に同
じ。 工程４：図４に示すように、第１の絶縁膜２が露出する
まで第１の導電膜３と第２の導電膜６を全面エッチバッ
クし、フローティングゲート８を形成する。
【００２５】工程５：図２の（c）に示すように、第２
の絶縁膜４を２０００Å残してエッチングする。この時
同時に第１の絶縁膜２はフローティングゲート８の下部
を残して除去される。 工程６、７：第１の実施形態の工程７、８に同じ。以上
によって、スプリットゲート型フラッシュEEPROMセルが
形成される。
の絶縁膜４を２０００Å残してエッチングする。この時
同時に第１の絶縁膜２はフローティングゲート８の下部
を残して除去される。 工程６、７：第１の実施形態の工程７、８に同じ。以上
によって、スプリットゲート型フラッシュEEPROMセルが
形成される。
【００２６】第２の実施形態によって、第１の実施形態
よりもさらに簡単かつ容易な方法によって、第１の実施
形態と同様の効果を得ることができる。以下に、本発明
の不揮発性半導体記憶装置の製造方法の第３の実施形態
について述べる。本実施形態のスプリットゲート型フラ
ッシュEEPROMセルの製造方法は、以下の点を除いて第１
の実施形態もしくは第２実施形態の製造方法と同様であ
る。即ち、図７の（a）に示したように、第１もしくは
第２の実施例の工程５において、第２の絶縁膜４を２５
００Å残すとすることで、第２の絶縁膜４の上端とサイ
ドウォール７の上端との高さをそろえる。尚、必然的
に、工程６以降の断面図は図７の（b）と（c）及び図８
になる。
よりもさらに簡単かつ容易な方法によって、第１の実施
形態と同様の効果を得ることができる。以下に、本発明
の不揮発性半導体記憶装置の製造方法の第３の実施形態
について述べる。本実施形態のスプリットゲート型フラ
ッシュEEPROMセルの製造方法は、以下の点を除いて第１
の実施形態もしくは第２実施形態の製造方法と同様であ
る。即ち、図７の（a）に示したように、第１もしくは
第２の実施例の工程５において、第２の絶縁膜４を２５
００Å残すとすることで、第２の絶縁膜４の上端とサイ
ドウォール７の上端との高さをそろえる。尚、必然的
に、工程６以降の断面図は図７の（b）と（c）及び図８
になる。
【００２７】図８は本実施形態によって製造されるスプ
リットゲート型フラッシュEEPROMセルの断面構造であ
る。本実施形態のスプリットゲート型フラッシュEEPROM
セルでは、第１の実施形態のEEPROMセルに比べて絶縁膜
４が厚く形成されており、コントロールゲート１１はフ
ローティングゲート８の突起部８aを被覆しないように
なっている。
リットゲート型フラッシュEEPROMセルの断面構造であ
る。本実施形態のスプリットゲート型フラッシュEEPROM
セルでは、第１の実施形態のEEPROMセルに比べて絶縁膜
４が厚く形成されており、コントロールゲート１１はフ
ローティングゲート８の突起部８aを被覆しないように
なっている。
【００２８】従って、本実施形態においては、第１の実
施形態または第２の実施形態によって製造されるEEPROM
セルに比べ、コントロールゲート１１とフローティング
ゲート８との間の静電容量をさらに低減できる。また、
本実施形態においては、コントロールゲート１１から突
起部８aへの電界の集中は、第１の実施形態に比較する
と若干弱いものとなると考えられるが、十分に確保する
ことができる。
施形態または第２の実施形態によって製造されるEEPROM
セルに比べ、コントロールゲート１１とフローティング
ゲート８との間の静電容量をさらに低減できる。また、
本実施形態においては、コントロールゲート１１から突
起部８aへの電界の集中は、第１の実施形態に比較する
と若干弱いものとなると考えられるが、十分に確保する
ことができる。
【００２９】３つの実施形態全てにおいて、コントロー
ルゲート１１の突起部８aに対する被覆は、工程２にお
ける第１の導電膜３のエッチング量と、工程５における
第２の絶縁膜４のエッチング量を調整することで容易に
変更することができる。３つの実施形態全てにおいて、
突起部８aの大きさは工程１における第２の絶縁膜４の
厚さと工程２における第１の導電膜のエッチングの量と
を調整することで容易に変更することができる。
ルゲート１１の突起部８aに対する被覆は、工程２にお
ける第１の導電膜３のエッチング量と、工程５における
第２の絶縁膜４のエッチング量を調整することで容易に
変更することができる。３つの実施形態全てにおいて、
突起部８aの大きさは工程１における第２の絶縁膜４の
厚さと工程２における第１の導電膜のエッチングの量と
を調整することで容易に変更することができる。
【００３０】３つの実施形態全てにおいて、工程２にお
ける第１の導電膜３のエッチングを行わなくても、以降
同様にEEPOMを製造することができる。即ち、請求項の
「所定の厚さ」には、厚さが０である場合も含む。この
場合、それぞれの実施形態よりもさらに少ない工程数で
製造することができるが、例えば実施形態１の工程６に
おいてフローティングゲートを形成する際に除去しなけ
ればならない導電膜が厚いため、突起部８aの大きさが
制御しにくい、という問題が生じる。
ける第１の導電膜３のエッチングを行わなくても、以降
同様にEEPOMを製造することができる。即ち、請求項の
「所定の厚さ」には、厚さが０である場合も含む。この
場合、それぞれの実施形態よりもさらに少ない工程数で
製造することができるが、例えば実施形態１の工程６に
おいてフローティングゲートを形成する際に除去しなけ
ればならない導電膜が厚いため、突起部８aの大きさが
制御しにくい、という問題が生じる。
【００３１】３つの実施形態全てにおいて、工程２にお
ける第１の導電膜３を第１の絶縁膜２が露出するまで行
っても、以降同様にEEPROMを製造することができる。即
ち、請求項の「所定の厚さ」には、膜厚全てである場合
も含む。この場合、それぞれの実施形態よりもさらに少
ない工程数で製造することができるが、工程２で第１の
絶縁膜２が露出してしまうため、他の膜をエッチングす
る際に同時にエッチングされてしまう、という問題が生
じる。
ける第１の導電膜３を第１の絶縁膜２が露出するまで行
っても、以降同様にEEPROMを製造することができる。即
ち、請求項の「所定の厚さ」には、膜厚全てである場合
も含む。この場合、それぞれの実施形態よりもさらに少
ない工程数で製造することができるが、工程２で第１の
絶縁膜２が露出してしまうため、他の膜をエッチングす
る際に同時にエッチングされてしまう、という問題が生
じる。
【００３２】以上において、導電膜の一例としてドープ
ドポリシリコンを挙げて説明したが、ドープドポリシリ
コンに限らず、例えば、ドープドアモルファスシリコン
でも良く、タングステンシリサイドなどの高融点金属と
シリコンの二層構造のいわゆるポリサイドでも良く、そ
の他の導電物質でも良い。以上において、絶縁膜の一例
として、SiO2膜を挙げて説明したが、SiO2膜に限らず、
シリコン窒化膜、SiON、その他の絶縁物質でも良い。
ドポリシリコンを挙げて説明したが、ドープドポリシリ
コンに限らず、例えば、ドープドアモルファスシリコン
でも良く、タングステンシリサイドなどの高融点金属と
シリコンの二層構造のいわゆるポリサイドでも良く、そ
の他の導電物質でも良い。以上において、絶縁膜の一例
として、SiO2膜を挙げて説明したが、SiO2膜に限らず、
シリコン窒化膜、SiON、その他の絶縁物質でも良い。
【００３３】
【発明の効果】以上詳述したように本発明によれば、優
れたデータ消去特性を有するスプリットゲート型フラッ
シュEEPROMセルを備えた不揮発性半導体記憶装置の簡単
かつ容易な製造方法を提供することができる。
れたデータ消去特性を有するスプリットゲート型フラッ
シュEEPROMセルを備えた不揮発性半導体記憶装置の簡単
かつ容易な製造方法を提供することができる。
【図１】本発明の第１の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図２】本発明の第１の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図３】本発明の第１の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図４】本発明の第２の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図５】本発明の第１及び第２の実施形態の製造方法に
よって製造されるEEPROMセルの概略断面図である。
よって製造されるEEPROMセルの概略断面図である。
【図６】図５のEEPROMセルの動作を説明するための概略
断面図である。
断面図である。
【図７】本発明の第３の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図８】本発明の第３の実施形態の製造方法によって製
造されるEEPROMセルの概略断面図である。
造されるEEPROMセルの概略断面図である。
【図９】従来例の概略断面図である。
【図１０】従来例の製造方法を説明するための概略断面
図である。
図である。
Claims (4)
- 【請求項１】 半導体基板上に第１の絶縁膜、第１の導
電膜、第２の絶縁膜を順次形成する工程と、フローティ
ングゲートに対応する部分を残して、前記第２の絶縁膜
をエッチングし、前記第１の導電膜を所定の厚さエッチ
ングする工程と、全面に第２の導電膜を形成し、該第２
の導電膜の全面をエッチングし、サイドウォールを形成
する工程と、前記第２の絶縁膜を所定の厚さエッチング
する工程と、前記第２の絶縁膜をマスクとして前記第１
の導電膜及びサイドウォールをエッチングして、フロー
ティングゲートを形成する工程と、全面に第３の絶縁膜
を形成する工程と、全面に第３の導電膜を形成し、該第
３の導電膜をエッチングしてコントロールゲートを形成
する工程と、前記半導体基板上にソース領域及びドレイ
ン領域を形成する工程とを備えたことを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上に第１の絶縁膜、第１の導
電膜、第２の絶縁膜を順次形成する工程と、フローティ
ングゲートに対応する部分を残して、前記第２の絶縁膜
をエッチングし、前記第１の導電膜を所定の厚さエッチ
ングする工程と、全面に第２の導電膜を形成する工程
と、前記第１の導電膜及び前記第２の導電膜の全面をエ
ッチングし、フローティングゲートを形成する工程と、
前記フローティングゲートをマスクとして、前記第２の
絶縁膜を所定の厚さエッチングするとともに、前記第１
の絶縁膜をエッチングする工程と、全面に第３の絶縁膜
を形成する工程と、全面に第３の導電膜を形成し、該第
３の導電膜をエッチングしてコントロールゲートを形成
する工程と、前記半導体基板上にソース領域及びドレイ
ン領域を形成する工程とを備えたことを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項３】 請求項１に記載の半導体記憶装置の製造
方法において、前記第２の絶縁膜を所定の厚さエッチン
グする工程では、前記サイドウォールの上端までエッチ
ングすることを特徴とする半導体記憶装置の製造方法。 - 【請求項４】 請求項２に記載の半導体記憶装置の製造
方法において、前記第２の絶縁膜を所定の厚さエッチン
グする工程では、前記フローティングゲートの上端まで
エッチングすることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372897A JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372897A JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126617A true JPH1126617A (ja) | 1999-01-29 |
| JP3439073B2 JP3439073B2 (ja) | 2003-08-25 |
Family
ID=16140935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18372897A Expired - Fee Related JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439073B2 (ja) |
-
1997
- 1997-07-09 JP JP18372897A patent/JP3439073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439073B2 (ja) | 2003-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |