JPH11261404A - リテラル回路及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 より少ない素子数及びより少ないプロセス工
程でより集積度の高い多値論理回路用のリテラル回路を
提供する。 【解決手段】負性抵抗特性を有する第１の負性抵抗素子
Ｎ１と制御電極を有する第２の負性抵抗素子Ｎ２との直
列接続からなる直列部１０と、制御電極を有する第３の
負性抵抗素子Ｎ３と第４の負性抵抗素子Ｎ４との並列接
続からなる並列部１１とを直列接続した構造を有する。
この直列部１０と並列部１１との接続点から出力を取
り、第２及び第３の負性抵抗素子Ｎ２とＮ３の制御電極
に共通に多値の入力を供給する。振動電圧ＶＤＤ を印
加することにより、選択された入力の時だけに所望の出
力を取り出せる多値のリテラル回路動作が行われる。全
ての素子が類似の構造を持つため、作製プロセスが容易
であり、高集積化に適する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多値論理回路に関するも
のであり、負性抵抗特性を有する負性抵抗ダイオードや
負性抵抗トランジスタを用いて少ない素子数で容易に作
製することができるリテラル回路に関する。

【０００２】

【従来の技術】多値論理回路は２値論理回路に比べて少
ない素子数で回路を構成できるため、２値論理回路で問
題となっている複雑な配線や発熱の問題が解決できるも
のとして期待されている。これまで多値論理回路を従来
の素子である電界効果トランジスタ（ＭＯＳＦＥＴ）や
バイポーラトランジスタで構成することが試みられてき
たが、最近、素子数をさらに低減させることができる負
性抵抗素子を用いた多値論理回路が提案されている。

【０００３】多値論理回路の基本となるリテラル回路に
ついては、例えば、和保らによりエレクトロン・デバイ
ス・レターズ（T. Waho, K.J. Chen and M. Yamamoto,
“Anovel multiple-valued logic gate using resonant
tunneling devices,” IEEE Electron Device Letter
s, Vol. 17, No. 5, pp. 223-225, 1996. ）に記載され
ている。この回路は、負性抵抗特性を有する共鳴トンネ
ルダイオード（ＲＴＤ）と高電子移動度トランジスタ
（ＨＥＭＴ）との組み合わせからなるものであり、たっ
た5 つの素子で３値のリテラル回路を実現している。

【０００４】図７は共鳴トンネルダイオード（ＲＴＤ）
と高電子移動度トランジスタ（ＨＥＭＴ）とを用いた従
来のリテラル回路の回路図である。第１の共鳴トンネル
ダイオードＮＤ１と第２の共鳴トンネルダイオードＮＤ
２と第３の共鳴トンネルダイオードＮＤ３とが直列に接
続されており、さらに、第１の共鳴トンネルダイオード
ＮＤ１は電源電圧ＶＤＤと接続され、第３の共鳴トンネ
ルダイオードＮＤ３は接地されている。第２の共鳴トン
ネルダイオードＮＤ２と第３の共鳴トンネルダイオード
ＮＤ３にはそれぞれ第１の高電子移動度トランジスタＴ
１と第２の高電子移動度トランジスタＴ２が並列に接続
されており、第１の高電子移動度トランジスタＴ１と第
２の高電子移動度トランジスタＴ２の各ゲートに共通の
多値の入力ＩＮが与えられる。出力ＯＵＴは第２の共鳴
トンネルダイオードＮＤ２と第３の共鳴トンネルダイオ
ードＮＤ３との接続点から取られている。

【０００５】並列に接続されている第２の共鳴トンネル
ダイオードＮＤ２及び第１の高電子移動度トランジスタ
Ｔ１は負性抵抗特性を有する第１のトランジスタＮＴ１
と等価である。同様に、並列に接続されている第３の共
鳴トンネルダイオードＮＤ３及び第２の高電子移動度ト
ランジスタＴ２は負性抵抗特性を有する第２のトランジ
スタＮＴ２と等価である。

【０００６】図８はこの等価的な負性抵抗特性を有する
トランジスタの模式的な電流−電圧特性を示す。この特
性図に示すように、トランジスタ（ＨＥＭＴ）のゲート
電圧を変化させることにより、負性抵抗特性のピーク電
流やバレー電流の大きさを変えることができる。図７に
示した回路の３値リテラル回路としての動作を以下に説
明する。なお、電源電圧ＶＤＤとしては振動電圧を用
い、この振動電圧は、３つの共鳴トンネルダイオードＮ
Ｄ１、ＮＤ２、ＮＤ３の各ピーク電圧の和よりも少し大
きな電圧を振幅として有するするものとし、さらに、回
路の入力電圧と、第１の共鳴トンネルダイオードＮＤ
１、第１の負性抵抗トランジスタＮＴ１及び第２の負性
抵抗トランジスタＮＴ２のピーク電流との関係は図９の
ような関係になっているものとする。

【０００７】図９において、Ｉｐ１、Ｉｐ２、Ｉｐ３は
入力電圧０Ｖにおける第１の共鳴トンネルダイオードＮ
Ｄ１、第１の負性抵抗トランジスタＮＴ１及び第２の負
性抵抗トランジスタＮＴ２のピーク電流値、Ｖ１は第１
及び第２の負性抵抗トランジスタＮＴ１とＮＴ２のピー
ク電流値が一致するときの入力電圧、Ｖ２は第１の共鳴
トンネルダイオードＮＤ１と第２の負性抵抗トランジス
タＮＴ２のピーク電流値が一致するときの入力電圧であ
る。

【０００８】ここで、Ｉｐ１＞Ｉｐ３＞Ｉｐ２の関係は
各共鳴トンネルダイオードＮＤ１、ＮＤ２、ＮＤ３の素
子面積を変えることにより実現でき、また、第１の共鳴
トンネルダイオードＮＤ１並びに第１及び第２の負性抵
抗トランジスタＮＴ１、ＮＴ２の電流−電圧特性を示す
各直線の傾きは、第１の高電子移動度トランジスタＴ１
と第２の高電子移動度トランジスタＴ２のゲート幅を変
えることにより容易に変えることができる。

【０００９】初めに、入力電圧が０ＶからＶ１までの範
囲にある場合を考える。この範囲では、等価的な第１の
負性抵抗トランジスタＮＴ１のピーク電流値が第１の共
鳴トンネルダイオードＮＤ１や第２の負性抵抗トランジ
スタＮＴ２のピーク電流値よりも小さくなっている。こ
こで、振動的な電源電圧ＶＤＤが０Ｖから最大値Ｖｍａ
ｘまで増加していく過程を考える。初めのうちは電圧が
各負性抵抗素子ＮＤ１、ＮＴ１、ＮＴ２に分配される
が、第１の負性抵抗トランジスタＮＴ１にピーク電圧を
越える電圧が印加されると、第１の負性抵抗トランジス
タＮＴ１はバレー状態へと移っていく。このとき、電流
が減るので、第１の共鳴トンネルダイオードＮＤ１及び
第２の負性抵抗トランジスタＮＴ２の両端の電圧は減少
していく。

【００１０】この結果、電源電圧ＶＤＤのほとんどの電
圧はバレー状態になった第１の負性抵抗トランジスタＮ
Ｔ１に印加されるようになり、第１の共鳴トンネルダイ
オードＮＤ１や第２の負性抵抗トランジスタＮＴ２には
電圧がほとんどかからないようになる。このため、出力
ＯＵＴは低電圧状態となる。この状態は電源電圧ＶＤＤ
が最大値Ｖｍａｘを維持している間は保持される。

【００１１】次に、入力電圧がＶ１からＶ２までの間の
範囲の値をとる場合を考える。この場合には第２の負性
抵抗トランジスタＮＴ２のピーク電流値が第１の共鳴ト
ンネルダイオードＮＤ１や第１の負性抵抗トランジスタ
ＮＴ１のピーク電流値に比べて小さくなっているため、
先の場合と同様に、電源電圧ＶＤＤが０ＶからＶｍａｘ
まで増加する過程において、ほとんどの電源電圧ＶＤＤ
が第２の負性抵抗トランジスタＮＴ２にかかるようにな
る。このため、出力ＯＵＴは高電圧状態となる。

【００１２】最後に、入力電圧がＶ２以上になる場合を
考える。この場合には、第１の共鳴トンネルダイオード
ＮＤ１のピーク電流値が第１及び第２の負性抵抗トラン
ジスタＮＴ１及びＮＴ２のピーク電流値に比べて小さく
なっているため、先の場合と同様に、電源電圧ＶＤＤが
０ＶからＶｍａｘまで増加する過程において、ほとんど
の電源電圧ＶＤＤが第１の共鳴トンネルダイオードＮＤ
１に印加されるようになる。このため、出力ＯＵＴは低
電圧状態となる。

【００１３】以上述べたように、図７に示した回路は入
力電圧がＶ１からＶ２までの間の値をとる場合のみ、高
電圧状態の出力を発する。すなわち、この回路はある範
囲の入力の時にだけ、出力が高電圧状態となるようなリ
テラル回路の動作を示していることがわかる。ここで、
入力電圧が０ＶからＶ１の範囲を「０」、Ｖ１からＶ２
の範囲を「１」、Ｖ２以上を「２」とすると、図７に示
した回路は、入力が「１」を選択する３値のリテラル回
路となっていることがわかる。

【００１４】また、各共鳴トンネルダイオードＮＤ１、
ＮＤ２、ＮＤ３の面積や各高電子移動度トランジスタＴ
１、Ｔ２のゲート幅を調節することにより、入力が
「０」又は「２」を選択するようにもできるため、この
回路が３値のリテラル回路となっていることがわかる。

【００１５】

【発明が解決しようとする課題】以上のように、共鳴ト
ンネルダイオードと高電子移動度トランジスタとを用い
た従来のリテラル回路は、共鳴トンネルダイオードの負
性抵抗特性を利用した機能動作により、それまでのトラ
ンジスタだけの回路よりも少ない素子数で構成すること
ができる。

【００１６】しかしながら、図７に示した従来のリテラ
ル回路においては、全く異なった構造を有する共鳴トン
ネルダイオードと高電子移動度トランジスタとを集積化
する必要があるため、その製造プロセスが長くなった
り、あるいは、複雑になるという問題があった。図７に
示したリテラル回路以外にも多くのリテラル回路が提案
されている。

【００１７】例えば、特開昭６１−１７６２１０号公報
は、信号源と出力端子との間に接続されたウインドウ・
オン・スイッチと、入力電流と第１及び第２のしきい値
を表す電流とを比較して、入力電流の値がこれら二つの
しきい値の間にあるときに、ウインドウ・オン・スイッ
チをオンにする比較回路とを備えたリテラル回路を開示
している。

【００１８】また、特開平７−１４６７８０号公報は、
基数Ｍ値又はＮ語で表される第１及び第２の数の和を計
算する装置であって、負性差動抵抗装置を有する多値論
理加算器を開示している。この多値論理加算器において
は、正デジット基数Ｍ値又はＮ語で表される２つの数が
対応するデジットを加算する２入力加算回路により加算
され、次いで、和デジットは値域７多値/ ２値コンバー
タ回路により２進表現に分解され、さらに、３入力加算
回路がこの２進表現の適切なビットを加算して、２つの
数の和に等しい値を有する正デジット基数２値あるいは
４語のデジットが計算される。

【００１９】また、特開平９−４６２２０号公報は、二
端子間で微分負性抵抗特性を有する電圧・電流特性を示
すＱ個 (Ｑ＝Ｍ＋Ｎ、Ｍは１以上の整数、Ｎは２以上の
整数) の半導体素子が直列に接続されている直列接続回
路を有し、その直列接続回路から順次とったＭ個の半導
体素子が二端子半導体素子からなり、残りのＮ個の半導
体素子が制御端子を有する三端子半導体素子からなるも
のである多値論理回路を開示している。

【００２０】しかしながら、これらの公報に開示されて
いるリテラル回路は何れも多数の素子や複雑な回路構成
を必要とするものであり、図７に示した従来のリテラル
回路と同様の問題を包含するものである。本発明はこの
ような従来のリテラル回路の問題点に鑑みてなされたも
のであり、より少ない数の素子からなり、より簡略化さ
れたプロセス工程で製造することができるリテラル回路
を提供することを目的とする。

【００２１】

【課題を解決するための手段及び作用】本発明のうち、
請求項１は、制御電極を有しない第１の負性抵抗素子と
制御電極を有する第２の負性抵抗素子との直列接続から
なる直列部と、制御電極を有する第３の負性抵抗素子と
制御電極を有しない第４の負性抵抗素子との並列接続か
らなる並列部と、からなり、直列部と並列部とは直列に
接続されており、直列部と並列部との接続点から出力を
取り、第２の負性抵抗素子及び第３の負性抵抗素子の各
制御電極に共通に入力を供給することを特徴とするリテ
ラル回路を提供する。

【００２２】請求項１に係るリテラル回路は計４個の負
性抵抗素子から構成される。例えば、図７に示した従来
のリテラル回路は５個の素子（第１、第２及び第３の共
鳴トンネルダイオードと第１及び第２の高電子移動度ト
ランジスタ）から構成されており、請求項１に係るリテ
ラル回路は従来のリテラル回路よりも少ない数の素子で
構成することが可能である。

【００２３】さらに、このリテラル回路においては、全
ての素子が負性抵抗特性を有するトランジスタ構造を基
本としている。すなわち、全ての素子が同一、または、
少なくとも類似の構造を有している。このため、本リテ
ラル回路は、多くの異なる種類の素子から構成されてい
た従来のリテラル回路と比較して、より少ないプロセス
数で作製することができる。

【００２４】第１及び第４の負性抵抗素子は、例えば、
請求項２に記載されているように、負性抵抗ダイオード
で構成することかできる。第１及び第４の負性抵抗素子
は、請求項３に記載されているように、ゲートがソース
又はドレインに接続された負性抵抗トランジスタとして
構成することができる。

【００２５】この請求項３に係るリテラル回路において
は、ゲートを有する負性抵抗トランジスタが用いられる
が、この負性抵抗トランジスタのゲートはソース又はド
レインに接続されているため、実効的に負性抵抗ダイオ
ードとして機能する。このため、本リテラル回路におい
ては、回路を構成する全ての素子が同一構造を有するこ
とになるため、より少ないプロセス数で本リテラル回路
を製造することが可能になる。

【００２６】請求項４は、第１及び第４の負性抵抗素子
が負性抵抗トランジスタからなり、該負性抵抗トランジ
スタのそれぞれのゲートに制御電圧を印加する電源をさ
らに備えるリテラル回路を提供する。負性抵抗トランジ
スタからなる第１及び第４の負性抵抗素子の各ゲートに
制御電圧を印加することにより、各トランジスタのピー
ク電流を制御することができるため、図７に示したピー
ク電流値Ｉｐ１及びＩｐ３の値を自在に変更することが
できる。このため、請求項４に係るリテラル回路は、多
値の入力を供給することにより、出力として取り出す値
を自在に選択することができるプログラマブルなリテラ
ル回路として構成することができる。

【００２７】請求項５は、直流電圧源と、該直流電圧源
と直列部との間に直列に接続された、電流を遮断するこ
とができるトランジスタと、をさらに備えるリテラル回
路を提供する。このリテラル回路においては、電源とし
て直流電圧源を用いるが、この直流電圧源に接続されて
いるトランジスタが電流を遮断する機能を有しているの
で、結局は、リテラル回路全体に振動電圧を印加するの
と同様の効果を与えることになる。

【００２８】あるいは、請求項６に記載されているよう
に、リテラル回路は、一定電圧を供給する電圧源と、該
電圧源と直列部との間に直列に接続された電流制御トラ
ンジスタと、該電流制御トランジスタにクロックを入力
するクロック発生源とから構成することもできる。この
リテラル回路も、請求項５に係るリテラル回路と同様
に、振動電圧源を用いるものではないが、クロック入力
により、電流制御トランジスタが該電流制御トランジス
タを流れる電流を増減するため、リテラル回路全体に振
動電圧を与えるのと同様の効果を得ることができる。特
に、本リテラル回路においては、電力の小さなクロック
を電流制御トランジスタに供給するだけで振動電圧を回
路全体に印加するのと同様の効果を得ることができるた
め、大電力の振動電圧を回路全体に供給する必要があっ
た従来のリテラル回路と比較して、消費電力を減らすこ
とができるとともに、電源回路の設計が容易になる。

【００２９】請求項７に記載されているように、リテラ
ル回路は、振動電圧源をさらに備え、該振動電圧源から
供給される振動電圧の振幅は、第１、第２及び第３の負
性抵抗素子の各ピーク電圧の和よりも大きいものである
ことが好ましい。また、請求項１乃至４に係るリテラル
回路は、請求項８に記載されているように、半絶縁基板
上にバッファ層、サブバッファ層、ソース・ドレイン層
及びブロック層を形成する第一の過程と、ソース及びド
レインとなる領域以外のソース・ドレイン層及びブロッ
ク層を除去する第二の過程と、チャネル層、ゲート絶縁
層及びゲート層を形成する第三の過程と、ゲートとなる
領域以外のチャネル層、ゲート絶縁層及びゲート層を除
去する第四の過程と、絶縁膜を形成する第五の過程と、
ソース、ゲート及びドレインの各領域に達するコンタク
トホールを絶縁膜に形成する第六の過程と、コンタクト
ホール上に配線層を形成する第七の過程と、からなる方
法により製造することができる。

【００３０】

【発明の実施の形態】以下、本発明に係るリテラル回路
の実施の形態を図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施形態に
係るリテラル回路の回路図である。第１の実施形態に係
るリテラル回路は、ゲートを有しない負性抵抗トランジ
スタからなる第１の負性抵抗素子Ｎ１と、入力ゲートを
有する負性抵抗トランジスタからなる第２の負性抵抗素
子Ｎ２とを直列に接続した直列部１０と、入力ゲートを
有する負性抵抗トランジスタからなる第３の負性抵抗素
子Ｎ３と、ゲートを有しない負性抵抗トランジスタから
なる第４の負性抵抗素子Ｎ４とを並列に接続した並列部
１１とを備えている。直列部１０と並列部１１とは直列
に接続されている。

【００３１】第１の負性抵抗素子Ｎ１は振動電圧を供給
する電源電圧ＶＤＤと接続され、第３の負性抵抗素子Ｎ
３及び第４の負性抵抗素子Ｎ４はともに接地されてい
る。第２の負性抵抗素子Ｎ２及び第３の負性抵抗素子Ｎ
３の各ゲートには共通に多値の入力ＩＮが供給される。
出力ＯＵＴは直列部１０と並列部１１との接続点から取
られる。

【００３２】本実施形態に係るリテラル回路の動作につ
いて、第１の負性抵抗素子Ｎ１にゲート電極のないソー
ス・ドレイン対称構造表面トンネルトランジスタ(Symme
tricSurface Tunnel Transistor, S-STT)、第２の負性
抵抗素子Ｎ２にゲート電極を有するソース・ドレイン対
称構造表面トンネルトランジスタ、第３の負性抵抗素子
Ｎ３にゲート電極を有するソース・ドレイン対称構造表
面トンネルトランジスタ、第４の負性抵抗素子Ｎ４にゲ
ート電極のないソース・ドレイン対称構造表面トンネル
トランジスタを用いた場合を例にとって説明する。

【００３３】表面トンネルトランジスタ(Surface Tunne
l Transistor, STT)は、ゲート電極により、ｐ⁺ ／ｎ⁺
バンド間のトンネル接合に流れるトンネル電流を制御す
る素子であり、そのトランジスタ特性として、図８に示
したような負性抵抗特性を示す。この素子の構造や特性
については、馬場らにより第22回化合物半導体国際シン
ポジウム(T. Baba and T. Uemura: 22nd Int. Symp. Co
mpound Semiconductors, Cheju Island, Korea, 1995.)
で詳しく述べられている。

【００３４】本実施形態に係るリテラル回路において
も、従来のリテラル回路と同様に、電源ＶＤＤには振動
電圧を用い、この振動電圧の振幅は負性抵抗素子Ｎ１、
Ｎ２、Ｎ３の３つの共鳴トンネルダイオードＲＴＤのピ
ーク電圧の和よりも少し大きな電圧とする。図９と同様
にしてリテラル回路動作を行わせるために、各負性抵抗
素子Ｎ１、Ｎ２、Ｎ３、Ｎ４のゲート幅Ｗ１、Ｗ２、Ｗ
３、Ｗ４を以下のような条件にしておく。

【００３５】Ｗ１＞Ｗ３＋Ｗ４＞Ｗ２ Ｗ２＞Ｗ３ このような条件の下で適当な数値を選ぶことにより、第
１の負性抵抗素子Ｎ１を図７に示した第１の共鳴トンネ
ルダイオードＮＤ１、第２の負性抵抗素子Ｎ２を図７に
示した第１の負性抵抗トランジスタＮＴ１、第３の負性
抵抗素子Ｎ３及び第４の負性抵抗素子Ｎ４を第２の負性
抵抗トランジスタＮＴ２に対応させて、図９に示したよ
うな関係を作ることができる。従って、本実施形態に係
るリテラル回路の動作は図７に示した従来のリテラル回
路と同様に説明することができる。

【００３６】最初に、入力電圧が0VからV1までの場合に
は、第２の負性抵抗素子Ｎ２のピーク電流値が第１の負
性抵抗素子Ｎ１のピーク電流値や、第３及び第４の負性
抵抗素子Ｎ３及びＮ４のピーク電流値の和に比べて小さ
くなっているため、電源電圧ＶＤＤが０ＶからＶｍａｘ
まで増加する過程において、ほとんどの電源電圧ＶＤＤ
が第２の負性抵抗素子Ｎ２に印加されるようになり、出
力ＯＵＴは低電圧状態となる。

【００３７】次に、入力電圧がＶ１からＶ２までの間の
値をとる場合には、第３及び第４の負性抵抗素子Ｎ３及
びＮ４のピーク電流値の和が第１の負性抵抗素子Ｎ１や
第２の負性抵抗素子Ｎ２の各ピーク電流値に比べて小さ
くなっているため、電源電圧ＶＤＤが０ＶからＶｍａｘ
まで増加する過程においては、ほとんどの電源電圧ＶＤ
Ｄが第３及び第４の負性抵抗素子Ｎ３及びＮ４に印加さ
れるようになり、出力ＯＵＴは高電圧状態となる。

【００３８】最後に、入力電圧がＶ２以上になる場合に
は、第１の負性抵抗素子Ｎ１のピーク電流値が第２の負
性抵抗素子Ｎ２のピーク電流値や、第３及び第４の負性
抵抗素子Ｎ３とＮ４のピーク電流値の和に比べて小さく
なっているため、出力ＯＵＴは再び低電圧状態となる。
以上述べたように、本実施形態に係るリテラル回路は、
図７に示した従来のリテラル回路と同様に、多値の入力
のうち、ある範囲の入力の時にだけ、出力が高電圧状態
となるようなリテラル回路の動作を示していることがわ
かる。

【００３９】ここで、本実施形態に係るリテラル回路と
図７に示した従来のリテラル回路との相違点を考察する
と、回路を構成する素子が異なることは当然として、本
実施形態において用いる素子の個数が従来のリテラル回
路よりも１つ少なくなっていることがわかる。すなわ
ち、本実施形態に係るリテラル回路が４個の負性抵抗素
子から構成されるものであるのに対して、図７に示した
従来のリテラル回路は５個の素子（第１、第２及び第３
の共鳴トンネルダイオードＮＤ１、ＮＤ２、ＮＤ３と第
１及び第２の高電子移動度トランジスタＴ１、Ｔ２）か
ら構成されている。このため、本実施形態に係るリテラ
ル回路によれば、作製プロセスを簡略化することができ
るとともに、配線を減らすこともできる。従って、従来
のリテラル回路よりも高集積化することができる。

【００４０】次に、本発明の第１の実施形態に係るリテ
ラル回路の製造方法について、半導体材料としてＩｎＰ
基板に格子整合するＩｎＧａＡｓ／ＩｎＡｌＡｓを用い
た場合を例として、図２及び図３を参照して、説明す
る。まず、図２（Ａ）に示すように、半絶縁性ＩｎＰ基
板２１上に厚さ５００ｎｍのｉ−ＩｎＡｌＡｓバッファ
層２２、厚さ５０ｎｍのｉ−ＩｎＧａＡｓサブバッファ
層２３、厚さ２０ｎｍのＢｅドープのｐ⁺ −ＩｎＧａＡ
ｓ（Ｂｅ＝１×１０ ²⁰ｃｍ^-3）ソース・ドレイン層２４
及び厚さ３０ｎｍのｉ−ＩｎＧａＡｓブロック層２５を
ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘ
ｙ）法により成長した。

【００４１】次に、第１のフォトマスク５１を用いて、
図２（Ｂ）に示すように、ソース及びドレインとなる領
域以外のｉ−ＩｎＧａＡｓブロック層２５／ｐ⁺ −Ｉｎ
ＧａＡｓソース・ドレイン層２４をエッチングにより除
去した。その後、図２（Ｃ）に示すように、ＭＢＥ再成
長により、厚さ１４ｎｍのＳｉドープのｎ⁺ −ＩｎＧａ
Ａｓ（Ｓｉ＝１×１０¹⁹ｃｍ^-3）チャネル層２６、厚さ
５０ｎｍのｉ−ＩｎＡｌＡｓゲート絶縁層２７及び厚さ
２０ｎｍのＢｅドープのｐ⁺ −ＩｎＧａＡｓ（Ｂｅ＝１
×１０²⁰ｃｍ^-3）ゲート層２８を形成した。

【００４２】次に、第２のフォトマスク５２を用いて、
ゲート領域以外のチャネル層２６、ゲート絶縁層２７及
びゲート層２８をｉ−ＩｎＧａＡｓブロック層２５まで
エッチングして除去した。さらに、図２（Ｄ）に示すよ
うに、第３のフォトマスク５３を用いて、素子領域以外
のｉ−ＩｎＧａＡｓサブバッファ層２３及びｉ−ＩｎＧ
ａＡｓバッファ層２２をエッチングした。

【００４３】次いで、図３（Ｅ）に示すように、ＳｉＯ
₂ 絶縁膜２９を堆積した後、図３（Ｆ）に示すように、
第４のフォトマスク５４をＳｉＯ₂ 絶縁膜２９上に形成
する。この第４のフォトマスク５４を用いて、ＳｉＯ₂
絶縁膜２９に穴をあけ、ソース、ゲート、ドレイン領域
に通じるコンタクト・ホール３０を形成した。このと
き、ゲートを必要としない第１の負性抵抗素子Ｎ１及び
第４の負性抵抗素子Ｎ４には、ゲート領域に通じるコン
タクト・ホールは開けなかった。

【００４４】最後に、図３（Ｇ）に示すように、回路の
配線を書き込んである第５のフォトマスク（図示せず）
を用いて、リフトオフ法により、Ｃｒ／Ａｕによる配線
層３１を各コンタクト・ホール３０上に形成し、ソー
ス、ゲート、ドレイン領域と接続させる。以上のように
して、図３（Ｇ）に示すような本実施形態に係るリテラ
ル回路を完成させた。このように、本実施形態に係るリ
テラル回路は５枚のフォトマスクだけで作製することが
できる。なお、第１、第２、第３及び第４負性抵抗トラ
ンジスタＮ１, Ｎ２, Ｎ３, Ｎ４のゲート幅はそれぞれ
５０μｍ、３０μｍ、１５μｍ、２５μｍであった。

【００４５】作製したリテラル回路に対し、電源電圧Ｖ
ＤＤとして０Ｖから１Ｖの範囲の振動電圧、入力ＩＮに
０Ｖ，０．３Ｖ，０．６Ｖの３値の電圧を加えたとこ
ろ、０．２Ｖ，０．８Ｖ，０．２Ｖの出力ＯＵＴが得ら
れ、正常な３値リテラル回路動作が確認された。 （第２の実施形態）図４は本発明の第２の実施形態に係
るリテラル回路の回路図である。

【００４６】本実施形態に係るリテラル回路は第１及び
第４の負性抵抗素子Ｎ１及びＮ４の構造に関して第１の
実施形態に係るリテラル回路と相違している。その他の
構造は第１の実施形態と同様である。本実施形態に係る
リテラル回路における第１及び第４の負性抵抗素子Ｎ１
及びＮ４は、第１の実施形態における第１及び第４の負
性抵抗素子Ｎ１及びＮ４とは異なり、ゲートを有する負
性抵抗トランジスタから構成されている。さらに、第１
及び第４の負性抵抗素子Ｎ１及びＮ４の各ゲートはソー
ス又はドレインに接続されている。このため、これらの
第１及び第４の負性抵抗素子Ｎ１及びＮ４は実効的に負
性抵抗ダイオードとして働く。

【００４７】このように、本実施形態に係るリテラル回
路においては、回路を構成する全ての素子が同一構造を
有するため、第１の実施形態に係るリテラル回路に比べ
て素子設計がさらに容易になる。また、表面トンネルト
ランジスタ構造のように表面の状態に敏感な素子を用い
る場合には、ダイオード構造よりも、ゲート電極がトン
ネル接合を覆うようなトランジスタ構造を用いた方が素
子の安定性を高めることができる。

【００４８】この第２の実施形態における素子設計の条
件及び回路動作は第１の実施形態と同様である。第１の
実施形態と同様に、第１乃至第４の各負性抵抗素子を表
面トンネルトランジスタから構成し、第１の実施形態と
同じ材料及び同じプロセスを用いて、第２の実施形態に
係るリテラル回路を作製した結果、第１の実施形態に係
るリテラル回路と同様に正常な３値リテラル回路動作を
得ることができた。 （第３の実施形態）図５は本発明の第３の実施形態に係
るリテラル回路の回路図である。

【００４９】本実施形態に係るリテラル回路が第１の実
施形態に係るリテラル回路と相違している点は、第１及
び第４の負性抵抗素子Ｎ１及びＮ４の構造に関する点
と、第１の実施形態には設けられていない電源を有して
いる点である。その他の構造は第１の実施形態と同様で
ある。本実施形態に係るリテラル回路における第１及び
第４の負性抵抗素子Ｎ１及びＮ４は、第２の実施形態に
おける第１及び第４の負性抵抗素子Ｎ１及びＮ４と同様
に、ゲートを有する負性抵抗トランジスタから構成され
ている。さらに、第１及び第４の負性抵抗素子Ｎ１及び
Ｎ４にはそれぞれ電源Ｂ１及びＢ４が接続されており、
電源Ｂ１及びＢ４は第１及び第４の負性抵抗素子Ｎ１及
びＮ４にそれぞれ制御電圧を供給する。

【００５０】この第３の実施形態に係るリテラル回路に
おいては、電源Ｂ１及びＢ４から供給される制御電圧に
より、第１及び第４の負性抵抗素子Ｎ１及びＮ４のピー
ク電流を制御できるため、図９におけるピーク電流値Ｉ
ｐ１及びＩｐ３の値を自在に変えることができる。この
ため、本実施形態に係るリテラル回路は、出力として取
り出す値を自由に選択することができるプログラマブル
なリテラル回路として動作をさせることができる。

【００５１】本実施形態に係るリテラル回路の動作につ
いて、第１の実施形態と同様に、負性抵抗素子Ｎ１乃至
Ｎ４として表面トンネルトランジスタを用いた場合を例
にとって説明する。まず、第１の実施形態の場合と同様
に、 Ｗ１＞Ｗ３＋Ｗ４＞Ｗ２ Ｗ２＞Ｗ３ となるように素子構造を設計しておく。このような条件
の下では、電源Ｂ１及びＢ４から供給される電圧を０Ｖ
程度とすることにより、図９に示すような特性を実現す
ることができ、本実施形態に係るリテラル回路は「１」
を選択するようなリテラル回路として動作する。

【００５２】一方、電源Ｂ１及びＢ４から供給される電
圧を適当な負の電圧とすることにより、本実施形態に係
るリテラル回路は「０」を選択するリテラル回路として
も動作する。この場合には、図９のＩｐ３＜Ｉｐ２、Ｉ
ｐ１＞Ｉｐ３ の条件と共に、第１の共鳴トンネルダイ
オードＮＤ１と第２の負性抵抗トランジスタＮＴ２に相
当する二つの直線が入力電圧Ｖ１において交差している
必要がある。

【００５３】さらに、電源Ｂ１及びＢ４から供給される
電圧を適当な正の電圧とすることにより、本実施形態に
係るリテラル回路は「２」を選択するリテラル回路とし
て動作する。この場合には、Ｉｐ１＞Ｉｐ３であるこ
と、入力電圧の範囲内において第１の共鳴トンネルダイ
オードＮＤ１と第２の負性抵抗トランジスタＮＴ２に相
当する二つの直線が交差しないこと、第１の負性抵抗ト
ランジスタＮＴ１と第２の負性抵抗トランジスタＮＴ２
に相当する二つの直線が入力電圧Ｖ２において交差して
いることが必要である。

【００５４】このように、第３の実施形態に係るリテラ
ル回路はプログラマブルなリテラル回路として動作する
ことがわかる。第１の実施形態と同じ材料及び同じプロ
セスを用いてこの第３の実施形態に係るリテラル回路を
作製した結果、プログラマブルな３値リテラル回路動作
を得ることができた。 （第４の実施例）図６は本発明の第４の実施形態に係る
リテラル回路の回路図である。

【００５５】本実施形態に係るリテラル回路は、図５に
示した第３の実施形態に係るリテラル回路の構造に加え
て、電源電圧ＶＤＤと第１の負性抵抗素子Ｎ１との間に
接続された電流制御トランジスタＣＴと、該電流制御ト
ランジスタＣＴにクロック入力ＣＬを与えるクロック入
力源と、を有している。本実施形態における電源電圧Ｖ
ＤＤは、これまでの実施形態に係るリテラル回路とは異
なり、振動電圧ではなく、一定の電圧である。電流制御
トランジスタＣＴはクロック入力ＣＬにより、該電流制
御トランジスタＣＴを流れる電流を大きく増減させるた
め、リテラル回路全体に振動電圧を加えるのと同様な効
果を与える。本実施形態に係るリテラル回路において
は、パワーの小さなクロック入力ＣＬを電流制御トラン
ジスタＣＴに分配するだけですむので、大電力の振動電
圧を回路全体に供給する必要がある従来のリテラル回路
に比べて、電源回路の設計が容易になる。

【００５６】この第４の実施形態に係るリテラル回路の
動作は、基本的には、図５に示した第３の実施形態に係
るリテラル回路と同様である。ただし、電流制御トラン
ジスタＣＴは十分大きな電流が流せるように、ゲート幅
を他の素子よりも十分大きくしておく必要がある。第１
の実施形態と同じ材料及び同じプロセスを用いて、この
第４の実施形態に係るリテラル回路を作製した結果、第
３の実施形態に係るリテラル回路と同様に、プログラマ
ブルな３値リテラル回路動作を得ることができた。

【００５７】以上の本発明の第１から第４の実施形態に
おいては、負性抵抗素子として表面トンネルトランジス
タを用いた例を示したが、ゲート電極による負性抵抗特
性の制御が可能であり、かつ、図９に示した特性と類似
の特性を有する他の負性抵抗素子を用いても良いことは
明らかである。また、本発明に係るリテラル回路と等価
の回路が書ける限り、馬場らにより多値論理回路国際会
議（T. Baba and T. Uemura: Proceedings of 27th In
t. Symp. Multiple-Valued Logic, Nova Scotia, Canad
a, pp. 41, 1997）で提案されている多重接合表面トン
ネルトランジスタ（Multiple Junction STT: MJ-STT)の
ように、複数のソース・ドレインを共通にしたり、ある
いは、ゲート電極を共通にすることによって、独立の負
性抵抗素子の組み合わせを用いることは必ずしも必要で
はないことは明らかである。

【００５８】さらに、上述の第１乃至第４の実施形態に
おいては、３値のリテラル回路動作しか示さなかった
が、本発明に係るリテラル回路は、素子パラメーターを
調整することにより、４値以上の多値のリテラル回路と
して動作できることも明らかである。なお、第１の実施
形態に係るリテラル回路における負性抵抗素子を構成す
る半導体材料としてＩｎＧａＡｓ／ＩｎＡｌＡｓ／Ｉｎ
Ｐのみを示したが、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，Ｇ
ａＡｓ，ＡｌＧａＡｓ，ＩｎＡｓ，ＧａＳｂ，ＧａＮ，
ＡｌＧａｎ，ＩｎＧａＮなどの他の半導体材料あるいは
金属／絶縁体の組み合わせをも負性抵抗素子の材料とし
て用いることができることも明らかである。

【００５９】

【発明の効果】本発明に係るリテラル回路によれば、従
来のリテラル回路と比較して、回路を構成する素子の数
と作製プロセス工程を少なくすることができ、より高集
積の多値論理回路を構成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るリテラル回路の
回路図である。

【図２】図１に示したリテラル回路の製造方法における
各過程を示す断面図である。

【図３】図１に示したリテラル回路の製造方法における
各過程を示す断面図である。

【図４】本発明の第２の実施形態に係るリテラル回路の
回路図である。

【図５】本発明の第３の実施形態に係るリテラル回路の
回路図である。

【図６】本発明の第４の実施形態に係るリテラル回路の
回路図である。

【図７】従来のリテラル回路の回路図である。

【図８】負性抵抗トランジスタの特性図である。

【図９】リテラル回路の入力電圧とピーク電流との関係
を示した動作説明図である。

【符号の説明】

Ｎ１ 第１の負性抵抗素子 Ｎ２ 第２の負性抵抗素子 Ｎ３ 第３の負性抵抗素子 Ｎ４ 第４の負性抵抗素子 ＩＮ 入力 ＯＵＴ 出力 ＶＤＤ 電源電圧 １０ 直列部 １１ 並列部 ２１ 半絶縁性ＩｎＰ基板 ２２ ｉ−ＩｎＡｌＡｓバッファ層 ２３ ｉ−ＩｎＧａＡｓサブバッファ層２３ ２４ ｐ⁺ −ＩｎＧａＡｓソース・ドレイン層 ２５ ｉ−ＩｎＧａＡｓブロック層 ２６ ｎ⁺ −ＩｎＧａＡｓチャネル層 ２７ ｉ−ＩｎＡｌＡｓゲート絶縁層 ２８ ｐ⁺ −ＩｎＧａＡｓゲート層 ２９ ＳｉＯ₂ 絶縁膜 ３０ コンタクト・ホール ３１ 配線層 ５１ 第１のフォトマスク ５２ 第２のフォトマスク ５３ 第３のフォトマスク ５４ 第４のフォトマスク Ｂ１ 第１の負性抵抗素子Ｎ１の制御電圧 Ｂ４ 第４の負性抵抗素子Ｎ４の制御電圧 ＣＴ 電流制御トランジスタ ＣＬ クロック入力 ＮＤ１ 第１の共鳴トンネルダイオード ＮＤ２ 第２の共鳴トンネルダイオード ＮＤ３ 第３の共鳴トンネルダイオード Ｔ１ 第１の高電子移動度トランジスタ Ｔ２ 第２の高電子移動度トランジスタ Ｉｐ１ 第１の共鳴トンネルダイオードのピーク電流
値 Ｉｐ２ 第２の共鳴トンネルダイオードのピーク電流
値 Ｉｐ３ 第３の共鳴トンネルダイオードのピーク電流
値

Claims (8)

【特許請求の範囲】
1. 【請求項１】 制御電極を有しない第１の負性抵抗素子
   と制御電極を有する第２の負性抵抗素子との直列接続か
   らなる直列部と、 制御電極を有する第３の負性抵抗素子と制御電極を有し
   ない第４の負性抵抗素子との並列接続からなる並列部
   と、からなり、 前記直列部と前記並列部とは直列に接続されており、前
   記直列部と前記並列部との接続点から出力を取り、前記
   第２の負性抵抗素子及び前記第３の負性抵抗素子の各制
   御電極に共通に入力を供給することを特徴とするリテラ
   ル回路。
2. 【請求項２】 前記第１及び第４の負性抵抗素子は負性
   抵抗ダイオードであることを特徴とする請求項１に記載
   のリテラル回路。
3. 【請求項３】 前記第１及び第４の負性抵抗素子は、ゲ
   ートがソース又はドレインに接続された負性抵抗トラン
   ジスタであることを特徴とする請求項１に記載のリテラ
   ル回路。
4. 【請求項４】 前記第１及び第４の負性抵抗素子は負性
   抵抗トランジスタからなり、該リテラル回路は、該負性
   抵抗トランジスタのそれぞれのゲートに制御電圧を印加
   する電源をさらに備えることを特徴とする請求項１に記
   載のリテラル回路。
5. 【請求項５】 直流電圧源と、 該直流電圧源と前記直列部との間に直列に接続された、
   電流を遮断することができるトランジスタと、 をさらに備えることを特徴とする請求項１乃至４の何れ
   かに記載のリテラル回路。
6. 【請求項６】 一定電圧を供給する電圧源と、 該電圧源と前記直列部との間に直列に接続された電流制
   御トランジスタと、 該電流制御トランジスタにクロックを入力するクロック
   発生源と、 をさらに備えることを特徴とする請求項１乃至４の何れ
   かに記載のリテラル回路。
7. 【請求項７】 振動電圧源をさらに備え、該振動電圧源
   から供給される振動電圧の振幅は、前記第１、第２及び
   第３の負性抵抗素子の各ピーク電圧の和よりも大きいも
   のであることを特徴とする請求項１乃至４の何れかに記
   載のリテラル回路。
8. 【請求項８】 半絶縁基板上にバッファ層、サブバッフ
   ァ層、ソース・ドレイン層及びブロック層を形成する第
   一の過程と、 ソース及びドレインとなる領域以外の前記ソース・ドレ
   イン層及び前記ブロック層を除去する第二の過程と、 チャネル層、ゲート絶縁層及びゲート層を形成する第三
   の過程と、 ゲートとなる領域以外の前記チャネル層、ゲート絶縁層
   及びゲート層を除去する第四の過程と、 絶縁膜を形成する第五の過程と、 ソース、ゲート及びドレインの各領域に達するコンタク
   トホールを前記絶縁膜に形成する第六の過程と、 前記コンタクトホール上に配線層を形成する第七の過程
   と、 からなるリテラル回路の製造方法。