JP3116838B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に論理回路、記憶回路などに利用される共鳴トンネル
効果に起因する負性微分抵抗（Ｎｅｇａｔｉｖｅ Ｄｉ
ｆｆｅｒｅｎｔｉａｌ Ｒｅｓｉｓｔａｎｃｅ；「ＮＤ
Ｒ」と略する）を用いた半導体装置に関する。
特に論理回路、記憶回路などに利用される共鳴トンネル
効果に起因する負性微分抵抗（Ｎｅｇａｔｉｖｅ Ｄｉ
ｆｆｅｒｅｎｔｉａｌ Ｒｅｓｉｓｔａｎｃｅ；「ＮＤ
Ｒ」と略する）を用いた半導体装置に関する。
【０００２】
【従来の技術】共鳴トンネルダイオード（Ｒｅｓｏｎａ
ｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ；「ＲＴＤ」と
略する）と電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒ；「ＦＥＴ」と略する）を
集積化した半導体装置がチェン（ＫＪ．Ｃｈｅｎ）らに
よる文献（アプライド・フィジクス・レターズ（Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）、第６７
巻、第３６０８頁、１９９５年）等により提案されてい
る。
ｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ；「ＲＴＤ」と
略する）と電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒ；「ＦＥＴ」と略する）を
集積化した半導体装置がチェン（ＫＪ．Ｃｈｅｎ）らに
よる文献（アプライド・フィジクス・レターズ（Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）、第６７
巻、第３６０８頁、１９９５年）等により提案されてい
る。
【０００３】このような従来の半導体装置の構成を図２
２に示す。この従来の半導体装置は、Ｓ．Ｉ．（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｉｎｇ：半絶縁性）ＩｎＰ基板１０
００と、Ｓ．Ｉ．ＩｎＰ基板１０００の上に形成された
アンドープＩｎＡｌＡｓバッファ層１００１と、アンド
ープＩｎＡｌＡｓバッファ層１００１の上に形成された
アンドープＩｎＧａＡｓチャネル層１００２と、アンド
ープＩｎＧａＡｓチャネル層１００２の上に形成された
ｎ形ＩｎＡｌＡｓ電子供給層１００３と、ｎ形ＩｎＡｌ
Ａｓ電子供給層１００３の上に形成されたｎ形ＩｎＧａ
Ａｓキャップ層１００４、１０１１と、ｎ形ＩｎＧａＡ
ｓキャップ層１０１１の上に形成されたアンドープＡｌ
Ａｓ量子障壁層１００５aと、アンドープＡｌＡｓ量子
障壁層１０００５aの上に形成されたアンドープＩｎＧ
ａＡｓ量子井戸層１００５bと、アンドープＩｎＧａＡ
ｓ量子井戸層１００５bの上に形成されたアンドープＡ
ｌＡｓ量子障壁層１００５cと、アンドープＡｌＡｓ量
子障壁層１００５cの上に形成されたｎ形ＩｎＧａＡｓ
コンタクト層１００６と、ｎ形ＩｎＧａＡｓコンタクト
層１００６の上に形成されたオーミック電極１０１０
と、ｎ型ＩｎＧａＡｓキャップ層１００４の上に形成さ
れたオーミック電極１００８と、ｎ型ＩｎＡｌＡｓ電子
供給層１００３の上に形成されたゲート電極１００９と
で構成されている。
２に示す。この従来の半導体装置は、Ｓ．Ｉ．（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｉｎｇ：半絶縁性）ＩｎＰ基板１０
００と、Ｓ．Ｉ．ＩｎＰ基板１０００の上に形成された
アンドープＩｎＡｌＡｓバッファ層１００１と、アンド
ープＩｎＡｌＡｓバッファ層１００１の上に形成された
アンドープＩｎＧａＡｓチャネル層１００２と、アンド
ープＩｎＧａＡｓチャネル層１００２の上に形成された
ｎ形ＩｎＡｌＡｓ電子供給層１００３と、ｎ形ＩｎＡｌ
Ａｓ電子供給層１００３の上に形成されたｎ形ＩｎＧａ
Ａｓキャップ層１００４、１０１１と、ｎ形ＩｎＧａＡ
ｓキャップ層１０１１の上に形成されたアンドープＡｌ
Ａｓ量子障壁層１００５aと、アンドープＡｌＡｓ量子
障壁層１０００５aの上に形成されたアンドープＩｎＧ
ａＡｓ量子井戸層１００５bと、アンドープＩｎＧａＡ
ｓ量子井戸層１００５bの上に形成されたアンドープＡ
ｌＡｓ量子障壁層１００５cと、アンドープＡｌＡｓ量
子障壁層１００５cの上に形成されたｎ形ＩｎＧａＡｓ
コンタクト層１００６と、ｎ形ＩｎＧａＡｓコンタクト
層１００６の上に形成されたオーミック電極１０１０
と、ｎ型ＩｎＧａＡｓキャップ層１００４の上に形成さ
れたオーミック電極１００８と、ｎ型ＩｎＡｌＡｓ電子
供給層１００３の上に形成されたゲート電極１００９と
で構成されている。
【０００４】また上記の半導体装置には、アンドープＡ
ｌＡｓ量子障壁層１００５a、アンドープＩｎＧａＡｓ
量子井戸層１００５b、アンドープＡｌＡｓ量子障壁層
１００５cとによりＲＴＤ部１００５が構成され、ゲー
ト電極１００９を有するＦＥＴ部１００７が構成されて
いる。
ｌＡｓ量子障壁層１００５a、アンドープＩｎＧａＡｓ
量子井戸層１００５b、アンドープＡｌＡｓ量子障壁層
１００５cとによりＲＴＤ部１００５が構成され、ゲー
ト電極１００９を有するＦＥＴ部１００７が構成されて
いる。
【０００５】この従来の半導体装置のオーミック電極１
０１０を接地し、オーミック電極１００８に電圧Ｖｄｓ
を印加し、ゲート電極１００９に電圧Ｖｇｓを印加した
ときの等価回路を図２３に示す。図２３において、Ｉｄ
は電圧Ｖｄｓによって半導体装置に流れるドレイン電流
である。図２３に示すように、この従来の半導体装置は
ｎ形ＩｎＧａＡｓキャップ層１０１１を介してＲＴＤ部
１００５のアノード領域とＦＥＴ部１００７のソース領
域が接続されたものである。この接続された点をＳ点と
する。ここで、ＲＴＤ部１００５に加わる電圧つまりオ
ーミック電極１０１０とＳ点の間の電圧をＶｒ、ＦＥＴ
部１００７のソース領域であるＳ点とオーミック電極１
００８との間に加わる電圧をＶｄ、ゲート電極１００９
とソース領域Ｓ点との間に加わる電圧をＶｇとすると、
下式が成り立つ。
０１０を接地し、オーミック電極１００８に電圧Ｖｄｓ
を印加し、ゲート電極１００９に電圧Ｖｇｓを印加した
ときの等価回路を図２３に示す。図２３において、Ｉｄ
は電圧Ｖｄｓによって半導体装置に流れるドレイン電流
である。図２３に示すように、この従来の半導体装置は
ｎ形ＩｎＧａＡｓキャップ層１０１１を介してＲＴＤ部
１００５のアノード領域とＦＥＴ部１００７のソース領
域が接続されたものである。この接続された点をＳ点と
する。ここで、ＲＴＤ部１００５に加わる電圧つまりオ
ーミック電極１０１０とＳ点の間の電圧をＶｒ、ＦＥＴ
部１００７のソース領域であるＳ点とオーミック電極１
００８との間に加わる電圧をＶｄ、ゲート電極１００９
とソース領域Ｓ点との間に加わる電圧をＶｇとすると、
下式が成り立つ。
【０００６】Ｖｄｓ＝Ｖｄ＋Ｖｒ （１） Ｖｇｓ＝Ｖｇ＋Ｖｒ （２） 図２３の等価回路の電流−電圧特性を図２４に示す。こ
の図において、Ｖｇｓが０．５Ｖ（しきい値電圧）以下
の範囲では通常のＦＥＴ特性を示すが、Ｖｇｓ＞０．５
Ｖの範囲ではＩｄ−Ｖｄｓ特性にＮＤＲが生じている。
例えば、Ｖｄｓ＝０．８ＶにおいてＶｇｓを０→０．３
→０．６Ｖと増加したときの動作点は図２４のα→β→
γのように変化し、ドレイン電流Ｉｄが増加した後、減
少する負性相互コンダクタンスを有する。
の図において、Ｖｇｓが０．５Ｖ（しきい値電圧）以下
の範囲では通常のＦＥＴ特性を示すが、Ｖｇｓ＞０．５
Ｖの範囲ではＩｄ−Ｖｄｓ特性にＮＤＲが生じている。
例えば、Ｖｄｓ＝０．８ＶにおいてＶｇｓを０→０．３
→０．６Ｖと増加したときの動作点は図２４のα→β→
γのように変化し、ドレイン電流Ｉｄが増加した後、減
少する負性相互コンダクタンスを有する。
【０００７】次に、このような負性相互コンダクタンス
を生じる理由を図２５（ａ）、（ｂ）、（ｃ）の電流−
電圧特性図を参照して説明する。図２５（ａ）はＶｇｓ
＝０Ｖの場合、図２５（ｂ）はＶｇｓ＝０．３Ｖの場
合、図２５（ｃ）はＶｇｓ＝０．６Ｖの場合を示した図
である。
を生じる理由を図２５（ａ）、（ｂ）、（ｃ）の電流−
電圧特性図を参照して説明する。図２５（ａ）はＶｇｓ
＝０Ｖの場合、図２５（ｂ）はＶｇｓ＝０．３Ｖの場
合、図２５（ｃ）はＶｇｓ＝０．６Ｖの場合を示した図
である。
【０００８】図２５において、曲線Ｒ０はＲＴＤ単体の
電流−電圧特性であり、Ｖｒが０．２Ｖ近辺で最大値
（ピーク）をとりＶｒが０．４Ｖ近辺で最小値（ヴァレ
ー）をとる。一方、曲線ａ、ｂ、ｃはそれぞれＶｇ＝−
０．２、０、０．２ＶにおけるＦＥＴ単体の電流−電圧
特性であり、Ｖｇが−０．２Ｖでピンチオフしている。
ここで、Ｖｄｓ＝０．８Ｖとすると、式（１）よりＶｇ
＝０．８Ｖ−Ｖｒとなるため、このことを考慮して図２
５のグラフの横軸はＶｄからＶｒに変換してある。
電流−電圧特性であり、Ｖｒが０．２Ｖ近辺で最大値
（ピーク）をとりＶｒが０．４Ｖ近辺で最小値（ヴァレ
ー）をとる。一方、曲線ａ、ｂ、ｃはそれぞれＶｇ＝−
０．２、０、０．２ＶにおけるＦＥＴ単体の電流−電圧
特性であり、Ｖｇが−０．２Ｖでピンチオフしている。
ここで、Ｖｄｓ＝０．８Ｖとすると、式（１）よりＶｇ
＝０．８Ｖ−Ｖｒとなるため、このことを考慮して図２
５のグラフの横軸はＶｄからＶｒに変換してある。
【０００９】まず、Ｖｇｓ＝０Ｖの場合は、式（２）よ
りＶｇ＝−Ｖｒとなるので、例えば、Ｖｒ＝０Ｖの時は
Ｖｇ＝０ＶでＦＥＴの動作点は曲線ｂ上をとり、Ｖｒ＝
０．２Ｖの時はＶｇ＝−０．２ＶとなりＦＥＴの動作点
は曲線ａ上をとるから、ＦＥＴの負荷線は曲線Ｔ１のよ
うになる。動作点は曲線Ｒ０と曲線Ｔ１の交点で表され
るが、負荷線Ｔ１の立ち上がりがＶｒ＝０．２Ｖと低い
ため、動作点αはＲＴＤ特性の原点近く（Ｖｒ＝０Ｖ）
に位置する（図２５（ａ））。
りＶｇ＝−Ｖｒとなるので、例えば、Ｖｒ＝０Ｖの時は
Ｖｇ＝０ＶでＦＥＴの動作点は曲線ｂ上をとり、Ｖｒ＝
０．２Ｖの時はＶｇ＝−０．２ＶとなりＦＥＴの動作点
は曲線ａ上をとるから、ＦＥＴの負荷線は曲線Ｔ１のよ
うになる。動作点は曲線Ｒ０と曲線Ｔ１の交点で表され
るが、負荷線Ｔ１の立ち上がりがＶｒ＝０．２Ｖと低い
ため、動作点αはＲＴＤ特性の原点近く（Ｖｒ＝０Ｖ）
に位置する（図２５（ａ））。
【００１０】次に、Ｖｇｓ＝０．３Ｖの場合は、式
（２）よりＶｇ＝０．３Ｖ−Ｖｒとなるので、負荷線の
立ち上がりがＶｒ＝０．５Ｖと正にシフトして曲線Ｔ２
のようになり、動作点βはＲＴＤ特性のピーク電圧（Ｖ
ｒ＝０．２Ｖ）に接近する（図２５（ｂ））。
（２）よりＶｇ＝０．３Ｖ−Ｖｒとなるので、負荷線の
立ち上がりがＶｒ＝０．５Ｖと正にシフトして曲線Ｔ２
のようになり、動作点βはＲＴＤ特性のピーク電圧（Ｖ
ｒ＝０．２Ｖ）に接近する（図２５（ｂ））。
【００１１】さらに、Ｖｇｓ＝０．６Ｖの場合は、負荷
線の立ち上がりはＶｒ＝０．８Ｖとさらに正にシフトし
て曲線Ｔ３のようになり、動作点γはＲＴＤ特性のヴァ
レー電圧（Ｖｒ＝０．４Ｖ）近くへスイッチする（図２
５（ｃ））。
線の立ち上がりはＶｒ＝０．８Ｖとさらに正にシフトし
て曲線Ｔ３のようになり、動作点γはＲＴＤ特性のヴァ
レー電圧（Ｖｒ＝０．４Ｖ）近くへスイッチする（図２
５（ｃ））。
【００１２】Ｖｄｓ≧０．４Ｖの場合には、以上のよう
な原理でＲＴＤのピーク電流とヴァレー電流で決まる負
性相互コンダクタンス特性が生じる。一方、Ｖｄｓ≦
０．４Ｖの場合には、ＲＴＤに加わる電圧Ｖｒがヴァレ
ー電圧（０．４Ｖ）より低いので、負性相互コンダクタ
ンスは生じない。
な原理でＲＴＤのピーク電流とヴァレー電流で決まる負
性相互コンダクタンス特性が生じる。一方、Ｖｄｓ≦
０．４Ｖの場合には、ＲＴＤに加わる電圧Ｖｒがヴァレ
ー電圧（０．４Ｖ）より低いので、負性相互コンダクタ
ンスは生じない。
【００１３】上記の説明より、図２４のような電流−電
圧特性が得られる。
圧特性が得られる。
【００１４】
【発明が解決しようとする課題】図２２に示した半導体
装置の応用範囲は低消費電力のインバータや２値フリッ
プ・フロップといったバイナリ処理に限られていたた
め、同じ機能をより集積化して実現することのできるＳ
ｉトランジスタ以上の利点が存在せず実用化するメリッ
トがあまり無かった。
装置の応用範囲は低消費電力のインバータや２値フリッ
プ・フロップといったバイナリ処理に限られていたた
め、同じ機能をより集積化して実現することのできるＳ
ｉトランジスタ以上の利点が存在せず実用化するメリッ
トがあまり無かった。
【００１５】本発明の目的は、現用のトランジスタでは
実現困難な多値論理回路やニューラルネットワークの基
本演算である重み付きしきい値ゲートを簡潔な構成によ
り実現する半導体素子を提供することである。
実現困難な多値論理回路やニューラルネットワークの基
本演算である重み付きしきい値ゲートを簡潔な構成によ
り実現する半導体素子を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、ゲート幅の異なる複数の電
界効果トランジスタ構造を有する。
め、本発明の半導体装置は、ゲート幅の異なる複数の電
界効果トランジスタ構造を有する。
【００１７】また、本発明の半導体装置は、各共鳴トン
ネルダイオード構造のアノード領域が前記各電界効果ト
ランジスタ構造のソース領域に接続され、前記各共鳴ト
ンネルダイオード構造のカソード領域に共通に接して第
１のオーミック電極が形成され、前記各電界効果トラン
ジスタ構造のドレイン領域に共通に接して第２のオーミ
ック電極が形成されている。
ネルダイオード構造のアノード領域が前記各電界効果ト
ランジスタ構造のソース領域に接続され、前記各共鳴ト
ンネルダイオード構造のカソード領域に共通に接して第
１のオーミック電極が形成され、前記各電界効果トラン
ジスタ構造のドレイン領域に共通に接して第２のオーミ
ック電極が形成されている。
【００１８】本発明は、ゲート幅の違う共鳴トンネルダ
イオードを有した複数のＦＥＴを１つの半導体装置上に
形成し、それぞれのドレイン領域を接続したものであ
る。したがって、複数のＦＥＴを別々に構成するのに比
較してチップ面積を小さくすることができる。
イオードを有した複数のＦＥＴを１つの半導体装置上に
形成し、それぞれのドレイン領域を接続したものであ
る。したがって、複数のＦＥＴを別々に構成するのに比
較してチップ面積を小さくすることができる。
【００１９】本発明の実施態様によれば、第２のオーミ
ック電極とソース領域が電気的に接続され、ドレイン領
域に接して第３のオーミック電極が形成された電界効果
トランジスタをさらに有する。
ック電極とソース領域が電気的に接続され、ドレイン領
域に接して第３のオーミック電極が形成された電界効果
トランジスタをさらに有する。
【００２０】本発明は、複数入力の重み付き和に対する
しきい値ゲートを１つの半導体装置上に形成するもので
る。したがって、複数のＦＥＴを別々に構成するのに比
較してチップ面積を小さくでき、簡潔な構成で上記しき
い値ゲートを実現することができる。また本発明は、ド
ライバ曲線がＮＤＲ特性を示すため、“Ｌ”状態の動作
点と“Ｈ”状態の動作点の電圧差が大きく、雑音余裕度
が増加するという長所を有する。さらに、“Ｈ”状態の
電流値が“Ｌ”状態の電流値より低くできるため、しき
い値ゲートの消費電力を低減できるという長所を有す
る。
しきい値ゲートを１つの半導体装置上に形成するもので
る。したがって、複数のＦＥＴを別々に構成するのに比
較してチップ面積を小さくでき、簡潔な構成で上記しき
い値ゲートを実現することができる。また本発明は、ド
ライバ曲線がＮＤＲ特性を示すため、“Ｌ”状態の動作
点と“Ｈ”状態の動作点の電圧差が大きく、雑音余裕度
が増加するという長所を有する。さらに、“Ｈ”状態の
電流値が“Ｌ”状態の電流値より低くできるため、しき
い値ゲートの消費電力を低減できるという長所を有す
る。
【００２１】また、本発明の半導体装置は、各共鳴トン
ネルダイオード構造のカソード領域が前記各電界効果ト
ランジスタ構造のドレイン領域に接続され、前記各電界
効果トランジスタ構造のソース領域に共通に接して第１
のオーミック電極が形成され、前記各共鳴トンネルダイ
オード構造のアノード領域に共通に接して第２のオーミ
ック電極が形成されている。
ネルダイオード構造のカソード領域が前記各電界効果ト
ランジスタ構造のドレイン領域に接続され、前記各電界
効果トランジスタ構造のソース領域に共通に接して第１
のオーミック電極が形成され、前記各共鳴トンネルダイ
オード構造のアノード領域に共通に接して第２のオーミ
ック電極が形成されている。
【００２２】また、本発明の他の実施態様によれば、第
２のオーミック電極とソース領域が電気的に接続され、
ドレイン領域に接して第３のオーミック電極が形成され
た電界効果トランジスタをさらに有する。
２のオーミック電極とソース領域が電気的に接続され、
ドレイン領域に接して第３のオーミック電極が形成され
た電界効果トランジスタをさらに有する。
【００２３】また、本発明の半導体装置は、各第１の電
界効果トランジスタ構造のソース領域に共通に接して第
１のオーミック電極が形成され、前記各第１の電界効果
トランジスタ構造のドレイン領域と前記第２の電界効果
トランジスタ構造のソース領域に共通に接して第２のオ
ーミック電極が形成され、前記共鳴トンネルダイオード
構造のカソード領域が前記第２の電界効果トランジスタ
構造のドレイン領域に電気的に接続され、前記共鳴トン
ネルダイオード構造のアノード領域に接して第３のオー
ミック電極が形成されている。
界効果トランジスタ構造のソース領域に共通に接して第
１のオーミック電極が形成され、前記各第１の電界効果
トランジスタ構造のドレイン領域と前記第２の電界効果
トランジスタ構造のソース領域に共通に接して第２のオ
ーミック電極が形成され、前記共鳴トンネルダイオード
構造のカソード領域が前記第２の電界効果トランジスタ
構造のドレイン領域に電気的に接続され、前記共鳴トン
ネルダイオード構造のアノード領域に接して第３のオー
ミック電極が形成されている。
【００２４】本発明は、共鳴トンネルダイオードを１つ
しか必要としないで、複数入力の重み付き和に対するし
きい値ゲートを実現するものである。したがって、半導
体装置の構成がより簡潔になる。
しか必要としないで、複数入力の重み付き和に対するし
きい値ゲートを実現するものである。したがって、半導
体装置の構成がより簡潔になる。
【００２５】また、本発明の半導体装置は、各第１の電
界効果トランジスタ構造のソース領域に共通に接して第
１のオーミック電極が形成され、前記各第１の電界効果
トランジスタ構造のドレイン領域と前記共鳴トンネルダ
イオード構造のカソード領域に共通に接して第２のオー
ミック電極が形成され、前記共鳴トンネルダイオード構
造のアノード領域が前記第２の電界効果トランジスタ構
造のソース領域に電気的に接続され、前記第２の電界効
果トランジスタ構造のドレイン領域に接して第３のオー
ミック電極が形成されている。
界効果トランジスタ構造のソース領域に共通に接して第
１のオーミック電極が形成され、前記各第１の電界効果
トランジスタ構造のドレイン領域と前記共鳴トンネルダ
イオード構造のカソード領域に共通に接して第２のオー
ミック電極が形成され、前記共鳴トンネルダイオード構
造のアノード領域が前記第２の電界効果トランジスタ構
造のソース領域に電気的に接続され、前記第２の電界効
果トランジスタ構造のドレイン領域に接して第３のオー
ミック電極が形成されている。
【００２６】また、本発明の半導体装置は、ゲート幅の
異なる複数の電界効果トランジスタ構造と、１つの共鳴
トンネルダイオード構造を有する半導体装置において、
前記各電界効果トランジスタ構造のソース領域と、前記
共鳴トンネルダイオード構造のカソード領域に共通に接
して第１のオーミック電極が形成され、前記各電界効果
トランジスタ構造のドレイン領域と前記共鳴トンネルダ
イオード構造のアノード領域に共通に接して第２のオー
ミック電極が形成されている。
異なる複数の電界効果トランジスタ構造と、１つの共鳴
トンネルダイオード構造を有する半導体装置において、
前記各電界効果トランジスタ構造のソース領域と、前記
共鳴トンネルダイオード構造のカソード領域に共通に接
して第１のオーミック電極が形成され、前記各電界効果
トランジスタ構造のドレイン領域と前記共鳴トンネルダ
イオード構造のアノード領域に共通に接して第２のオー
ミック電極が形成されている。
【００２７】また、本発明の実施態様によれば、前記第
２のオーミック電極とソース領域が電気的に接続され、
ドレイン領域に接して第３のオーミック電極が形成され
た電界効果トランジスタをさらに有する。
２のオーミック電極とソース領域が電気的に接続され、
ドレイン領域に接して第３のオーミック電極が形成され
た電界効果トランジスタをさらに有する。
【００２８】また、本発明の半導体装置は、ゲート幅の
異なる複数の第１の電界効果トランジスタ構造と、第２
の１つの電界効果トランジスタ構造と、１つの共鳴トン
ネルダイオード構造を有する半導体装置において、前記
各第１の電界効果トランジスタ構造のソース領域に共通
に接して第１のオーミック電極が形成され、前記各第１
の電界効果トランジスタ構造のドレイン領域と前記第２
の電界効果トランジスタ構造のソース領域と、前記共鳴
トンネルダイオード構造のカソード領域に共通に接して
第２のオーミック電極が形成され、前記共鳴トンネルダ
イオード構造のアノード領域と前記第２の電界効果トラ
ンジスタ構造のドレイン領域に共通に接して第３のオー
ミック電極が形成されている。
異なる複数の第１の電界効果トランジスタ構造と、第２
の１つの電界効果トランジスタ構造と、１つの共鳴トン
ネルダイオード構造を有する半導体装置において、前記
各第１の電界効果トランジスタ構造のソース領域に共通
に接して第１のオーミック電極が形成され、前記各第１
の電界効果トランジスタ構造のドレイン領域と前記第２
の電界効果トランジスタ構造のソース領域と、前記共鳴
トンネルダイオード構造のカソード領域に共通に接して
第２のオーミック電極が形成され、前記共鳴トンネルダ
イオード構造のアノード領域と前記第２の電界効果トラ
ンジスタ構造のドレイン領域に共通に接して第３のオー
ミック電極が形成されている。
【００２９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００３０】（第１の実施形態）図１は本発明の半導体
装置の第１の実施形態の構造図（図１（ａ））および一
部拡大図（図１（ｂ））、図２は図１の半導体装置の等
価回路図、図３は図１の半導体装置の電流−電圧特性図
である。
装置の第１の実施形態の構造図（図１（ａ））および一
部拡大図（図１（ｂ））、図２は図１の半導体装置の等
価回路図、図３は図１の半導体装置の電流−電圧特性図
である。
【００３１】本実施形態の半導体装置は、Ｓ．Ｉ．Ｇａ
Ａｓ基板１００と、Ｓ．Ｉ．ＧａＡｓ基板１００の上に
形成されたアンドープＧａＡｓバッファ層１０１と、ア
ンドープＧａＡｓバッファ層１０１の上に形成されたア
ンドープＩｎＧａＡｓチャネル層１０２と、アンドープ
ＩｎＧａＡｓチャネル層１０２の上に形成されたｎ形Ａ
ｌＧａＡｓ電子供給層１０３と、ｎ形ＡｌＧａＡｓ電子
供給層１０３の上に形成されたｎ形ＧａＡｓキャップ層
１０４、１１４、１１６と、ｎ形ＧａＡｓキャップ層１
１４の上に形成されたＲＴＤ部１０５と、ＲＴＤ部１０
５の上に形成されたｎ形ＩｎＧａＡｓコンタクト層１０
６と、ｎ形ＩｎＧａＡｓコンタクト層１０６の上に形成
されたオーミック電極１１２と、ｎ型ＧａＡｓキャップ
層１１６の上に形成されたＲＴＤ部１１５と、ＲＴＤ部
１１５の上に形成されたｎ型ＧａＡｓコンタクト層１１
７と、ｎ形ＩｎＧａＡｓコンタクト層１１７の上に形成
されたオーミック電極１１０と、ｎ型ＧａＡｓキャップ
層１０４の上に形成されたオーミック電極１０８と、ｎ
型ＡｌＧａＡｓ電子供給層１０３の上に形成されたゲー
ト電極１０９、１１１とで構成されている。
Ａｓ基板１００と、Ｓ．Ｉ．ＧａＡｓ基板１００の上に
形成されたアンドープＧａＡｓバッファ層１０１と、ア
ンドープＧａＡｓバッファ層１０１の上に形成されたア
ンドープＩｎＧａＡｓチャネル層１０２と、アンドープ
ＩｎＧａＡｓチャネル層１０２の上に形成されたｎ形Ａ
ｌＧａＡｓ電子供給層１０３と、ｎ形ＡｌＧａＡｓ電子
供給層１０３の上に形成されたｎ形ＧａＡｓキャップ層
１０４、１１４、１１６と、ｎ形ＧａＡｓキャップ層１
１４の上に形成されたＲＴＤ部１０５と、ＲＴＤ部１０
５の上に形成されたｎ形ＩｎＧａＡｓコンタクト層１０
６と、ｎ形ＩｎＧａＡｓコンタクト層１０６の上に形成
されたオーミック電極１１２と、ｎ型ＧａＡｓキャップ
層１１６の上に形成されたＲＴＤ部１１５と、ＲＴＤ部
１１５の上に形成されたｎ型ＧａＡｓコンタクト層１１
７と、ｎ形ＩｎＧａＡｓコンタクト層１１７の上に形成
されたオーミック電極１１０と、ｎ型ＧａＡｓキャップ
層１０４の上に形成されたオーミック電極１０８と、ｎ
型ＡｌＧａＡｓ電子供給層１０３の上に形成されたゲー
ト電極１０９、１１１とで構成されている。
【００３２】また、ＲＴＤ部１０５は、ｎ型ＧａＡｓキ
ャップ層１１４の上に形成されたアンドープＧａＡｓス
ペーサ層１０５cと、アンドープＧａＡｓスペーサ層１
０５ｃの上に形成されたアンドープＡｌＡｓ量子障壁層
１０５aと、アンドープＡｌＡｓ量子障壁層１０５aの上
に形成されたアンドープＧａＡｓ量子井戸層１０５
bと、アンドープＧａＡｓ量子井戸層１０５bの上に形成
されたアンドープＡｌＡｓ量子障壁層１０５dと、アン
ドープＡｌＡｓ量子障壁層１０５dの上に形成されたア
ンドープＧａＡｓスペーサ層１０５eとにより構成され
ている。また、ＲＴＤ部１１５もＲＴＤ部１０５と同様
の層構造により構成されている。
ャップ層１１４の上に形成されたアンドープＧａＡｓス
ペーサ層１０５cと、アンドープＧａＡｓスペーサ層１
０５ｃの上に形成されたアンドープＡｌＡｓ量子障壁層
１０５aと、アンドープＡｌＡｓ量子障壁層１０５aの上
に形成されたアンドープＧａＡｓ量子井戸層１０５
bと、アンドープＧａＡｓ量子井戸層１０５bの上に形成
されたアンドープＡｌＡｓ量子障壁層１０５dと、アン
ドープＡｌＡｓ量子障壁層１０５dの上に形成されたア
ンドープＧａＡｓスペーサ層１０５eとにより構成され
ている。また、ＲＴＤ部１１５もＲＴＤ部１０５と同様
の層構造により構成されている。
【００３３】さらに上記の半導体装置には、ゲート電極
１０９を有するＦＥＴ部１０７、ゲート電極１１１を有
するＦＥＴ部１１３が構成されている。
１０９を有するＦＥＴ部１０７、ゲート電極１１１を有
するＦＥＴ部１１３が構成されている。
【００３４】このような半導体装置は以下のようにして
作製される。Ｓ．Ｉ．ＧａＡｓ基板１００上に、例えば
分子線エピタキシャル（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ；「ＭＢＥ」という）成長法により、
下記表１に示す順および膜厚で順次成長させる。
作製される。Ｓ．Ｉ．ＧａＡｓ基板１００上に、例えば
分子線エピタキシャル（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ；「ＭＢＥ」という）成長法により、
下記表１に示す順および膜厚で順次成長させる。
【００３５】
【表１】 次に、エピタキシャル層構造の一部をｎ形ＧａＡｓキャ
ップ層１０４、１１４、１１６が露出するまでエッチン
グ除去することにより面積２０×１０μｍ2のＲＴＤ部
１１５、１０×１０μｍ2のＲＴＤ部１０５のメサ形成
を行う。さらに、ＲＴＤ部１０５、１１５の周囲のエピ
タキシャル層構造の一部をアンドープＧａＡｓバッファ
層１０１が露出するまでエッチング除去することによ
り、それぞれＦＥＴ部１０７、１１３のメサ形成を行
う。その後、例えば、ＡｕＧｅ／Ｎｉ／Ａｕなどの金属
を蒸着、リフトオフ後、アロイ処理によりｎ形ＧａＡｓ
コンタクト層１０６、１１７に接してオーミック電極１
１０、１１２を形成し、ｎ形ＧａＡｓキャップ層１０４
に接してオーミック電極１０８を形成する。これによ
り、ＦＥＴ部１０７とＦＥＴ部１１３はオーミック電極
１０８により電気的に結合される。最後に、オーミック
電極１０８とオーミック電極１１０、１１２によって挟
まれた部分のエピタキシャル層構造の一部をｎ形ＡｌＧ
ａＡｓ電子供給層１０３が露出するまでエッチング除去
して形成したリセス部にはＴｉ／Ａｌなどの金属を蒸着
後、リフトオフ処理により、ゲート幅Ｗａ＝２０μｍの
ゲート電極１０９、ゲート幅Ｗｂ＝１０μｍのゲート電
極１１１を形成する。
ップ層１０４、１１４、１１６が露出するまでエッチン
グ除去することにより面積２０×１０μｍ2のＲＴＤ部
１１５、１０×１０μｍ2のＲＴＤ部１０５のメサ形成
を行う。さらに、ＲＴＤ部１０５、１１５の周囲のエピ
タキシャル層構造の一部をアンドープＧａＡｓバッファ
層１０１が露出するまでエッチング除去することによ
り、それぞれＦＥＴ部１０７、１１３のメサ形成を行
う。その後、例えば、ＡｕＧｅ／Ｎｉ／Ａｕなどの金属
を蒸着、リフトオフ後、アロイ処理によりｎ形ＧａＡｓ
コンタクト層１０６、１１７に接してオーミック電極１
１０、１１２を形成し、ｎ形ＧａＡｓキャップ層１０４
に接してオーミック電極１０８を形成する。これによ
り、ＦＥＴ部１０７とＦＥＴ部１１３はオーミック電極
１０８により電気的に結合される。最後に、オーミック
電極１０８とオーミック電極１１０、１１２によって挟
まれた部分のエピタキシャル層構造の一部をｎ形ＡｌＧ
ａＡｓ電子供給層１０３が露出するまでエッチング除去
して形成したリセス部にはＴｉ／Ａｌなどの金属を蒸着
後、リフトオフ処理により、ゲート幅Ｗａ＝２０μｍの
ゲート電極１０９、ゲート幅Ｗｂ＝１０μｍのゲート電
極１１１を形成する。
【００３６】図２は本実施形態の動作状態を示す等価回
路図である。本実施形態は、ソース領域にＲＴＤ構造１
１５が結合されたＦＥＴ構造１０７と、ソース領域にＲ
ＴＤ構造１０５が結合されたＦＥＴ構造１１３がドレイ
ン領域を共通に結合されたものである。図２に示すよう
に、オーミック電極１１０、１１２をそれぞれ接地し、
オーミック電極１０８に電圧Ｖｄｓを印加し、ゲート電
極１０９、１１１にはそれぞれ入力電圧Ｖａ、Ｖｂを印
加する。Ｉｄは電圧Ｖｄｓから半導体装置に供給される
ドレイン電流である。
路図である。本実施形態は、ソース領域にＲＴＤ構造１
１５が結合されたＦＥＴ構造１０７と、ソース領域にＲ
ＴＤ構造１０５が結合されたＦＥＴ構造１１３がドレイ
ン領域を共通に結合されたものである。図２に示すよう
に、オーミック電極１１０、１１２をそれぞれ接地し、
オーミック電極１０８に電圧Ｖｄｓを印加し、ゲート電
極１０９、１１１にはそれぞれ入力電圧Ｖａ、Ｖｂを印
加する。Ｉｄは電圧Ｖｄｓから半導体装置に供給される
ドレイン電流である。
【００３７】本実施形態では、入力状態を電圧Ｖａ、Ｖ
ｂの値に対するマトリクスとみなし、表２のように定義
する。
ｂの値に対するマトリクスとみなし、表２のように定義
する。
【００３８】
【表２】 このような入力状態に対する本実施形態の電流−電圧特
性を図３に示す。入力電圧Ｖａ、Ｖｂが共にしきい値電
圧（０．５Ｖ）以下の範囲では通常のＦＥＴ特性を示す
が（入力Ａ、Ｒ）、Ｖａ、Ｖｂの少なくとも一方が０．
５Ｖを越えるとＩｄ−Ｖｄｓ特性にＮＤＲが生じる（入
力Ｂ、Ｃ、Ｄ）。
性を図３に示す。入力電圧Ｖａ、Ｖｂが共にしきい値電
圧（０．５Ｖ）以下の範囲では通常のＦＥＴ特性を示す
が（入力Ａ、Ｒ）、Ｖａ、Ｖｂの少なくとも一方が０．
５Ｖを越えるとＩｄ−Ｖｄｓ特性にＮＤＲが生じる（入
力Ｂ、Ｃ、Ｄ）。
【００３９】次に、このような入出力特性を示す理由を
図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）を参照し
て説明する。図４（ａ）は入力Ａ（Ｖａ＝０Ｖ、Ｖｂ＝
０Ｖ）の場合、図４（ｂ）は入力Ｂ（Ｖａ＝０Ｖ、Ｖｂ
＝０．６Ｖ）の場合、図４（ｃ）は入力Ｃ（Ｖａ＝０．
６Ｖ、Ｖｂ＝０Ｖ）の場合、図４（ｄ）は入力Ｄ（Ｖａ
＝Ｖｂ＝０．６Ｖ）の場合、図４（ｅ）は入力Ｒ（Ｖａ
＝ｂ＝０．３Ｖ）の場合を示した図である。
図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）を参照し
て説明する。図４（ａ）は入力Ａ（Ｖａ＝０Ｖ、Ｖｂ＝
０Ｖ）の場合、図４（ｂ）は入力Ｂ（Ｖａ＝０Ｖ、Ｖｂ
＝０．６Ｖ）の場合、図４（ｃ）は入力Ｃ（Ｖａ＝０．
６Ｖ、Ｖｂ＝０Ｖ）の場合、図４（ｄ）は入力Ｄ（Ｖａ
＝Ｖｂ＝０．６Ｖ）の場合、図４（ｅ）は入力Ｒ（Ｖａ
＝ｂ＝０．３Ｖ）の場合を示した図である。
【００４０】本実施形態は、図２２に示した従来の半導
体装置と同様な素子２個をドレイン領域を共通にして結
合したものであるから、その電流−電圧特性は図２４に
示した電流−電圧特性を反映したものとなる。本実施形
態では、一対の半導装置をゲート幅方向に１：２にスケ
ーリングして形成されたものであるため、全電流Ｉｄ
は、入力電圧Ｖａに対する電流値に因子２を掛けたもの
と入力電圧Ｖｂに対する電流値に因子１を掛けたものの
和によって表される。 入力Ａの場合（Ｖａ＝０Ｖ、Ｖ
ｂ＝０Ｖ）には、Ｖａ、Ｖｂ共に各ＦＥＴ構造のピンチ
オフ電圧に近いので、ＦＥＴ構造１０７、１１３共に電
流値は低く（曲線ａ１、ａ２）、全電流も小さくなる
（曲線ＤＡ）（図４（ａ））。
体装置と同様な素子２個をドレイン領域を共通にして結
合したものであるから、その電流−電圧特性は図２４に
示した電流−電圧特性を反映したものとなる。本実施形
態では、一対の半導装置をゲート幅方向に１：２にスケ
ーリングして形成されたものであるため、全電流Ｉｄ
は、入力電圧Ｖａに対する電流値に因子２を掛けたもの
と入力電圧Ｖｂに対する電流値に因子１を掛けたものの
和によって表される。 入力Ａの場合（Ｖａ＝０Ｖ、Ｖ
ｂ＝０Ｖ）には、Ｖａ、Ｖｂ共に各ＦＥＴ構造のピンチ
オフ電圧に近いので、ＦＥＴ構造１０７、１１３共に電
流値は低く（曲線ａ１、ａ２）、全電流も小さくなる
（曲線ＤＡ）（図４（ａ））。
【００４１】入力Ｂの場合（Ｖａ＝０Ｖ、Ｖｂ＝０．６
Ｖ）には、ＦＥＴ構造１１３がオンしてＮＤＲを示し
（曲線ｂ２）、全電流もこれに近い特性になる（曲線Ｄ
Ｂ）（図４（ｂ））。
Ｖ）には、ＦＥＴ構造１１３がオンしてＮＤＲを示し
（曲線ｂ２）、全電流もこれに近い特性になる（曲線Ｄ
Ｂ）（図４（ｂ））。
【００４２】入力Ｃの場合（Ｖａ＝０．６Ｖ、Ｖｂ＝０
Ｖ）には、ＦＥＴ構造１０７がオンしてＮＤＲを示し
（曲線ａ３）、全電流もこれに近い特性になる（曲線Ｄ
Ｃ）が、ＦＥＴ構造１０７のゲート幅はＦＥＴ構造１１
３より大きいため、全電流は入力Ｂの場合より増加する
（図４（ｃ））。
Ｖ）には、ＦＥＴ構造１０７がオンしてＮＤＲを示し
（曲線ａ３）、全電流もこれに近い特性になる（曲線Ｄ
Ｃ）が、ＦＥＴ構造１０７のゲート幅はＦＥＴ構造１１
３より大きいため、全電流は入力Ｂの場合より増加する
（図４（ｃ））。
【００４３】入力Ｄの場合（Ｖａ＝Ｖｂ＝０．６Ｖ）に
は、ＦＥＴ構造１０７、１１３共にオンしてＮＤＲを示
す（曲線ａ４、ｂ４）ため、全電流は入力Ｃの場合より
さらに増加する（曲線ＤＤ）（図４（ｄ））。
は、ＦＥＴ構造１０７、１１３共にオンしてＮＤＲを示
す（曲線ａ４、ｂ４）ため、全電流は入力Ｃの場合より
さらに増加する（曲線ＤＤ）（図４（ｄ））。
【００４４】入力Ｒの場合（Ｖａ＝Ｖｂ＝０．３Ｖ）に
は、ＦＥＴ構造１０７、１１３共にオンするがＶａ、Ｖ
ｂ共にＮＤＲのしきい値電圧（０．５Ｖ）より低いた
め、全電流はＮＤＲを示さない（曲線ＤＲ）（図４
（ｅ））。このような理由により、図３のような電流−
電圧特性が得られる。
は、ＦＥＴ構造１０７、１１３共にオンするがＶａ、Ｖ
ｂ共にＮＤＲのしきい値電圧（０．５Ｖ）より低いた
め、全電流はＮＤＲを示さない（曲線ＤＲ）（図４
（ｅ））。このような理由により、図３のような電流−
電圧特性が得られる。
【００４５】本実施形態はゲート幅の違うトンネルダイ
オードを有した２つのＦＥＴを１つの半導体装置上に形
成し、お互いのドレイン領域を接続したものである。し
たがって、２つのＦＥＴを別々に構成するのに比較して
チップ面積を小さくすることができる。
オードを有した２つのＦＥＴを１つの半導体装置上に形
成し、お互いのドレイン領域を接続したものである。し
たがって、２つのＦＥＴを別々に構成するのに比較して
チップ面積を小さくすることができる。
【００４６】（第２の実施形態）図５は本発明の第２の
実施形態の半導体装置の構造図である。
実施形態の半導体装置の構造図である。
【００４７】本実施形態は図１の第１の実施形態に対
し、Ｓ．Ｉ．ＧａＡｓ基板１００の長さを延ばしＳ．
Ｉ．ＧａＡｓ基板２００とし、アンドープＧａＡｓバッ
ファ層１０１の長さを延ばしアンドープＧａＡｓバッフ
ァ層２０１とし、アンドープＩｎＧａＡｓチャネル層１
０２の長さを延ばしアンドープＩｎＧａＡｓチャネル層
２０２とし、ｎ型ＡｌＧａＡｓ電子供給層１０３の長さ
を延ばしｎ型ＡｌＧａＡｓ電子供給層２０３とし、オー
ミック電極１０８をオーミック電極２１２とし、ｎ型Ａ
ｌＧａＡｓ電子供給層２０３の上に新たにゲート電極２
１１とｎ型ＧａＡｓキャップ層２０４を設け、ｎ型Ｇａ
Ａｓキャップ層２０４の上にオーミック電極２１０を形
成したものである。図１中と同番号は同じ構成要素を示
す。
し、Ｓ．Ｉ．ＧａＡｓ基板１００の長さを延ばしＳ．
Ｉ．ＧａＡｓ基板２００とし、アンドープＧａＡｓバッ
ファ層１０１の長さを延ばしアンドープＧａＡｓバッフ
ァ層２０１とし、アンドープＩｎＧａＡｓチャネル層１
０２の長さを延ばしアンドープＩｎＧａＡｓチャネル層
２０２とし、ｎ型ＡｌＧａＡｓ電子供給層１０３の長さ
を延ばしｎ型ＡｌＧａＡｓ電子供給層２０３とし、オー
ミック電極１０８をオーミック電極２１２とし、ｎ型Ａ
ｌＧａＡｓ電子供給層２０３の上に新たにゲート電極２
１１とｎ型ＧａＡｓキャップ層２０４を設け、ｎ型Ｇａ
Ａｓキャップ層２０４の上にオーミック電極２１０を形
成したものである。図１中と同番号は同じ構成要素を示
す。
【００４８】この半導体装置の上には、ゲート電極２１
１を有するＦＥＴ部２０７が形成されている。
１を有するＦＥＴ部２０７が形成されている。
【００４９】本実施形態は、図１の第１の実施形態に対
しＦＥＴ部２０７を追加し、ＦＥＴ部２０７のソース領
域を第１の実施形態のドレイン１０８と接続しオーミッ
ク電極２１２としたものである。
しＦＥＴ部２０７を追加し、ＦＥＴ部２０７のソース領
域を第１の実施形態のドレイン１０８と接続しオーミッ
ク電極２１２としたものである。
【００５０】図６に本実施形態の半導体装置の等価回路
図を示す。
図を示す。
【００５１】この等価回路図では、オーミック電極１１
０、１１２を接地し、オーミック電極２１０に電圧Ｖｄ
ｄを印加し、ゲート電極１０９、１１１にはそれぞれ入
力電圧Ｖａ、Ｖｂを印加し、ゲート電極２１１とオーミ
ック電極２１２の間には制御電圧Ｖｃを印加している。
そして、オーミック電極２１２の電位Ｖｄｓを出力電位
としている。ここで、Ｉｄは電圧Ｖｄｄによって半導体
装置に供給されるドレイン電流である。
０、１１２を接地し、オーミック電極２１０に電圧Ｖｄ
ｄを印加し、ゲート電極１０９、１１１にはそれぞれ入
力電圧Ｖａ、Ｖｂを印加し、ゲート電極２１１とオーミ
ック電極２１２の間には制御電圧Ｖｃを印加している。
そして、オーミック電極２１２の電位Ｖｄｓを出力電位
としている。ここで、Ｉｄは電圧Ｖｄｄによって半導体
装置に供給されるドレイン電流である。
【００５２】本実施形態は第１の実施形態の半導体装置
をドライバとし、ＦＥＴ構造２０７を負荷とするインバ
ータとして機能する。このようなインバータ回路で、電
源電圧Ｖｄｄを１．２Ｖに固定し、制御電圧Ｖｃを０．
３、０．２、０．１、０Ｖと変えた時の入出力状態を表
す電流−電圧特性図を図７（ａ）、（ｂ）、（ｃ）、
（ｄ）に示す。図７（ａ）はＶｃ＝０．３Ｖの場合、図
７（ｂ）はＶｃ＝０．２Ｖの場合、図７（ｃ）はＶｃ＝
０．１Ｖの場合、図７（ｄ）はＶｃ＝０Ｖの場合を示し
た図である。ここで、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒは表２に
定義したものと同じである。
をドライバとし、ＦＥＴ構造２０７を負荷とするインバ
ータとして機能する。このようなインバータ回路で、電
源電圧Ｖｄｄを１．２Ｖに固定し、制御電圧Ｖｃを０．
３、０．２、０．１、０Ｖと変えた時の入出力状態を表
す電流−電圧特性図を図７（ａ）、（ｂ）、（ｃ）、
（ｄ）に示す。図７（ａ）はＶｃ＝０．３Ｖの場合、図
７（ｂ）はＶｃ＝０．２Ｖの場合、図７（ｃ）はＶｃ＝
０．１Ｖの場合、図７（ｄ）はＶｃ＝０Ｖの場合を示し
た図である。ここで、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒは表２に
定義したものと同じである。
【００５３】図４の第１の実施形態において説明したよ
うに、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒに対応するドライバ曲線
はそれぞれ曲線ＤＡ、ＤＢ、ＤＣ、ＤＤ、ＤＲのように
なる。制御電圧Ｖｃを変えることにより、負荷であるＦ
ＥＴ部２０７の電流−電圧特性すなわち負荷曲線を変調
することができる。
うに、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒに対応するドライバ曲線
はそれぞれ曲線ＤＡ、ＤＢ、ＤＣ、ＤＤ、ＤＲのように
なる。制御電圧Ｖｃを変えることにより、負荷であるＦ
ＥＴ部２０７の電流−電圧特性すなわち負荷曲線を変調
することができる。
【００５４】まず、Ｖｃ＝０．３Ｖの時には、負荷曲線
Ｌ１の飽和電流値がドライバ曲線ＤＣのピーク電流値以
上でありかつドライバ曲線ＤＤのピーク電流値以下とな
るように設定されている（図７（ａ））。この時、入力
Ａ、Ｂ、Ｃに対する動作点はそれぞれドライバ曲線（Ｄ
Ａ、ＤＢ、ＤＣ）と負荷曲線Ｌ１の交点（α１、β１、
γ１）で表されるが、負荷曲線Ｌ１の飽和電流値はドラ
イバ曲線（ＤＡ、ＤＢ、ＤＣ）のピーク電流値より高い
ため、出力電圧Ｖｄｓは電源電圧１．２Ｖに近い“Ｈ”
状態を示す。一方、入力Ｄの場合はドライバ曲線（Ｄ
Ｄ）と負荷曲線Ｌ１から決まる安定な動作点が２個ある
ため、動作点が一意的に決まらなくなる。この問題を避
けるためには、例えば、入力を変化させる毎に、入力を
状態Ｒに戻す作業を行う。入力Ｒでの安定動作点はＶｄ
ｓが０Ｖに近い“Ｌ”状態のみであり、入力Ｒから入力
Ｄに遷移した時には、一意的に“Ｌ”状態の動作点（δ
１）が選択される。
Ｌ１の飽和電流値がドライバ曲線ＤＣのピーク電流値以
上でありかつドライバ曲線ＤＤのピーク電流値以下とな
るように設定されている（図７（ａ））。この時、入力
Ａ、Ｂ、Ｃに対する動作点はそれぞれドライバ曲線（Ｄ
Ａ、ＤＢ、ＤＣ）と負荷曲線Ｌ１の交点（α１、β１、
γ１）で表されるが、負荷曲線Ｌ１の飽和電流値はドラ
イバ曲線（ＤＡ、ＤＢ、ＤＣ）のピーク電流値より高い
ため、出力電圧Ｖｄｓは電源電圧１．２Ｖに近い“Ｈ”
状態を示す。一方、入力Ｄの場合はドライバ曲線（Ｄ
Ｄ）と負荷曲線Ｌ１から決まる安定な動作点が２個ある
ため、動作点が一意的に決まらなくなる。この問題を避
けるためには、例えば、入力を変化させる毎に、入力を
状態Ｒに戻す作業を行う。入力Ｒでの安定動作点はＶｄ
ｓが０Ｖに近い“Ｌ”状態のみであり、入力Ｒから入力
Ｄに遷移した時には、一意的に“Ｌ”状態の動作点（δ
１）が選択される。
【００５５】次に、Ｖｃ＝０．２Ｖの時には、負荷曲線
Ｌ２の飽和電流値がドライバ曲線ＤＢのピーク電流値以
上でありかつドライバ曲線ＤＣのピーク電流値以下とな
るように設定されている（図７（ｂ））。この時、入力
Ａ、Ｂに対する動作点はそれぞれドライバ曲線（ＤＡ、
ＤＢ）と負荷曲線Ｌ２の交点（α２、β２）で表され、
出力電圧Ｖｄｓは“Ｈ”状態を示す。一方、入力Ｃ、Ｄ
の場合は、すでに述べたような原理により、ドライバ曲
線（ＤＣ、ＤＤ）と負荷曲線Ｌ２から決まる安定な動作
点が２個の内、“Ｌ”状態の動作点（γ２、δ２）が選
択される。
Ｌ２の飽和電流値がドライバ曲線ＤＢのピーク電流値以
上でありかつドライバ曲線ＤＣのピーク電流値以下とな
るように設定されている（図７（ｂ））。この時、入力
Ａ、Ｂに対する動作点はそれぞれドライバ曲線（ＤＡ、
ＤＢ）と負荷曲線Ｌ２の交点（α２、β２）で表され、
出力電圧Ｖｄｓは“Ｈ”状態を示す。一方、入力Ｃ、Ｄ
の場合は、すでに述べたような原理により、ドライバ曲
線（ＤＣ、ＤＤ）と負荷曲線Ｌ２から決まる安定な動作
点が２個の内、“Ｌ”状態の動作点（γ２、δ２）が選
択される。
【００５６】次に、Ｖｃ＝０．１Ｖの時には、負荷曲線
Ｌ３の飽和電流値がドライバ曲線ＤＡの飽和電流値以上
でありかつドライバ曲線ＤＢのピーク電流値以下である
ように設定されている（図７（ｃ））。この時、入力Ａ
に対する動作点はドライバ曲線（ＤＡ）と負荷曲線Ｌ３
の交点（α３）で表され、出力電圧Ｖｄｓは“Ｈ”状態
を示す。一方、入力Ｂ、Ｃ、Ｄの場合は、すでに述べた
ような原理により、ドライバ曲線（ＤＢ、ＤＣ、ＤＤ）
と負荷曲線Ｌ３から決まる安定な動作点２個の内、
“Ｌ”状態の動作点（β３、γ３、δ３）が選択され
る。
Ｌ３の飽和電流値がドライバ曲線ＤＡの飽和電流値以上
でありかつドライバ曲線ＤＢのピーク電流値以下である
ように設定されている（図７（ｃ））。この時、入力Ａ
に対する動作点はドライバ曲線（ＤＡ）と負荷曲線Ｌ３
の交点（α３）で表され、出力電圧Ｖｄｓは“Ｈ”状態
を示す。一方、入力Ｂ、Ｃ、Ｄの場合は、すでに述べた
ような原理により、ドライバ曲線（ＤＢ、ＤＣ、ＤＤ）
と負荷曲線Ｌ３から決まる安定な動作点２個の内、
“Ｌ”状態の動作点（β３、γ３、δ３）が選択され
る。
【００５７】最後に、Ｖｃ＝０Ｖの時には、負荷曲線Ｌ
４の飽和電流値がドライバ曲線ＤＡの飽和電流値以下と
なるように設定されている（図７（ｄ））。この時、入
力Ａ、Ｂ、Ｃ、Ｄに対する動作点はそれぞれドライバ曲
線（ＤＡ、ＤＢ、ＤＣ、ＤＤ）と負荷曲線Ｌ４の交点
（α４、β４、γ４、δ４）で表され、出力電圧Ｖｄｓ
は“Ｌ”状態を示す。
４の飽和電流値がドライバ曲線ＤＡの飽和電流値以下と
なるように設定されている（図７（ｄ））。この時、入
力Ａ、Ｂ、Ｃ、Ｄに対する動作点はそれぞれドライバ曲
線（ＤＡ、ＤＢ、ＤＣ、ＤＤ）と負荷曲線Ｌ４の交点
（α４、β４、γ４、δ４）で表され、出力電圧Ｖｄｓ
は“Ｌ”状態を示す。
【００５８】本実施形態における入出力特性を以下の真
理値表にまとめる。
理値表にまとめる。
【００５９】
【表３】 ここで、Ｖａ＝ＨのときをＶａ＝１、Ｖａ＝Ｌのときを
Ｖａ＝０とし、Ｖｂ＝ＨのときをＶｂ＝１、Ｖｂ＝Ｌの
ときをＶｂ＝０として下記の式の値を計算する。
Ｖａ＝０とし、Ｖｂ＝ＨのときをＶｂ＝１、Ｖｂ＝Ｌの
ときをＶｂ＝０として下記の式の値を計算する。
【００６０】２Ｖａ＋Ｖｂ （３） この式（３）の値は、入力Ａの時は０となり、入力Ｂの
時は１となり、入力Ｃの時は２となり、入力Ｄの時は３
となる。つまりＶｃ＝０．１Ｖの時はこの計算結果が１
以上ならば出力ＶｄｓはＬとなり、Ｖｃ＝０．２Ｖの時
はこの計算結果が２以上ならば出力ＶｄｓはＬとなり、
Ｖｃ＝０．３Ｖの時はこの計算結果が３以上ならば出力
ＶｄｓはＬとなる。
時は１となり、入力Ｃの時は２となり、入力Ｄの時は３
となる。つまりＶｃ＝０．１Ｖの時はこの計算結果が１
以上ならば出力ＶｄｓはＬとなり、Ｖｃ＝０．２Ｖの時
はこの計算結果が２以上ならば出力ＶｄｓはＬとなり、
Ｖｃ＝０．３Ｖの時はこの計算結果が３以上ならば出力
ＶｄｓはＬとなる。
【００６１】これより、本実施形態が２入力の重み付き
和（２Ｖａ＋Ｖｂ）に対するしきい値ゲートとして機能
し、しかも制御電圧Ｖｃによりしきい値を選択できるこ
とが分かる。また、本実施形態は可変しきい値インバー
タとして動作しているということもできる。このような
論理ゲートを用いれば、制御電圧を適当に選ぶことによ
りＡＮＤ、ＯＲ、ＮＯＴなどの任意のバイナリ関数を選
択でき、可変機能論理ゲートを容易に構築でき、ニュー
ラルネットワーク、セルオートマトン等にも応用できる
ことが、例えば、前澤（Ｋ．Ｍａｅｚａｗａ）らによ
り、信学技報、第ＥＤ９２巻、第１１３号、第１頁に述
べられている。
和（２Ｖａ＋Ｖｂ）に対するしきい値ゲートとして機能
し、しかも制御電圧Ｖｃによりしきい値を選択できるこ
とが分かる。また、本実施形態は可変しきい値インバー
タとして動作しているということもできる。このような
論理ゲートを用いれば、制御電圧を適当に選ぶことによ
りＡＮＤ、ＯＲ、ＮＯＴなどの任意のバイナリ関数を選
択でき、可変機能論理ゲートを容易に構築でき、ニュー
ラルネットワーク、セルオートマトン等にも応用できる
ことが、例えば、前澤（Ｋ．Ｍａｅｚａｗａ）らによ
り、信学技報、第ＥＤ９２巻、第１１３号、第１頁に述
べられている。
【００６２】本実施形態では、ドライバ曲線がＮＤＲ特
性を示すため、“Ｌ”状態の動作点と“Ｈ”状態の動作
点の電圧差が大きく、雑音余裕度が増加するという長所
を有する。さらに、“Ｈ”状態の電流値が“Ｌ”状態の
電流値より低くできるため、しきい値ゲートの消費電力
を低減できる。
性を示すため、“Ｌ”状態の動作点と“Ｈ”状態の動作
点の電圧差が大きく、雑音余裕度が増加するという長所
を有する。さらに、“Ｈ”状態の電流値が“Ｌ”状態の
電流値より低くできるため、しきい値ゲートの消費電力
を低減できる。
【００６３】（第３の実施形態）図１の第１の実施形態
では、ＲＴＤ構造１０５、１１５がそれぞれゲート幅の
異なるＦＥＴ構造１１３、１０７のソース領域に接続さ
れていたが、各ＲＴＤ構造１０５、１１５が各ＦＥＴ構
造１１３、１０７のドレイン領域に接続されていても同
様な半導体装置となる。
では、ＲＴＤ構造１０５、１１５がそれぞれゲート幅の
異なるＦＥＴ構造１１３、１０７のソース領域に接続さ
れていたが、各ＲＴＤ構造１０５、１１５が各ＦＥＴ構
造１１３、１０７のドレイン領域に接続されていても同
様な半導体装置となる。
【００６４】図８はそのような半導体装置の動作状態に
おける等価回路である。すなわち、本実施形態は、ＲＴ
Ｄ部１１５がＦＥＴ部１０７のドレイン領域とオーミッ
ク電極１０８の間に設けられ、ＲＴＤ部１０５がＦＥＴ
部１１３のドレイン領域とオーミック電極１０８の間に
設けられたものである。
おける等価回路である。すなわち、本実施形態は、ＲＴ
Ｄ部１１５がＦＥＴ部１０７のドレイン領域とオーミッ
ク電極１０８の間に設けられ、ＲＴＤ部１０５がＦＥＴ
部１１３のドレイン領域とオーミック電極１０８の間に
設けられたものである。
【００６５】本実施形態の半導体装置は、第１の実施形
態と同様な機能を有する。
態と同様な機能を有する。
【００６６】（第４の実施形態）本実施形態は、図６の
第２の実施形態の等価回路図のドライバ部を第１の実施
形態の替りに第３の実施形態に置き換えたものである。
第２の実施形態の等価回路図のドライバ部を第１の実施
形態の替りに第３の実施形態に置き換えたものである。
【００６７】図９に本実施形態の半導体装置の等価回路
を示す。
を示す。
【００６８】本実施形態の半導体装置は第２の実施形態
と同様な機能を有する。
と同様な機能を有する。
【００６９】（第５の実施形態）図５の第２の実施形態
は、ソース領域にそれぞれ第１、第２のＲＤＴ構造が接
続されたゲート幅の異なる第１、第２のＦＥＴ構造を並
列接続した半導体装置をドライバとして用い、第３のＦ
ＥＴ構造を負荷として用いたインバータ回路だったが、
ＲＤＴ構造をドライバ側でなく負荷ＦＥＴ側に設けても
よい。
は、ソース領域にそれぞれ第１、第２のＲＤＴ構造が接
続されたゲート幅の異なる第１、第２のＦＥＴ構造を並
列接続した半導体装置をドライバとして用い、第３のＦ
ＥＴ構造を負荷として用いたインバータ回路だったが、
ＲＤＴ構造をドライバ側でなく負荷ＦＥＴ側に設けても
よい。
【００７０】図１０に本実施形態の半導体装置の構造図
を示す。本実施形態の半導体装置は、Ｓ．Ｉ．ＧａＡｓ
基板５００と、Ｓ．Ｉ．ＧａＡｓ基板５００の上に形成
されたアンドープＧａＡｓバッファ層５０１と、アンド
ープＧａＡｓバッファ層５０１の上に形成されたアンド
ープＩｎＧａＡｓチャネル層５０２と、アンドープＩｎ
ＧａＡｓチャネル層５０２の上に形成されたｎ形ＡｌＧ
ａＡｓ電子供給層５０３と、ｎ形ＡｌＧａＡｓ電子供給
層５０３の上に形成されたｎ形ＧａＡｓキャップ層５０
４、５１４、５１６と、ｎ形ＧａＡｓキャップ層５１４
の上に形成されたＲＴＤ部５０５と、ＲＴＤ部５０５の
上に形成されたｎ形ＧａＡｓコンタクト層５０６と、ｎ
型ＧａＡｓコンタクト層５０６の上に形成されたオーミ
ック電極５１５と、ｎ形ＧａＡｓキャップ層５１６の上
に形成されたオーミック電極５１８と、ｎ型ＧａＡｓキ
ャップ層５０４の上に形成されたオーミック電極５１０
と、ｎ型ＡｌＧａＡｓ電子供給層５０３の上に形成され
たゲート電極５０９、５１２、５１７とで構成されてい
る。
を示す。本実施形態の半導体装置は、Ｓ．Ｉ．ＧａＡｓ
基板５００と、Ｓ．Ｉ．ＧａＡｓ基板５００の上に形成
されたアンドープＧａＡｓバッファ層５０１と、アンド
ープＧａＡｓバッファ層５０１の上に形成されたアンド
ープＩｎＧａＡｓチャネル層５０２と、アンドープＩｎ
ＧａＡｓチャネル層５０２の上に形成されたｎ形ＡｌＧ
ａＡｓ電子供給層５０３と、ｎ形ＡｌＧａＡｓ電子供給
層５０３の上に形成されたｎ形ＧａＡｓキャップ層５０
４、５１４、５１６と、ｎ形ＧａＡｓキャップ層５１４
の上に形成されたＲＴＤ部５０５と、ＲＴＤ部５０５の
上に形成されたｎ形ＧａＡｓコンタクト層５０６と、ｎ
型ＧａＡｓコンタクト層５０６の上に形成されたオーミ
ック電極５１５と、ｎ形ＧａＡｓキャップ層５１６の上
に形成されたオーミック電極５１８と、ｎ型ＧａＡｓキ
ャップ層５０４の上に形成されたオーミック電極５１０
と、ｎ型ＡｌＧａＡｓ電子供給層５０３の上に形成され
たゲート電極５０９、５１２、５１７とで構成されてい
る。
【００７１】また、ＲＴＤ部５０５は、ｎ型ＧａＡｓキ
ャップ層５１４の上に形成されたアンドープＡｌＡｓ量
子障壁層５０５aと、アンドープＡｌＡｓ量子障壁層５
００５aの上に形成されたアンドープＧａＡｓ量子井戸
層５０５bと、アンドープＧａＡｓ量子井戸層５０５bの
上に形成されたアンドープＡｌＡｓ量子障壁層５０５c
とにより構成されている。
ャップ層５１４の上に形成されたアンドープＡｌＡｓ量
子障壁層５０５aと、アンドープＡｌＡｓ量子障壁層５
００５aの上に形成されたアンドープＧａＡｓ量子井戸
層５０５bと、アンドープＧａＡｓ量子井戸層５０５bの
上に形成されたアンドープＡｌＡｓ量子障壁層５０５c
とにより構成されている。
【００７２】さらに上記の半導体装置には、ゲート電極
５０９を有するＦＥＴ部５０７、ゲート電極５１２を有
するＦＥＴ部５１１、ゲート電極５１７を有するＦＥＴ
部５１３が構成されている。
５０９を有するＦＥＴ部５０７、ゲート電極５１２を有
するＦＥＴ部５１１、ゲート電極５１７を有するＦＥＴ
部５１３が構成されている。
【００７３】図１１に本実施形態の等価回路図を示す。
本実施形態は、図６の第２の実施形態に対しドライバ側
の２つのＲＴＤ部を削除し、オーミック電極５１５とＦ
ＥＴ部５１１のドレイン領域の間にＲＴＤ部５０５を設
けたものである。
本実施形態は、図６の第２の実施形態に対しドライバ側
の２つのＲＴＤ部を削除し、オーミック電極５１５とＦ
ＥＴ部５１１のドレイン領域の間にＲＴＤ部５０５を設
けたものである。
【００７４】本実施形態の半導体装置は第２の実施形態
と同様な機能を有する。
と同様な機能を有する。
【００７５】本実施形態は、共鳴トンネルダイオードを
１つしか必要としないで、複数入力の重み付き和に対す
るしきい値ゲートを実現するものである。したがって、
半導体装置の構成がより簡潔になる。
１つしか必要としないで、複数入力の重み付き和に対す
るしきい値ゲートを実現するものである。したがって、
半導体装置の構成がより簡潔になる。
【００７６】（第６の実施形態）図１２に本発明の第６
の実施形態の半導体装置の等価回路図を示す。本実施形
態は、図１１の第５の実施形態の等価回路図において、
ＲＴＤ部５０５を負荷であるＦＥＴ部５１１のドレイン
領域とオーミック電極５１５の間からソース領域とオー
ミック電極５１６との間に移動したものである。
の実施形態の半導体装置の等価回路図を示す。本実施形
態は、図１１の第５の実施形態の等価回路図において、
ＲＴＤ部５０５を負荷であるＦＥＴ部５１１のドレイン
領域とオーミック電極５１５の間からソース領域とオー
ミック電極５１６との間に移動したものである。
【００７７】本実施形態の半導体装置は第２の実施形態
と同様な機能を有する。
と同様な機能を有する。
【００７８】（第７の実施形態）図１３は本発明の半導
体装置の第７の実施形態の構造図、図１４は図１３の半
導体装置の等価回路図、図１５は図１３の半導体装置の
電流−電圧特性図である。
体装置の第７の実施形態の構造図、図１４は図１３の半
導体装置の等価回路図、図１５は図１３の半導体装置の
電流−電圧特性図である。
【００７９】本実施形態の半導体装置は、Ｓ．Ｉ．Ｉｎ
Ｐ基板７００と、Ｓ．Ｉ．ＩｎＰ基板７００の上に形成
されたアンドープＩｎＡｌＡｓバッファ層７０１と、ア
ンドープＩｎＡｌＡｓバッファ層７０１の上に形成され
たアンドープＩｎＧａＡｓチャネル層７０２と、アンド
ープＩｎＧａＡｓチャネル層７０２の上に形成されたｎ
形ＩｎＡｌＡｓ電子供給層７０３と、ｎ形ＩｎＡｌＡｓ
電子供給層７０３の上に形成されたｎ形ＩｎＧａＡｓキ
ャップ層７０４、７１４と、ｎ形ＩｎＧａＡｓキャップ
層７１４の上に形成されたＲＴＤ部７０５と、ＲＴＤ部
７０５の上に形成されたｎ形ＩｎＧａＡｓコンタクト層
７０６と、ｎ型ＩｎＧａＡｓコンタクト層７０６の上に
形成されたオーミック電極７１１と、ｎ形ＩｎＧａＡｓ
キャップ層７１４の上に形成されたオーミック電極７１
０と、ｎ型ＩｎＧａＡｓキャップ層７０４の上に形成さ
れたオーミック電極７０８と、ｎ型ＩｎＡｌＡｓ電子供
給層７０３の上に形成されたゲート電極７０９、７１２
とで構成されている。
Ｐ基板７００と、Ｓ．Ｉ．ＩｎＰ基板７００の上に形成
されたアンドープＩｎＡｌＡｓバッファ層７０１と、ア
ンドープＩｎＡｌＡｓバッファ層７０１の上に形成され
たアンドープＩｎＧａＡｓチャネル層７０２と、アンド
ープＩｎＧａＡｓチャネル層７０２の上に形成されたｎ
形ＩｎＡｌＡｓ電子供給層７０３と、ｎ形ＩｎＡｌＡｓ
電子供給層７０３の上に形成されたｎ形ＩｎＧａＡｓキ
ャップ層７０４、７１４と、ｎ形ＩｎＧａＡｓキャップ
層７１４の上に形成されたＲＴＤ部７０５と、ＲＴＤ部
７０５の上に形成されたｎ形ＩｎＧａＡｓコンタクト層
７０６と、ｎ型ＩｎＧａＡｓコンタクト層７０６の上に
形成されたオーミック電極７１１と、ｎ形ＩｎＧａＡｓ
キャップ層７１４の上に形成されたオーミック電極７１
０と、ｎ型ＩｎＧａＡｓキャップ層７０４の上に形成さ
れたオーミック電極７０８と、ｎ型ＩｎＡｌＡｓ電子供
給層７０３の上に形成されたゲート電極７０９、７１２
とで構成されている。
【００８０】また、ＲＴＤ部７０５は、ｎ型ＩｎＧａＡ
ｓキャップ層７１４の上に形成されたアンドープＡｌＡ
ｓ量子障壁層７０５aと、アンドープＡｌＡｓ量子障壁
層７０５aの上に形成されたアンドープＩｎＧａＡｓ量
子井戸層７０５bと、アンドープＩｎＧａＡｓ量子井戸
層７０５bの上に形成されたアンドープＡｌＡｓ量子障
壁層７０５cとにより構成されている。
ｓキャップ層７１４の上に形成されたアンドープＡｌＡ
ｓ量子障壁層７０５aと、アンドープＡｌＡｓ量子障壁
層７０５aの上に形成されたアンドープＩｎＧａＡｓ量
子井戸層７０５bと、アンドープＩｎＧａＡｓ量子井戸
層７０５bの上に形成されたアンドープＡｌＡｓ量子障
壁層７０５cとにより構成されている。
【００８１】さらに上記の半導体装置には、ゲート電極
７０９を有するＦＥＴ部７０７、ゲート電極７１２を有
するＦＥＴ部７１３が構成されている。
７０９を有するＦＥＴ部７０７、ゲート電極７１２を有
するＦＥＴ部７１３が構成されている。
【００８２】本実施形態の半導体装置は以下のようにし
て作製される。Ｓ．Ｉ．ＩｎＰ基板７００上に、例えば
ＭＢＥ成長法により、下記表４に示す順および膜厚で順
次成長させる。
て作製される。Ｓ．Ｉ．ＩｎＰ基板７００上に、例えば
ＭＢＥ成長法により、下記表４に示す順および膜厚で順
次成長させる。
【００８３】
【表４】 次に、エピタキシャル層構造の一部をｎ形ＩｎＧａＡｓ
キャップ層７０４、７１４が露出するまでエッチング除
去することにより面積３０×１０μｍ2のＲＴＤ部７０
５のメサ形成を行う。さらに、ＲＴＤ部７０５の周囲の
エピタキシャル層構造の一部をアンドープＩｎＡｌＡｓ
バッファ層７０１が露出するまでエッチング除去するこ
とにより、それぞれＦＥＴ部７０７、７１３のメサ形成
を行う。その後、例えば、Ｔｉ／Ｐｔ／Ａｕなどの金属
を蒸着後、リフトオフ処理によりｎ形ＩｎＧａＡｓコン
タクト層７０６に接してオーミック電極７１１を形成
し、ｎ形ＩｎＧａＡｓキャップ層７１４に接してオーミ
ック電極７１０を、ｎ形ＩｎＧａＡｓキャップ層７０４
に接してオーミック電極７０８を形成する。これによ
り、ＦＥＴ部７０７とＦＥＴ部７１３はオーミック電極
７１０、オーミック電極７０８により電気的に結合され
>る。最後に、オーミック電極７０８、オーミック電極
７１０によって挟まれた部分のエピタキシャル層構造の
一部をｎ形ＩｎＡｌＡｓ電子供給層７０３が露出するま
でエッチング除去して形成したリセス部にはＴｉ／Ａｌ
などの金属を蒸着し、リフトオフすることにより、ゲー
ト幅Ｗａ＝２０μｍのゲート電極７０９、ゲート幅Ｗｂ
＝１０μｍのゲート電極７１２が形成される。ここで、
Ｗａ：Ｗｂ＝２：１となっている。
キャップ層７０４、７１４が露出するまでエッチング除
去することにより面積３０×１０μｍ2のＲＴＤ部７０
５のメサ形成を行う。さらに、ＲＴＤ部７０５の周囲の
エピタキシャル層構造の一部をアンドープＩｎＡｌＡｓ
バッファ層７０１が露出するまでエッチング除去するこ
とにより、それぞれＦＥＴ部７０７、７１３のメサ形成
を行う。その後、例えば、Ｔｉ／Ｐｔ／Ａｕなどの金属
を蒸着後、リフトオフ処理によりｎ形ＩｎＧａＡｓコン
タクト層７０６に接してオーミック電極７１１を形成
し、ｎ形ＩｎＧａＡｓキャップ層７１４に接してオーミ
ック電極７１０を、ｎ形ＩｎＧａＡｓキャップ層７０４
に接してオーミック電極７０８を形成する。これによ
り、ＦＥＴ部７０７とＦＥＴ部７１３はオーミック電極
７１０、オーミック電極７０８により電気的に結合され
>る。最後に、オーミック電極７０８、オーミック電極
７１０によって挟まれた部分のエピタキシャル層構造の
一部をｎ形ＩｎＡｌＡｓ電子供給層７０３が露出するま
でエッチング除去して形成したリセス部にはＴｉ／Ａｌ
などの金属を蒸着し、リフトオフすることにより、ゲー
ト幅Ｗａ＝２０μｍのゲート電極７０９、ゲート幅Ｗｂ
＝１０μｍのゲート電極７１２が形成される。ここで、
Ｗａ：Ｗｂ＝２：１となっている。
【００８４】図１４は本実施形態においてオーミック電
極７１１とオーミック電極７０８を結線した動作状態を
示す等価回路図である。本実施形態は、ゲート幅Ｗａを
有するＦＥＴ構造７０７、ゲート幅Ｗｂを有するＦＥＴ
構造７１３、ＲＴＤ構造７０５を並列接続した回路とな
っている。
極７１１とオーミック電極７０８を結線した動作状態を
示す等価回路図である。本実施形態は、ゲート幅Ｗａを
有するＦＥＴ構造７０７、ゲート幅Ｗｂを有するＦＥＴ
構造７１３、ＲＴＤ構造７０５を並列接続した回路とな
っている。
【００８５】また、図１４では動作状態にするために、
オーミック電極７１０を接地し、オーミック電極７０８
（オーミック電極７１１）に電圧Ｖｄｓを印加し、ゲー
ト電極７０９、７１２にはそれぞれ入力電圧Ｖａ、Ｖｂ
を印加している。また、Ｉｄは電圧Ｖｄｓにより半導体
装置に供給されるドレイン電流である。
オーミック電極７１０を接地し、オーミック電極７０８
（オーミック電極７１１）に電圧Ｖｄｓを印加し、ゲー
ト電極７０９、７１２にはそれぞれ入力電圧Ｖａ、Ｖｂ
を印加している。また、Ｉｄは電圧Ｖｄｓにより半導体
装置に供給されるドレイン電流である。
【００８６】本実施形態では、入力状態を電圧Ｖａ、Ｖ
ｂの値に対するマトリクスとみなし、以下のように定義
する。
ｂの値に対するマトリクスとみなし、以下のように定義
する。
【００８７】
【表５】 本実施形態の入力状態に対する本実施形態の電流−電圧
特性を図１５に示す。各入力Ａ、Ｂ、Ｃ、Ｄ、Ｒにおい
て、Ｉｄ−Ｖｄｓ特性はＶｄｓが０．４ＶでＮＤＲを示
し、負の相互コンダクタンスは生じない。
特性を図１５に示す。各入力Ａ、Ｂ、Ｃ、Ｄ、Ｒにおい
て、Ｉｄ−Ｖｄｓ特性はＶｄｓが０．４ＶでＮＤＲを示
し、負の相互コンダクタンスは生じない。
【００８８】次に、本実施形態が図１５の電流−電圧特
性を示す理由を図１６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）を参照して説明する。図１６（ａ）は入
力Ａ（Ｖａ＝Ｖｂ＝０Ｖ）の場合、図１６（ｂ）は入力
Ｂ（Ｖａ＝０Ｖ、Ｖｂ＝０．４Ｖ）の場合、図１６
（ｃ）は入力Ｃ（Ｖａ＝０．４Ｖ、Ｖｂ＝０Ｖ）の場
合、図１６（ｄ）は入力Ｄ（Ｖａ＝Ｖｂ＝０．４Ｖ）の
場合、図１６（ｅ）は入力Ｒ（Ｖａ＝ｂ＝０．６Ｖ）の
場合を示した図である。
性を示す理由を図１６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）を参照して説明する。図１６（ａ）は入
力Ａ（Ｖａ＝Ｖｂ＝０Ｖ）の場合、図１６（ｂ）は入力
Ｂ（Ｖａ＝０Ｖ、Ｖｂ＝０．４Ｖ）の場合、図１６
（ｃ）は入力Ｃ（Ｖａ＝０．４Ｖ、Ｖｂ＝０Ｖ）の場
合、図１６（ｄ）は入力Ｄ（Ｖａ＝Ｖｂ＝０．４Ｖ）の
場合、図１６（ｅ）は入力Ｒ（Ｖａ＝ｂ＝０．６Ｖ）の
場合を示した図である。
【００８９】本実施形態は、ＦＥＴ構造７０７、７１３
とＲＴＤ構造７０５の並列接続と見なされるから、ドレ
イン電流ＩｄはＦＥＴ構造７０７、７１３、ＲＴＤ構造
７０５を導通する電流の総和で表される。ここで、本実
施形態では、一対のＦＥＴ構造はゲート幅方向に１：２
にスケーリングされていることに注意する。
とＲＴＤ構造７０５の並列接続と見なされるから、ドレ
イン電流ＩｄはＦＥＴ構造７０７、７１３、ＲＴＤ構造
７０５を導通する電流の総和で表される。ここで、本実
施形態では、一対のＦＥＴ構造はゲート幅方向に１：２
にスケーリングされていることに注意する。
【００９０】入力Ａの場合（Ｖａ＝Ｖｂ＝０Ｖ）には、
Ｖａ、Ｖｂ共に各ＦＥＴ構造のピンチオフ電圧に近いの
で、ＦＥＴ構造７０７、７１３に流れるは電流値は共に
低く（曲線ａｌ、ｂｌ）、ドレイン電流ＩｄはＲＴＤ構
造７０５の電流値（曲線ｒ０）に近いものとなる（曲線
ＤＡ）（図１６（ａ））。
Ｖａ、Ｖｂ共に各ＦＥＴ構造のピンチオフ電圧に近いの
で、ＦＥＴ構造７０７、７１３に流れるは電流値は共に
低く（曲線ａｌ、ｂｌ）、ドレイン電流ＩｄはＲＴＤ構
造７０５の電流値（曲線ｒ０）に近いものとなる（曲線
ＤＡ）（図１６（ａ））。
【００９１】入力Ｂの場合（Ｖａ＝０Ｖ、Ｖｂ＝０．４
Ｖ）には、ＦＥＴ構造７１３がオンする（曲線ｂ２）た
め、全電流はＲＴＤ構造７０５とＦＥＴ構造７１３の電
流値（曲線ｒ０、ｂ２）の和に近いものとなる（曲線Ｄ
Ｂ）（図１６（ｂ））。
Ｖ）には、ＦＥＴ構造７１３がオンする（曲線ｂ２）た
め、全電流はＲＴＤ構造７０５とＦＥＴ構造７１３の電
流値（曲線ｒ０、ｂ２）の和に近いものとなる（曲線Ｄ
Ｂ）（図１６（ｂ））。
【００９２】入力Ｃの場合（Ｖａ＝０．４Ｖ、Ｖｂ＝０
Ｖ）には、ＦＥＴ構造７０７がオンする（曲線ａ３）た
め、全電流はＲＴＤ構造７０５とＦＥＴ構造７０７の電
流値（曲線ｒ０、ａ３）の和に近いものとなる（曲線Ｄ
Ｃ）がＦＥＴ構造７０７のゲート幅はＦＥＴ構造７１３
より大きいため、全電流は入力Ｂの場合より増加する
（図１６（ｃ））。
Ｖ）には、ＦＥＴ構造７０７がオンする（曲線ａ３）た
め、全電流はＲＴＤ構造７０５とＦＥＴ構造７０７の電
流値（曲線ｒ０、ａ３）の和に近いものとなる（曲線Ｄ
Ｃ）がＦＥＴ構造７０７のゲート幅はＦＥＴ構造７１３
より大きいため、全電流は入力Ｂの場合より増加する
（図１６（ｃ））。
【００９３】入力Ｄの場合（Ｖａ＝Ｖｂ＝０．４Ｖ）に
は、ＦＥＴ構造７０７、７１３共にオンする（曲線ａ
４、ｂ４）ため、全電流はさらに増加する（曲線ＤＤ）
（図１６（ｄ））。
は、ＦＥＴ構造７０７、７１３共にオンする（曲線ａ
４、ｂ４）ため、全電流はさらに増加する（曲線ＤＤ）
（図１６（ｄ））。
【００９４】入力Ｒの場合（Ｖａ＝Ｖｂ＝０．６Ｖ）に
は、ＦＥＴ構造７０７、７１３共に電流値が入力Ｄの場
合より増加する（曲線ａ５、ｂ５）ため、全電流は入力
Ｄの場合より増加する（曲線ＤＲ）（図１６（ｅ））。
は、ＦＥＴ構造７０７、７１３共に電流値が入力Ｄの場
合より増加する（曲線ａ５、ｂ５）ため、全電流は入力
Ｄの場合より増加する（曲線ＤＲ）（図１６（ｅ））。
【００９５】また、ＲＴＤ構造７０５の電流値（曲線ｒ
０）は入力電圧に依存しないので、各入力Ａ、Ｂ、Ｃ、
Ｄ、ＲにおいてＮＤＲを示す。
０）は入力電圧に依存しないので、各入力Ａ、Ｂ、Ｃ、
Ｄ、ＲにおいてＮＤＲを示す。
【００９６】上記に説明した理由により、本実施形態の
半導体装置は図１５のような電流−電圧特性が得られ
る。
半導体装置は図１５のような電流−電圧特性が得られ
る。
【００９７】（第８の実施形態）図１７に本発明の第８
の実施形態の半導体装置の構造図を示す。本実施形態の
半導体装置は、図１３の第７の実施形態に対し、Ｓ．
Ｉ．ＩｎＰ基板７００の長さを延ばしＳ．Ｉ．ＩｎＰ基
板８００とし、アンドープＩｎＡｌＡｓバッファ層７０
１の長さを延ばしアンドープＩｎＡｌＡｓバッファ層８
０１とし、アンドープＩｎＧａＡｓチャネル層７０２の
長さを延ばしアンドープＩｎＧａＡｓチャネル層８０２
とし、ｎ型ＩｎＡｌＡｓ電子供給層７０３の長さを延ば
しｎ型ＩｎＡｌＡｓ電子供給層８０３とし、オーミック
電極７０８をオーミック電極８１１とし、ｎ型ＩｎＡｌ
Ａｓ電子供給層８０３の上に新たにゲート電極８１０と
ｎ型ＩｎＧａＡｓキャップ層８０４を設け、ｎ型ＩｎＧ
ａＡｓキャップ層８０４の上にオーミック電極８０９を
形成したものである。図１３中と同番号は同じ構成要素
を示す。
の実施形態の半導体装置の構造図を示す。本実施形態の
半導体装置は、図１３の第７の実施形態に対し、Ｓ．
Ｉ．ＩｎＰ基板７００の長さを延ばしＳ．Ｉ．ＩｎＰ基
板８００とし、アンドープＩｎＡｌＡｓバッファ層７０
１の長さを延ばしアンドープＩｎＡｌＡｓバッファ層８
０１とし、アンドープＩｎＧａＡｓチャネル層７０２の
長さを延ばしアンドープＩｎＧａＡｓチャネル層８０２
とし、ｎ型ＩｎＡｌＡｓ電子供給層７０３の長さを延ば
しｎ型ＩｎＡｌＡｓ電子供給層８０３とし、オーミック
電極７０８をオーミック電極８１１とし、ｎ型ＩｎＡｌ
Ａｓ電子供給層８０３の上に新たにゲート電極８１０と
ｎ型ＩｎＧａＡｓキャップ層８０４を設け、ｎ型ＩｎＧ
ａＡｓキャップ層８０４の上にオーミック電極８０９を
形成したものである。図１３中と同番号は同じ構成要素
を示す。
【００９８】またこの半導体装置の上には、ゲート電極
８１０を有するＦＥＴ部８０８が形成されている。
８１０を有するＦＥＴ部８０８が形成されている。
【００９９】本実施形態は、図１３の第７の実施形態に
対しＦＥＴ部８０８が追加され、ＦＥＴ部８０８のソー
ス領域を第７の実施形態のオーミック電極７０８と接続
しオーミック電極８１１としたものである。
対しＦＥＴ部８０８が追加され、ＦＥＴ部８０８のソー
ス領域を第７の実施形態のオーミック電極７０８と接続
しオーミック電極８１１としたものである。
【０１００】図１８に本実施形態の半導体装置の等価回
路図を示す。この等価回路図において、オーミック電極
７１１とオーミック電極８１１は結線されている。本実
施形態は、ゲート幅Ｗａを有するＦＥＴ構造７０７、ゲ
ート幅Ｗｂを有するＦＥＴ構造７１３、ＲＴＤ構造７０
５が並列接続され、ドレイン側にＦＥＴ構造８０８が直
列接続された回路である。図１８に示すように、オーミ
ック電極７１０を接地し、オーミック電極８０９に電圧
Ｖｄｄを印加する。ゲート電極７０９、７１２にはそれ
ぞれ入力電圧Ｖａ、Ｖｂを印加し、ゲート電極８１０と
オーミック電極８１１（オーミック電極７１１）の間に
は制御電圧Ｖｃを加え、オーミック電極８１１の電位Ｖ
ｄｓを出力電位とする。Ｉｄは電圧Ｖｄｄにより半導体
装置に供給されるドレイン電流である。
路図を示す。この等価回路図において、オーミック電極
７１１とオーミック電極８１１は結線されている。本実
施形態は、ゲート幅Ｗａを有するＦＥＴ構造７０７、ゲ
ート幅Ｗｂを有するＦＥＴ構造７１３、ＲＴＤ構造７０
５が並列接続され、ドレイン側にＦＥＴ構造８０８が直
列接続された回路である。図１８に示すように、オーミ
ック電極７１０を接地し、オーミック電極８０９に電圧
Ｖｄｄを印加する。ゲート電極７０９、７１２にはそれ
ぞれ入力電圧Ｖａ、Ｖｂを印加し、ゲート電極８１０と
オーミック電極８１１（オーミック電極７１１）の間に
は制御電圧Ｖｃを加え、オーミック電極８１１の電位Ｖ
ｄｓを出力電位とする。Ｉｄは電圧Ｖｄｄにより半導体
装置に供給されるドレイン電流である。
【０１０１】本実施形態の等価回路図は図１５の第７の
実施形態の半導体装置をドライバとし、ＦＥＴ構造８０
８を負荷とするインバータとして機能する。本実施形態
のインバータ回路で、電源電圧Ｖｄｄを１．２Ｖに固定
し、制御電圧Ｖｃを０．７、０．５、０．３、０．１Ｖ
と変えた時の入出力状態を表す電流−電圧特性図を図１
９（ａ）、（ｂ）、（ｃ）、（ｄ）に示す。図１９
（ａ）はＶｃ＝０．７Ｖの場合、図１９（ｂ）はＶｃ＝
０．５Ｖの場合、図１９（ｃ）はＶｃ＝０．３Ｖの場
合、図７（ｄ）はＶｃ＝０．１Ｖの場合を示した図であ
る。
実施形態の半導体装置をドライバとし、ＦＥＴ構造８０
８を負荷とするインバータとして機能する。本実施形態
のインバータ回路で、電源電圧Ｖｄｄを１．２Ｖに固定
し、制御電圧Ｖｃを０．７、０．５、０．３、０．１Ｖ
と変えた時の入出力状態を表す電流−電圧特性図を図１
９（ａ）、（ｂ）、（ｃ）、（ｄ）に示す。図１９
（ａ）はＶｃ＝０．７Ｖの場合、図１９（ｂ）はＶｃ＝
０．５Ｖの場合、図１９（ｃ）はＶｃ＝０．３Ｖの場
合、図７（ｄ）はＶｃ＝０．１Ｖの場合を示した図であ
る。
【０１０２】図１５の第７の実施形態において説明した
ように、入力Ａ、Ｂ、Ｃ、Ｄに対応するドライバ曲線は
それぞれ曲線ＤＡ、ＤＢ、ＤＣ、ＤＤのようになる。こ
こで、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒは表５に定義したものと
同じである。また、制御電圧Ｖｃを変えることにより、
負荷ＦＥＴ８０８の電流−電圧特性すなわち負荷曲線を
変調することができる。
ように、入力Ａ、Ｂ、Ｃ、Ｄに対応するドライバ曲線は
それぞれ曲線ＤＡ、ＤＢ、ＤＣ、ＤＤのようになる。こ
こで、入力Ａ、Ｂ、Ｃ、Ｄ、Ｒは表５に定義したものと
同じである。また、制御電圧Ｖｃを変えることにより、
負荷ＦＥＴ８０８の電流−電圧特性すなわち負荷曲線を
変調することができる。
【０１０３】まず、Ｖｃ＝０．７Ｖの時には、負荷曲線
Ｌ１の飽和電流値がドライバ曲線ＤＣのピーク電流値以
上でありかつドライバ曲線ＤＤのピーク電流値以下とな
るように設定されている（図１９（ａ））。この時、入
力Ａ、Ｂ、Ｃに対する動作点はそれぞれドライバ曲線
（ＤＡ、ＤＢ、ＤＣ）と負荷曲線Ｌ１の交点（α１、β
１、γ１）で表されるが、負荷曲線Ｌ１の飽和電流値は
ドライバ曲線（ＤＡ、ＤＢ、ＤＣ）のピーク電流値より
高いため、出力電圧Ｖｄｓは電源電圧１．２Ｖに近い
“Ｈ”状態を示す。一方、入力Ｄの場合はドライバ曲線
（ＤＤ）と負荷曲線Ｌ１から決まる安定な動作点が２個
あるため、動作点が一意的に決まらなくなる。この問題
を避けるためには、例えば、入力を変化させる毎に、入
力を状態Ｒに戻す作業を行う、入力Ｒでの安定動作点は
Ｖｄｓが０Ｖに近い“Ｌ”状態のみであり、入力Ｒから
入力Ｄに遷移した時には、一意的に“Ｌ”状態の動作点
（δ１）が選択される。
Ｌ１の飽和電流値がドライバ曲線ＤＣのピーク電流値以
上でありかつドライバ曲線ＤＤのピーク電流値以下とな
るように設定されている（図１９（ａ））。この時、入
力Ａ、Ｂ、Ｃに対する動作点はそれぞれドライバ曲線
（ＤＡ、ＤＢ、ＤＣ）と負荷曲線Ｌ１の交点（α１、β
１、γ１）で表されるが、負荷曲線Ｌ１の飽和電流値は
ドライバ曲線（ＤＡ、ＤＢ、ＤＣ）のピーク電流値より
高いため、出力電圧Ｖｄｓは電源電圧１．２Ｖに近い
“Ｈ”状態を示す。一方、入力Ｄの場合はドライバ曲線
（ＤＤ）と負荷曲線Ｌ１から決まる安定な動作点が２個
あるため、動作点が一意的に決まらなくなる。この問題
を避けるためには、例えば、入力を変化させる毎に、入
力を状態Ｒに戻す作業を行う、入力Ｒでの安定動作点は
Ｖｄｓが０Ｖに近い“Ｌ”状態のみであり、入力Ｒから
入力Ｄに遷移した時には、一意的に“Ｌ”状態の動作点
（δ１）が選択される。
【０１０４】次に、Ｖｃ＝０．５Ｖの時には、負荷曲線
Ｌ２の飽和電流値がドライバ曲線ＤＢのピーク電流値以
上でありかつドライバ曲線ＤＣのピーク電流値以下とな
るように設定されている（図１９（ｂ））。この時、入
力Ａ、Ｂに対する動作点はそれぞれドライバ曲線（Ｄ
Ａ、ＤＢ）と負荷曲線Ｌ２の交点（α２、β２）で表さ
れ、出力電圧Ｖｄｓは“Ｈ”状態を示す。入力Ｃの場合
は、すでに述べたような原理により、ドライバ曲線（Ｄ
Ｃ）と負荷曲線Ｌ２から決まる安定な動作点が２個の
内、“Ｌ”状態の動作点（γ２）が選択される。一方、
入力Ｄの場合は、ドライバ曲線（ＤＤ）と負荷曲線Ｌ２
の交点（δ２）で表されるが、負荷曲線Ｌ２の飽和電流
値はドライバ曲線（ＤＤ）のヴァレー電流値より低いた
め、出力電圧Ｖｄｓは“Ｌ”状態を示す。
Ｌ２の飽和電流値がドライバ曲線ＤＢのピーク電流値以
上でありかつドライバ曲線ＤＣのピーク電流値以下とな
るように設定されている（図１９（ｂ））。この時、入
力Ａ、Ｂに対する動作点はそれぞれドライバ曲線（Ｄ
Ａ、ＤＢ）と負荷曲線Ｌ２の交点（α２、β２）で表さ
れ、出力電圧Ｖｄｓは“Ｈ”状態を示す。入力Ｃの場合
は、すでに述べたような原理により、ドライバ曲線（Ｄ
Ｃ）と負荷曲線Ｌ２から決まる安定な動作点が２個の
内、“Ｌ”状態の動作点（γ２）が選択される。一方、
入力Ｄの場合は、ドライバ曲線（ＤＤ）と負荷曲線Ｌ２
の交点（δ２）で表されるが、負荷曲線Ｌ２の飽和電流
値はドライバ曲線（ＤＤ）のヴァレー電流値より低いた
め、出力電圧Ｖｄｓは“Ｌ”状態を示す。
【０１０５】次に、Ｖｃ＝０．３Ｖの時には、負荷曲線
Ｌ３の飽和電流値がドライバ曲線ＤＡのピーク直流値以
上でありかつドライバ曲線ＤＢのピーク電流値以下とな
るように設定されている（図１９（ｃ））。この時、入
力Ａに対する動作点はドライバ曲線（ＤＡ）と負荷曲線
Ｌ３の交点（α３）で表され、出力電圧Ｖｄｓは“Ｈ”
状態を示す。入力Ｂの場合は、すでに述べたような原理
により、ドライバ曲線（ＤＢ）と負荷曲線Ｌ３から決ま
る安定な動作点が２個の内、“Ｌ”状態の動作点（β
３）が選択される。一方、入力Ｃ、Ｄの場合は、ドライ
バ曲線（ＤＣＤＤ）と負荷曲線Ｌ３の交点（γ３δ３）
で表されるが、負荷曲線Ｌ３の飽和電流値はドライバ曲
線（ＤＣ、ＤＤ）のヴァレー電流値より低いため、出力
電圧Ｖｄｓは“Ｌ”状態を示す。
Ｌ３の飽和電流値がドライバ曲線ＤＡのピーク直流値以
上でありかつドライバ曲線ＤＢのピーク電流値以下とな
るように設定されている（図１９（ｃ））。この時、入
力Ａに対する動作点はドライバ曲線（ＤＡ）と負荷曲線
Ｌ３の交点（α３）で表され、出力電圧Ｖｄｓは“Ｈ”
状態を示す。入力Ｂの場合は、すでに述べたような原理
により、ドライバ曲線（ＤＢ）と負荷曲線Ｌ３から決ま
る安定な動作点が２個の内、“Ｌ”状態の動作点（β
３）が選択される。一方、入力Ｃ、Ｄの場合は、ドライ
バ曲線（ＤＣＤＤ）と負荷曲線Ｌ３の交点（γ３δ３）
で表されるが、負荷曲線Ｌ３の飽和電流値はドライバ曲
線（ＤＣ、ＤＤ）のヴァレー電流値より低いため、出力
電圧Ｖｄｓは“Ｌ”状態を示す。
【０１０６】最後に、Ｖｃ＝０．１Ｖの時には、負荷曲
線Ｌ４の飽和電流値がドライバ曲線ＤＡのピーク電流値
以下となるように設定されている（図１９（ｄ））。入
力Ａの場合は、すでに述べたような原理により、ドライ
バ曲線（ＤＡ）と負荷曲線Ｌ４から決まる安定な動作点
２個の内、“Ｌ”状態の動作点（α４）が選択される。
一方、入力Ｂ、Ｃ、Ｄの場合は、ドライバ曲線（ＤＢ、
ＤＣ、ＤＤ）と負荷曲線Ｌ４の交点（β４、γ４、δ
４）で表され、出力電圧Ｖｄｓは“Ｌ”状態を示す。
線Ｌ４の飽和電流値がドライバ曲線ＤＡのピーク電流値
以下となるように設定されている（図１９（ｄ））。入
力Ａの場合は、すでに述べたような原理により、ドライ
バ曲線（ＤＡ）と負荷曲線Ｌ４から決まる安定な動作点
２個の内、“Ｌ”状態の動作点（α４）が選択される。
一方、入力Ｂ、Ｃ、Ｄの場合は、ドライバ曲線（ＤＢ、
ＤＣ、ＤＤ）と負荷曲線Ｌ４の交点（β４、γ４、δ
４）で表され、出力電圧Ｖｄｓは“Ｌ”状態を示す。
【０１０７】本実施形態における入出力特性を以下の真
理値表にまとめる。
理値表にまとめる。
【０１０８】
【表６】 これより、本実施形態が２入力の重み付き和（２Ｖａ＋
Ｖｂ）に対するしきい値ゲートとして機能し、しかも制
御電圧Ｖｃによりしきい値を選択できることが分かる。
本実施形態の論理ゲートを用いれば、可変機能論理ゲー
トを容易に構築でき、ニューラルネットワーク、セルオ
ートマトン等にも応用できることは第２の実施形態で述
べたとおりである。
Ｖｂ）に対するしきい値ゲートとして機能し、しかも制
御電圧Ｖｃによりしきい値を選択できることが分かる。
本実施形態の論理ゲートを用いれば、可変機能論理ゲー
トを容易に構築でき、ニューラルネットワーク、セルオ
ートマトン等にも応用できることは第２の実施形態で述
べたとおりである。
【０１０９】本実施形態では、ドライバ曲線がＮＤＲ特
性を示すため、“Ｌ”状態の動作点と“Ｈ”状態の動作
点の電圧差が大きく、雑音余裕度が増加するという長所
を有する。さらに、“Ｈ”状態の電流値が“Ｌ”状態の
電流値より低くできるため、しきい値ゲートの消費電力
を低減できる。
性を示すため、“Ｌ”状態の動作点と“Ｈ”状態の動作
点の電圧差が大きく、雑音余裕度が増加するという長所
を有する。さらに、“Ｈ”状態の電流値が“Ｌ”状態の
電流値より低くできるため、しきい値ゲートの消費電力
を低減できる。
【０１１０】（第９の実施形態）図１７の第８の実施形
態は、ゲート幅の異なる第１、第２のＦＥＴ構造とＲＴ
Ｄ構造を並列接続した半導体装置をドライバとして用
い、第３のＦＥＴ構造を負荷として用いたインバータ回
路だったが、ＲＴＤ構造をドライバ側でなく負荷ＦＥＴ
と並列に接続してもよい。
態は、ゲート幅の異なる第１、第２のＦＥＴ構造とＲＴ
Ｄ構造を並列接続した半導体装置をドライバとして用
い、第３のＦＥＴ構造を負荷として用いたインバータ回
路だったが、ＲＴＤ構造をドライバ側でなく負荷ＦＥＴ
と並列に接続してもよい。
【０１１１】図２０は本発明の第９の実施形態の半導体
装置の構造図である。
装置の構造図である。
【０１１２】本実施形態の半導体装置は、Ｓ．Ｉ．Ｉｎ
Ｐ基板９００と、Ｓ．Ｉ．ＩｎＰ基板９００の上に形成
されたアンドープＩｎＡｌＡｓバッファ層９０１と、ア
ンドープＩｎＡｌＡｓバッファ層９０１の上に形成され
たアンドープＩｎＧａＡｓチャネル層９０２と、アンド
ープＩｎＧａＡｓチャネル層９０２の上に形成されたｎ
形ＩｎＡｌＡｓ電子供給層９０３と、ｎ形ＩｎＡｌＡｓ
電子供給層９０３の上に形成されたｎ形ＩｎＧａＡｓキ
ャップ層９０４、９１４、９１５と、ｎ形ＩｎＧａＡｓ
キャップ層９１５の上に形成されたＲＴＤ部９０５と、
ＲＴＤ部９０５の上に形成されたｎ形ＩｎＧａＡｓコン
タクト層９０６と、ｎ型ＩｎＧａＡｓコンタクト層９０
６の上に形成されたオーミック電極９１１と、ｎ形Ｉｎ
ＧａＡｓキャップ層９１４の上に形成されたオーミック
電極９１２と、ｎ型ＩｎＧａＡｓキャップ層９０４の上
に形成されたオーミック電極９０９と、ｎ型ＩｎＧａＡ
ｓキャップ層９１５の上に形成されたオーミック電極９
１７と、ｎ型ＩｎＡｌＡｓ電子供給層９０３の上に形成
されたゲート電極９１０、９１６、９１８とで構成され
ている。
Ｐ基板９００と、Ｓ．Ｉ．ＩｎＰ基板９００の上に形成
されたアンドープＩｎＡｌＡｓバッファ層９０１と、ア
ンドープＩｎＡｌＡｓバッファ層９０１の上に形成され
たアンドープＩｎＧａＡｓチャネル層９０２と、アンド
ープＩｎＧａＡｓチャネル層９０２の上に形成されたｎ
形ＩｎＡｌＡｓ電子供給層９０３と、ｎ形ＩｎＡｌＡｓ
電子供給層９０３の上に形成されたｎ形ＩｎＧａＡｓキ
ャップ層９０４、９１４、９１５と、ｎ形ＩｎＧａＡｓ
キャップ層９１５の上に形成されたＲＴＤ部９０５と、
ＲＴＤ部９０５の上に形成されたｎ形ＩｎＧａＡｓコン
タクト層９０６と、ｎ型ＩｎＧａＡｓコンタクト層９０
６の上に形成されたオーミック電極９１１と、ｎ形Ｉｎ
ＧａＡｓキャップ層９１４の上に形成されたオーミック
電極９１２と、ｎ型ＩｎＧａＡｓキャップ層９０４の上
に形成されたオーミック電極９０９と、ｎ型ＩｎＧａＡ
ｓキャップ層９１５の上に形成されたオーミック電極９
１７と、ｎ型ＩｎＡｌＡｓ電子供給層９０３の上に形成
されたゲート電極９１０、９１６、９１８とで構成され
ている。
【０１１３】また、ＲＴＤ部９０５は、ｎ型ＩｎＧａＡ
ｓキャップ層９１５の上に形成されたアンドープＡｌＡ
ｓ量子障壁層９０５aと、アンドープＡｌＡｓ量子障壁
層９０５aの上に形成されたアンドープＩｎＧａＡｓ量
子井戸層９０５bと、アンドープＩｎＧａＡｓ量子井戸
層９０５bの上に形成されたアンドープＡｌＡｓ量子障
壁層９０５cとにより構成されている。
ｓキャップ層９１５の上に形成されたアンドープＡｌＡ
ｓ量子障壁層９０５aと、アンドープＡｌＡｓ量子障壁
層９０５aの上に形成されたアンドープＩｎＧａＡｓ量
子井戸層９０５bと、アンドープＩｎＧａＡｓ量子井戸
層９０５bの上に形成されたアンドープＡｌＡｓ量子障
壁層９０５cとにより構成されている。
【０１１４】さらに上記の半導体装置には、ゲート電極
９１０を有するＦＥＴ部９０８と、ゲート電極９１６を
有するＦＥＴ部９０７と、ゲート電極９１８を有するＦ
ＥＴ部９１３が構成されている。
９１０を有するＦＥＴ部９０８と、ゲート電極９１６を
有するＦＥＴ部９０７と、ゲート電極９１８を有するＦ
ＥＴ部９１３が構成されている。
【０１１５】図２１は本実施形態においてオーミック電
極９１１とオーミック電極９１２を結線した動作状態を
示す等価回路図である。本実施形態は、ゲート幅の異な
るＦＥＴ構造９０８、９１３およびドレイン−ソース間
に並列にＲＴＤ構造９０５が結合されたＦＥＴ構造９０
７からなり、ＦＥＴ構造９０８、９１３のドレイン領域
とＦＥＴ構造９０７のソース領域およびＲＴＤ構造９０
５のカソード領域がオーミック電極９１２を介して電気
的に結合されたものである。図２１の等価回路図におい
て、オーミック電極９０９は接地され、オーミック電極
９１７には電圧Ｖｄｄが印加されている。また、ゲート
電極９１０、９１８にはそれぞれ入力電圧Ｖａ、Ｖｂが
印加され、ゲート電極９１６とオーミック電極９１２の
間には制御電圧Ｖｃが印加され、オーミック電極９１２
の電位Ｖｄｓを出力電位としている。
極９１１とオーミック電極９１２を結線した動作状態を
示す等価回路図である。本実施形態は、ゲート幅の異な
るＦＥＴ構造９０８、９１３およびドレイン−ソース間
に並列にＲＴＤ構造９０５が結合されたＦＥＴ構造９０
７からなり、ＦＥＴ構造９０８、９１３のドレイン領域
とＦＥＴ構造９０７のソース領域およびＲＴＤ構造９０
５のカソード領域がオーミック電極９１２を介して電気
的に結合されたものである。図２１の等価回路図におい
て、オーミック電極９０９は接地され、オーミック電極
９１７には電圧Ｖｄｄが印加されている。また、ゲート
電極９１０、９１８にはそれぞれ入力電圧Ｖａ、Ｖｂが
印加され、ゲート電極９１６とオーミック電極９１２の
間には制御電圧Ｖｃが印加され、オーミック電極９１２
の電位Ｖｄｓを出力電位としている。
【０１１６】本実施形態の半導体装置は第８の実施形態
と同様な機能を有する。
と同様な機能を有する。
【０１１７】以上第１から第９までの実施形態ではゲー
ト幅の異なる一対のＦＥＴ構造を含む半導体装置を用い
たが、当然のことながら、ゲート幅の異なる複数のＦＥ
Ｔ構造を含む半導体装置に拡張することができる。この
場合には、ゲート幅の比率は１：２：４：・・・：２
n-1とする。
ト幅の異なる一対のＦＥＴ構造を含む半導体装置を用い
たが、当然のことながら、ゲート幅の異なる複数のＦＥ
Ｔ構造を含む半導体装置に拡張することができる。この
場合には、ゲート幅の比率は１：２：４：・・・：２
n-1とする。
【０１１８】以上第１から第９までの実施形態では、電
子導電形の材料を用いたが、勿論、正孔導電型の材料を
用いてもよい。
子導電形の材料を用いたが、勿論、正孔導電型の材料を
用いてもよい。
【０１１９】また、材料系としては、ＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ系とＩｎＡｌＡｓ／ＩｎＧａＡｓ系を用いた
が、ＩｎＧａＰ／ＩｎＧａＡｓ系、ＡｌＳｂ／ＩｎＡｓ
系の材料を用いてもよい。
ｎＧａＡｓ系とＩｎＡｌＡｓ／ＩｎＧａＡｓ系を用いた
が、ＩｎＧａＰ／ＩｎＧａＡｓ系、ＡｌＳｂ／ＩｎＡｓ
系の材料を用いてもよい。
【０１２０】また、第１から第９までの実施形態では、
ＦＥＴ構造として、単層の電子供給層を有するヘテロ接
合ＦＥＴを用いたが、複数の電子供給層を有するダブル
ヘテロ接合ＦＥＴや金属−半導体ＦＥＴを用いてもよ
い。
ＦＥＴ構造として、単層の電子供給層を有するヘテロ接
合ＦＥＴを用いたが、複数の電子供給層を有するダブル
ヘテロ接合ＦＥＴや金属−半導体ＦＥＴを用いてもよ
い。
【０１２１】
【発明の効果】以上説明したように、本発明は、重み付
きしきい値論理ゲートが実現できることにより、可変機
能論理ゲートが容易に構築でき、ニューラルネットワー
ク、セルオートマトン等を簡潔な回路構成により実現で
きるという効果を有する。
きしきい値論理ゲートが実現できることにより、可変機
能論理ゲートが容易に構築でき、ニューラルネットワー
ク、セルオートマトン等を簡潔な回路構成により実現で
きるという効果を有する。
【図１】本発明の第１の実施形態の半導体装置の構造図
（図１（ａ））および一部拡大部（図１（ｂ））であ
る。
（図１（ａ））および一部拡大部（図１（ｂ））であ
る。
【図２】図１の半導体装置の等価回路図である。
【図３】図１の半導体装置の電流−電圧特性図である。
【図４】図１の半導体装置の電流−電圧特性を説明する
図である。
図である。
【図５】本発明の第２の実施形態の半導体装置の構造図
である。
である。
【図６】図５の半導体装置の等価回路図である。
【図７】図５の半導体装置の入出力特性を説明する図で
ある。
ある。
【図８】本発明の第３の実施形態の半導体装置の等価回
路図である。
路図である。
【図９】本発明の第４の実施形態の半導体装置の等価回
路図である。
路図である。
【図１０】本発明の第５の実施形態の半導体装置の構造
図である。
図である。
【図１１】図１０の半導体装置の等価回路図である。
【図１２】本発明の第６の実施形態の半導体装置の等価
回路図である。
回路図である。
【図１３】本発明の第７の実施形態の半導体装置の構造
図である。
図である。
【図１４】図１３の半導体装置の等価回路図である。
【図１５】図１３の半導体装置の電流−電圧特性図であ
る。
る。
【図１６】図１３の半導体装置の電流−電圧特性を説明
する図である。
する図である。
【図１７】本発明の第８の実施形態の半導体装置の構造
図である。
図である。
【図１８】図１７の半導体装置の等価回路図である。
【図１９】図１７の半導体装置の入出力特性を説明する
図である。
図である。
【図２０】本発明の第９の実施形態の半導体装置の構造
図である。
図である。
【図２１】図２０の半導体装置の等価回路図である。
【図２２】従来の半導体装置の構造図である。
【図２３】図２２の導体装置の等価回路図である。
【図２４】図２２の半導体装置の電流−電圧特性図であ
る。
る。
【図２５】図２２の半導体装置の電流−電圧特性を説明
する図である。
する図である。
１００ Ｓ．Ｉ．ＧａＡｓ基板 １０１ アンドープＧａＡｓバッファ層 １０２ アンドープＩｎＧａＡｓチャネル層 １０３ ｎ型ＡｌＧａＡｓ電子供給層 １０４ ｎ型ＧａＡｓキャップ層 １０５ ＲＴＤ部 １０５a アンドープＡｌＡｓ量子障壁層 １０５b アンドープＧａＡｓ量子井戸層 １０５c アンドープＧａＡｓスペーサ層 １０５d アンドープＡｌＡｓ量子障壁層 １０５e アンドープＧａＡｓスペーサ層 １０６ ｎ型ＧａＡｓコンタクト層 １０７ ＦＥＴ部 １０８ オーミック電極 １０９ ゲート電極 １１０ オーミック電極 １１１ ゲート電極 １１２ オーミック電極 １１３ ＦＥＴ部 １１４ ｎ型ＧａＡｓキャップ層 １１５ ＲＴＤ部 １１６ ｎ型ＧａＡｓキャップ層 １１７ ｎ型ＧａＡｓコンタクト層 ２００ Ｓ．Ｉ．ＧａＡｓ基板 ２０１ アンドープＧａＡｓバッファ層 ２０２ アンドープＩｎＧａＡｓチャネル層 ２０３ ｎ型ＡｌＧａＡｓ電子供給層 ２０４ ｎ型ＧａＡｓキャップ層 ２０７ ＦＥＴ部 ２１０ オーミック電極 ２１１ ゲート電極 ２１２ オーミック電極 ５００ Ｓ．Ｉ．ＧａＡｓ基板 ５０１ アンドープＧａＡｓバッファ層 ５０２ アンドープＩｎＧａＡｓチャネル層 ５０３ ｎ型ＡｌＧａＡｓ電子供給層 ５０４ ｎ型ＧａＡｓキャップ層 ５０５ ＲＴＤ部 ５０５a アンドープＡｌＡｓ量子障壁層 ５０５b アンドープＧａＡｓ量子井戸層 ５０５c アンドープＡｌＡｓ量子障壁層 ５０６ ｎ型ＧａＡｓコンタクト層 ５０７ ＦＥＴ部 ５０９ ゲート電極 ５１０ オーミック電極 ５１１ ＦＥＴ部 ５１２ ゲート電極 ５１３ ＦＥＴ部 ５１４ ｎ型ＧａＡｓキャップ層 ５１５ オーミック電極 ５１６ ｎ型ＧａＡｓキャップ層 ５１７ ゲート電極 ５１８ オーミック電極 ７００ Ｓ．Ｉ．ＩｎＰ基板 ７０１ アンドープＩｎＡｌＡｓバッファ層 ７０２ アンドープＩｎＧａＡｓチャネル層 ７０３ ｎ型ＩｎＡｌＡｓ電子供給層 ７０４ ｎ型ＩｎＧａＡｓキャップ層 ７０５ ＲＴＤ部 ７０５a アンドープＡｌＡｓ量子障壁層 ７０５b アンドープＩｎＧａＡｓ量子井戸層 ７０５c アンドープＡｌＡｓ量子障壁層 ７０６ ｎ型ＩｎＧａＡｓコンタクト層 ７０７ ＦＥＴ部 ７０８ オーミック電極 ７０９ ゲート電極 ７１０ オーミック電極 ７１１ オーミック電極 ７１２ ゲート電極 ７１３ ＦＥＴ部 ７１４ ｎ型ＩｎＧａＡｓキャップ層 ８００ Ｓ．Ｉ．ＩｎＰ基板 ８０１ アンドープＩｎＡｌＡｓバッファ層 ８０２ アンドープＩｎＧａＡｓチャネル層 ８０３ ｎ型ＩｎＡｌＡｓ電子供給層 ８０４ ｎ型ＩｎＧａＡｓキャップ層 ８０８ ＦＥＴ部 ８０９ オーミック電極 ８１０ ゲート電極 ８１１ オーミック電極 ９００ Ｓ．Ｉ．ＩｎＰ基板 ９０１ アンドープＩｎＡｌＡｓバッファ層 ９０２ アンドープＩｎＧａＡｓチャネル層 ９０３ ｎ型ＩｎＡｌＡｓ電子供給層 ９０４ ｎ型ＩｎＧａＡｓキャップ層 ９０５ ＲＴＤ部 ９０５a アンドープＡｌＡｓ量子障壁層 ９０５b アンドープＩｎＧａＡｓ量子井戸層 ９０５c アンドープＡｌＡｓ量子障壁層 ９０６ ｎ型ＩｎＧａＡｓコンタクト層 ９０７ ＦＥＴ部 ９０８ ＦＥＴ部 ９０９ オーミック電極 ９１０ ゲート電極 ９１１ オーミック電極 ９１２ オーミック電極 ９１３ ＦＥＴ部 ９１４ ｎ型ＩｎＧａＡｓキャップ層 ９１５ ｎ型ＩｎＧａＡｓキャップ層 ９１６ ゲート電極 ９１７ オーミック電極 ９１８ ゲート電極 １０００ Ｓ．Ｉ．ＩｎＰ基板 １００１ アンドープＩｎＡｌＡｓバッファ層 １００２ アンドープＩｎＧａＡｓチャネル層 １００３ ｎ型ＩｎＡｌＡｓ電子供給層 １００４ ｎ型ＩｎＧａＡｓキャップ層 １００５ ＲＴＤ部 １００５a アンドープＡｌＡｓ量子障壁層 １００５b アンドープＩｎＧａＡｓ量子井戸層 １００５c アンドープＡｌＡｓ量子障壁層 １００６ ｎ型ＩｎＧａＡｓコンタクト層 １００７ ＦＥＴ部 １００８ オーミック電極 １００９ ゲート電極 １０１０ オーミック電極 １０１１ ｎ型ＩｎＧａＡｓキャップ層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/06 H01L 21/8232 H01L 27/095 H01L 29/88
Claims (8)
- 【請求項１】 複数の共鳴トンネルダイオード構造と前
記共鳴トンネルダイオードと同数の各々ゲート幅の異な
る電界効果トランジスタ構造を有した半導体装置におい
て、前記各共鳴トンネルダイオード構造のアノード領域
が前記各電界効果トランジスタ構造のソース領域に接続
され、前記各共鳴トンネルダイオード構造のカソード領
域に共通に接して第１のオーミック電極が形成され、前
記各電界効果トランジスタ構造のドレイン領域に共通に
接して第２のオーミック電極が形成されたことを特徴と
する半導体装置。 - 【請求項２】 前記第２のオーミック電極とソース領域
が電気的に接続され、ドレイン領域に接して第３のオー
ミック電極が形成された電界効果トランジスタをさらに
有する請求項１記載の半導体装置。 - 【請求項３】 複数の共鳴トンネルダイオード構造と前
記共鳴トンネルダイオードと同数の各々ゲート幅の異な
る電界効果トランジスタ構造を有した半導体装置におい
て、前記各共鳴トンネルダイオード構造のカソード領域
が前記各電界効果トランジスタ構造のドレイン領域に接
続され、前記各電界効果トランジスタ構造のソース領域
に共通に接して第１のオーミック電極が形成され、前記
各共鳴トンネルダイオード構造のアノード領域に共通に
接して第２のオーミック電極が形成されたことを特徴と
する半導体装置。 - 【請求項４】 前記第２のオーミック電極とソース領域
が電気的に接続され、ドレイン領域に接して第３のオー
ミック電極が形成された電界効果トランジスタをさらに
有する請求項３記載の半導体装置。 - 【請求項５】 ゲート幅の異なる複数の第１の電界効果
トランジスタ構造と、第２の１つの電界効果トランジス
タ構造と、１つの共鳴トンネルダイオード構造を有する
半導体装置において、前記各第１の電界効果トランジス
タ構造のソース領域に共通に接して第１のオーミック電
極が形成され、前記各第１の電界効果トランジスタ構造
のドレイン領域と前記第２の電界効果トランジスタ構造
のソース領域に共通に接して第２のオーミック電極が形
成され、前記共鳴トンネルダイオード構造のカソード領
域が前記第２の電界効果トランジスタ構造のドレイン領
域に電気的に接続され、前記共鳴トンネルダイオード構
造のアノード領域に接して第３のオーミック電極が形成
されたことを特徴とする半導体装置。 - 【請求項６】 ゲート幅の異なる複数の第１の電界効果
トランジスタ構造と、第２の１つの電界効果トランジス
タ構造と、１つの共鳴トンネルダイオード構造を有する
半導体装置において、前記各第１の電界効果トランジス
タ構造のソース領域に共通に接して第１のオーミック電
極が形成され、前記各第１の電界効果トランジスタ構造
のドレイン領域と前記共鳴トンネルダイオード構造のカ
ソード領域に共通に接して第２のオーミック電極が形成
され、前記共鳴トンネルダイオード構造のアノード領域
が前記第２の電界効果トランジスタ構造のソース領域に
電気的に接続され、前記第２の電界効果トランジスタ構
造のドレイン領域に接して第３のオーミック電極が形成
されたことを特徴とする半導体装置。 - 【請求項７】 ゲート幅の異なる複数の第１の電界効果
トランジスタ構造と、第２の１つの電界効果トランジス
タ構造と、１つの共鳴トンネルダイオード構造を有する
半導体装置において、前記各第１の電界効果トランジス
タ構造のソース領域と、前記共鳴トンネルダイオード構
造のカソード領域に共通に接して第１のオーミック電極
が形成され、前記各第１の電界効果トランジスタ構造の
ドレイン領域と前記第２の電界効果トランジスタ構造の
ソース領域と、前記共鳴トンネルダイオード構造のアノ
ード領域に共通に接して第２のオーミック電極が形成さ
れ、前記第２の電界効果トランジスタ構造のドレイン領
域に接して第３のオーミック電極が形成されたことを特
徴とする半導体装置。 - 【請求項８】 ゲート幅の異なる複数の第１の電界効果
トランジスタ構造と、第２の１つの電界効果トランジス
タ構造と、１つの共鳴トンネルダイオード構造を有する
半導体装置において、前記各第１の電界効果トランジス
タ構造のソース領域に共通に接して第１のオーミック電
極が形成され、前記各第１の電界効果トランジスタ構造
のドレイン領域と前記第２の電界効果トランジスタ構造
のソース領域と、前記共鳴トンネルダイオード構造のカ
ソード領域に共通に接して第２のオーミック電極が形成
され、前記共鳴トンネルダイオード構造のアノード領域
と前記第２の電界効果トランジスタ構造のドレイン領域
に共通に接して第３のオーミック電極が形成されたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08278192A JP3116838B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08278192A JP3116838B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125797A JPH10125797A (ja) | 1998-05-15 |
| JP3116838B2 true JP3116838B2 (ja) | 2000-12-11 |
Family
ID=17593883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08278192A Expired - Fee Related JP3116838B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423571B2 (en) | 1994-09-20 | 2002-07-23 | Hitachi, Ltd. | Method of making a semiconductor device having a stress relieving mechanism |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026242A (ja) * | 2001-07-19 | 2005-01-27 | Advantest Corp | 半導体素子及び半導体素子の製造方法 |
| JP5742159B2 (ja) * | 2010-10-05 | 2015-07-01 | サンケン電気株式会社 | 半導体装置 |
| WO2012163429A1 (en) * | 2011-06-03 | 2012-12-06 | Acconeer Ab | Process for manufacturing a semiconductor device and an intermediate product for the manufacture of a semiconductor device |
| KR20220040536A (ko) | 2020-09-23 | 2022-03-31 | 삼성전자주식회사 | 부성 미분 저항 소자 |
-
1996
- 1996-10-21 JP JP08278192A patent/JP3116838B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423571B2 (en) | 1994-09-20 | 2002-07-23 | Hitachi, Ltd. | Method of making a semiconductor device having a stress relieving mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10125797A (ja) | 1998-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |